CN108428463B - 存储装置 - Google Patents

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Abstract

一种存储装置。本文提供了一种半导体存储装置。该半导体存储装置可包括存储单元，所述存储单元被配置为存储写入数据。该半导体存储装置可包括接口芯片，所述接口芯片被配置为接收第一定时信号和第二定时信号，并且被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的所述第二定时信号来产生第三定时信号。

Description

存储装置
技术领域
本公开的各种实施方式总体可涉及电子装置，更具体地，涉及一种存储装置以及操作该存储装置的方法。
背景技术
通常，存储装置是在诸如计算机、智能电话或智能板这样的主机装置的控制下存储数据的装置。存储装置的示例包括将数据存储在磁盘中的诸如硬盘驱动器(HDD)这样的装置，以及将数据存储在半导体存储器(具体地，非易失性存储器)中的诸如固态驱动器(SSD)或存储卡这样的装置。
非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。
经过半导体制造技术的发展，这种存储装置的容量和速度不断增加。存储装置的容量的增加不仅通过半导体存储芯片的高集成度而且通过将多个半导体存储芯片交叠来实现。存储装置的速度的增加可通过使用双数据速率(DDR)方法代替单数据速率(SDR)方法来实现。
然而，存储装置的容量和速度的增加会降低存储装置的可靠性。例如，随着交叠的半导体芯片的数目的增加，由半导体芯片产生的电阻分量增加。如果电阻分量增加，则与半导体芯片通信的通道的切换速度降低。通道的切换速度的降低可能会增加偏斜(skew)。具体地，存储装置的速度越高，由于偏斜增加导致存储装置的可靠性越低。因此，随着存储装置的容量和速度的增加，需要实现具有提高的可靠性的存储装置的方法。
发明内容
本公开的一个实施方式可提供一种存储装置。该存储装置可包括半导体存储装置。该存储装置可包括存储控制器，所述存储控制器被配置为控制所述半导体存储装置，并且在写入操作期间将写入数据和第一定时信号发送至所述半导体存储装置。所述半导体存储装置可包括存储单元，所述存储单元被配置为存储所述写入数据。所述半导体存储装置可包括接口芯片，所述接口芯片被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的第二定时信号来产生第三定时信号。
本公开的一个实施方式可提供一种半导体存储装置。该半导体存储装置可包括存储单元，所述存储单元被配置为存储写入数据。该半导体存储装置可包括接口芯片，所述接口芯片被配置为接收第一定时信号和第二定时信号，并且被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的所述第二定时信号来产生第三定时信号。
附图说明
图1是例示根据本公开的实施方式的存储装置的框图。
图2是例示存储控制器与接口芯片之间的关系的框图。
图3是例示接口芯片与存储单元之间的关系的框图。
图4是例示接口芯片在读取操作期间的操作的图。
图5是例示延迟锁定环路在读取操作期间的操作的图。
图6是用于描述要输入到图4的接口芯片的信号和从图4的接口芯片输出的信号的时序图。
图7是例示接口芯片在写入操作期间的操作的图。
图8是例示延迟锁定环路在写入操作期间的操作的图。
图9是例示要输入到接口芯片的信号和从接口芯片输出的信号的时序图。
图10是例示根据本公开的实施方式的接口芯片的图。
图11是用于描述要输入到图10的接口芯片的信号和从接口芯片输出的信号的时序图。
图12例示了根据本公开的其它实施方式的接口芯片。
图13例示了根据本公开的其它实施方式的接口芯片。
图14是例示接口芯片与存储单元之间的关系的其它示例的框图。
图15例示了根据本公开的其它实施方式的接口芯片。
图16是例示根据本公开的其它实施方式的存储装置的框图。
图17是例示根据本公开的其它实施方式的存储装置的框图。
图18是例示根据本公开的其它实施方式的存储装置的框图。
图19是例示根据本公开的实施方式的存储系统的框图。
图20是例示根据本公开的其它实施方式的存储装置的框图。
图21是例示图20的存储控制器的框图。
图22是例示根据本公开的实施方式的半导体存储装置的框图。
图23是例示图22的存储块中的任意一个的电路图。
图24是例示图22的存储块的实施方式的电路图。
图25是例示图22的存储块的实施方式的电路图。
图26是例示根据本公开的实施方式的计算装置的框图。
具体实施方式
在本说明书或本申请中引入的本公开的实施方式中的具体结构或功能描述仅用于描述本公开的实施方式。这些描述不应该被解释为受本说明书或本申请中描述的实施方式的限制。
本公开可按照许多不同的形式来实施，并且不应该被解释为仅受本文所阐述的实施方式的限制，而应该被解释为覆盖落入本发明的思想和技术范围内的修改、等同或替代。
可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应该限制各种组件。使用这些术语仅出于将一个组件与其它组件区分开来的目的。例如，在不脱离本公开的精神和范围的情况下，可将第一组件称为第二组件，并且可将第二组件称为第一组件等。
还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且还通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件而没有中间组件。将理解的是，当一个元件被称为“在”两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。
本文所使用的术语仅用于描述特定实施方式的目的，而不意图限制。在本公开中，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、“包含”、“具有”等时，说明存在所述特征、整数、步骤、操作、元件、组件和/或它们的组合，但是不排除存在或附加一个或更多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合。
除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员中的一个通常理解的含义相同的含义。还将理解的是，除非本文明确定义，否则本文所使用的术语应该被解释为具有与它们在本说明书和相关领域的上下文中的含义一致的含义，而不是理想地或过于形式化地解释它们的含义。
此外，信号的逻辑电平可与所描述的电平不同或者相反。例如，被描述为具有逻辑“高”电平的信号可另选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可另选地具有逻辑“高”电平。
将省略对于本领域技术人员所熟知的功能和结构的详细描述，以避免使本发明的主题模糊。这旨在省略不必要的描述，以使本公开的主题变得清楚。
下面将参照附图来描述本公开的各种实施方式，在附图中例示了本公开的优选实施方式，使得本领域普通技术人员可容易地执行本公开的技术构思。
本公开的各种实施方式可针对一种具有改进的可靠性的存储装置以及操作该存储装置的方法。
图1是例示根据本公开的实施方式的存储装置100的框图。
参照图1，存储装置100可包括半导体存储装置110、存储控制器120和RAM 130。
半导体存储装置110可在存储控制器120的控制下执行写入、读取或擦除操作。半导体存储装置110可与存储控制器120交换第一数据DATA1。例如，半导体存储装置110可从存储控制器120接收写入数据并写入所述写入数据。半导体存储装置110可执行读取操作并将读取数据输出到存储控制器120。
半导体存储装置110可从存储控制器120接收第一命令CMD1和第一地址ADDR1。在一个实施方式中，半导体存储装置110可与存储控制器120交换控制信号CTRL。例如，半导体存储装置110可从存储控制器120接收以下信号中的至少一个：用于选择半导体存储装置110中包括的存储单元111的芯片选择信号/CE、指示从存储控制器120接收的信号是第一命令CMD1的命令锁存使能信号CLE、指示从存储控制器120接收的信号是第一地址ADDR1的地址锁存使能信号ALE、由存储控制器120在读取操作期间产生并且被周期性地切换并用于调整定时的读取使能信号/RE、当接收到第一命令CMD1或第一地址ADDR1时由存储控制器120启用的写入使能信号/WE、由存储控制器120启用以防止在电力改变时不期望的写入或擦除操作的写入保护信号/WP以及由存储控制器120在写入操作期间产生并且被周期性地切换并用于与第一数据DATA1的输入同步的数据选通信号DQS。
在一个实施方式中，半导体存储装置110可向存储控制器120输出以下信号中的至少一个：指示半导体存储装置110是否正在执行写入、擦除和读取操作中的任意一个的准备/繁忙信号R/nB、以及由半导体存储装置110从存储控制器120接收到的读取使能信号/RE产生并被周期性地切换并用于与第一数据DATA1的输出同步的数据选通信号DQS。
半导体存储装置110可包括存储单元111和接口芯片113。存储单元111可通过接口芯片113与存储控制器120通信。接口芯片113可调解(mediate)存储单元111与存储控制器120之间的通信。接口芯片113可对存储控制器120与存储单元111之间要交换的数据执行重新定时操作。重新定时操作可包括存储和输出要发送的数据的缓冲操作。如果存储和输出要发送的数据，则可重新设置要发送的数据的定时，从而可减少偏斜。换句话说，接口芯片113可将要在存储单元111与存储控制器120之间交换的数据重新设置，从而提高存储装置100的可靠性。
半导体存储装置110可包括非易失性存储器。例如，半导体存储装置110可包括闪速存储器。然而，半导体存储装置110不限于包括闪速存储器。半导体存储装置110可包括诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FeRAM)这样的各种非易失性存储器中的至少一个。
存储控制器120可控制半导体存储装置110。例如，存储控制器120可控制半导体存储装置110，从而执行写入、读取或擦除操作。存储控制器120可与半导体存储装置110交换第一数据DATA1和控制信号CTRL，并将第一命令CMD1和第一地址ADDR1输出到半导体存储装置110。
存储控制器120可在外部主机装置(未示出)的控制下控制半导体存储装置110。存储控制器120可与主机装置交换第二数据DATA2，并从主机装置接收第二命令CMD2和第二地址ADDR2。
在一个实施方式中，存储控制器120可在第一基础上与半导体存储装置110交换第一数据DATA1，并且在与第一基础不同的第二基础上与主机装置交换第二数据DATA2。
在一个实施方式中，存储控制器120可根据第一格式与半导体存储装置110交换第一数据DATA1，并将第一命令CMD1和第一地址ADDR1发送到半导体存储装置110。存储控制器120可根据与第一格式不同的第二格式与主机装置交换第二数据DATA2，并且从主机装置接收第二命令CMD2和第二地址ADDR2。
存储控制器120可将RAM 130用作缓冲存储器、高速缓冲存储器或工作存储器。例如，存储控制器120可从主机装置接收第二数据DATA2，将接收到的第二数据DATA2存储在RAM 130中，并将存储在RAM 130中的第二数据DATA2作为第一数据DATA1写入半导体存储装置110中。例如，存储控制器120可从主机装置接收第二数据DATA2，将接收到的第二数据DATA2存储在RAM 130中，并将存储在RAM130中的第二数据DATA2作为第一数据DATA1写入半导体存储装置110中。存储控制器120可将从半导体存储装置110读取的数据存储在RAM 130中，并将存储在RAM 130中的数据再次写入半导体存储装置110中。
存储控制器120可将用于管理半导体存储装置110所需的数据或代码存储在RAM130中。例如，存储控制器120可从半导体存储装置110读取用于管理半导体存储装置110所需的数据或代码，并且可将数据或代码加载到RAM 130上。
RAM 130可包括诸如动态RAM(DRAM)、静态RAM(SRAM)、同步DRAM(SDRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FeRAM)这样的各种随机存取存储器中的至少一种。
存储装置100可响应于主机装置的请求而执行数据写入、读取或擦除操作。存储装置可包括固态驱动器(SSD)或硬盘驱动器(HDD)。存储装置100可包括诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、小型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用串行总线(USB)存储卡和通用闪存存储(UFS)这样的存储卡。存储装置100可包括诸如嵌入式多媒体卡(eMMC)、通用闪存存储(UFS)内存器或完美页新(PPN)存储器这样的安装存储器。
图2是例示存储控制器120与接口芯片113之间的关系的框图。
参照图2，存储控制器120和接口芯片113可通过公共通道彼此交换第一数据DATA1、第一命令CMD1和第一地址ADDR1。存储控制器120和接口芯片113中的每一个可包括第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk。存储控制器120和接口芯片113可通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk彼此交换第一数据DATA1、第一命令CMD1和第一地址ADDR1。例如，根据控制信号CTRL的形式，可将要通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk发送的信号确定为第一数据DATA1、第一命令CMD1或第一个地址ADDR1中的任意一个。例如，第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk(即，DQ[K:1])可以是八个、十六个或三十二个，但是输入/输出焊盘的数目不限于此。
存储控制器120和接口芯片113可彼此交换控制信号CTRL。存储控制器120和接口芯片113中的每一个可包括多个焊盘，所述多个焊盘被配置为分别交换数据选通信号DQS、读取使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、写入保护信号/WP、第一芯片使能信号/CE1至第N芯片使能信号/CEN以及第一准备/繁忙信号R/nB1至第N准备/繁忙信号R/nBN。
例如，当存储控制器120启用芯片使能信号/CE1至/CEN中的一个(例如，达到逻辑低电平)，启用命令锁存使能信号CLE(例如，达到逻辑高电平)，禁用地址锁存使能信号ALE(例如，达到逻辑低电平)，启用写入使能信号/WE(例如，达到逻辑低电平)，然后禁用写入使能信号/WE(例如，达到逻辑高电平)时，存储控制器120可通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk输出第一命令CMD1。接口芯片113或存储单元111可确定第一命令CMD1通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk被接收。
例如，当存储控制器120启用芯片使能信号/CE1至/CEN中的一个(例如，达到逻辑低电平)，禁用命令锁存使能信号CLE(例如，达到逻辑低电平)，禁用地址锁存使能信号ALE(例如，达到逻辑高电平)，启用写入使能信号/WE(例如，达到逻辑低电平)，然后禁用写入使能信号/WE(例如，达到逻辑高电平)时，存储控制器120可通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk输出第一地址ADDR1。接口芯片113或存储单元111可确定第一地址ADDR1通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk被接收。
例如，如果存储控制器120启用芯片使能信号/CE1至/CEN中的一个(例如，达到逻辑低电平)，禁用命令锁存使能信号CLE(例如，达到逻辑低电平)，禁用地址锁存使能信号ALE(例如，到逻辑低电平)，禁用写入使能信号/WE(例如，达到逻辑高电平)，并禁用读取使能信号/RE(例如，逻辑高电平)，则存储控制器120可产生周期性切换的数据选通信号DQS，并且通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk与数据选通信号DQS同步地输出第一数据DATA1。接口芯片113或存储单元111可确定第一数据DATA1通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk与数据选通信号DQS同步被接收。
例如，存储控制器120可启用芯片使能信号/CE1至/CEN中的一个(例如，达到逻辑低电平)，禁用命令锁存使能信号CLE(例如，到逻辑低电平)，禁用地址锁存使能信号ALE(例如，到逻辑低电平)，禁用写入使能信号/WE(例如，达到逻辑高电平)，并使读取使能信号/RE周期性地切换。接口芯片113或存储单元111可从周期性切换的读取使能信号/RE产生周期性切换的数据选通信号DQS。接口芯片113或存储单元111可通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk与数据选通信号DQS同步地输出第一数据DATA1。存储控制器120可确定第一数据DATA1通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk与数据选通信号DQS同步被接收。
图3是例示接口芯片113与存储单元111之间的关系的框图。
参照图3，存储单元111可包括多个存储芯片111_1至111_N。例如，存储芯片111_1至111_N中的每一个可由单个半导体芯片形成。
接口芯片113以及存储芯片111_1至111_N中的每一个可包括第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk。存储芯片111_1至111_N的第一输入/输出焊盘DQ1至第k输入/输出焊盘的DQk可分别共同联接至接口芯片113的第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk。接口芯片113和存储芯片111_1至111_N可通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk彼此交换第一数据DATA1、第一命令CMD1和第一地址ADDR1。例如，根据控制信号CTRL的形式，可将要通过第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk发送的信号确定为第一数据DATA1、第一命令CMD1或第一地址ADDR1。例如，第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk可以是八个、十六个或三十二个，但是输入/输出焊盘的数目不限于此。
接口芯片113和存储芯片111_1至111_N可彼此交换控制信号CTRL。接口芯片113可包括多个焊盘，所述多个焊盘被配置为分别交换数据选通信号DQS、读取使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、写入保护信号/WP、第一芯片使能信号/CE1至第N芯片使能信号/CEN以及第一准备/繁忙信号R/nB1至第N准备/繁忙信号R/nBN。
存储芯片111_1至111_N中的每一个可包括多个焊盘，所述多个焊盘被配置为分别交换数据选通信号DQS、读取使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、写入保护信号/WP、第一芯片使能信号/CE1至第N芯片使能信号/CEN中的一个以及第一准备/繁忙信号R/nB1至第N准备/繁忙信号R/nBN中的一个。
存储芯片111_1至111_N可通过公共通道分别与接口芯片113交换数据选通信号DQS、读入使能信号/RE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE和写入保护信号/WP。
存储芯片111_1至111_N中的每一个可从接口芯片113接收一个芯片使能信号，并向接口芯片113输出一个准备/繁忙信号。存储芯片111_1至111_N可分别从接口芯片113的不同焊盘接口芯片使能信号/CE1至/CEN。存储芯片111_1至111_N可分别向接口芯片113的不同焊盘发送准备/繁忙信号R/nB1至R/nBN。
如参照图2和图3所述，接口芯片113可调解存储控制器120与存储芯片111_1至111_N之间的通信。接口芯片113可将从存储控制器120接收的第一数据DATA1重新设置，并将重新设置的第一数据DATA1发送到存储芯片111_1至111_N。接口芯片113可将从存储芯片111_1至111_N接收的第一数据DATA1重新设置，并将重新设置的第一数据DATA1发送到存储控制器120。接口芯片113可在存储控制器120与存储芯片111_1至111_N之间的通信操作期间以隐藏的形式执行重新定时操作。因此，接口芯片113可在不降低存储装置100的操作速度的情况下增强存储装置100的可靠性。
图4是例示在读取操作期间接口芯片113a的操作的图。
参照图4，接口芯片113a可包括定时信号处理单元115a和数据重新定时单元117a。
定时信号处理单元115a可通过第一端子T1从存储控制器120接收读取使能信号/RE。第一端子T1可与如图2所示的接口芯片113的用于接收读取使能信号/RE的焊盘对应。定时信号处理单元115a可通过第二端子T2向存储单元111输出读取使能信号/RE。第二端子T2可与如图3所示的接口芯片113的用于输出读取使能信号/RE的焊盘对应。
定时信号处理单元115a可通过第三端子T3与存储控制器120交换数据选通信号DQS。第三端子T3可与如图2所示的接口芯片113的用于交换数据选通信号DQS的焊盘对应。定时信号处理单元115a可通过第四端子T4与存储单元111交换数据选通信号DQS。第四端子T4可与如图3所示的接口芯片113的用于交换数据选通信号DQS的焊盘对应。
定时信号处理单元115a可包括第一接收节点RX1至第三接收节点RX3、第一发送节点TX1至第三发送节点TX3和延迟锁定环路DLL。
第一接收节点RX1可通过第一端子T1接收读取使能信号/RE。通过第一接收节点RX1接收到的读取使能信号/RE可通过第一发送节点TX1被发送至第二端子T2。例如，在半导体存储装置110的读取操作期间，读取使能信号/RE可从第一端子T1通过第一接收节点RX1和第一发送节点TX1被发送至第二端子T2。
第二接收节点RX2可通过第三端子T3接收数据选通信号DQS。通过第三接收节点RX3接收到的数据选通信号DQS可通过第二发送节点TX2被发送至第四端子T4。例如，在写入操作期间，数据选通信号DQS可从第三端子T3通过第二接收节点RX2和第二发送节点TX2被发送至第四端子T4。
在一个实施方式中，第三接收节点RX3可通过第四端子T4接收数据选通信号DQS。例如，在读取操作期间，通过第三接收节点RX3接收到的数据选通信号DQS可被发送至延迟锁定环路DLL。
延迟锁定环路DLL可通过第一接收节点RX1接收读取使能信号/RE，并通过第三接收节点RX3接收数据选通信号DQS。延迟锁定环路DLL可与读取使能信号/RE同步地检测锁定延迟。延迟锁定环路DLL可生成延迟了所检测到的锁定延迟的信号而不是通过第三接收节点RX3接收到的数据选通信号DQS，作为内部信号iDQS。内部信号iDQS可作为要发送到存储控制器120的数据选通信号DQS通过第三发送节点TX3被发送至第三端子T3。此外，可将内部信号iDQS发送至数据重新定时单元117a。
数据重新定时单元117a可通过第五端子T5从存储控制器120接收第一地址ADDR1或第一命令CMD1。数据重新定时单元117a可通过第五端子T5与存储控制器120交换第一数据DATA1。第五端子T5可与如图2所示的接口芯片113的第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk对应。数据重新定时单元117a可通过第六端子T6将第一地址ADDR1或第一命令CMD1输出至存储单元111。数据重新定时单元117a可通过第六端子T6与存储器单元111交换第一数据DATA1。第六端子T6可与如图3所示的接口芯片113的第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk对应。为了说明的目的，将参照要通过第五端子T5和第六端子T6交换的第一数据DATA1来描述本公开的实施方式。将省略与要通过第五端子T5和第六端子T6发送的第一地址ADDR1和第一命令CMD1有关的描述。
数据重新定时单元117a可包括第四接收节点RX4和第五接收节点RX5、第四发送节点TX4和第五发送节点TX5以及第一触发器FF1。
第四接收节点RX4可通过第五端子T5接收第一数据DATA1。通过第四接收节点RX4接收到的第一数据DATA1可通过第四发送节点TX4被发送至第六端子T6。例如，在写入操作期间，第一数据DATA1可从第五端子T5通过第四接收节点RX4和第四发送节点TX4被发送至第六端子T6。
第五接收节点RX5可通过第六端子T6接收第一数据DATA1。通过第五接收节点RX5接收到的第一数据DATA1可被发送至第一触发器FF1。第一触发器FF1可从第五接收节点RX5接收第一数据DATA1，并从定时信号处理单元115a接收内部信号iDQS。第一触发器FF1可与内部信号iDQS同步地锁存(或存储)并输出通过第五接收节点RX5接收到的第一数据DATA1。换句话说，第一触发器FF1可与内部信号iDQS同步地将第一数据DATA1重新设置。由第一触发器FF1重新设置的第一数据DATA1'可通过第五发送节点TX5被发送至第五端子T5。
如上所述，接口芯片113a可在半导体存储装置110的读取操作期间从读取使能信号/RE检测锁定相位。接口芯片113a可使用检测到的锁定相位从数据选通信号DQS产生内部信号iDQS。接口芯片113a可使用内部信号iDQS将第一数据DATA1重新设置。接口芯片113a可输出重新设置的第一数据DATA1'，并输出内部信号iDQS作为数据选通信号DQS。
当延迟锁定环路DLL执行锁相操作时，可能需要锁定时间。使用从读取使能信号/RE检测到的锁定相位，接口芯片113a可由通过第三接收节点RX3接收到的数据选通信号DQS产生内部信号iDQS，而不执行延迟锁定操作。由于不对通过第三接收节点RX3接收到的数据选通信号DQS执行延迟锁定操作，所以接口芯片113a可将第一数据DATA1重新设置而不影响存储装置100的操作性能(例如，速度)。
关于图4，接口芯片113a被描述为与第一输入/输出焊盘DQ1至第k输入/输出焊盘DQk、被配置为发送数据选通信号DQS的焊盘以及被配置为发送读取使能信号/RE的焊盘有关。在图2和图3中的被描述为通过接口芯片113发送的信号中，除了参照图4描述的信号之外的信号可穿过接口芯片113a而没有单独的处理操作或相互操作。
图5是例示在读取操作期间延迟锁定环路DLL的操作的图。
参照图4和图5，延迟锁定环路DLL可包括锁定控制电路D1、分相器D2、延迟线路D3、感测线路D4、锁存器D5、相位检测器D6、代码补偿器D7和相位选择器D8。
锁定控制电路D1可从第一接收节点RX1接收读取使能信号/RE，并从第三接收节点RX3接收数据选通信号DQS。锁定控制电路D1可存储关于对读取使能信号/RE执行锁相操作的锁相周期的信息。锁定控制电路D1可将输入的读取使能信号/RE或数据选通信号DQS作为定时信号TS输出到分相器D2和感测线路D4。例如，锁定控制电路D1可在锁相期间将读取使能信号/RE输出为定时信号TS。锁定控制电路D1可在除锁相周期之外的周期期间将数据选通信号DQS输出为定时信号TS。锁定控制电路D1可在锁相周期期间启用控制信号PER。锁定控制电路D1可在除锁相周期之外的时段期间禁用控制信号PER。例如，锁相周期可包括读取使能信号/RE的至少一个初始周期。
分相器D2可从锁定控制电路D1接收定时信号TS。分相器D2可由定时信号TS产生反相定时信号/TS。分相器D2可将定时信号TS和反相定时信号/TS输出到延迟线路D3。
延迟线路D3可包括多个延迟器。每个延迟器可以是使接收到的信号反相并输出反相信号的反相器。第一延迟器可接收定时信号TS和反相定时信号/TS。第一延迟器可使定时信号TS和反相定时信号/TS反相并对其进行输出。第k延迟器可从第k-1延迟器接收互补信号。第k延迟器可使所接收到的互补信号中的每一个反相并对其进行输出。
例如，延迟线路D3可将定时信号TS和反相定时信号/TS延迟六十四次。换句话说，延迟线路D3可包括至少六十四个延迟器。延迟线路D3的延迟器的数目可被不同地改变或修改而不是被限制。此外，可改变或修改延迟线路D3的延迟器，以延迟并输出仅一个信号而不是互补信号。
感测线路D4可包括多个传感器。每个传感器可与定时信号TS同步地感测延迟线路D3的对应延迟器的输出信号。每个传感器可使从对应延迟器接收的互补信号反相并对其进行输出。感测线路D4的每个传感器的互补输出信号或互补输出信号的正信号(或负信号)可存储在锁存器D5中。在延迟线路D3被配置为将定时信号TS和反相定时信号/TS延迟六十四次的情况下，感测线路D4可包括六十四个传感器。锁存器D5可存储六十四个感测结果Q[64:1]。
感测线路D4的传感器的数目可被不同地改变或修改而不是被限制。此外，可改变或修改感测线路D4的传感器，以感测并输出仅一个信号而不是互补信号。
相位检测器D6可从锁定控制电路D1接收控制信号PER，并从锁存器D5接收感测结果Q[64:1]。相位检测器D6可在控制信号PER被启用的同时从感测结果Q[64:1]中提取代码B[6:1]。例如，相位检测器D6可从感测结果Q[64:1]检测与定时信号TS的一个周期对应的位置。
例如，当延迟线路D3的每个延迟器的正信号为“1”时，感测线路D4的对应传感器的正信号可以是“1”。当延迟线路D3的每个延迟器的正信号为“0”时，感测线路D4的对应传感器的正信号可以是“0”。与感测线路D4的传感器的正信号对应的感测结果Q[64:1]可由“1”和“0”形成。感测结果Q[64:1]可依次具有值“1”，然后具有值“0”。此外，感测结果Q[64:1]可依次具有值“0”，然后具有值“1”。可在定时信号TS进行转变的位置处改变感测结果Q[64:1]的值。换句话说，相位检测器D6可通过监视感测结果Q[64:1]的值的变化来检测与定时信号TS的一个周期对应的位置，即，关于感测线路D4的传感器的位置。
相位检测器D6可从所检测的与一个周期对应的位置进一步检测与四分之一周期对应的位置。相位检测器D6可存储关于与四分之一周期对应的位置的信息作为代码B[6:1]。例如，在控制信号PER处于启用状态时，相位检测器D6可不输出代码B[6:1]。在控制信号PER被禁用之后，相位检测器D6可将代码B[6:1]输出到代码补偿器D7。
代码补偿器D7可从相位检测器D6接收代码B[6:1]。代码补偿器D7可反映延迟锁定环路DLL的输入、输出和处理所需要的附属延迟，并补偿代码B[6:1]。代码补偿器D7可将补偿后的代码A[6:1]输出到相位选择器D8。
相位选择器D8可基于补偿后的代码A[6:1]来选择延迟线路D3的输出P1至P16中的一个。所选择的输出可被输出为内部信号iDQS。
在前述实施方式中，相位检测器D6已被描述为检测定时信号TS的四分之一周期，并产生代码B[6:1]。在延迟线路D3将定时信号TS和反相定时信号/TS延迟六十四次的情况下，可在六十四个延迟点(例如，六十四个传感器)处检测定时信号TS的一个周期。可在十六(六十四的四分之一)个延迟点(例如，十六个传感器)处检测定时信号TS的四分之一周期。因此，相位选择器D8可通过选择延迟线路D3的第一输出P1至第十六输出P16中的一个来选择从定时信号TS延迟四分之一周期的信号。
在一个实施方式中，相位选择器D8可包括粗略相位选择器D9、相位插值器D10和精细相位选择器D11。粗略相位选择器D9可基于补偿后的代码A[6:1]的四比特，从第一输出P1至第十六输出P16选择两个输出。例如，粗略相位选择器D9可选择最接近定时信号TS的四分之一周期的两个输出。
相位插值器D10可对粗略相位选择器D9的输出信号执行相位插值，并输出四个信号。
精细相位选择器D11可基于补偿后的代码A[6:1]的剩余两比特来选择相位插值器D10的四个输出信号中的一个作为内部信号iDQS。
已经参照图5描述了延迟锁定环路DLL的详细配置，但是这仅是延迟锁定环路DLL的一个示例，并且包括在接口芯片113中的延迟锁定环路DLL的配置不限于图5所示。在不脱离本公开的精神和范围的情况下，延迟锁定环路DLL的配置可进行各种改变或修改。
图6是用于描述输入到图4的接口芯片113a和从其输出的信号的时序图。图6中示出的是在半导体存储装置110的读取操作期间输入到接口芯片113a或从接口芯片113a输出的信号。
参照图1、图5和图6，可在第一时间T1启用读取使能信号/RE。例如，存储控制器120可在对半导体存储装置110执行读取操作时启用读取使能信号/RE。当启用读取使能信号/RE时，控制信号PER也可在第一时间T1被启用。
在已经被启用之后，读取使能信号/RE可在第二时间T2开始周期性地切换。例如，读取使能信号/RE可从在读取使能信号/RE被启用之后经过读取前导码时间tRPRE的第二时间T2开始周期性地转变。
可在读取使能信号/RE已经开始周期性切换之后经过与1.5倍周期对应的时间(或相位)之后禁用控制信号PER。例如，控制信号PER可保持在启用状态，直到读取使能信号/RE切换两次(或进行四次转变)为止。
读取使能信号/RE可在控制信号PER被启用的同时作为定时信号TS输出。因此，在控制信号PER被启用的同时，定时信号TS的波形可按照与读取使能信号/RE相同的方式切换(或转变)超过1.5倍周期。在定时信号TS根据读取使能信号/RE切换(或转变)的同时，延迟锁定环路DLL的相位检测器D6可检测与定时信号TS的四分之一周期对应的锁定延迟。
在控制信号PER被启用的同时，也就是说，在延迟锁定环路DLL检测锁定延迟的同时，接口芯片113a可以不输出任何信号。例如，在控制信号PER被启用的同时，相位检测器D6可以不输出代码B[6:1]。因此，即使当定时信号TS切换(或转变)时，内部信号iDQS也可保持在禁用状态。
当读取使能信号/RE已经开始周期性地切换(或转变)之后经过预定时间tDQSRE时，数据选通信号DQS可在第三时间T3开始周期性地切换(或转变)。例如，存储单元111可通过接口芯片113a的第二端子T2接收从第二时间T2起周期性地切换(或转变)的读取使能信号/RE。存储单元111可基于周期性地切换的读取使能信号/RE，向接口芯片113a的第四端子T4发送周期性转变的数据选通信号DQS。
数据选通信号DQS可具有与读取使能信号/RE相同的周期或频率。当读取使能信号/RE已经开始周期性切换之后经过预定时间tDQSRE时，存储单元111可开始使数据选通信号DQS切换。
如果数据选通信号DQS开始切换，则延迟锁定环路DLL可基于从读取使能信号/RE检测到的锁定延迟，从数据选通信号DQS产生内部信号iDQS。相位检测器D6可基于从读取使能信号/RE检测到的四分之一周期锁定延迟，从数据选通信号DQS产生内部信号iDQS。
由于控制信号PER处于禁用状态，所以数据选通信号DQS可被提供为定时信号TS。由于控制信号PER处于禁用状态，所以相位检测器D6可输出通过将数据选通信号DQS延迟四分之一周期锁定延迟而产生的信号作为内部信号iDQS。
当数据选通信号DQS开始切换时，存储单元111可向接口芯片113a的第六端子T6同时发送第一数据DATA1。
数据重新定时单元117a的第一触发器FF1可与内部信号iDQS同步地存储和输出通过第六端子T6接收的第一数据DATA1。内部信号iDQS可以是通过将数据选通信号DQS延迟四分之一周期锁定延迟而产生的信号。因此，第一触发器FF1可在最佳定时与内部信号iDQS同步地存储和输出通过第六端子T6接收的第一数据DATA1。
由第一触发器FF1重新设置的第一数据DATA1'可与内部信号iDQS同步。接口芯片113a可通过第三端子T3输出内部信号iDQS，作为与重新设置的第一数据DATA1'同步的数据选通信号DQS。
根据参照图4至图6描述的实施方式，接口芯片113a可在读取使能信号/RE与数据选通信号DQS之间的延迟时间tDQSRE期间检测锁定延迟。换句话说，接口芯片113a检测锁定延迟的操作可由存储装置100的正常操作(在该操作被执行时)隐藏，而不需要单独的时间。此外，由于内部信号iDQS使用预先检测到的锁定延迟从数据选通信号DQS产生，所以可仅需要作为预先检测到的锁定延迟的四分之一周期延迟，而不需要花费单独的时间来产生内部信号iDQS。因此，接口芯片113a可将第一数据DATA1重新设置，而不妨碍存储装置100的操作性能(或操作速度)，从而可提高存储装置100的可靠性。
图7是例示接口芯片113b在写入操作期间的操作的图。
参照图7，接口芯片113b可包括定时信号处理单元115b和数据重新定时单元117b。
在定时信号处理单元115b中，通过第四端子T4和第三接收节点RX3接收到的数据选通信号DQS可被发送至第三发送节点TX3和第三端子T3。通过第三端子T3和第二接收节点RX2接收到的数据选通信号DQS可被发送至延迟锁定环路DLL。
延迟锁定环路DLL可接收通过第二接收节点RX2接收到的数据选通信号DQS。延迟锁定环路DLL可从数据选通信号DQS检测锁定延迟，并使用所检测到的锁定延迟从数据选通信号DQS生成内部信号iDQS。延迟锁定环路DLL可输出从数据选通信号DQS延迟了数据选通信号DQS的四分之一周期的信号作为内部信号iDQS。从延迟锁定环路DLL输出的内部信号iDQS可通过第二发送节点TX2被发送至第四端子T4。另外，可将内部信号iDQS发送至数据重新定时单元117b。
在数据重新定时单元117b中，通过第六端子T6和第五接收节点RX5接收到的第一数据DATA1可通过第五发送节点TX5被发送至第五端子T5。通过第五端子T5和第四接收节点RX4接收到的第一数据DATA1可被发送至第二触发器FF2。第二触发器FF2可与从定时信号处理单元115b接收到的内部信号iDQS同步地存储和输出第一数据DATA1。换句话说，第二触发器FF2可将第一数据DATA1重新设置。由第二触发器FF2重新设置的第一数据DATA1'可通过第四发送节点TX4被发送到第六端子T6。
图8是例示延迟锁定环路DLL'在写入操作期间的操作的图。
参照图7和图8，延迟锁定环路DLL'可包括锁定控制电路D1'、分相器D2、延迟线路D3、感测线路D4、锁存器D5、相位检测器D6、代码补偿器D7和相位选择器D8。
与图5的延迟锁定环路DLL不同，锁定控制电路D1'可从第二接收节点RX2接收数据选通信号DQS。无论控制信号PER如何，锁定控制电路D1'都可输出数据选通信号DQS作为定时信号TS。锁定控制电路D1'可在数据选通信号DQS的两个周期期间保持在启用状态，然后可被禁用。
图9是例示要输入到接口芯片113b的信号和从接口芯片113b输出的信号的时序图。图9中例示了在半导体存储装置110的写入操作期间要输入到接口芯片113b的信号或从接口芯片113b输出的信号。
参照图1、图7至图9，数据选通信号DQS可在第一时间T1开始周期性地切换(或转变)。例如，存储控制器120可在对半导体存储装置110执行写入操作时使数据选通信号DQS周期性地切换。当数据选通信号DQS周期性地切换时，控制信号PER也可在第一时间T1被启用。
可在数据选通信号DQS已经开始周期性地切换之后经过与两个周期对应的时间(或相位)之后禁用控制信号PER。例如，控制信号PER可保持在启用状态直到数据选通信号DQS切换两次(或四次转变)为止。
无论控制信号PER是否被启用，数据选通信号DQS可被提供为定时信号TS。因此，定时信号TS可具有与数据选通信号DQS的波形相同的波形。
延时锁定环路DLL'的相位检测器D6可在控制信号PER被启用的同时检测与定时信号TS的四分之一周期对应的锁定延迟。
在控制信号PER被启用的同时，也就是说，在延迟锁定环路DLL'检测锁定延迟的同时，接口芯片113b可以不输出信号。例如，在控制信号PER被启用的同时，相位检测器D6可以不输出代码B[6:1]。因此，即使当定时信号TS切换(或转变)时，内部信号iDQS也可保持在禁用状态。
在控制信号PER已被禁用之后，相位检测器D6可在第二时间T2输出代码B[6:1]。因此，延迟锁定环路DLL'可输出从数据选通信号DQS延迟了四分之一周期的内部信号iDQS。
在一个实施方式中，存储控制器120可根据切换NAND闪速存储器的标准中定义的“Latency(时延)2”来控制数据选通信号DQS。利用“Latency 2”，存储控制器120可使数据选通信号DQS在两个周期期间切换，然后发送与数据选通信号DQS同步的第一数据DATA1。因此，在数据选通信号DQS在两个周期内切换之后，存储控制器120可在第二时间将与数据选通信号DQS同步的第一数据DATA1发送至第五端子T5。
数据重新定时单元117b的第二触发器FF2可与内部信号iDQS同步地存储和输出通过第五端子T5接收的第一数据DATA1。内部信号iDQS可以是通过将数据选通信号DQS延迟了与四分之一周期对应的锁定延迟而产生的信号。因此，第二触发器FF2可在最佳定时与内部信号iDQS同步地存储和输出通过第五端子T5接收的第一数据DATA1。
由第二触发器FF2重新设置的第一数据DATA1'可与内部信号iDQS同步。接口芯片113b可通过第四端子T4输出内部信号iDQS作为与重新设置后的第一数据DATA1'同步的数据选通信号DQS。
根据参照图7至图9描述的实施方式，接口芯片113b可在由“Latency 2”限定的数据选通信号DQS的虚拟切换周期期间检测锁定延迟。换句话说，接口芯片113b检测锁定延迟的操作可由存储装置100的正常操作(在该操作被执行时隐藏，而不需要单独的时间。此外，由于内部信号iDQS使用预先检测到的锁定延迟从数据选通信号DQS产生，所以可仅需要作为预先检测到的锁定延迟的四分之一周期延迟，而不需要花费单独的时间来产生内部信号iDQS。因此，接口芯片113a可将第一数据DATA1重新设置，而不妨碍存储装置100的操作性能(或操作速度)，从而可提高存储装置100的可靠性。
在NAND闪速存储器的标准中定义的“Latency 2”可以是由用户选择的并用于按照以下方式输入/输出清楚的信号的选项，所述方式为：当原始信号开始切换时，如果切换不完全摆动或不稳定，则信号被延迟(使用Latency)，从而可输入或输出清楚的信号。然而，根据参照图7至图9描述的实施方式，需要时间来检测作为延迟从存储控制器120输入的数据选通信号DQS所需要的定时的锁定延迟以产生要从接口芯片113b输出到存储单元111的数据选通信号DQS。因此，在图7至图9的实施方式中，在两个周期期间输入数据选通信号DQS以检测锁定延迟，从而基本上需要与之对应的时间。因此，在NAND闪速存储器的标准中定义的“Latency 2”可以是用于操作而必须需要的项，而不是由用户可选地选择。
在本公开的实施方式中，根据“Latency 2”，存储控制器120可使用延迟电路确保与数据选通信号DQS的两个周期对应的时间，而不在数据选通信号DQS的两个周期之后输出数据。因此，用户可以可选地选择存储控制器120是否执行“Latency 2”操作。
图10是例示根据本公开的实施方式的接口芯片113c的图。
根据图10的实施方式的接口芯片113c的操作10可在存储装置100的写入操作期间执行。
参照图10，接口芯片113c可包括定时信号处理单元115c和数据重新定时单元117c。
在定时信号处理单元115c中，通过第四端子T4和第三接收节点RX3接收的数据选通信号DQS被发送至第三发送节点TX3和第三端子T3。在定时信号处理单元115c中，通过第三端子T3和第二接收节点RX2接收的数据选通信号DQS被输入到复用器MUX和延迟电路DC。
延迟电路DC可经由第三端子T3和第二接收节点RX2接收数据选通信号DQS。延迟电路DC可输出通过将输入的数据选通信号DQS延迟至少两个周期或更长时间而产生的经延迟的数据选通信号DQS_delay。在一个实施方式中，任何延迟电路可被用作延迟电路DC，只要它可执行对通过将数据选通信号DQS延迟至少两个周期或更长时间而产生的经延迟的数据选通信号DQS_delay进行输出的功能。换句话说，在不脱离本公开的精神和范围的情况下，包括在接口芯片113c中的延迟电路DC的配置可进行各种改变或修改。
复用器MUX可从第二接收节点RX2接收数据选通信号DQS。此外，复用器MUX可从延迟电路DC接收经延迟的数据选通信号DQS_delay。复用器MUX可接收控制信号PER。复用器MUX可根据控制信号PER将数据选通信号DQS或经延迟的数据选通信号DQS_delay输出至延迟锁定环路DLL。在一个实施方式中，控制信号PER可以是与参照图5和图8描述的控制信号PER相同的信号。尽管未示出，但是控制信号PER可使用D-触发器DFF来实现。例如，可产生控制信号PER以使其在数据选通信号DQS或写入使能信号/WE的第一上升沿被启用(“低”到“高”)，并且在其第三上升沿被禁用(“高”到“低”)。
延迟锁定环路DLL可接收通过复用器MUX接收的数据选通信号DQS或经延迟的数据选通信号DQS_delay。延时锁定环路DLL可从数据选通信号DQS检测锁定延迟，并使用检测到的锁定延迟从经延迟的数据选通信号DQS_delay生成内部信号iDQS。延迟锁定环路DLL可将经延迟的数据选通信号DQS_delay输出为内部信号iDQS。从延迟锁定环路DLL输出的内部信号iDQS可通过第二发送节点TX2被发送到第四端子T4。另外，可将内部信号iDQS发送至数据重新定时单元117c。
根据图10的实施方式的延迟锁定环路DLL的操作可与参照图8描述的延迟锁定环路DLL'的操作相同。换句话说，延迟锁定环路DLL'的锁定控制电路D1'可根据控制信号PER从复用器MUX接收数据选通信号DQS或经延迟的数据选通信号DQS_delay。例如，锁定控制电路D1'可在控制信号PER被启用的同时从复用器MUX接收数据选通信号DQS。锁定控制电路D1'可在控制信号PER被启用的同时输出数据选通信号DQS作为定时信号TS。锁定控制电路D1'可在数据选通信号DQS的两个周期期间保持在启用状态，然后可被禁用。
当控制信号PER被禁用时，锁定控制电路D1'可接收经延迟的数据选通信号DQS_delay。例如，锁定控制电路D1'可在控制信号PER被禁用时从复用器MUX接收经延迟的数据选通信号DQS_delay。锁定控制电路D1'可在控制信号PER被禁用时输出经延迟的数据选通信号DQS_delay作为定时信号TS。因此，在控制信号PER被禁用之后，经延迟的数据选通信号DQS_delay可作为内部信号iDQS输出。
数据重新定时单元117c可包括第四接收节点RX4和第五接收节点RX5、第四发送节点TX4和第五发送节点TX5、第二触发器FF2和延迟电路DC。
通过第六端子T6和第五接收节点RX5接收的第一数据DATA1可通过第五发送节点TX5被发送至第五端子T5。
第四接收节点RX4可通过第五端子T5接收第一数据DATA1。通过第四接收节点RX4接收的第一数据可被输入到延迟电路DC。包括在数据重新定时单元117c中的延迟电路DC可由与包括在定时信号处理单元115c中的延迟电路DC相同的电路来实现。在一个实施方式中，包括在数据重新定时单元117c中的延迟电路DC可输出通过将经由第四接收节点RX4接收的第一数据延迟如下时间或相位而产生的经延迟的第一数据DQ_delay，所述时间或相位为包括在定时信号处理单元115c中的延迟电路DC对数据选通信号DQS进行延迟的时间或相位。
从延迟电路DC输出的经延迟的第一数据DQ_delay可被发送至第二触发器FF2。第二触发器FF2可与从定时信号处理单元115c接收的内部信号iDQS同步地存储和输出经延迟的第一数据DQ_delay。换句话说，第二触发器FF2可将经延迟的第一数据DQ_delay重新设置。由第二触发器FF2重新设置的数据可通过第四发送节点TX4被发送至第六端子T6。
图11是例示要输入到图10的接口芯片113c的信号和从接口芯片113c输出的信号的时序图。
图11中所示的是在半导体存储装置110的写入操作期间要输入到接口芯片113c的信号或从接口芯片113c输出的信号。
参照图1至图3、图10和图11，数据选通信号DQS可在第一时间T1开始周期性地切换(或转变)。例如，存储控制器120可在对半导体存储装置110执行写入操作的同时使数据选通信号DQS周期性地切换。当数据选通信号DQS周期性地切换时，控制信号PER也可在第一时间T1被启用。
在一个实施方式中，可在数据选通信号DQS已经开始周期性地切换之后经过与至少一个周期对应的时间(或相位)之后禁用控制信号PER。例如，控制信号PER可保持在启用状态直到数据选通信号DQS切换三次。可在数据选通信号DQS已经开始周期性地切换之后经过与至少一个周期对应的时间(或相位)之后的第二时间T2禁用控制信号PER。在各种实施方式中，虽然未示出，但是可根据从存储控制器120输出的写入使能信号/WE来启用或禁用控制信号PER。
在控制信号PER被启用的同时，复用器MUX可输出数据选通信号DQS作为延迟锁定环路DLL的定时信号。因此，在控制信号PER被启用的同时，定时信号TS的波形可按照与数据选通信号DQS相同的方式在两个周期之间切换(或转变)。在定时信号TS根据数据选通信号DQS切换(或转变)时，延迟锁定环路DLL的相位检测器D6可检测与定时信号TS的四分之一周期对应的锁定延迟。
在控制信号PER被启用的同时，也就是说，在延迟锁定环路DLL检测锁定延迟的同时，接口芯片113a可以不输出任何信号。例如，在控制信号PER被启用的同时，相位检测器D6可以不输出代码B[6:1]。因此，即使当定时信号TS切换(或转变)时，内部信号iDQS也可保持在禁用状态。
当在数据选通信号DQS已经开始切换(或转变)之后经过预定时间(至少一个周期)时，复用器MUX可输出经延迟的数据选通信号DQS_delay作为定时信号TS。换句话说，当控制信号PER被禁用时，复用器MUX可输出经延迟的数据选通信号DQS_delay作为定时信号TS。因此，在控制信号PER被禁用之后，经延迟的数据选通信号DQS_delay可作为内部信号iDQS而被输出。
通过第五端子T5和第四接收节点RX4接收的第一数据DATA1可由延迟电路DC发送为经延迟的第一数据DQ_delay。此后，经延迟的第一数据DQ_delay可被发送至第二触发器FF2。第二触发器FF2可与从定时信号处理单元115c接收的内部信号iDQS同步地存储和输出第一数据DATA1。换句话说，第二触发器FF2可将第一数据DATA1重新设置。由第二触发器FF2重新设置的第一数据DATA1'可通过第四发送节点TX4被发送至第六端子T6。因此，因为要被输出至第六端子T6的数据根据具有与经延迟的数据选通信号DQS_delay的相位相同的相位的内部信号iDQS来输出，所以所述数据可在第三时间彼此同步，然后被输出至存储单元111。
在图7至图9的实施方式中，当延迟锁定环路DLL执行锁相操作时，需要锁定时间。因此，延迟锁定环路DLL在由“Latency 2”限定的数据选通信号DQS的虚拟切换周期期间检测锁定延迟。然而，图10和图11所示的实施方式可设置有延迟电路DC，该延迟电路DC将要输入的数据选通信号DQS和要从存储控制器120输入到第五端子T5的第一数据DATA1延迟相同的相位或时间。因此，接口芯片113c可将第一数据DATA1重新设置而不影响存储装置100的操作性能(例如，速度)。因此，用户可选择性地使用在NAND闪速存储器的标准中定义的“Latency 2”作为选项。
在一个实施方式中，在描述为通过图2和图3中的接口芯片113发送的信号当中，除了参照图10描述的信号之外的信号可穿过接口芯片113c而没有单独的处理操作或相互操作。
图12示出了根据本公开的第二实施方式的接口芯片113d。
参照图12，接口芯片113d可包括定时信号处理单元115d、数据重新定时单元117d和命令识别单元119d。
与图10的接口芯片113c相比，接口芯片113d还可包括命令识别单元119d。命令识别单元119d可通过第七端子T7从存储控制器120接收地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE以及第一芯片使能信号/CE1至第N芯片使能信号/CEN(即，CE[N:1])。第七端子T7可与图2中所示的接口芯片113的被配置为分别接收地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE以及第一芯片使能信号/CE1至第N芯片使能信号/CEN的焊盘对应。命令识别单元119d可通过第五端子T5接收第一数据DATA1。
命令识别单元119d可通过第八端子T8将地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE和第一芯片使能信号/CE1至第N芯片使能信号/CEN输出至存储单元111。第八端子T8可与图3中所示的接口芯片113的被配置为分别输出地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE和第一芯片使能信号/CE1至第N芯片使能信号/CEN的焊盘对应。
命令识别单元119d可包括第六接收节点RX6、第六发送节点TX6和命令解码器CD。
第六接收节点RX6可从第七端子T7接收地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE和第一芯片使能信号/CE1至第N芯片使能信号/CEN。通过第六接收节点RX6接收到的地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE和第一芯片使能信号/CE1至第N芯片使能信号/CEN可被传送至命令解码器CD。
命令解码器CD可基于从第七端子T7接收的地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE和第一芯片使能信号/CE1至第N芯片使能信号/CEN来确定从第五端子T5接收的信号是否是第一命令CMD1。例如，当存储控制器120启用芯片使能信号/CE1至/CEN中的一个(例如，达到逻辑低电平)，启用命令锁存使能信号CLE(例如，达到逻辑高电平)，禁用地址锁存使能信号ALE(例如，达到逻辑低电平)，启用写入使能信号/WE(例如，达到逻辑低电平)，然后禁用写入使能信号/WE(例如，达到逻辑高电平)时，接口芯片113可识别出通过第五端子T5接收到第一命令CMD1。
当通过第五端子T5接收到第一命令CMD1时，命令解码器CD可确定接收到的第一命令CMD1是读取命令还是写入命令。命令解码器CD可根据确定结果对控制信号RW进行控制。例如，如果第一命令CMD1是读取命令，则命令解码器CD可以将控制信号RW控制为第一值。如果第一命令CMD1是写入命令，则命令解码器CD可将控制信号RW控制为第二值。如果第一命令CMD1既不是读取命令也不是写入命令，则命令解码器CD可禁用控制信号RW。可将控制信号RW发送至定时信号处理单元115d。
命令解码器CD可通过第六发送节点TX6将地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE和第一芯片使能信号/CE1至第N芯片使能信号/CEN发送至第八端子T8。
通过第一端子T1和第一接收节点RX1接收的读取使能信号/RE可被发送至第一复用器MUX1。读取使能信号/RE可通过第一发送节点TX1被发送至第二端子T2。
通过第三端子T3和第二接收节点RX2接收的数据选通信号DQS可被发送至延迟电路DC和第一复用器MUX1。通过第四端子T4和第三接收节点RX3接收的数据选通信号DQS可被发送至第一复用器MUX1。
第一复用器MUX1可接收来自第一接收节点RX1的读取使能信号/RE、来自第二接收节点RX2的数据选通信号DQS、来自延迟电路DC的延迟的数据选通信号DQS_delay、来自第三接收节点RX3的数据选通信号DQS以及来自命令解码器CD的控制信号RW。当控制信号RW指示读取操作时，第一复用器MUX1可向延迟锁定环路DLL发送从第一接收节点RX1接收的读取使能信号/RE和从第三接收节点RX3接收的数据选通信号DQS。当控制信号RW指示写入操作时，第一复用器MUX1可根据控制信号PER向延迟锁定环路DLL发送从第二接收节点RX2接收的数据选通信号DQS或从延迟电路DC接收的经延迟的数据选通信号DQS_delay。
延迟锁定环路DLL可在读取操作期间接收来自第一接收节点RX1的读取使能信号/RE和来自第三接收节点RX3的数据选通信号DQS。如参照图4至图6所述，延迟锁定环路DLL可从读取使能信号/RE检测与四分之一周期对应的锁定延迟，并且可使用检测到的锁定延迟来输出从数据选通信号DQS延迟了四分之一周期的内部信号iDQS。内部信号iDQS可被发送至数据重新定时单元117d，并通过第三发送节点TX3和第三端子T3被输出为数据选通信号DQS。
在写入操作期间，延迟锁定环路DLL可根据控制信号PER接收从第二接收节点RX2接收的数据选通信号DQS或者从延迟电路DC接收的经延迟的数据选通信号DQS_delay。
如参照图10和图11所述，当从数据选通信号DQS检测到与四分之一周期对应的锁定延迟之后禁用控制信号PER时，延迟锁定环路DLL可将从延迟电路DC接收的经延迟的数据选通信号DQS_delay作为内部信号iDQS输出。内部信号iDQS可被发送至数据重新定时单元117d，并通过第二发送节点TX2和第四端子T4被输出为数据选通信号DQS。
在数据重新定时单元117d中，在读取操作期间，如参照图4至图6所述，第一触发器FF1可与内部信号iDQS同步地将通过第六端子T6和第五接收节点RX5接收的第一数据DATA1重新设置。在写入操作期间，如参照图10至图11所述，第二触发器FF2可与内部信号iDQS同步地将通过使用延迟电路DC对通过第五端子T5和第四接收节点RX4接收的第一数据DATA1进行延迟而产生的经延迟的第一数据DQ_delay重新设置。重新设置的数据可经由第四发送节点TX4通过第六端子T6输出。
如上所述，接口芯片113d可在读取操作或写入操作期间，对要在存储控制器120与半导体存储装置110之间交换的第一数据DATA1进行重新定时。接口芯片113d的重新定时操作可由存储装置100的正常操作(在该操作被执行时)隐藏而不需要单独的时间。因此，接口芯片113d可将第一数据DATA1重新设置，而不妨碍存储装置100的操作性能(或操作速度)，从而可提高存储装置100的可靠性。
图13例示了根据本公开的其它实施方式的接口芯片113e。
参照图13，接口芯片113e可包括定时信号处理单元115e、数据重新定时单元117e和命令识别单元119e。接口芯片113e可选择性地执行对第一数据DATA1进行重新定时的操作。
与图12的定时信号处理单元115d相比，定时信号处理单元115e还可包括第二复用器MUX2和第三复用器MUX3。第二复用器MUX2可从延迟锁定环路DLL接收内部信号iDQS，并通过第四端子T4和第三接收节点RX3接收数据选通信号DQS。响应于使能信号EN，第二复用器MUX2可将内部信号iDQS或数据选通信号DQS发送至第三发送节点TX3。
第三复用器MUX3可从延迟锁定环路DLL接收内部信号iDQS，并且通过第三端子T3和第二接收节点RX2接收数据选通信号DQS。响应于使能信号EN，第三复用器MUX3可将内部信号iDQS或数据选通信号DQS发送至第二发送节点TX2。
与图12的数据重新定时单元117d相比，数据重新定时单元117e还可包括第四复用器MUX4和第五复用器MUX5。第四复用器MUX4可从第一触发器FF1接收重新设置的第一数据DATA1'，并且可通过第六端子T6和第五接收节点RX5接收第一数据DATA1。响应于使能信号EN，第四复用器MUX4可将重新设置的第一数据DATA1'或第一数据DATA1发送至第五发送节点TX5。
第五复用器MUX5可从第二触发器FF2接收重新设置的第一数据DATA1'，并且可通过第五端子T5和第四接收节点RX4接收第一数据DATA1。响应于使能信号EN，第五复用器MUX5可将重新设置的第一数据DATA1'或第一数据DATA1发送至第四发送节点TX4。
当使能信号EN处于启用状态时，内部信号iDQS可通过第二复用器MUX2或第三复用器MUX3被输出为数据选通信号DQS。当使能信号EN处于禁用状态时，数据选通信号DQS可通过第二复用器MUX2或第三复用器MUX3输出。
当使能信号EN处于启用状态时，与内部信号iDQS同步地重新设置的第一数据DATA1'可通过第四复用器MUX4或第五复用器MUX5输出。当使能信号EN处于禁用状态时，与内部信号iDQS同步的第一数据DATA1'可通过第四复用器MUX4或第五复用器MUX5输出。
换句话说，接口芯片113e可根据使能信号EN选择性地执行重新定时操作。在一个实施方式中，使能信号EN可从存储控制器120提供。例如，使能信号EN可被提供至接口芯片113e或半导体存储装置110，并且可根据由存储控制器120控制的寄存器的值来产生。
图14是例示接口芯片113f与存储单元111之间的关系的示例的框图。
接口芯片113f可包括用于与第一存储芯片111_1至第N存储芯片111_N通信的单独的输入/输出焊盘DQ1至DQk。用于接口芯片113f与第一存储芯片111_1之间的通信的输入/输出焊盘DQ1至DQk可不同于用于接口芯片113f与第N存储芯片111_N之间的通信的输入/输出焊盘DQ1至DQk。
图15例示了根据本公开的其它实施方式的接口芯片113f。
参照图14和图15，接口芯片113f可包括定时信号处理单元115f、数据重新定时单元117f和命令识别单元119f。数据重新定时单元117f可分别通过多个第六端子T6_1至T6_N与存储芯片111_1至111_N交换第一数据DATA1、第一地址ADDR1或第一命令CMD1。第六端子T6_1至T6_N中的每一个可对应于图14所示的接口芯片113f的第一输入/输出焊盘DQ1至第N输入/输出焊盘DQk的集合。
与图13的数据重新定时单元117e相比，数据重新定时单元117f还可包括第六复用器MUX6。第六复用器MUX6可将通过第四发送节点TX4接收的第一数据DATA1、第一命令CMD1或第一地址ADDR1发送至第六端子T6_1至T6_N中的一个。例如，第六复用器MUX6可接收多个芯片使能信号/CE1至/CEN(未示出)。第六复用器MUX6可向第六端子T6_1至T6_N中的与启用的芯片使能信号对应的第六端子提供第一数据DATA1、第一地址ADDR1或第一命令CMD1。
第六复用器MUX6可将从第六端子T6_1至T6_N中的一个接收的第一数据DATA1传送至第五接收节点RX5。
参照图14和图15，接口芯片113f被示出为使用不同的输入/输出焊盘以与存储芯片111_1至111_N进行通信。在这种情况下，数据重新定时单元117f的第六端子T6_1至T6_N的数目可与存储芯片111_1至111_N的数目相同。
在一个实施方式中，可将存储芯片111_1至111_N划分成多个组。每个组可包括两个或更多个存储芯片。接口芯片113f可通过不同的输入/输出焊盘与多个组通信。在这种情况下，数据重新定时单元117f的第六端子的数目可与组的数目相同。包括在每个组中的两个或更多个存储芯片可共享单个第六端子。
图16是例示根据与本公开的图12相关联的实施方式的存储装置200的框图。
参照图16，存储装置200可包括多个半导体存储装置210、存储控制器220和RAM230。每个半导体存储装置210可包括存储单元211和接口芯片213。每个半导体存储装置210可具有与参照图2至图15描述的半导体存储装置110相同的结构，并且可按照与半导体存储装置110相同的方式操作。存储单元211可由多个存储芯片形成。接口芯片213可在多个存储芯片与存储控制器220之间执行重新定时操作。
存储控制器220可通过公共通道与多个半导体存储装置210通信第一数据DATA1、第一命令CMD1和第一地址ADDR1。存储控制器220可通过公共通道与多个半导体存储装置210交换控制信号CTRL'。控制信号CTRL'可包括命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号/RE、写入使能信号/WE和写入保护信号/WP。
存储控制器220可通过不同通道与多个半导体存储装置210通信芯片使能信号/CE和准备/繁忙信号R/nB。存储控制器220可控制芯片使能信号/CE，使得可单独地选择半导体存储装置210或包括在每个半导体存储装置210中的存储单元211。此外，存储控制器220可基于准备/繁忙信号R/nB来确定半导体存储装置210和包括在每个半导体存储装置210中的存储芯片211是否处于可通信状态。
图17是例示根据与本公开的图13相关联的实施方式的存储装置300的框图。
参照图17，存储装置300可包括多个半导体存储装置310、存储控制器320和RAM330。每个半导体存储装置310可包括存储单元311和接口芯片313。每个半导体存储装置310可具有与参照图2至图15描述的半导体存储装置110相同的结构。并且可按照与半导体存储装置110相同的方式操作。存储单元311可由多个存储芯片形成。接口芯片313可在多个存储芯片与存储控制器320之间执行重新定时操作。
半导体存储装置310可通过多个通道CH与存储控制器320进行通信。联接至不同通道CH的半导体存储装置310可独立地与存储控制器320进行通信。在每个通道CH中，存储控制器320可通过公共通道与对应的半导体存储装置310通信第一数据DATA1、第一命令CMD1和第一地址ADDR1。在每个通道CH中，存储控制器320可通过公共通道与对应的半导体存储装置310交换控制信号CTRL'。控制信号CTRL'可包括命令锁存使能信号CLE、地址锁存使能信号ALE、读取使能信号/RE、写入使能信号/WE和写入保护信号/WP。
在每个通道CH中，存储控制器320可通过不同的通道与对应的半导体存储装置310通信芯片使能信号/CE和准备/繁忙信号R/nB。在每个通道CH中，存储控制器310可控制芯片使能信号/CE，使得可单独地选择对应的半导体存储装置310或包括在每个对应的半导体存储装置310中的存储单元311。此外，在每个通道CH中，存储控制器320可基于准备/繁忙信号R/nB来确定对应的半导体存储装置310和包括在每个对应的半导体存储装置310中的存储芯片310是否处于可通信状态。
图18是例示根据与本公开的图15相关联的实施方式的存储装置400的框图。
参照图18，存储装置400可包括半导体存储器装置410、存储控制器420、RAM430和接口芯片440。接口芯片440可设置在半导体存储装置410的外部，而不设置在半导体存储装置410的内部。接口芯片440可将半导体存储装置410与存储控制器420之间的第一数据DATA1重新设置。
半导体存储装置410可由多个存储芯片形成。接口芯片440可与多个存储芯片通信。
图19是例示根据本公开的实施方式的存储系统120的框图。
参照图1和图18，存储系统120可包括总线121、处理器122、RAM 123、主机接口124、存储接口125和缓冲器控制电路127。
总线121可提供存储系统120的组件之间的通道。例如，从外部主机装置提供到存储系统120的第二命令CMD2和第二地址ADDR2可通过总线121被发送至处理器122。处理器122可基于第二命令CMD2和第二地址ADDR2生成第一命令CMD1和第一地址ADDR1。第一命令CMD1和第一地址ADDR1可通过总线121被发送至存储接口125。换句话说，总线121可提供在主机接口124、处理器122和存储接口125之间通过其发送命令和地址的路径。另外，总线121可提供处理器122通过其控制主机接口124、存储接口125和缓冲器控制电路127的控制通道。总线121可提供处理器122通过其接入RAM 123的接入通道。
处理器122可控制存储系统120的整体操作并执行逻辑操作。处理器122可通过主机接口124与外部主机装置进行通信。处理器122可将通过主机接口124接收的第二命令CMD2或第二地址ADDR2存储在RAM 123中。处理器122可根据存储在RAM 123中的命令或地址生成第一命令CMD1和第一地址ADDR1，并且可通过存储接口125输出所生成的第一命令CMD1和第一地址ADDR1。
例如，第二地址ADDR2可以是在主机装置中使用的逻辑地址，并且第一地址ADDR1可以是在半导体存储装置110中使用的物理地址。处理器122可将用于将第二地址ADDR2转换为第一地址ADDR1的信息加载在RAM 123上，并且可参考加载在RAM 123上的信息
在处理器122的控制下，通过主机接口124接收的数据可通过缓冲器控制电路127输出。通过缓冲器控制电路127接收的数据可在处理器122的控制下被发送至存储接口125。在处理器122的控制下，通过存储接口125接收的数据可通过缓冲器控制电路127输出。处理器122可将通过缓冲器控制电路127接收的数据输出至主机接口124或存储接口125。
RAM 123可用作处理器122的工作存储器、高速缓冲存储器或缓冲存储器。RAM 123可存储要由处理器122执行的代码和命令。RAM 123可存储要由处理器122处理的数据。RAM123可包括静态RAM(SRAM)。
主机接口124可在处理器122的控制下与外部主机装置进行通信。主机接口124可使用诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)等的各种通信方法中的至少一种来执行通信。
主机接口124可通过总线121将从主机装置接收的第二命令CMD2和第二地址ADDR2发送至处理器122。主机接口124可通过数据通道DC将从主机装置接收的第二数据DATA2发送至缓冲器控制电路127。主机接口124可将从缓冲器控制电路127接收的第二数据DATA2输出至主机设备。
存储接口125可在处理器122的控制下与半导体存储装置110(参见图1)通信。存储接口125可通过总线121从处理器122接收第一命令CMD1和第一地址ADDR1。存储接口125可将第一命令CMD1和第一地址ADDR1输出至半导体存储装置110。另外，存储接口125可基于第一命令CMD1和第一地址ADDR1产生控制信号CTRL，并且可将所产生的控制信号CTRL输出至半导体存储装置110。
存储接口125可通过数据信道DC从缓冲器控制电路127接收第一数据DATA1。存储接口125可将通过数据信道DC接收的第一数据DATA1输出至半导体存储装置110。存储接口125可从半导体存储装置110接收控制信号CTRL和第一数据DATA1。存储接口125可通过数据信道DC将从半导体存储装置110接收的第一数据DATA1发送至缓冲器控制电路127。
存储接口125可包括错误校正块126。错误校正块126可执行错误校正操作。错误校正块126可基于要通过存储接口125输出至半导体存储装置110的第一数据DATA1产生用于执行错误校正操作的奇偶校验。可将所产生的奇偶校验连同第一数据DATA1一起写入半导体存储装置110中。当从半导体存储装置110接收到第一数据DATA1时，也可接收与第一数据DATA1相关联的奇偶校验。错误校正块(ECC)126可使用通过存储接口125接收的第一数据DATA1和奇偶校验来校正第一数据DATA1中的错误。
缓冲器控制电路127可在处理器122的控制下控制RAM 123。缓冲器控制电路127可将数据写入RAM 130(参见图1)中并从RAM 130读取数据。
在一个实施方式中，处理器122可使用代码来控制存储控制器120。处理器122可从设置在存储控制器120中的非易失性存储器(例如，只读存储器)读取代码，并且可将所读取的代码存储在RAM 123中以用于执行。在一个实施方式中，处理器122可将通过存储接口125接收的代码存储在RAM 123中以用于执行。
在一个实施方式中，存储接口125或处理器122还可对要写入半导体存储装置110的第一数据DATA1执行随机化操作。随机化操作可以是对第一数据DATA1任意编码或根据预定规则进行编码以防止在第一数据DATA1中产生特定模式的操作。存储接口125或处理器122可对从半导体存储装置110读取的第一数据DATA1执行去随机化操作。
在一个实施方式中，存储接口125或处理器122可进一步执行加密操作，以便提高要写入半导体存储装置110中的第一数据DATA1的安全性。存储接口125或处理器122还可对从半导体存储装置110读取的第一数据DATA1执行解密操作。加密操作和解密操作可根据诸如数据加密标准(DES)这样的标准协议和高级加密标准(AES)来执行。
在一个实施方式中，存储系统120可被配置为提供辅助电源。例如，存储系统120可将从主机装置提供的电力存储在诸如超级电容器这样的充电单元中。当从主机装置提供的电源突然中断时，存储系统120可使用存储在充电单元中的电力作为辅助电源。存储系统120可对存储系统120的操作状态执行备份操作，或者可使用辅助电源来写入尚未存储在半导体存储装置110中的数据。存储系统120可使用辅助电源来执行正常的断电顺序。
图20是例示根据本公开的其它实施方式的存储装置500的框图。
参照图20，存储装置500包括半导体存储装置510和存储控制器520。半导体存储装置510可包括存储单元511和接口芯片513。
存储装置500不包括RAM。存储控制器520可使用内部RAM代替外部RAM来操作。
图21是例示图20的存储控制器520的框图。
参照图21，存储控制器520可包括总线521、处理器522、RAM 523、主机接口524和存储接口525。
总线521可提供存储控制器520的组件之间的通道。
处理器522可控制存储控制器520的整体操作并执行逻辑操作。处理器522可通过主机接口524与外部主机装置进行通信。处理器522可将通过主机接口524接收的第二命令CMD2或第二地址ADDR2存储在RAM 523中。处理器522可根据存储在RAM 523中的命令或地址生成第一命令CMD1和第一地址ADDR1，并且可通过存储接口525输出所生成的第一命令CMD1和第一地址ADDR1。
例如，第二地址ADDR2可以是在主机装置中使用的逻辑地址，并且第一地址ADDR1可以是在半导体存储装置510(参见图20)中使用的物理地址。处理器522可将用于将第二地址ADDR2转换为第一地址ADDR1的信息加载在RAM 523上，并且可参考加载在RAM 523上的信息。
处理器522可将通过主机接口524接收的第二数据DATA2存储在RAM 523中。处理器522可将存储在RAM 523中的数据作为第一数据DATA1发送至存储接口525。处理器522可将通过存储接口525接收的第一数据DATA1存储在RAM 523中。处理器522可通过存储接口525将存储在RAM 523中的数据作为第二数据DATA2输出。
RAM 523可被用作处理器522的工作存储器、高速缓冲存储器或缓冲存储器。RAM523可存储要由处理器522执行的代码和命令。RAM 523可存储要由处理器522处理的数据。RAM 523可存储要写入半导体存储装置510中的第一数据DATA1或从半导体存储装置510读取的第一数据DATA1。RAM 523可包括SRAM。
主机接口524可在处理器522的控制下与外部主机装置进行通信。主机接口524可使用诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)等的各种通信方法中的至少一种来执行通信。
主机接口524可通过总线521将从主机装置接收的第二命令CMD2和第二地址ADDR2发送至处理器522。主机接口524可通过总线521将从主机装置接收的第二数据DATA2发送至RAM 523。主机接口524可通过总线521将从RAM 523接收的第二数据DATA2输出至主机装置。
存储接口525可在处理器522的控制下与半导体存储装置510进行通信。存储接口525可通过总线521从处理器522接收第一命令CMD1和第一地址ADDR1。存储接口525可将第一命令CMD1和第一地址ADDR1输出至半导体存储装置510。另外，存储接口525可基于第一命令CMD1和第一地址ADDR1产生控制信号CTRL，并且可将所产生的控制信号CTRL输出至半导体存储装置510。
存储接口525可通过总线521将从RAM 523接收的第一数据DATA1输出至半导体存储装置510。存储接口525可从半导体存储装置510接收控制信号CTRL和第一数据DATA1。存储接口521可通过总线521将从半导体存储装置510接收的第一数据DATA1发送至RAM 523。
存储接口525可包括错误校正块(ECC)526。错误校正块526可执行错误校正操作。错误校正块526可基于要通过存储接口525被输出至半导体存储装置510的第一数据DATA1产生用于执行错误校正操作的奇偶校验。可将所产生的奇偶校验连同第一数据DATA1一起写入半导体存储装置510中。当从半导体存储装置510接收到第一数据DATA1时，也可接收与第一数据DATA1相关联的奇偶校验。错误校正块526可使用通过存储接口525接收的第一数据DATA1和奇偶校验来校正第一数据DATA1中的错误。
在一个实施方式中，处理器522可使用代码来控制存储控制器520。处理器522可从设置在存储控制器520中的非易失性存储器(例如，只读存储器)读取代码，并且可将所读取的代码存储在RAM 523中以用于执行。在一个实施方式中，处理器522可将通过存储接口525接收的代码存储在RAM 523中以用于执行。
在一个实施方式中，存储接口525或处理器522还可对要写入半导体存储装置510的第一数据DATA1执行随机化操作。随机化操作可以是对第一数据DATA1任意编码或根据预定规则进行编码以防止在第一数据DATA1中产生特定模式的操作。存储接口525或处理器522可对从半导体存储装置510读取的第一数据DATA1执行去随机化操作。
在一个实施方式中，存储接口525或处理器522可进一步执行加密操作，以便提高要写入半导体存储装置510中的第一数据DATA1的安全性。存储接口525或处理器522还可对从半导体存储装置510读取的第一数据DATA1执行解密操作。加密操作和解密操作可根据诸如数据加密标准(DES)这样的标准协议和高级加密标准(AES)来执行。
在一个实施方式中，存储系统520可被配置为提供辅助电源。例如，存储系统520可将从主机装置提供的电力存储在诸如超级电容器这样的充电单元中。当从主机装置提供的电源突然中断时，存储系统520可使用存储在充电单元中的电力作为辅助电源。存储系统520可对存储系统520的操作状态执行备份操作，或者可使用辅助电源来写入尚未存储在半导体存储装置510中的数据。存储系统520可使用辅助电源来执行正常的断电顺序。
图22是例示根据本公开的实施方式的半导体存储装置110的框图。
参照图1和图22，半导体存储装置110可包括存储单元阵列11122、地址解码电路11322、页缓冲电路115、数据输入/输出(I/O)电路117和控制逻辑电路119。在一个实施方式中，例如，接口芯片113可包括地址解码电路11322。在一个实施方式中，例如，存储单元111可包括存储单元阵列11122。
存储单元阵列11122可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可包括多个存储单元。存储块BLK1至BLKz中的每一个可通过至少一条源极选择线SSL、多条字线WL和至少一条漏极选择线DSL联接至地址解码电路11322。每个存储块BLK1至BLKz可通过多条位线BL联结至页缓冲电路115。存储块BLK1至BLKz可共同联结至位线BL。存储块BLK1至BLKz的存储单元可具有相同的结构。在一个实施方式中，存储块BLK1至BLKz中的每一个可以是擦除操作的单元。存储单元阵列11122的存储单元可基于存储块来进行擦除。包括在每个存储块中的存储单元可被同时擦除。
地址解码电路11322可通过多条源级选择线SSL、多条字线WL和多条漏极选择线DSL联接至存储单元阵列11122。地址解码电路11322可在控制逻辑电路119的控制下进行操作。地址解码电路11322可从存储控制器120接收第一地址ADDR1。地址解码电路11322可对所接收的第一地址ADDR1进行解码，并且可根据解码后的地址来控制要施加至字线WL的电压。
例如，在写入操作期间，地址解码电路11322可将编程电压VGPM施加至由第一地址ADDR1指示的被选存储块的被选字线，并且还可将通过电压VPASS施加至被选存储块的未选字线。在读取操作期间，地址解码电路11322可将选择读取电压VRD施加至由第一地址ADDR1指示的被选存储块的被选字线，并且还可将未选读取电压VREAD施加至被选存储块的未选字线。在擦除操作期间，地址解码电路11322可将擦除电压(例如，接地电压)施加至由第一地址ADDR1指示的被选存储块的字线。
页缓冲电路115可以通过位线BL联接至存储单元阵列11122。页缓冲电路115可通过多条数据线DL联接至数据输入/输出电路117。页缓冲电路115可在控制逻辑电路119的控制下进行操作。
页缓冲电路115可存储要写入存储单元阵列11122的存储单元中的数据或从存储单元读取的数据。在写入操作期间，页缓冲电路115可存储要写入存储单元中的数据。页缓冲电路115可基于所存储的数据来偏置多条位线BL。在写入操作期间，页缓冲电路115可用作写入驱动器。在读取操作期间，页缓冲电路115可感测多条位线BL的电压，并且可存储感测结果。在写入操作期间，页缓冲电路115可用作感测放大器。
数据输入/输出电路117可通过数据线DL联接至页缓冲电路115。数据输入/输出电路117可与存储控制器120交换第一数据DATA1。
数据输入/输出电路117可临时存储从存储控制器120接收的第一数据DATA1。数据输入/输出电路117可将存储的数据发送至页缓冲电路115。数据输入/输出电路117可临时存储从页缓冲电路115接收的数据DATA。数据输入/输出电路117可将所存储的数据DATA发送至存储控制器120。数据输入/输出电路117可用作缓冲存储器。
控制逻辑电路119可从存储控制器120接收第一命令CMD1和控制信号CTRL。控制逻辑电路119可对接收到的第一命令CMD1进行解码，并根据解码后的命令来控制半导体存储装置110的整体操作。
图23是例示可作为图22的存储块BLK1至BLKz中的任何一个的存储块BLKa的电路图。
参照图23，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可被形成为“U”形。在存储块BLKa中，可沿行方向(即，正(+)X方向)布置m个单元串。在图23中，例示了沿列方向(即，正(+)Y方向)布置两个单元串。然而，这是为了便于说明而例示的，将理解的是，可在列方向上布置三个或更多个单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、至少一个或更多个源极侧虚拟存储单元SDC1和SDC2、第一正常存储单元MC1至第n正常存储单元MCn、管晶体管PT、至少一个或更多个漏极侧虚拟存储单元DDC1和DDC2以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST、虚拟存储单元SDC1、SDC2、DDC1和DDC2以及正常存储单元MC1至MCn可具有彼此相似的结构。在一个实施方式中，选择晶体管SST和DST、虚拟存储单元SDC1、SDC2、DDC1和DDC2以及正常存储单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与源极侧虚拟存储单元SDC1和SDC2之间。
在一个实施方式中，布置在同一行的单元串的源极选择晶体管可联接至沿行方向延伸的源极选择线。布置在不同行的单元串的源极选择晶体管可联接至不同的源极选择线。在图23中，第一行的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
每个单元串可包括两个源极侧虚拟存储单元SDC1和SDC2。然而，这是为了便于说明而例示的，将理解的是，可在每个单元串中设置三个或更多个源极侧虚拟存储单元。每个单元串的源极侧虚拟存储单元SDC1和SDC2可串联连接在源极选择晶体管SST与正常存储单元MC1至MCp之间。每个单元串的第一源极侧虚拟存储单元SDC1的栅极可联接至第一源极侧虚拟字线SDWL1。每个单元串的第二源极侧虚拟存储单元SDC2的栅极可联接至第二源极侧虚拟字线SDWL2。
每个单元串的第一正常存储单元MC1至第n正常存储单元MCn可联接在源极侧虚拟存储单元SDC1和SDC2与漏极侧虚拟存储单元DDC1和DDC2之间。
第一正常存储单元MC1至第n正常存储单元MCn可被划分为第一正常存储单元MC1至第p正常存储单元MCp和第p+1正常存储单元MCp+1至第n正常存储单元MCn。第一正常存储单元MC1至第p正常存储单元MCp可沿与正(+)Z方向相反的方向连续布置，并且可串联联接在源极侧虚拟存储单元SDC1和SDC2与管晶体管PT之间。第p+1正常存储单元MCp+1至第n正常存储单元MCn可沿+Z方向连续布置，并且可串联联接在管晶体管PT与漏极侧虚拟存储单元DDC1和DDC2之间。第一正常存储单元MC1至第p正常存储单元MCp和第p+1正常存储单元MCp+1至第n正常存储单元MCn可通过管晶体管PT彼此联接。每个单元串的第一正常存储单元MC1至第n正常存储单元MCn的栅极可分别联接至第一正常字线WL1至第n正常字线WLn。
数据可通过第一位线BL1至第m位线BLm存储在第一正常存储单元MC1至第n正常存储单元MCn中。存储在第一正常存储单元MC1至第n正常存储单元MCn中的数据可通过第一位线BL1至第m位线BLm读取。
每个单元串的管晶体管PT的栅极可联接至管线PL。
每个单元串可包括两个漏极侧虚拟存储单元DDC1和DDC2。然而，这是为了便于说明而例示的，将理解的是，可在每个单元串中设置三个或更多个漏极侧虚拟存储单元。每个单元串的漏极侧虚拟存储单元DDC1和DDC2可串联联接在漏极选择晶体管DST与正常存储单元MCp+1至MCn之间。每个单元串的第一漏极侧虚拟存储单元DDC1的栅极可联接至第一漏极侧虚拟字线DDWL1。每个单元串的第二漏极侧虚拟存储单元DDC2的栅极可联接至第二漏极侧虚拟字线DDWL2。
每个单元串的漏极选择晶体管DST可联接在对应的位线与漏极侧虚拟存储单元DDC1和DDC2之间。沿行方向布置的单元串可联接至沿行方向延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管可联接至第二漏极选择线DSL2。
沿列方向布置的单元串可联接至沿列方向延伸的位线。在图23中，第一列的单元串CS11和CS21联接至第一位线BL1。第m列的单元串CS1m和CS2m联接至第m位线BLm。
在一个实施方式中，可设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。沿行方向布置的单元串CS11至CS1m或CS21至CS2m的第偶数个单元串可联接至相应的偶数位线。沿行方向布置的单元串CS11至CS1m或CS21至CS2m的第奇数个单元串可联接至相应的奇数位线。
在一个实施方式中，虚拟存储器单元SDC1、SDC2、DDC1和DDC2可被设置为稳定地控制对应单元串的电压或电流。例如，可设置源极侧虚拟存储单元SDC1和SDC2以减小源极选择晶体管SST与正常存储单元MC1至MCp之间的电场。例如，可设置漏极侧虚拟存储单元DDC1和DDC2以减小漏极选择晶体管DST与正常存储单元MCp+1至MCn之间的电场。随着虚拟存储单元的数目增加，可提高存储块BLKa的操作的可靠性，同时也会增加存储块BLKa的尺寸。随着虚拟存储单元的数目减少，可减小存储块BLKa的尺寸，但是也会降低少存储块BLKa的操作的可靠性。
为了有效地控制虚拟存储单元SDC1、SDC2、DDC1和DDC2，需要虚拟存储单元SDC1、SDC2、DDC1和DDC2中的每一个具有期望的阈值电压。在对存储块BLKa执行擦除操作之前，可对虚拟存储单元SDC1、SDC2、DDC1和DDC2的全部或一部分执行预编程操作。当在已经执行预编程操作之后执行擦除操作时，可通过控制要施加至与相应的虚拟存储单元SDC1、SDC2、DDC1和DDC2联接的虚拟字线SDWL1、SDWL2、DDWL1和DDWL2的电压，来将虚拟存储单元SDC1、SDC2、DDC1和DDC2的阈值电压调整为期望值。
图24是例示可作为图22的存储块BLK1至BLKz中的任何一个的存储块BLKb的电路图。
参照图24，第一存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿正(+)Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可包括放置在存储块BLKb下面的基板(未示出)上的至少一个源极选择晶体管SST、至少一个或更多个源极侧虚拟存储单元SDC1和SDC2、第一正常存储单元MC1至第n正常存储单元MCn、至少一个或更多个漏极侧虚拟存储单元DDC1和DDC2以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST可联接在公共源极线CSL与源极侧虚拟存储器单元SDC1和SDC2之间。布置在同一行的单元串(例如，CS11'至CS1m')的源极选择晶体管可联接至相同的源极选择线(例如，SSL1)。布置在第一行的单元串CS11'至CS1m'的源极选择晶体管可联接至第一源极选择线SSL1。布置在第二行的单元串CS21'至CS2m'的源极选择晶体管可联接至第二源极选择线SSL2。
每个单元串的源极侧虚拟存储单元SDC1和SDC2可串联联接在源极选择晶体管SST与正常存储单元MC1至MCn之间。设置在相同水平的源极侧虚拟存储单元可联接至相同的源极侧虚拟字线。第一源极侧虚拟存储单元SDC1和第二源极侧虚拟存储单元SDC2的栅极可分别联接至第一源极侧虚拟字线SDWL1和第二源极侧虚拟字线SDWL2。
每个单元串的第一正常存储单元MC1至第n正常存储单元MCn可串联联接在源极侧虚拟存储单元SDC1和SDC2与漏极侧虚拟存储单元DDC1和DDC2之间。第一正常存储单元MC1至第n正常存储单元MCn的栅极可分别联接至第一正常字线WL1至第n正常字线WLn。
每个单元串的漏极侧虚拟存储单元DDC1和DDC2可串联联接在漏极选择晶体管DST与正常存储单元MC1至MCn之间。设置在相同水平的漏极侧虚拟存储单元可联接至相同的源极侧虚拟字线。第一漏极侧虚拟存储单元DDC1和第二漏极侧虚拟存储单元DDC2的栅极可分别联接至第一漏极侧虚拟字线DDWL1和第二漏极侧虚拟字线DDWL2。
每个单元串的漏极选择晶体管DST可联接在对应的位线与漏极侧虚拟存储单元DDC1和DDC2之间。沿行方向布置的单元串的漏极选择晶体管可联接至沿行方向延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管可联接至第二漏极选择线DSL2。
因此，除每个单元串排不包括晶体管PT之外，图24的存储块BLKb可具有与图23的存储块BLKa的等效电路相似的等效电路。
图23的存储块BLKa或图24的存储块BLKb仅用于说明目的。本公开的精神和范围不限于图23的存储块BLKa或图24的存储块BLKb。例如，可增加或减少单元串的行数。当单元串的行数改变时，联接至多行单元串的漏极选择线或源极选择线的数目以及联接至每个位线的单元串的数目也可被改变。
可增加或减少单元串的列数。当单元串的列数改变时，联接至多列单元串的位线的数目和联接至每个串选择线的单元串的数目也可被改变。
可增加或减少每个单元串的高度。例如，可增加或减少堆叠在每个单元串中的漏极选择晶体管、存储单元或源极选择晶体管的数目。
图25是例示可作为图22的存储块BLK1至BLKz中的任意一个的存储块BLKc的电路图。
参照图25，存储块BKLc可包括多个串SR。多个串SR可分别联接至多条位线BL1至BLn。每个串SR可包括源极选择晶体管SST、存储单元MC和漏极选择晶体管DST。
每个串SR的源极选择晶体管SST可联接在存储单元MC与公共源极线CSL之间。串SR的源极选择晶体管SST可共同联接至公共源极线CSL。
每个串SR的漏极选择晶体管DST可联接在存储单元MC与对应的位线BL之间。串SR的漏极选择晶体管DST可分别联接位线BL1至BLn。在一个实施方式中，例如，漏极选择线可联接至漏极选择晶体管DST。
在每个串SR中，可在源极选择晶体管SST与漏极选择晶体管DST之间设置多个存储单元MC。在每个串SR中，存储单元MC可彼此串联联接。在一个实施方式中，例如，源极选择线可联接至源极选择晶体管SST。
在串SR中，设置在从公共源极线CSL起的相同转弯处的存储单元MC可共同联接至单个字线。多个串SR的存储单元MC可联接至多条字线WL1至WLm。
在存储块BLKc中，可基于存储块执行擦除操作。当基于存储块执行擦除操作时，可响应于擦除请求同时擦除存储块BLKc的所有存储单元。
图26是例示根据本公开的实施方式的计算装置1000的框图。
参照图26，计算装置1000可包括处理器1100、存储器(即，RAM)1200、存储装置1300、调制解调器1400和用户接口1500。
处理器1100可控制计算装置1000的整体操作并执行逻辑操作。例如，处理器1100可由芯片上系统(SoC)形成。处理器1100可以是通用处理器、专用处理器或应用处理器。
RAM 1200可与处理器1100通信。RAM 1200可以是处理器1100或计算装置1000的主存储器。处理器1100可将代码或数据临时存储在RAM 1200中。处理器1100可使用RAM 1200执行代码并处理数据。处理器1100可使用RAM 1200来执行诸如操作系统和应用的各种软件。处理器1100可使用RAM 1200来控制计算装置1000的整体操作。RAM 1200可包括诸如静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)这样的易失性存储器，或者诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电式RAM(FeRAM)这样的非易失性存储器。
存储装置1300可与处理器1100通信。存储装置1300可被用于长时间存储数据。换句话说，处理器1100可将要存储长时间的数据存储在存储装置1300中。存储装置1300可存储用于驱动计算装置1000的引导映像。存储装置1300可存储诸如操作系统和应用这样的各种软件的源代码。存储装置1300可存储由诸如操作系统和应用这样的各种软件处理的数据。
在一个实施方式中，处理器1100可将存储在存储装置1300中的源代码加载到RAM1200上，并执行加载在RAM 1200上的代码，从而驱动诸如操作系统和应用这样的各种软件。处理器1100可将存储在存储装置1300中的数据加载到RAM 1200上，并处理加载在RAM1200上的数据。处理器1100可将存储在RAM 1200中的数据的长期数据存储在存储装置1300中。
存储装置1300可包括诸如闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)这样的的非易失性存储器。
调制解调器1400可在处理器1100的控制下与外部装置进行通信。例如，调制解调器1400可按照有线或无线方式与外部装置进行通信。调制解调器1400可基于以下无线通信方式或有线通信方式与外部装置进行通信，所述无线通信方式诸如长期演进(LTE)、WiMax、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、WiFi、射频识别(RFID)等，所述有线通信方式诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、安全数字输入输出(SDIO)、通用异步收发器(UART)、串行外围接口(SPI)、高速SPI(HS-SPI)、RS232、内部集成电路(I2C)、HS-I2C、集成芯片间声音(I2S)、索尼/飞利浦数字接口(PDIF)、多媒体卡(MMC)、嵌入式MMC(eMMC)等。
用户接口1500可在处理器1100的控制下与用户进行通信。例如，用户接口1500可包括诸如键盘、小型键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器等的用户输入接口。用户界面1500还可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器、电动机等的用户输出接口。
存储装置1300可包括根据本公开的实施方式的存储装置100、200、300、400和500中的至少一个。处理器1100、RAM 1200、调制解调器1400和用户接口1500可形成与存储装置1300进行通信的主机装置。虽然为了说明的目的已经公开了本公开的实施方式的示例，但是本领域技术人员将领会到，各种修改、添加和替换是可能的。因此，本公开的范围必须由所附权利要求和权利要求的等同物而不是前面的描述来限定。
虽然已经公开了本公开的实施方式，但是本领域技术人员将领会到，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。
因此，本公开的范围必须由所附权利要求和权利要求的等同物而不是前面的描述来限定。
在上述实施方式中，可选择性地执行或跳过所有步骤。此外，每个实施方式中的步骤不可能总是以常规顺序执行。此外，本说明书和附图中公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本发明，而非旨在限制本公开的范围。换句话说，本公开所属领域的普通技术人员中的一个将能够容易地理解，基于本公开的技术范围可进行各种修改。
已经参照附图描述了本公开的实施方式，并且在说明书中使用的具体术语或词语应当根据本公开的精神来解释而不限制本发明的主题。应当理解，本文描述的基本概念的许多变化和修改仍将落入如所附权利要求及其等同物所限定的本发明的精神和范围内。
本公开的各种实施方式可提供一种具有提高的可靠性的存储装置，以及操作该存储装置的方法。
在本文中已经公开了实施方式的示例，并且虽然使用了特定术语，但是这些特定术语仅以一般性和描述性的意义来使用和解释，而不是出于限制的目的。在某些情况下，如自提交本申请之日起对本领域普通技术人员中的一个来说将明显的是，除非另外明确指出，否则结合具体实施方式描述的特征、特性和/或元件可单独使用，或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如在权利要求中所阐述的本公开的精神和范围的情况下，可进行形式和细节方面的各种改变。
相关申请的交叉引用
本申请要求于2017年2月14日在韩国知识产权局提交的韩国专利申请No.10-2017-0020029的优先权，该韩国专利申请的全部公开内容通过引用并入本文。

Claims (17)

1.一种存储装置，该存储装置包括：
半导体存储装置；以及
存储控制器，所述存储控制器被配置为控制所述半导体存储装置，并且在写入操作期间将写入数据和第一定时信号发送至所述半导体存储装置，
其中，所述半导体存储装置包括：
存储单元，所述存储单元被配置为存储所述写入数据；以及
接口芯片，所述接口芯片被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的第二定时信号来产生第三定时信号，
其中，所述接口芯片包括：
第一接收节点，所述第一接收节点被配置为从所述存储控制器接收所述第一定时信号；
延迟锁定环路，所述延迟锁定环路被配置为检测从第一复用器接收的输入信号的锁定延迟，并产生延迟了所检测到的锁定延迟的第三定时信号；
延迟电路，所述延迟电路被配置为接收所述第一定时信号并输出通过将所述第一定时信号延迟了至少两个周期而产生的所述第二定时信号；以及
所述第一复用器，所述第一复用器被配置为向所述延迟锁定环路提供所述第一定时信号或所述第二定时信号。
2.根据权利要求1所述的存储装置，其中，所述接口芯片被配置为通过与所述第三定时信号同步地锁存所述写入数据来对所述写入数据进行重新定时，并将所述第三定时信号和重新定时后的写入数据输出到所述存储单元。
3.根据权利要求1所述的存储装置，其中，所述第二定时信号是经延迟的数据选通信号，并且所述第三定时信号是内部信号iDQS。
4.根据权利要求1所述的存储装置，其中，所述接口芯片包括：
第二接收节点，所述第二接收节点被配置为从所述存储控制器接收所述写入数据；
触发器，所述触发器被配置为与从所述延迟锁定环路输出的所述第三定时信号同步地接收和输出所述写入数据；以及
第一发送节点，所述第一发送节点被配置为将所述触发器的输出作为已经被重新定时的写入数据发送至所述存储单元。
5.根据权利要求1或4所述的存储装置，其中，所述第三定时信号是通过将在所述存储单元的写入操作期间由所述存储控制器切换的数据选通信号DQS延迟至少两个周期而产生的信号。
6.根据权利要求1所述的存储装置，
其中，所述存储控制器在读取操作期间向所述半导体存储装置发送第四定时信号，
其中，所述存储单元响应于所述第四定时信号输出读取数据和第五定时信号，并且
其中，所述接口芯片根据所述第四定时信号检测锁定延迟，使用所检测到的锁定延迟从所述第五定时信号产生第六定时信号，通过与所述第六定时信号同步地锁存所述读取数据来对所述读取数据进行重新定时，并将所述第六定时信号和重新定时后的读取数据输出至所述存储控制器。
7.根据权利要求6所述的存储装置，其中，所述接口芯片包括：
所述第一接收节点，所述第一接收节点被配置为从所述存储控制器接收所述第四定时信号；
第一发送节点，所述第一发送节点被配置为向所述存储单元发送通过所述第一接收节点接收的所述第四定时信号；
第二接收节点，所述第二接收节点被配置为从所述存储单元接收所述第五定时信号；
所述延迟锁定环路，所述延迟锁定环路被配置为从通过所述第一接收节点接收的所述第四定时信号检测所述锁定延迟，并且使用所检测到的锁定延迟从由所述第二接收节点接收的所述第五定时信号产生第六定时信号；以及
第二发送节点，所述第二发送节点被配置为向所述存储控制器输出从所述延迟锁定环路输出的所述第六定时信号。
8.根据权利要求7所述的存储装置，其中，所述接口芯片包括：
第三接收节点，所述第三接收节点被配置为接收从所述存储单元输出的所述读取数据；
触发器，所述触发器被配置为与从所述延迟锁定环路输出的所述第六定时信号同步地接收和输出通过所述第三接收节点接收的所述读取数据；以及
第三发送节点，所述第三发送节点被配置为将所述触发器的输出作为已经被重新定时的读取数据输出至所述存储控制器。
9.根据权利要求1所述的存储装置，其中，所述第一定时信号是要由所述存储控制器切换的数据选通信号DQS。
10.根据权利要求8所述的存储装置，
其中，所述第四定时信号是在所述半导体存储装置的读取操作期间要由所述存储控制器切换的读取使能信号RE，
其中，所述第五定时信号是在所述读取操作期间要由所述存储单元基于所述读取使能信号产生的数据选通信号DQS，
其中，所述第六定时信号是从所述第五定时信号延迟了四分之一周期的信号，并且
其中，已经被重新定时的读取数据从所述读取数据延迟了所述第六定时信号的四分之一周期。
11.一种半导体存储装置，该半导体存储装置包括：
存储单元，所述存储单元被配置为存储写入数据；以及
接口芯片，所述接口芯片被配置为接收第一定时信号和第二定时信号，并且被配置为从所述第一定时信号检测锁定延迟，并且从通过使用所检测到的锁定延迟将所述第一定时信号延迟至少两个周期而产生的所述第二定时信号来产生第三定时信号，
其中，所述接口芯片包括：
第一接收节点，所述第一接收节点被配置为从存储控制器接收所述第一定时信号；
延迟锁定环路，所述延迟锁定环路被配置为检测从第一复用器接收的输入信号的锁定延迟，并产生延迟了所检测到的锁定延迟的第三定时信号；
延迟电路，所述延迟电路被配置为接收所述第一定时信号并输出通过将所述第一定时信号延迟至少两个周期而产生的第二定时信号；以及
所述第一复用器，所述第一复用器被配置为向所述延迟锁定环路提供所述第一定时信号或所述第二定时信号。
12.根据权利要求11所述的半导体存储装置，其中，所述接口芯片被配置为通过与所述第三定时信号同步地锁存所述写入数据来对所述写入数据进行重新定时，并将所述第三定时信号和重新定时后的写入数据输出到所述存储单元。
13.根据权利要求11所述的半导体存储装置，其中，所述第二定时信号是经延迟的数据选通信号，并且所述第三定时信号是内部信号iDQS。
14.根据权利要求11所述的半导体存储装置，其中，所述接口芯片包括：
第二接收节点，所述第二接收节点被配置为从所述半导体存储装置外部接收所述写入数据；
触发器，所述触发器被配置为与从所述延迟锁定环路输出的所述第三定时信号同步地接收和输出所述写入数据；以及
第一发送节点，所述第一发送节点被配置为将所述触发器的输出作为已经被重新定时的写入数据发送至所述存储单元。
15.根据权利要求11或14所述的半导体存储装置，其中，所述第三定时信号是通过将在所述存储单元的写入操作期间由存储控制器切换的数据选通信号DQS延迟了至少两个周期而产生的信号。
16.根据权利要求11所述的半导体存储装置，
其中，所述接口芯片在读取操作期间接收第四定时信号，
其中，所述存储单元响应于所述第四定时信号输出读取数据和第五定时信号，并且
其中，所述接口芯片根据所述第四定时信号检测锁定延迟，使用所检测到的锁定延迟从所述第五定时信号产生第六定时信号，通过与所述第六定时信号同步地锁存所述读取数据来对所述读取数据重新定时，并将所述第六定时信号和重新定时后的读取数据输出至存储控制器。
17.根据权利要求16所述的半导体存储装置，其中，所述接口芯片包括：
所述第一接收节点，所述第一接收节点被配置为从所述存储控制器接收所述第四定时信号；
第一发送节点，第一发送节点被配置为向所述存储单元发送通过所述第一接收节点接收的所述第四定时信号；
第二接收节点，所述第二接收节点被配置为从所述存储单元接收所述第五定时信号；
所述延迟锁定环路，所述延迟锁定环路被配置为从通过所述第一接收节点接收的所述第四定时信号检测所述锁定延迟，并且使用所检测到的锁定延迟从由所述第二接收节点接收的所述第五定时信号来产生第六定时信号；以及
第二发送节点，所述第二发送节点被配置为向所述存储控制器输出从所述延迟锁定环路输出的所述第六定时信号。
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