TWI726151B - 電子裝置及其操作方法 - Google Patents

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TWI726151B
TWI726151B TW106131014A TW106131014A TWI726151B TW I726151 B TWI726151 B TW I726151B TW 106131014 A TW106131014 A TW 106131014A TW 106131014 A TW106131014 A TW 106131014A TW I726151 B TWI726151 B TW I726151B
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memory
data
chip
timing signal
storage device
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權敬桓
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韓商愛思開海力士有限公司
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Abstract

根據實施方式，可以提供一種儲存裝置。該儲存裝置可以包括：半導 體記憶體裝置；以及記憶體控制器，所述記憶體控制器被配置為控制所述半導體記憶體裝置。所述半導體記憶體裝置可以包括：記憶體單元，所述記憶體單元包括多個記憶體晶片。所述半導體記憶體裝置可以包括介面晶片，所述介面晶片將從所述記憶體控制器接收的串列數據重新調整為平行數據，並將所述平行數據傳送至所述多個記憶體晶片中的每一個。

Description

電子裝置及其操作方法
各種實施方式一般可以關於電子裝置，並且更具體地，關於儲存裝置及其操作方法。
儲存裝置可以回應於諸如電腦、智慧型手機和智慧型平板的主機設備來儲存數據。該儲存裝置可以包括將數據儲存在諸如硬碟(HDD)的磁碟中的裝置和將數據儲存在諸如固態硬碟(SSD)或記憶卡的半導體記憶體(特別地，非揮發性記憶體)中的設備。
非揮發性記憶體可以包括唯讀記憶體(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除和可編程ROM(EEPROM)、快閃記憶體、相變RAM(PRAM)、磁RAM(MRAM)、電阻RAM(RRAM)和鐵電RAM(FRAM)。
根據半導體製造技術的發展，已經開發了具有高容量和高速度的儲存裝置。透過增加半導體記憶體晶片的集成度並使多個半導體記憶體晶片交疊來製造高容量儲存裝置。
然而，高容量和高速度可能會降低儲存裝置的可靠性。例如，隨著彼此交疊的半導體晶片的數量的增加，由半導體晶片產生的電阻分量可能會增大。電阻分量的增大可能會導致與半導體晶片通信的通道的切換(toggle)速度降低。切換速度的降低可能會使偏斜增多。此外，具有更複雜設計的基板導致製造成本增加、功耗增大。因此，由於儲存裝置的高速度和高容量，所以需要製造具有改進的可靠性的儲存裝置的方法。
相關申請案的交叉引用：本申請案請求於2017年2月9日在韓國智慧財產局提交的韓國專利申請案第10-2017-0018190號的優先權，將其全部公開內容透過引用結合於此。
根據實施方式，可以提供一種儲存裝置。該儲存裝置可以包括半導體記憶體裝置。該儲存裝置可以包括記憶體控制器，所述記憶體控制器被配置為控制所述半導體記憶體裝置。所述半導體記憶體裝置可以包括記憶體單元，所述記憶體單元包括多個記憶體晶片。所述半導體記憶體裝置可以包括介面晶片，所述介面晶片將從所述記憶體控制器接收的串列數據重新調整(realign)為平行數據，並將所述平行數據傳送至所述多個記憶體晶片中的每一個。
100:儲存裝置
110:半導體記憶體裝置
111:記憶體單元
111_1~111_N:記憶體晶片組
111a:記憶體單元
111b:記憶體單元
113:介面晶片
113a:介面晶片
113b:介面晶片
113c:介面晶片
113d:介面晶片
117:數據串列器和解串器
119:定時信號處理器
120:記憶體控制器
121:匯流排
122:處理器
123:RAM
124:主機介面
125:記憶體介面
126:誤差校正塊
127:緩衝控制電路
130:數據重定時單元
131:先進先出暫存器
132:串列器和解串器
140:定時信號控制單元
141:時鐘產生器
142:工作比校正
150:控制塊
160:電壓轉換單元
161:數據重新調整電路
162:數據重定時電路
170:模式設置單元
171:模式解碼器
172:晶片選擇器
173:晶粒選擇層
174:靜電放電裝置
180:隨機存取記憶體
181:第一發送/接收節點
182:第二發送/接收節點
210:半導體記憶體裝置
211:記憶體單元陣列
213:位址解碼器電路
215:頁面緩衝電路
217:數據輸入/輸出電路
219:控制邏輯電路
400:儲存裝置
410:半導體記憶體裝置
411:記憶體單元
420:記憶體控制器
430:RAM
440:介面晶片
500:儲存裝置
510:半導體記憶體裝置
511:記憶體單元
513:介面晶片
520:記憶體控制器
521:匯流排
522:處理器
523:RAM
524:主機介面
525:記憶體介面
526:誤差校正塊
1000:計算設備
1100:處理器
1200:RAM
1300:儲存裝置
1400:數據機
1500:使用者介面
/CE:晶片選擇致能信號
/CE1~/CEN:第一晶片致能信號至第n晶片致能信號
/RE:讀取致能信號
/WE:寫入致能信號
/WP:寫入防止信號
ALE:位址鎖存致能信號
ADDR1:第一位址
ADDR2:第二位址
BL:位元線
BL1~BLm:位元線
BLKa:記憶體塊
BLKb:記憶體塊
BLKc:記憶體塊
BLK1~BLKz:記憶體塊
CE:晶片致能信號
CE #:晶片致能信號
CH_1 I/O:第一通道
CH_2 I/O:第二通道
CLE:命令鎖存致能信號
CLK_GEN:時鐘產生器
CMD1:第一命令
CMD2:第二命令
CS11'~CS1m':單元串
CS21'~CS2m':單元串
CS21~CS2m:單元串
CSL:公共源極線
CTRL:控制信號
DATA:數據
DATA1:第一數據
DATA2:第二數據
DC:數據通道
DCC:工作比校正
DDC1:記憶體單元
DDC2:記憶體單元
DDWL1:第一汲極側虛擬字元線
DDWL2:第二汲極側虛擬字元線
Die_Sel_N:控制信號
Die_Sel_P:控制信號
DIN_E_NAND:偶數據
DIN_EVEN:第一鎖存器
DIN_O_NAND:奇數據
DIN_ODD:第二鎖存器
DL:數據線
DN_B:晶粒
DN_T:晶粒
DOUT_E_NAND:偶讀取數據
DOUT_O_NAND:奇讀取數據
DSL1:第一汲極選擇線
DSL2:第二汲極選擇線
DQ:數據
DQ1~DQk:數據
DQS:數據選通信號
DQS_Controller:數據選通信號
DQS_D:數據選通信號
DQS_E:數據選通信號
DQS_NAND:定時信號
DQS_O:數據選通信號
DQS_SerDes:數據選通信號
DQS_U:數據選通信號
DSL:汲極選擇線
DSL1:第一汲極選擇線
DSL2:第二汲極選擇線
DST:電晶體
E1~E4:偶數據
ESD:靜電保護電路
int_DQS_R:內部讀取選通信號
int_DQS_W:內部寫入選通信號
IO<7：0>:輸入和輸出
IO_D<7：0>:接收數據
IO_U<7：0>:接收數據
MC:記憶體單元
MC1~MCn:記憶體單元
Mode_Sel:模式選擇信號
MP:開關
NAND:奇記憶體晶片
O1~O4:奇數據
PL:管線
PT:電晶體
R/nB1~R/nBN:就緒和忙碌信號
RE:讀取致能信號
RE#:讀取致能信號
RE_MFIC:定時信號
RE_NAND:信號
Rx:接收節點
Rx_D:接收節點
Rx_U:接收節點
Rx1~Rx6:第一接收節點至第六接收節點
S110:步驟
S112:步驟
S114:步驟
S116:步驟
S120:步驟
S122:步驟
S124:步驟
SDC1:虛擬記憶體單元
SDC2:虛擬記憶體單元
SEL:選擇信號
SDWL1:第一源極側虛擬字元線
SDWL2:第二源極側虛擬字元線
SerDes:串列器和解串器
SR:串
SSL:源極選擇線
SSL1:第一源極選擇線
SSL2:第二源極選擇線
SST:電晶體
Tx:發送節點
Tx_D:發送節點
Tx_U:發送節點
Tx1~Tx6:第一發送節點~第六發送節點
UP_B:晶粒
UP_T:晶粒
WL1~WLn:常規字元線
圖1是例示根據實施方式的儲存裝置的方塊圖。
圖2是例示記憶體控制器與介面晶片之間的連接關係的方塊圖。
圖3是例示介面晶片與記憶體單元之間的連接關係的方塊圖。
圖4是例示根據實施方式的介面晶片的圖。
圖5是例示根據實施方式的記憶體單元的圖。
圖6是例示根據實施方式的記憶體單元的圖。
圖7是例示圖4中所示的介面晶片的寫入操作的圖。
圖8是例示在圖4中所示的介面晶片的寫入操作期間所使用的信號的波形的時序圖。
圖9是例示圖4中所示的介面晶片的讀取操作的圖。
圖10是例示在圖4中所示的介面晶片的讀取操作期間所使用的信號的波形的時序圖。
圖11是例示圖4中所示的介面晶片的寫入操作的流程圖。
圖12是例示圖4中所示的介面晶片的讀取操作的流程圖。
圖13是例示根據實施方式的介面晶片的圖。
圖14是例示根據實施方式的介面晶片的圖。
圖15是例示根據實施方式的介面晶片的圖。
圖16是例示圖15中所示的模式和晶片選擇器的操作的圖。
圖17是例示圖16中所示的晶粒選擇層的操作的圖。
圖18是例示根據實施方式的儲存裝置的方塊圖。
圖19是例示根據實施方式的記憶體控制器的方塊圖。
圖20是例示根據實施方式的儲存裝置的方塊圖。
圖21是例示圖20中所示的記憶體控制器的方塊圖。
圖22是例示根據實施方式的半導體記憶體裝置的方塊圖。
圖23是例示圖22中所示的記憶體塊BLK1至BLkz中的一個記憶體塊(BLKa)的電路圖。
圖24是例示圖22中所示的記憶體塊BLK1至BLkz的實施方式(BLKb)的電路圖。
圖25是例示圖22中所示的記憶體塊BLK1至BLkz的實施方式(BLKc)的電路圖。
圖26是例示根據實施方式的計算設備的方塊圖。
以下，將參照附圖來描述實施方式的各種示例。提供這些附圖是為了使本領域普通技術人員能夠理解實施方式的範圍。本文使用的示例旨在便於理解可以實踐本發明的方式，並且進一步使本領域技術人員能夠實踐本發明的實施方式。然而，這些實施方式可以以不同的形式來實現，並且不應被解釋為限於所闡述的實施方式。相反，提供這些實施方式，使得本發明將是全面和完整的。
諸如第一或第二的術語可以用於描述各種組件，但是這些組件不受上述術語的限制。上述術語用於將一個組件與另一組件區分開，例如，在不脫離根據本發明的構思的範圍的情況下，第一組件可以被稱為第二組件，同樣地，第二組件可以被稱為第一組件。
此外，「連接/耦接」表示一個組件直接電耦接至另一組件或透過另一組件間接地電耦接。只要句子中沒有明確說明，單數形式就可以包括複數形式。此外，本說明書中使用的「包含/包括」或「包含有/包括有」表示存在或已經添加了一個或更多個組件、步驟、操作和元件。根據本說明書中公開的構思的實施方式的示例的具體結構或功能描述僅被例示以描述根據構思的實 施方式的示例，並且根據構思的實施方式的示例可以透過各種形式來實施，但是這些描述不限於本說明書中描述的實施方式的示例。
根據構思，各種修改和改變可以應用於實施方式的示例，使得將在附圖中例示並在說明書中描述實施方式的示例。然而，根據構思的實施方式的示例不限於具體實施方式，而是包括在本發明的精神和技術範圍內所包括的所有改變、等同物或替換物。
應當理解，當描述一個元件「耦接」或「連接」至另一個元件時，該元件可以直接耦接或直接連接至另一個元件，或者可以透過第三個元件耦接或連接至另一個元件。相反，應當理解，當元件被稱為「直接連接至」或「直接耦接至」另一個元件時，沒有其它元件置於它們之間。描述組件之間的關係的其它表述(即，「在……之間」和「直接在……之間」或「與……相鄰」和「直接與……相鄰」)需要以相同的方式來解釋。
本說明書中使用的術語僅用於描述實施方式的具體示例，並不旨在限制本發明。如果在上下文中沒有明確的相反含義，則單數形式可以包括複數形式。在本說明書中，應當理解，術語「包括」或「具有」指示存在說明書中描述的特徵、數量、步驟、操作、組件、部件或其組合，但是不能預先排除存在或添加一個或更多個其它特徵、數量、步驟、操作、組件、部件或其組合的可能性。
如果沒有相反的定義，則本文使用的所有術語(包括技術術語或科學術語)具有與本領域普通技術人員一般所理解的含義相同的含義。如果在本說明書中未清楚地定義在常用詞典中定義的術語，則它們應被解釋為具有 與相關技術的上下文中的含義相同的含義，而不被解釋為理想或過於形式的含義。
可以省略對公眾知悉的組件和處理技術的描述，以免不必要地使本發明的實施方式模糊不清。
在整個說明書中，相同的附圖標記指代相同的元件。因此，即使未參照一個附圖提及或描述附圖標記，也可以參照另一個附圖參來提及或描述該附圖標記。此外，即使一個附圖中未示出附圖標記，也可以參照另一個附圖來提及或描述該附圖標記。
另外，信號的邏輯位準可以與所描述的邏輯位準不同或相反。例如，描述為具有邏輯「高」位準的信號可以另選地具有邏輯「低」位準，並且描述為具有邏輯「低」位準的信號可以另選地具有邏輯「高」位準。
以下，將透過參照附圖解釋實施方式的示例來描述本發明。
各種實施方式可以關於具有改進的可靠性的儲存裝置及其操作方法。
圖1是例示根據實施方式的儲存裝置100的方塊圖。
參照圖1，儲存裝置100可以包括半導體記憶體裝置110、記憶體控制器120和隨機存取記憶體(RAM)180。
半導體記憶體裝置110可以回應於記憶體控制器120的控制而執行寫入、讀取和擦除操作。半導體記憶體裝置110可以與記憶體控制器120交換第一數據DATA1。例如，半導體記憶體裝置110可以從記憶體控制器120接收寫入數據並將所述寫入數據寫入。半導體記憶體裝置110可以執行讀取操作並將讀取的數據輸出至記憶體控制器120。
半導體記憶體裝置110可以從記憶體控制器120接收第一命令CMD1和第一位址ADDR1。根據實施方式，半導體記憶體裝置110可以與記憶體控制器120交換控制信號CTRL。例如，半導體記憶體裝置110可以從記憶體控制器120接收以下信號中的一種：用於選擇構成半導體記憶體裝置110的記憶體單元111的晶片選擇致能信號/CE、指示從記憶體控制器120接收到第一命令CMD1的命令鎖存致能信號CLE、指示從記憶體控制器120接收到第一位址ADDR1的位址鎖存致能信號ALE、在讀取操作期間由記憶體控制器120產生的並且由於其是週期性切換的而可以用於與特定時間點進行匹配的讀取致能信號/RE、當傳送第一命令CMD1或第一位址ADDR1時由記憶體控制器120啟動的寫入致能信號/WE、由記憶體控制器120啟動以防止在電源改變時意外讀取或擦除的寫入防止信號/WP、在讀取期間由記憶體控制器120產生的並且由於讀取致能信號/RE週期性切換而用於與第一數據DATA1的輸入同步進行匹配的數據選通信號DQS。
根據實施方式，半導體記憶體裝置110可以向記憶體控制器120輸出以下信號當中的至少一種：指示由半導體記憶體裝置110執行讀取操作、寫入操作和擦除操作當中的哪個操作的就緒和忙碌信號R/nB和由半導體記憶體裝置110根據從記憶體控制器120接收到的讀取致能信號/RE而產生的並且由於其是週期性切換的而用於與第一數據DATA1的輸出同步進行匹配的數據選通信號DQS。
半導體記憶體裝置110可以包括記憶體單元111和介面晶片113。記憶體單元111可以經由介面晶片113與記憶體控制器120通信。介面晶片113可以連接記憶體單元111與記憶體控制器120之間的通信。
根據實施方式，介面晶片113可以執行各種功能。例如，當介面晶片113連接以高頻操作的記憶體控制器120與以低頻操作的記憶體單元111之間的通信時，介面晶片113可以執行數據重新調整功能。在另一示例中，當介面晶片113連接以高頻操作的記憶體控制器120與以高頻操作的記憶體單元111之間的通信時，介面晶片113可以執行數據重定時功能。在另一示例中，當介面晶片113連接以1.2V的低電壓驅動的記憶體控制器120與以1.8V的相對高電壓驅動的記憶體單元111之間的通信時，介面晶片113可以作為電壓轉換器。當介面晶片113連接以低頻操作的記憶體控制器120與以低頻操作的記憶體單元111之間的通信時，介面晶片113可以簡單地作為耦接記憶體單元111和記憶體控制器120的旁路晶片。
半導體記憶體裝置110可以包括非揮發性記憶體。例如，半導體記憶體裝置110可以包括快閃記憶體。然而，半導體記憶體裝置110不限於快閃記憶體。半導體記憶體裝置110可以包括諸如相變RAM(PRAM)、磁RAM(MRAM)、電阻RAM(RRAM)和鐵電RAM(FeRAM)的各種非揮發性記憶體中的至少一種。
記憶體控制器120可以被配置為控制半導體記憶體裝置110。例如，記憶體控制器120可以控制半導體記憶體裝置110執行寫入操作、讀取操作或擦除操作。記憶體控制器120可以與半導體記憶體裝置110交換第一數據DATA1和控制信號CTRL，並向半導體記憶體裝置110輸出第一命令CMD1和第一位址ADDR1。
回應於外部主機設備(未例示)的控制，記憶體控制器120可以控制半導體記憶體裝置110。記憶體控制器120可以與主機設備交換第二數據DATA2，並且可以從主機設備接收第二命令CMD2和第二位址ADDR2。
例如，記憶體控制器120可以基於第一單元來與半導體記憶體裝置110交換第一數據DATA1，並且可以基於與第一單元不同的第二單元來與主機設備交換第二數據DATA2。
根據實施方式，記憶體控制器120可以根據第一格式來與半導體記憶體裝置110交換第一數據DATA1，並將第一命令CMD1和第一位址ADDR1傳送給半導體記憶體裝置110。記憶體控制器120可以根據與第一格式不同的第二格式來與主機設備交換第二數據DATA2，並從主機設備接收第二命令CMD2和第二位址ADDR2。
記憶體控制器120可以將RAM 180作為緩衝記憶體、高速緩衝記憶體或操作記憶體。例如，記憶體控制器120可以從主機設備接收第二數據DATA2，將所接收的第二數據DATA2儲存在RAM 180中，並將儲存在RAM 180中的第二數據DATA2作為第一數據DATA1寫入到半導體記憶體裝置110中。記憶體控制器120可以從半導體記憶體裝置110接收第一數據DATA1，將所接收的第一數據DATA1儲存在RAM 180中，並將儲存在RAM 180中的第一數據DATA1作為第二數據DATA2輸出至主機設備。記憶體控制器120可以將從半導體記憶體裝置110讀取的數據儲存在RAM 180中，並將儲存在RAM 180中的數據再次寫入到半導體記憶體裝置110中。
記憶體控制器120可以在RAM 180中儲存管理半導體記憶體裝置110所需的數據或代碼。例如，可以透過從半導體記憶體裝置110中讀取管 理半導體記憶體裝置110所需的數據或代碼並將數據或代碼載入到RAM 180來驅動記憶體控制器120。
RAM 180可以包括諸如動態RAM(DRAM)、靜態RAM(SRAM)、同步DRAM(SDRAM)、相變RAM(PRAM)、磁RAM(MRAM)、電阻RAM(RRAM)和鐵電RAM(FeRAM)的各種隨機存取記憶體中的至少一種。
回應於來自主機設備的請求，儲存裝置100可以寫入、讀取或擦除數據。儲存裝置100可以包括固態硬碟(SSD)或硬碟(HDD)。儲存裝置100可以包括諸如個人電腦(PC)記憶卡國際協會(PCMCIA)、緊湊型快閃記憶體卡(CF)、智慧媒體卡(SM、SMC)、記憶卡、多媒體卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)、通用序列匯流排(USB)記憶卡和通用快閃記憶體(UFS)的記憶卡。儲存裝置100可以包括諸如嵌入式多媒體卡(eMMC)、UFS和完美新頁面(Perfect Page New，PPN)的安裝記憶體。
圖2是例示記憶體控制器120與介面晶片113之間的連接關係的方塊圖。
參照圖2，記憶體控制器120和介面晶片113可以經由公共通道來交換第一數據DATA1、第一命令CMD1和第一位址ADDR1。記憶體控制器120和介面晶片113中的每一個均可以包括第一輸入和第一輸出(輸入/輸出)焊盤DQ1至第k輸入和第k輸出(輸入/輸出)焊盤DQk。記憶體控制器120和介面晶片113可以經由第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來交換第一數據DATA1、第一命令CMD1和第一位址ADDR1。例如，根據控制 信號CTRL的形式，經由第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk中的每一個焊盤傳送的信號可以被識別為第一數據DATA1、第一命令CMD1和第一位址ADDR1中的一個。例如，可以有八個、十六個或三十二個第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。然而，輸入/輸出焊盤的數量不限於此。
記憶體控制器120和介面晶片113可以交換控制信號CTRL。記憶體控制器120和介面晶片113中的每一個均可以包括多個焊盤，所述多個焊盤交換數據選通信號DQS、讀取致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE、寫入防止信號/WP、第一晶片致能信號/CE1至第n晶片致能信號/CEN，以及第一就緒和忙碌信號R/nB1至第n就緒和忙碌信號R/nBN。
例如，當記憶體控制器120啟動第一晶片致能信號/CE1至第n晶片致能信號/CEN中的一個信號(例如，邏輯低)、啟動命令鎖存致能信號CLE(例如，邏輯高)、止動位址鎖存致能信號ALE(例如，邏輯低)、啟動寫入致能信號/WE(例如，邏輯低)並且然後止動寫入致能信號/WE(例如，邏輯高)時，記憶體控制器120可以透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來輸出第一命令CMD1。此外，可以識別出介面晶片113或記憶體單元111透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來接收第一命令CMD1。
例如，當記憶體控制器120啟動第一晶片致能信號/CE1至第n晶片致能信號/CEN中的一個信號(例如，邏輯低)、止動命令鎖存致能信號CLE(例如，邏輯低)、啟動位址鎖存致能信號ALE(例如，邏輯高)、啟動 寫入致能信號/WE(例如，邏輯低)並且然後止動寫入致能信號/WE(例如，邏輯高)時，記憶體控制器120可以透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來輸出第一位址ADDR1。此外，可以識別出介面晶片113或記憶體單元111透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來接收第一位址ADDR1。
例如，當記憶體控制器120啟動第一晶片致能信號/CE1至第n晶片致能信號/CEN中的一個信號(例如，邏輯低)、止動命令鎖存致能信號CLE(例如，邏輯低)、止動位址鎖存致能信號ALE(例如，邏輯低)、止動寫入致能信號/WE(例如，邏輯高)並且止動讀取致能信號/RE(例如，邏輯高)時，記憶體控制器120可以產生週期性切換的數據選通信號DQS並且透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來輸出與數據選通信號DQS同步的第一數據DATA1。介面晶片113或記憶體單元111可以識別出與數據選通信號DQS同步的第一數據DATA1是從第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk接收的。
例如，記憶體控制器120可以啟動第一晶片致能信號/CE1至第n晶片致能信號/CEN中的一個信號(例如，邏輯低)，止動命令鎖存致能信號CLE(例如，邏輯低)，止動位址鎖存致能信號ALE(例如，邏輯低)，止動寫入致能信號/WE(例如，邏輯高)，並且週期性地切換讀取致能信號/RE。介面晶片113或記憶體單元111可以從週期性切換的讀取致能信號/RE產生週期性切換的數據選通信號DQS。介面晶片113或記憶體單元111可以與數據選通信號DQS同步，並透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來輸出第一數據DATA1。可以識別出，記憶體控制器120與數據選通信號 DQS同步，並透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來接收第一數據DATA1。
圖3是例示介面晶片113與記憶體單元111之間的連接關係的方塊圖。
參照圖3，記憶體單元111可以包括多個記憶體晶片111_1至記憶體晶片111_N。例如，多個記憶體晶片111_1至記憶體晶片111_N中的每一個均可以由單個半導體晶片組成。
介面晶片113和多個記憶體晶片111_1至記憶體晶片111_N中的每一個均可以包括第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。多個記憶體晶片111_1至記憶體晶片111_N中的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk可以共同地連接至介面晶片113的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。介面晶片113和多個記憶體晶片111_1至111_N可以透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來交換第一數據DATA1、第一命令CMD1和第一位址ADDR1。例如，透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk中的每一個傳送的信號可以根據控制信號CTRL的形式而被識別為第一數據DATA1、第一命令CMD1或第一位址ADDR1。例如，可以有八個、十六個或三十二個第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk。然而，輸入/輸出焊盤的數量不限於此。
介面晶片113和多個記憶體晶片111_1至記憶體晶片111_N可以交換控制信號CTRL。介面晶片113可以包括多個焊盤，所述多個焊盤交換數據選通信號DQS、讀取致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE、寫入防止信號/WP、第一致能信號/CE1至第 n晶片致能信號/CEN、以及第一就緒和忙碌信號R/nB1至第n就緒和忙碌信號R/nBN。
多個記憶體晶片111_1至記憶體晶片111_N中的每一個均可以包括多個焊盤，所述多個焊盤交換以下信號中的一種：數據選通信號DQS、讀取致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE、寫入防止信號WP、第一晶片致能信號/CE1至第n晶片致能信號/CEN、以及第一就緒和忙碌信號R/nB1至第n就緒和忙碌信號R/nBN中的一個。
多個記憶體晶片111_1至記憶體晶片111_N中的每一個均可以經由公共通道來與介面晶片113交換數據選通信號DQS、讀取致能信號/RE、命令鎖存致能信號CLE、位址鎖存致能信號ALE、寫入致能信號/WE和寫入防止信號/WP。
多個記憶體晶片111_1至記憶體晶片111_N中的每一個均可以從介面晶片113接收一個晶片致能信號，並將一個就緒和忙碌信號輸出至介面晶片113。多個記憶體晶片111_1至記憶體晶片111_N可以分別從介面晶片113的不同焊盤接收第一晶片致能信號/CE1至第n晶片致能信號/CEN。多個記憶體晶片111_1至111_N可以將第一就緒和忙碌信號R/nB1至第n就緒和忙碌信號R/nBN分別傳送至介面晶片113的不同焊盤。
根據實施方式，與介面晶片113共用公共通道的多個記憶體晶片111_1至記憶體晶片111_N(即，連接至公共通道的多個記憶體晶片111_1至記憶體晶片111_N)可以是堆疊的記憶體晶片。堆疊的記憶體晶片111_1至記憶體晶片111_N可以被分為單個記憶體晶片組。根據實施方式，介面晶片 113可以與兩個記憶體晶片組(即，第一記憶體晶片組和第二記憶體晶片組)進行通信。第一記憶體晶片組和第二記憶體晶片組中的每一個均可以包括八個記憶體晶片。
如參照圖2和圖3所述，介面晶片113可以連接記憶體控制器120和多個記憶體晶片111_1至記憶體晶片111_N之間的通信。介面晶片113可以重新調整從記憶體控制器120接收的第一數據DATA1，並將重新調整的數據傳送至多個記憶體晶片111_1至記憶體晶片111_N。介面晶片113可以重新調整從多個記憶體晶片111_1至記憶體晶片111_N接收的第一數據DATA1，並將重新調整的數據傳送至記憶體控制器120。可以在記憶體控制器120與多個記憶體晶片111_1至記憶體晶片111_N通信期間隱藏(shadow)地執行介面晶片113的重定時。因此，介面晶片113可以改進儲存裝置100的可靠性，而不會降低儲存裝置100的操作速度。
圖4是例示根據實施方式的介面晶片113a的圖。
參照圖4，介面晶片113a可以包括數據重新調整電路115。
圖4中所示的介面晶片113a可以連接以高頻操作的記憶體控制器與以低頻操作的記憶體單元之間的通信。更具體地說，介面晶片113a可以以2n×Freq的頻率與記憶體控制器通信，並以n×Freq的頻率與記憶體單元通信。介面晶片113a可以執行數據重新調整操作。例如，介面晶片113a可以在寫入操作期間從記憶體控制器接收串列數據，並且同時將串列數據並行傳送至包括在記憶體單元中的兩個記憶體晶片。
例如，介面晶片113a可以透過第一接收節點Rx1從記憶體控制器接收寫入數據。從記憶體控制器接收的寫入數據可以是依序重複偶數據和奇 數據的數據。第一接收節點Rx1可以透過參照圖2所述的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來接收寫入數據(即，DQ<7：0>)。例如，當透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來接收寫入數據時，介面晶片113a可以透過第四接收節點Rx4接收數據選通信號。數據選通信號可以是用於儲存透過第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk輸入的寫入數據的第一定時信號。
寫入數據可以被提供給數據重新調整電路115。數據重新調整電路115可以在輸入的寫入數據中將偶數據與奇數據分開。分開的偶數據和奇數據可以分別儲存在偶記憶體晶片和奇記憶體晶片中。
透過第四接收節點Rx4輸入的數據選通信號DQS可以被提供給數據重新調整電路115。數據重新調整電路115可以產生頻率為數據選通信號DQS的頻率的一半(1/2)的第二定時信號。數據重新調整電路115可以根據第二定時信號將偶數據和奇數據提供給記憶體晶片。例如，由數據重新調整電路115分開的偶數據DQ_E(即，偶數據位元E)可以透過第一發送節點Tx1被提供給偶記憶體晶片。例如，由數據重新調整電路115分開的奇數據DQ_O(即，奇數據位元O)可以透過第二發送節點Tx2被提供給奇記憶體晶片。第二定時信號可以透過第四發送節點Tx4輸出至偶記憶體晶片，並透過第五發送節點Tx5輸出至奇記憶體晶片。
介面晶片113a可以同時從兩個記憶體晶片平行地接收數據，將數據重新調整為串列數據，並在讀取操作期間將串列數據傳送至控制器。
例如，介面晶片113a可以分別透過第二接收節點Rx2和第三接收節點Rx3從偶記憶體晶片和奇記憶體晶片接收讀取數據。
第二接收節點Rx2和第三接收節點Rx3中的每一個均可以透過參照圖3所述的第一輸入/輸出焊盤DQ1至第k輸入/輸出焊盤DQk來接收讀取數據。介面晶片113a可以與透過第五接收節點Rx5和第六接收節點Rx6輸入的第三定時信號同步，並且分別透過第二接收節點Rx2和第三接收節點Rx3從偶記憶體晶片和奇記憶體晶片接收讀取數據。根據實施方式，第三定時信號可以是從偶記憶體晶片和奇記憶體晶片輸入的數據選通信號DQS_E和數據選通信號DQS_O。
回應於從記憶體控制器輸入的第四定時信號，從偶記憶體晶片和奇記憶體晶片輸入的數據選通信號DQS_E和數據選通信號DQS_O可以分別由偶記憶體晶片和奇記憶體晶片產生。根據實施方式，第四定時信號可以是由記憶體控制器提供的讀取致能信號RE信號(/RE)。根據實施方式，晶片致能信號CE、位址鎖存致能信號和命令鎖存致能信號可以由記憶體控制器提供。
透過第二接收節點Rx2和第三接收節點Rx3從偶記憶體晶片和奇記憶體晶片接收的讀取數據可以被提供給數據重新調整電路115。透過第五接收節點Rx5和第六接收節點Rx6輸入的第三定時信號可以被提供給數據重新調整電路115。根據實施方式，第四定時信號可以被提供給數據重新調整電路115。
數據重新調整電路115可以基於暫存器中的第四定時信號透過儲存彼此依序交替的偶數據和奇數據來產生串列數據。數據重新調整電路115可以根據第六定時信號透過第三發送節點Tx3來將儲存的串列數據傳送至記憶體控制器，第六定時信號的頻率是第三定時信號的頻率的兩倍。也可以透過第六發送節點Tx6來向記憶體控制器提供第六定時信號。
根據圖4中所示的實施方式，數據重新調整電路115可以在寫入操作期間將串列數據平行化為平行數據，並且可以在讀取操作期間將從每個記憶體晶片接收的平行數據串列化，使得數據重新調整電路115可以連接以高頻操作的控制器與以低頻操作的記憶體晶片之間的通信。
圖5是例示根據實施方式的記憶體單元111a的圖。
參照圖5，記憶體單元111a可以包括兩個記憶體晶片組(記憶體晶片組111_1和記憶體晶片組111_2)。記憶體晶片組111_1和記憶體晶片組111_2中的每一個均可以包括多個記憶體晶片。單個記憶體晶片可以對應於單個記憶體晶粒。術語「記憶體晶片」和「晶粒」可以彼此互換使用。
第一記憶體晶片組111_1可以包括第一晶粒DIE1至第八晶粒DIE8。第二記憶體晶片組111_2可以包括第九晶粒DIE9至第十六晶粒DIE16。包括在第一記憶體晶片組111_1中的晶粒可以具有堆疊結構。包括在第二記憶體晶片組111_2中的晶粒可以具有堆疊結構。
根據實施方式，第一記憶體晶片組111_1可以堆疊在第二記憶體晶片組111_2上方。例如，第一晶粒DIE1和第十六晶粒DIE16可以分別位於頂部和底部，第二晶粒DIE2至第十五晶粒DIE15可以依序堆疊在它們之間。
包括在第一記憶體晶片組111_1中的第一晶粒DIE1至第四晶粒DIE4可以是位於上堆疊的頂部的晶粒UP_T(EVEN)，並可以被選擇為用於儲存偶數據的晶粒。包括在第一記憶體晶片組111_1中的第五晶粒DIE5至第八晶粒DIE8可以是位於上堆疊的下部處的晶粒UP_B(ODD)，並可以被選擇為用於儲存奇數據的晶粒。
包括在第二記憶體晶片組111_2中的第九晶粒DIE9至第十二晶粒DIE12可以是位於下堆疊的頂部的晶粒DN_T(EVEN)，並且可以被選擇為用於儲存偶數據的晶粒。
包括在第二記憶體晶片組111_2中的第十三晶粒DIE13至第十六晶粒DIE16可以是位於下堆疊的底部的晶粒DN_B(ODD)，並被選擇為用於儲存奇數據的晶粒。
可以根據從記憶體控制器或介面晶片輸入的晶片致能信號CH #來選擇每個晶粒。可以施加輸入的晶片致能信號以啟動第0晶片致能信號至第7晶片致能信號中的任何一個。可以透過輸入的晶片致能信號來選擇包括在記憶體單元111a中的多個晶粒中的至少一個。根據實施方式，可以透過單個晶片致能信號同時選擇兩個晶粒。換句話說，兩個晶粒可以共同地連接至同一晶片致能信號線。例如，可以透過單個晶片致能信號同時選擇奇記憶體晶片和偶記憶體晶片。
根據實施方式，為便於說明，確定了包括在如圖5所示的記憶體單元111a中的記憶體晶片組的數量和晶粒的數量。實施方式不限於此，並且包括在記憶體單元中的記憶體晶片組的數量和晶粒的數量可以不同。
圖6是例示根據實施方式的記憶體單元111b的圖。
參照圖6，記憶體單元111b可以包括兩個記憶體晶片組。第一記憶體晶片組111_1和第二記憶體晶片組111_2中的每一個均可以包括多個記憶體晶片。單個記憶體晶片可以對應於單個儲存晶粒。術語「記憶體晶片」和「晶粒」可以彼此互換使用。
第一記憶體晶片組111_1可以包括第一晶粒DIE1至第八晶粒DIE8。第二記憶體晶片組111_2可以包括第九晶粒DIE9至第十六晶粒DIE16。包括在第一記憶體晶片組111_1中的晶粒可以具有堆疊結構。包括在第二記憶體晶片組111_2中的晶粒可以具有堆疊結構。
根據實施方式，第一記憶體晶片組111_1可以堆疊在第二記憶體晶片組111_2上方。例如，第一晶粒DIE1和第十六晶粒DIE16可以分別位於頂部和底部，並且第二晶粒DIE2至第十五晶粒DIE15可以依序堆疊在它們之間。因此，第一記憶體晶片組111_1可以是上堆疊UP，第二記憶體晶片組111_2可以是下堆疊DN。
不同於圖5中所示的回應於單個晶片致能信號選擇兩個晶粒的實施方式，在圖6中所示的實施方式中，可以回應於單個晶片致能信號選擇單個晶粒。此外，每個晶粒可以包括多個平面。偶數據可以儲存在第零平面(平面0)中所包括的記憶體單元中，並且奇數據可以儲存在第一平面(平面1)中所包括的記憶體單元中。
根據實施方式，出於說明的目的，確定了如圖6所示的記憶體單元111a中所包括的記憶體晶片組的數量和晶粒的數量。實施方式不限於圖6，並且包括在記憶體單元中的記憶體晶片組的數量和晶粒的數量可以不同。
圖7是例示圖4中所示的介面晶片113a的寫入操作的圖。
圖8是例示在圖4中所示的介面晶片113a的寫入操作期間使用的信號的波形的時序圖。
參照圖7和圖8，記憶體控制器120可以在寫入操作期間透過發送節點Tx將作為串列數據的寫入數據DATA傳送至介面晶片113a。寫入數據DATA可以與作為定時信號的數據選通信號DQS_Controller同步。
介面晶片113a可以包括數據串列器和解串器(串列器/解串器)117和定時信號處理器119。
數據串列器/解串器117可以透過接收節點Rx接收寫入數據DATA。
數據串列器/解串器117可以將作為串列數據的寫入數據DATA分成偶數據和奇數據，並將串列數據重新調整為平行數據。
定時信號處理器119可以透過接收節點Rx接收數據選通信號DQS_Controller。輸入至定時信號處理器119的數據選通信號DQS_Controller可以是數據選通信號DQS_SerDes，該數據選通信號DQS_SerDes由於傳輸延遲而從數據選通信號DQS_Controller延遲了預定時間或週期。定時信號處理器119可以將延遲的數據選通信號DQS_SerDes提供給數據串列器/解串器117，使得數據串列器/解串器117可以將作為串列數據的寫入數據重新調整為平行數據。
數據串列器/解串器117可以透過在延遲的數據選通信號DQS_SerDes的下降邊緣將偶數據儲存在第一鎖存器DIN_EVEN中和在延遲的數據選通信號DQS_SerDes的上升邊緣將奇數據儲存在第二鎖存器DIN_ODD中來將作為串列數據的寫入數據重新調整為平行數據。
數據串列器/解串器117可以將第一鎖存器DIN_EVEN中的偶數據(E1至E4)和第二鎖存器DIN_ODD中的奇數據(O1至O4)與由定時信 號處理器119產生的定時信號DQS_NAND同步，並透過發送節點Tx將偶數據和奇據傳送至記憶體單元111。
可以透過記憶體控制器輸出的晶片致能信號CE #來選擇兩個記憶體晶片。與定時信號DQS_NAND同步的偶數據DIN_E_NAND可以透過發送節點Tx被輸入至透過晶片致能信號CE #選擇的偶記憶體晶片(即，NAND)。與定時信號DQS_NAND同步的奇數據DIN_O_NAND可以透過發送節點Tx被輸入至透過晶片致能信號CE #選擇的奇記憶體晶片(即，NAND)。
圖9是例示圖4中所示的介面晶片113a的讀取操作的圖。
圖10是例示在圖4中所示的介面晶片113a的讀取操作中所使用的信號的波形的時序圖。
參照圖9和圖10，在讀取操作期間，記憶體控制器120可以向介面晶片113a傳送與執行讀取操作的記憶體晶片(即，NAND)對應的晶片致能信號CE #。介面晶片113a可以將接收到的晶片致能信號CE #提供給記憶體單元111。可以透過晶片致能信號CE #同時選擇偶記憶體晶片EVEN和奇記憶體晶片ODD。
記憶體控制器120可以向介面晶片113a傳送讀取致能信號RE #，以便提供關於讀取操作的定時信號。介面晶片113a可以將接收到的讀取致能信號RE #提供給記憶體單元111。
在讀取操作期間，偶記憶體晶片EVEN和奇記憶體晶片ODD可以從介面晶片113a接收讀取致能信號RE #。偶記憶體晶片EVEN和奇記憶體晶片ODD可以產生數據選通信號DQS_NAND，並且回應於接收到的致能信號 RE #將與產生的數據選通信號DQS_NAND同步的讀取數據傳送至介面晶片113a。圖9中所示的數據選通信號DQS_NAND的頻率可以與讀取致能信號RE #的頻率相同或是讀取致能信號RE #的頻率的一半。在圖9中，透過偶記憶體晶片EVEN和奇記憶體晶片ODD中的每一個提供給介面晶片113a的數據選通信號DQS_NAND可以對應於圖10中所示的信號RE_NAND。
介面晶片113a可以包括數據串列器/解串器117和定時信號處理器119。
數據串列器/解串器117可以透過接收節點Rx來從偶記憶體晶片EVEN和奇記憶體晶片ODD分別接收偶讀取數據DOUT_E_NAND、奇讀取數據DOUT_O_NAND以及數據選通信號DQS_NAND。
數據串列器/解串器117可以將作為平行數據的偶讀取數據DOUT_E_NAND和奇讀取數據DOUT_O_NAND重新調整為作為單個串列數據的讀取數據(DATA，DATA_MFIC)。
定時信號處理器119可以透過接收節點Rx來接收數據選通信號DQS_NAND。定時信號處理器119可以將數據選通信號DQS_NAND和讀取致能信號RE #提供給數據串列器/解串器117，使得數據串列器/解串器117可以將作為平行數據的偶讀取數據DOUT_E_NAND和奇讀取數據DOUT_O_NAND重新調整為作為串列數據的讀取數據(DATA，DATA_MFIC)。此外，定時信號處理器119可以產生定時信號DQS_Controller以發送串列讀取數據(DATA，DATA MFIC)。根據實施方式，定時信號DQS_Controller的頻率可以是數據選通信號DQS_NAND的頻率的兩倍。
根據透過使從記憶體控制器120接收的讀取致能信號RE #反相而獲得的定時信號RE_MFIC，數據串列器/解串器117可以將偶數據和奇數據儲存在暫存器中。例如，數據串列器/解串器117可以在定時信號RE_MFIC的上升邊緣將偶數據輸入至暫存器，並且在定時信號RE_MFIC的下降邊緣將奇數據輸入至暫存器，從而產生作為串列數據的讀取數據。
數據串列器/解串器117可以將串列讀取數據與由定時信號處理器119產生的定時信號DQS_Controller同步，並且透過發送節點Tx將數據傳送至記憶體控制器120。
圖11是例示圖4中所示的介面晶片113a的寫入操作的流程圖。
參照圖11，在步驟S110中，介面晶片113a可以接收作為串列數據的寫入數據，在該串列數據中，偶數據和奇數據回應於第一定時信號依序重複。例如，介面晶片113a可以透過接收節點Rx來接收寫入數據DATA。根據實施方式，第一定時信號可以是從記憶體控制器接收的數據選通信號。
在步驟S112，介面晶片113a可以根據第一定時信號將偶數據與奇數據分開。例如，介面晶片113a可以透過在第一定時信號的下降邊緣將偶數據儲存在第一鎖存器中並且在第一定時信號的上升邊緣將奇數據儲存在第二鎖存器中來將作為串列數據的寫入數據重新調整為平行數據。
在步驟S114，介面晶片113a可以產生頻率為第一定時信號的頻率的一半(1/2)的第二定時信號。例如，介面晶片113a可以產生第二定時信號以傳送解串列化的偶數據和奇數據。根據實施方式，第二定時信號可以是要傳送到記憶體晶片的數據選通信號。
在步驟S116，介面晶片113a可以根據第二定時信號將偶數據傳送至第一記憶體晶片並且將奇數據傳送至第二記憶體晶片。根據實施方式，第一記憶體晶片可以是偶記憶體晶片，並且第二記憶體晶片可以是奇記憶體晶片。另選地，第一記憶體晶片和第二記憶體晶片中的每一個均可以與包括在單個記憶體晶片中的不同平面中所包括的記憶體單元對應。
圖12是例示4中所示的介面晶片113a的讀取操作的流程圖。
參照圖12，在步驟S120，介面晶片113a可以根據第三信號從第一記憶體晶片和第二記憶體晶片接收偶數據和奇數據。第一記憶體晶片可以是偶記憶體晶片，第二記憶體晶片可以是奇記憶體晶片。第三定時信號可以是回應於從記憶體控制器提供的讀取致能信號由第一記憶體晶片和第二記憶體晶片中的每一個傳送的數據選通信號。
在步驟S122，介面晶片113a可以根據透過使從記憶體控制器接收的第四定時信號反相而獲得的第五定時信號來將偶數據和奇數據依序儲存在暫存器中。根據實施方式，第四定時信號可以是讀取致能信號#RE，第五定時信號可以透過使作為第四定時信號的讀取致能信號#RE反相而獲得。例如，介面晶片113a可以根據透過使從記憶體控制器接收的讀取致能信號RE#反相而獲得的定時信號來將偶數據和奇數據儲存在暫存器中。例如，介面晶片113a可以在定時信號的上升邊緣將偶數據輸入至暫存器，並且在該定時信號的下降邊緣將奇數據輸入至暫存器。在實施方式中，例如，介面晶片113a可以回應於透過使從記憶體控制器120接收的第四定時信號反相而獲得的第五定時信號來儲存依序交替的偶數據和奇數據。
在步驟S124，介面晶片113a可以根據頻率是第三定時信號的頻率的兩倍並且延遲了預定時間的第六定時信號而將儲存在暫存器中的數據輸出至記憶體控制器。根據實施方式，第六定時信號可以是從介面晶片113a輸出至記憶體控制器的數據選通信號。介面晶片113a可以根據第六定時信號而將作為串列數據的讀取數據輸出至記憶體控制器。
圖13是例示根據實施方式的介面晶片113b的圖。
參照圖13，介面晶片113b可以執行數據重定時功能，以連接以高頻操作的記憶體控制器120與以高頻操作的記憶體單元111之間的通信。介面晶片113b可以執行關於在記憶體控制器120與記憶體單元111之間交換的數據的重定時。所述重定時可包括緩存，即，儲存並輸出正傳送的數據。
例如，介面晶片113b可以將從記憶體控制器120接收的數據輸出至多個記憶體晶片，並將從多個記憶體晶片接收的數據傳送至記憶體控制器120。由於介面晶片113b連接多個記憶體晶片與單個控制器之間的通信，所以可能會增加數據的輸入和輸出(IO<7：0>)的負載，並且可靠性會下降。
因此，介面晶片113b可以包括單獨的時鐘產生器CLK_GEN。
介面晶片113b可以包括數據重定時單元130、定時信號控制單元140和控制塊150。
定時信號控制單元140還可以包括時鐘產生器141和工作比校正(DCC)142。
時鐘產生器141可以產生具有預定頻率的時鐘信號，並且DCC 142可以補償工作比。
控制塊150可以處理透過接收節點Rx從記憶體控制器120接收的讀取致能信號RE，並且在讀取操作期間將處理後的信號提供給定時信號控制單元140。
定時信號控制單元140可以在寫入操作期間基於由時鐘產生器141產生的時鐘信號來產生內部寫入選通信號int_DQS_W。定時信號控制單元140可以透過在讀取操作期間使用分別從第一記憶體晶片U和第二記憶體晶片D接收的數據選通信號DQS_U和數據選通信號DQS_D來產生內部讀取選通信號int_DQS_R。在實施方式中，例如，定時信號控制單元140可以分別透過接收節點Rx和發送節點Tx來從記憶體控制器120接收數據選通信號DQS以及向記憶體控制器120發送數據選通信號DQS。
數據重定時單元130可以包括先進先出(FIFO)暫存器131以及串列器和解串器(SerDes)132。數據重定時單元130可以透過SerDes 132將在寫入操作期間輸入的數據輸分成平行數據，並根據由定時信號控制單元140提供的內部寫入選通信號int_DQS_W對數據進行重定時操作。然後，數據重定時單元130可以分別透過發送節點Tx_U和發送節點Tx_D向第一記憶體晶片U和第二記憶體晶片D中的每一個傳送數據(IO_U<7：0>和IO_D<7：0>)。在實施方式中，例如，數據重定時單元130可以透過接收節點RX來接收串列數據位元E和串列數據位元O。
在讀取操作期間，數據重定時單元130可以分別透過接收節點Rx_U和接收節點RX_D來從第一記憶體晶片U和第二記憶體晶片D中的每一個接收數據(IO_U<7：0>和IO_D<7：0>)。
數據重定時單元130可以在FIFO暫存器131中將接收到的數據重新調整為串列數據，並根據從定時信號控制單元140接收的內部讀取選通信號int_DQS_R透過發送節點Tx將儲存在FIFO暫存器131中的數據傳送至記憶體控制器120。
圖14是例示根據實施方式的介面晶片113c的圖。
參照圖14，可以施加低電壓和高電壓來驅動記憶體控制器120。根據實施方式，高電壓可以在2.5V與3.3V之間的範圍內，並且低電壓可以是1.8V。記憶體控制器使用的低電壓和高電壓也可以被提供給記憶體單元。例如，記憶體單元可以包括輸入高電壓所經由的節點VCCE和輸入低電壓所經由的節點VCCQ。然而，實施方式不限於本文所述的高電壓或低電壓，並且可以與所述的實施方式不同。
隨著儲存裝置的進步，記憶體控制器120的操作電壓可以逐漸減小以降低功耗。例如，記憶體控制器120可以具有1.2V的低電壓操作電壓位準。然而，實施方式不限於本文所述的操作電壓位準，並且可以與所述的操作電壓位準不同。
因此，可以以1.2V的低電壓位準來輸出由記憶體控制器120輸出的數據DQ、數據選通信號DQS、讀取致能信號RE #、晶片致能信號CE<0：7>、位址鎖存致能ALE信號和命令鎖存致能CLE信號。為了便於說明，假設對於記憶體單元111的操作電壓，高電壓可以是3.3V或2.5V，低電壓可以是1.8V。由記憶體單元111輸出的具有1.8V位準的信號大於記憶體控制器120的1.2V的低電壓，記憶體控制器120可以毫無困難地識別這些信號。然而，由 於由記憶體控制器120輸出的具有1.2V位準的信號小於記憶體單元111的1.8V的低電壓位準，所以記憶體單元111可能難以識別這些信號。
根據參照圖14所述的實施方式的介面晶片113c還可以包括電壓轉換單元160以連接具有不同操作電壓的記憶體控制器120和記憶體單元111之間的通信。例如，介面晶片113c可以包括與記憶體控制器120通信的第一發送/接收節點181(即，Rx和Tx)以及與記憶體單元111通信的第二發送/接收節點182。
電壓轉換單元160可以增大具有1.2V的低電壓位準的記憶體控制器120的輸出，以輸出具有1.8V或更高的位準的信號。換句話說，電壓轉換單元160可以調節1.2V的電壓以增大至1.8V或更高的電壓。電壓轉換單元160可以增大透過第一發送/接收節點181輸入的信號的電壓位準，並將具有增大的電壓位準的信號提供給第二發送/接收節點182。在實施方式中，例如，電壓轉換單元可以被配置為將記憶體控制器120的驅動電壓轉換為記憶體單元111的驅動電壓位準。
根據圖14中所示的實施方式的介面晶片113c可以應用於參照圖4和圖13所述的介面晶片113a和介面晶片113b以及下面將參照圖15所述的介面晶片113d。
圖15是例示根據實施方式的介面晶片113d的圖。
參照圖15，介面晶片113d可以包括電壓轉換單元160、數據重新調整電路161、數據重定時電路162和模式設置單元170。
數據重新調整電路161可以執行參照圖4所述的介面晶片113a的功能。數據重定時電路162可以執行參照圖13所述的介面晶片113b的功能。電壓轉換單元160可以執行參照圖14所述的介面晶片113c的功能。
圖15中所示的介面晶片113d可以在第一模式或第二模式中操作。在第一模式中，介面晶片113d可以連接以高頻操作的記憶體控制器120與以低頻操作的記憶體單元111之間的通信。第一模式可以是輸入的數據透過數據重新調整電路161的操作模式。在第二模式中，介面晶片113d可以連接以高頻操作的記憶體控制器120與以高頻操作的記憶體單元111之間的通信。第二模式可以是輸入的數據透過數據重定時電路162的操作模式。換句話說，根據操作模式，介面晶片113d可以作為執行數據重新調整功能的介面晶片113a或作為執行數據重定時功能的介面晶片113b。
介面晶片113d可以包括介面晶片113d的模式設置單元170，以設置操作模式。
模式設置單元170可以包括模式解碼器171以及操作模式和晶片選擇器172。
模式解碼器171可以對輸入的模式設置信號(未例示)進行解碼，以輸出模式選擇信號Mode_Sel。根據實施方式，模式設置信號(未例示)可以由記憶體控制器提供。
模式選擇信號Mode_Sel可以被輸入至操作模式和晶片選擇器172。操作模式和晶片選擇器172可以產生選擇信號SEL，使得可以回應於模式選擇信號Mode_Sel而將選擇信號SEL輸出至數據重新調整電路161或數據重定時電路162。產生的選擇信號SEL可以被輸入至數據重新調整電路161和 數據重定時電路162中的每一個。根據選擇信號SEL，可以啟動數據重新調整電路161和數據重定時電路162中的一個。換句話說，選擇信號SEL可以被輸入至數據重新調整電路161和數據重定時電路162中的每一個，並且用於確定是否啟動或止動對應電路。在實施方式中，例如，模式設置單元170可以被配置為驅動數據重新調整電路161和數據重定時電路162中的一個。
圖16是例示圖15中所示的操作模式和晶片選擇器172的操作的圖。
參照圖16，記憶體單元111可以包括兩個記憶體晶片組。每個記憶體晶片組均可以包括多個記憶體晶片。單個記憶體晶片可以對應於單個儲存晶粒。術語「記憶體晶片」和「晶粒」可以彼此互換使用。
第一記憶體晶片組可以包括第一晶粒DIE1至第八晶粒DIE8。第二記憶體晶片組可以包括第九晶粒DIE9至第十六晶粒DIE16。包括在第一記憶體晶片組中的晶粒可以具有堆疊結構，並且包括在第二記憶體晶片組中的晶粒可以具有堆疊結構。如圖16所示，第一記憶體晶片組可以堆疊在第二記憶體晶片組的上方。例如，第一晶粒DIE1和第十六晶粒DIE16可以分別位於頂部和底部，並且第二晶粒DIE2至第十五晶粒DIE15可以依序堆疊在它們之間。根據實施方式，可以將晶粒堆疊為形成階梯式結構。
包括在下堆疊中的第二記憶體晶片組的晶粒DIE9至DIE16可以透過第一通道CH_1 I/O與記憶體控制器120通信。包括在上堆疊中的第一記憶體晶片組的晶粒DIE1至DIE8可以透過第二通道CH_2 I/O與記憶體控制器120通信。
當在沒有模式設置單元170的情況下直接耦接晶粒時，第一記憶體晶片組的第一晶粒DIE1至第八晶粒DIE8可以共同連接至第二通道CH_2 I/O，並且第二記憶體晶片組的第九晶粒DIE9至第十六晶粒DIE16可以共同耦接至第一通道CH_1 I/O。由於除了所選晶粒之外的未選晶粒透過通道被共同連接，所以可能會增加通信路徑上的電阻元件，並且會增大操作速度和功耗。
因此，包括在模式設置單元170中的操作模式和晶片選擇器172還可以包括晶粒選擇層173和靜電放電裝置174(即，靜電保護電路ESD)。晶粒選擇層173可以回應於從記憶體控制器120輸入的晶片致能信號CE而僅將所選晶粒耦接至通道。
下面將參照圖17來描述晶粒選擇層173和靜電放電裝置174的操作。
圖17是例示圖16中所示的晶粒選擇層173的操作的圖。
參照圖17，介面晶片113d可以包括操作模式和晶片選擇器172、晶粒選擇層173和靜電放電裝置174。
介面晶片113d可以回應於模式選擇信號Mode #來選擇與記憶體單元111通信的輸入/輸出節點182。在實施方式中，例如，輸入/輸出節點182可以包括配置為由模式選擇信號Mode #選擇的發送節點Tx和接收節點Rx。
操作模式和晶片選擇器172可以接收模式選擇信號Mode #和晶片致能信號CE #。操作模式和晶片選擇器172可以回應於晶片致能信號CE #來輸出控制信號以耦接所選晶片。
晶粒選擇層173可以包括回應於從操作模式和晶片選擇器172輸出的控制信號而將用於與記憶體單元111通信的輸入/輸出節點182耦接至每個晶粒的開關MP。晶粒選擇層173可以回應於操作模式和晶片選擇器172的控制信號(即，Die_Sel_P、Die_Sel_N等)來連接或斷開與所選晶粒對應的開關。
根據實施方式，介面晶片113d可以包括位於彼此耦接的晶粒選擇層173與每個晶粒之間的靜電放電裝置174。靜電放電裝置174可以包括耦接至每個晶粒的保護電路ESD。在實施方式中，例如，靜電放電裝置174可以在記憶體控制器120與記憶體單元111進行數據通信期間在記憶體控制器120與記憶體單元111之間提供靜電放電保護。
圖18是例示根據實施方式的儲存裝置400的方塊圖。
參照圖18，儲存裝置400可以包括半導體記憶體裝置410、記憶體控制器420、RAM430和介面晶片440。與參照圖1所述的儲存裝置100相比，介面晶片440可以被設置在半導體記憶體裝置410的外部，而不是在半導體記憶體裝置410的內部。介面晶片440可以重新調整半導體記憶體裝置410與記憶體控制器420之間的第一數據DATA1。
半導體記憶體裝置410可以包括多個記憶體晶片。介面晶片440可以被配置為與多個記憶體晶片通信。在實施方式中，例如，半導體記憶體裝置410可以包括記憶體單元411。
圖19是例示根據實施方式的記憶體控制器120的方塊圖。
參照圖1和圖18，記憶體控制器120可以包括匯流排121、處理器122、RAM(SRAM)123、主機介面124、記憶體介面125和緩衝控制電路127。
匯流排121可以被配置為提供記憶體控制器120的組件之間的通道。例如，從外部主機設備傳送至記憶體控制器120的第二命令CMD2和第二位址ADDR2可以經由匯流排121被傳送至處理器122。處理器122可以基於第二命令CMD2和第二位址ADDR2來產生第一命令CMD1和第一位址ADDR1。第一命令CMD1和第一位址ADDR1可以經由匯流排121被傳送至記憶體介面125。換句話說，匯流排121可以提供在主機介面124、處理器122和記憶體介面125之間傳送命令和位址的路徑。此外，匯流排121可以提供處理器122透過其來控制主機介面124、記憶體介面125和緩衝控制電路127的控制通道。匯流排121可以提供處理器122存取RAM 123的存取通道。
處理器122可以控制記憶體控制器120的一般操作並執行邏輯操作。處理器122可以透過主機介面124與外部主機設備進行通信。處理器122可以將透過主機介面124接收的第二命令CMD2或第二位址ADDR2儲存在RAM 123中。處理器122可以回應於儲存在RAM(SRAM)123中的命令或位址而產生第一命令CMD1和第一位址ADDR1，並透過記憶體介面125輸出第一命令CMD1和第一位址ADDR1。
例如，第二位址ADDR2可以是由主機設備使用的邏輯位址，並且第一位址ADDR1可以是由半導體記憶體裝置110使用的物理位址。處理器122可以將用於把第二位址ADDR2轉換為第一位址ADDR1的資訊載入到RAM(SRAM)123上，並且可以參考載入到RAM(SRAM)123上的資訊。
處理器122可以進行控制使得透過主機介面124接收的數據可以透過緩衝控制電路127輸出。處理器122可以進行控制使得透過緩衝控制電路127接收的數據可以被傳送至記憶體介面125。處理器122可以控制透過記憶體介面125接收的數據，以透過緩衝控制電路127來控制該數據。處理器122可以控制透過緩衝控制電路127接收的數據，以透過主機介面124或記憶體介面125輸出該數據。
RAM(SRAM)123可以作為處理器122的操作記憶體、高速緩衝記憶體或緩衝記憶體。RAM(SRAM)123可以儲存由處理器122執行的代碼和命令。RAM(SRAM)123可以儲存由處理器122處理的數據。RAM(SRAM)123可以包括靜態RAM(SRAM)。
主機介面124可以被配置為回應於處理器122的控制而與外部主機設備進行通信。主機介面124可以被配置為使用諸如以下各種通信方法中的至少一種來執行通信：通用序列匯流排(USB)、序列先進技術附件(SATA)、序列附接SCSI(SAS)、高速互連晶片(HSIC)、小型電腦系統介面(SCSI)、火線、週邊組件連接(PCI)、快速週邊組件連接(PCIe)，快速非揮發性記憶體(NVMe)、通用快閃記憶體(UFS)、安全數位卡(SD)、多媒體卡(MMC)和嵌入式MMC(eMMC)。
主機介面124可以透過匯流排121將第二命令CMD2和第二位址ADDR2從主機設備傳送至處理器122。主機介面124可以透過數據通道DC將第二數據DATA2從主機設備傳送到緩衝控制電路127。主機介面124可以將第二數據DATA2從緩衝控制電路127輸出至主機設備。
記憶體介面125可以被配置為回應於處理器122的控制而與半導體記憶體裝置110進行通信。記憶體介面125可以透過匯流排121從處理器122接收第一命令CMD1和第一位址ADDR1。記憶體介面125可以將第一命令CMD1和第一位址ADDR1輸出至半導體記憶體裝置110。此外，記憶體介面125可以基於第一命令CMD1和第一位址ADDR1產生控制信號CTRL，並將所產生的控制信號CTRL輸出至半導體記憶體裝置110。
記憶體介面125可以透過數據通道DC從緩衝控制電路127接收第一數據DATA1。記憶體介面125可以將透過數據通道DC接收的第一數據DATA1輸出至半導體記憶體裝置110。記憶體介面125可以從半導體記憶體裝置110接收控制信號CTRL和第一數據DATA1。記憶體介面125可以透過數據通道DC將從半導體記憶體裝置110接收的第一數據DATA1傳送至緩衝控制電路127。
記憶體介面125可以包括誤差校正塊126。誤差校正塊126可以執行誤差校正。誤差校正塊126可以基於經由記憶體介面125從半導體記憶體裝置110輸出的第一數據DATA1來產生用於執行誤差校正的奇偶性(parity)。所產生的奇偶性以及第一數據DATA1可以被寫入到半導體記憶體裝置110中。當從半導體記憶體裝置110接收到第一數據DATA1時，也可以接收與第一數據DATA1相關聯的奇偶性。誤差校正塊126可以透過利用第一數據DATA1和透過記憶體介面125接收的奇偶性來執行對第一數據DATA1的誤差校正。
緩衝控制電路127可以被配置為回應於處理器122的控制來控制RAM(SRAM)123。緩衝控制電路127可以將數據寫入到RAM(SRAM)123中，並從RAM(SRAM)123讀取數據。
例如，處理器122可以透過使用代碼來控制記憶體控制器120。處理器122可以從設置在記憶體控制器120中的非揮發性記憶體(例如，唯讀記憶體)讀取代碼，並將讀取的代碼儲存在RAM(SRAM)123中。在示例中，處理器122可以將透過記憶體介面125接收的代碼儲存在RAM(SRAM)123中。
例如，記憶體介面125或者處理器122還可以對寫入到半導體記憶體裝置110中的第一數據DATA1執行隨機化。隨機化可以是指以下操作：執行該操作，使得第一數據DATA1可以被任意地編碼或根據預定規則來編碼，以防止在第一數據DATA1中出現特定模式。記憶體介面125或處理器122還可以對從半導體記憶體裝置110讀取的第一數據DATA1執行去隨機化。
例如，記憶體介面125或處理器122還可以執行加密，以增加寫入到半導體記憶體裝置110中的第一數據DATA1的安全性。記憶體介面125或處理器122還可以對從半導體記憶體裝置110讀取的第一數據DATA1執行解密。可以根據諸如數據加密標準(DES)和高級加密標準(AES)的標準協議來執行加密和解密。
例如，記憶體控制器120可以被配置為提供輔助電源。例如，記憶體控制器120可以將從主機設備提供的電源儲存在諸如超級電容的充電單元中。當突然中斷從主機設備提供的電源時，記憶體控制器120可以將儲存在充電單元中的電源作為輔助電源。記憶體控制器120可以透過使用輔助電源來 執行關於記憶體控制器120的操作狀態的備份操作或者將還未寫入的數據寫入到半導體記憶體裝置110中。記憶體控制器120可以透過使用輔助電源來執行正常斷電順序。
圖20是例示根據實施方式的儲存裝置500的方塊圖。
參照圖20，儲存裝置500可以包括半導體記憶體裝置510和記憶體控制器520。半導體記憶體裝置510可以包括記憶體單元511和介面晶片513。
與圖1中所示的儲存裝置100相比，可以在儲存裝置500中不設置RAM。記憶體控制器520可以使用內部RAM而不是外部RAM來進行操作。
圖21是例示圖20中所示的記憶體控制器520的方塊圖。
參照圖21，記憶體控制器520可以包括匯流排521、處理器522、RAM(SRAM)523、主機介面524和記憶體介面525。
匯流排521可以被配置為提供記憶體控制器520的組件之間的通道。
處理器522可以控制記憶體控制器520的一般操作，並執行邏輯操作。處理器522可以透過主機介面525與外部主機設備進行通信。處理器522可以將透過主機介面525接收的第二命令CMD2或第二位址ADDR2儲存在RAM(SRAM)523中。處理器522可以根據儲存在RAM 523中的命令或位址來產生第一命令CMD1和第一位址ADDR1，並透過記憶體介面525來輸出第一命令CMD1和第一位址ADDR1。
例如，第二位址ADDR2可以是由主機設備使用的邏輯位址，並且第一位址ADDR1可以是由半導體記憶體裝置510使用的物理位址。處理器122可以將在把第二位址ADDR2轉換為第一位址ADDR1時所使用的資訊載入到RAM(SRAM)523，並且參考載入到RAM(SRAM)523上的資訊。
處理器522可以將透過主機介面524接收的第二數據DATA2儲存在RAM(SRAM)523中。處理器522可以將儲存在RAM(SRAM)523中的作為第一數據DATA1的數據傳送到記憶體介面525。處理器522可以將透過記憶體介面525接收的第一數據DATA1儲存在RAM(SRAM)523中。處理器522可以將儲存在RAM 523中的作為第二數據DATA2的數據輸出至主機介面524。
RAM(SRAM)523可以作為處理器522的操作記憶體、高速緩衝記憶體或緩衝記憶體。RAM(SRAM)523可以儲存由處理器522執行的代碼和命令。RAM(SRAM)523可以儲存由處理器522處理的數據。RAM(SRAM)523可以儲存寫入到半導體記憶體裝置510中的第一數據DATA1或從半導體記憶體裝置510讀取的第一數據DATA1。RAM(SRAM)523可以包括靜態RAM(SRAM)。
主機介面524可以被配置為回應於處理器522的控制而與外部主機設備進行通信。主機介面524可以被配置為使用諸如以下各種通信方法中的至少一種來執行通信：通用序列匯流排(USB)、序列先進技術附件(SATA)、序列附接SCSI(SAS)、高速互連晶片(HSIC)、小型電腦系統介面(SCSI)、火線、週邊組件連接(PCI)、快速週邊組件連接(PCIe)、 快速非揮發性記憶體(NVMe)、通用快閃記憶體(UFS)、安全數位卡(SD)、多媒體卡(MMC)和嵌入式MMC(eMMC)。
主機介面524可以透過匯流排521將來自主機設備的第二命令CMD2和第二位址ADDR2傳送到處理器522。主機介面524可以透過匯流排521將從主機設備接收的第二數據DATA2傳送到RAM(SRAM)523。主機介面524可以透過匯流排521將從RAM(SRAM)523傳送的第二數據DATA2輸出至主機設備。
記憶體介面525可以被配置為回應於處理器522的控制而與半導體記憶體裝置510通信。記憶體介面525可以透過匯流排521從處理器522接收第一命令CMD1和第一位址ADDR1。記憶體介面525可以將第一命令CMD1和第一位址ADDR1輸出至半導體記憶體裝置510。此外，記憶體介面525可以基於第一命令CMD1和第一位址ADDR1來產生控制信號CTRL，並將產生的控制信號CTRL輸出至半導體記憶體裝置510。
記憶體介面525可以透過匯流排521將從RAM(SRAM)523傳送的第一數據DATA1輸出至半導體記憶體裝置510。記憶體介面525可以從半導體記憶體裝置510接收控制信號CTRL和第一數據DATA1。記憶體介面525可以透過匯流排521將從半導體記憶體裝置510接收的第一數據DATA1傳送至RAM(SRAM)523。
記憶體介面525還可以包括誤差校正塊526。誤差校正塊526可以執行誤差校正。誤差校正塊526可以基於透過記憶體介面524輸出至半導體記憶體裝置510的第一數據DATA1來產生用於執行誤差校正的奇偶性。所產生的奇偶性以及第一數據DATA1可以被寫入到半導體記憶體裝置510中。當 從半導體記憶體裝置510接收到第一數據DATA1時，也可以接收與第一數據DATA1相關聯的奇偶性。誤差校正塊526可以透過利用經由記憶體介面525接收的第一數據DATA1、第一數據DATA1和奇偶性來對第一數據DATA1執行誤差校正。
例如，處理器522可以透過使用代碼來控制記憶體控制器520。處理器522可以從設置在記憶體控制器520中的非揮發性記憶體(例如，唯讀記憶體)來讀取代碼，並將讀取的代碼儲存在RAM 523中。在示例中，處理器522可以將從記憶體介面525接收的代碼儲存在RAM(SRAM)523中。
根據實施方式，記憶體介面525或處理器522還可以對寫入到半導體記憶體裝置510中的第一數據DATA1進行隨機化。隨機化可以是指以下操作：可以任意地或根據預定規則來對第一數據DATA1進行編碼，以防止在第一數據DATA1中出現特定模式。記憶體介面525或者處理器522還可以對從半導體記憶體裝置510讀取的第一數據DATA1執行去隨機化。
例如，記憶體介面525或處理器522還可以執行加密，以增加寫入到半導體記憶體裝置510中的第一數據DATA1的安全性。記憶體介面525或處理器522還可以對從半導體記憶體裝置510讀取的第一數據DATA1執行解密。可以根據諸如數據加密標準(DES)和高級加密標準(AES)的標準協定執行加密和解密。
根據實施方式，記憶體控制器520可以被配置為提供輔助電源。例如，記憶體控制器520可以將從主機設備提供的電源儲存在諸如超級電容的充電單元中。當突然中斷從主機設備提供的電源時，記憶體控制器520可以將儲存在充電單元中的電源作為輔助電源。記憶體控制器520可以執行關於 記憶體控制器520的操作狀態的備份操作，或者透過使用輔助電源將還未寫入的數據寫入到半導體記憶體裝置510中。記憶體控制器520可以透過使用輔助電源來執行正常斷電順序。
圖22是例示根據實施方式的半導體記憶體裝置210的方塊圖。
參照圖1和圖22，半導體記憶體裝置210可以包括記憶體單元陣列211、位址解碼器電路213、頁面緩衝電路215、數據輸入/輸出(I/O)電路217和控制邏輯電路219。
記憶體單元陣列211可以包括多個記憶體塊BLK1至記憶體塊BLKz，所述多個記憶體塊BLK1至記憶體塊BLKz中的每個記憶體塊均包括多個記憶體單元。每個記憶體塊均可以透過至少一條源極選擇線SSL、多條字元線WL和至少一條汲極選擇線DSL來耦接至位址解碼器電路213。每個記憶體塊均可以透過多條位元線BL耦接至頁面緩衝電路215。多個記憶體塊BLK1至記憶體塊BLKz可以共同耦接至多條位元線BL。記憶體塊BLK1至記憶體塊BLKz中的每一個的記憶體單元可以具有相同的結構。根據實施方式，多個記憶體塊BLK1至記憶體塊BLKz中的每一個均可以是用於擦除操作的單元。換句話說，可以以單個記憶體塊為單位來擦除記憶體單元陣列211的記憶體單元。可以同時擦除單個記憶體塊中的記憶體單元。
位址解碼器電路213可以透過多條源極選擇線SSL、多條字元線WL和多條汲極選擇線DSL來耦接至記憶體單元陣列211。位址解碼器電路213可以回應於控制邏輯電路219的控制來進行操作。位址解碼器電路213可以從記憶體控制器120接收第一位址ADDR1。位址解碼器電路213可以對接 收到的第一位址ADDR1進行解碼，並根據解碼後的位址來控制施加至字元線WL的電壓。
例如，在寫入操作期間，位址解碼器電路213可以向由第一位址ADDR1指示的所選記憶體塊的所選字元線施加編程電壓VGPM，並向所選記憶體塊的未選字元線施加通過電壓VPASS。在讀取時，位址解碼器電路213可以向由第一位址ADDR1指示的所選記憶體塊的所選字元線施加所選讀取電壓VRD，並向所選記憶體塊的未選字元線施加未選讀取電壓VREAD。在擦除時，位址解碼器電路213可以對由第一位址ADDR1指示的所選記憶體塊的字元線施加擦除電壓(例如，接地電壓)。
頁面緩衝電路215可以透過多條位元線BL耦接至記憶體單元陣列211。頁面緩衝電路215可以透過多條數據線DL耦接至數據輸入/輸出電路217。頁面緩衝電路215可以回應於控制邏輯電路219而操作。
頁面緩衝電路215可以儲存要寫入到記憶體單元陣列211的記憶體單元中的數據或來自記憶體單元的數據。在寫入操作期間，頁面緩衝電路215可以儲存要寫入到記憶體單元中的數據。基於所儲存的數據，頁面緩衝電路215可以將多條位元線BL偏置。在寫入操作期間，頁面緩衝電路215可以作為寫入驅動器。在讀取期間，頁面緩衝電路215可以感測位元線BL中的電壓並儲存感測結果。在讀取期間，頁面緩衝電路215可以作為感測放大器。
數據輸入/輸出電路217可以透過多條數據線DL耦接至頁面緩衝電路215。數據輸入/輸出電路217可以與記憶體控制器120交換第一數據DATA1。
數據輸入/輸出電路217可以臨時地儲存從記憶體控制器220接收的第一數據DATA1。數據輸入/輸出電路217可以將儲存的數據傳送至頁面緩衝電路215。數據輸入/輸出電路217可以臨時地儲存從頁面緩衝電路215傳送的數據DATA。數據輸入/輸出電路217可以將所儲存的數據DATA傳送到記憶體控制器220。數據輸入/輸出電路217可以作為緩衝記憶體。
控制邏輯電路219可以從記憶體控制器220接收第一命令CMD1和控制信號CTRL。控制邏輯電路219可以對接收到的第一命令CMD1進行解碼，並根據解碼後的命令來控制半導體記憶體裝置210的一般操作。
圖23是例示圖22中所示的記憶體塊BLK1至記憶體塊BLKz中的一個記憶體塊(BLKa)的電路圖。
參照圖23，記憶體塊BLKa可以包括多個單元串CS11至單元串CS1m和多個單元串CS21至單元串CS2m。根據實施方式，單元串CS11至單元串CS1m和單元串CS21至單元串CS2m中的每一個均可以具有「U」形形狀。在記憶體塊BLKa中，可以沿著行方向(即，+X方向)佈置「m」個單元串。如圖23所示，為了便於說明，可以沿著列方向(即，+Y方向)佈置兩個單元串。然而，也可以沿著列方向佈置三個或更多個單元串。
多個單元串CS11至單元串CS1m和多個單元串CS21至單元串CS2m的每一個均可以包括至少一個源極選擇電晶體SST、一個或更多個源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2、第一常規記憶體單元MC1至第n常規記憶體單元MCn、電晶體PT、一個或更多個汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以及至少一個汲極選擇電晶體DST。
選擇電晶體SST和選擇電晶體DST、虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以及第一常規記憶體單元MC1至第n常規記憶體單元MCn可以具有彼此相似的結構。根據實施方式，選擇電晶體SST和選擇電晶體DST、虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以及第一常規記憶體單元MC1至第n常規記憶體單元MCn中的每一個均可以包括通道層，隧穿絕緣層、電荷儲存層和阻擋絕緣層。
每個單元串的源極選擇電晶體SST可以耦接在公共源極線CSL與源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2之間。
根據實施方式，佈置在同一行中的單元串的源極選擇電晶體可以耦接至沿著行方向延伸的源極選擇線。佈置在不同行中的單元串的源極選擇電晶體可以耦接至不同的源極選擇線。如圖23所示，第一行中的單元串CS11至單元串CS1m的源極選擇電晶體可以耦接至第一源極選擇線SSL1，第二行中的單元串CS21至單元串CS2m的源極選擇電晶體可以耦接至第二源極選擇線SSL2。
例如，可以向每個單元串提供兩個源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2。然而，也可以在每個單元串中提供三個或更多個源極側虛擬記憶體單元。每個單元串中的源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2可以串聯耦接在源極選擇電晶體SST與第一常規記憶體單元MC1至第p常規記憶體單元MCp之間。每個單元串的第一源極側虛擬記憶體單元SDC1的閘極可以耦接至第一源極側虛擬字元線SDWL1。第二源極側虛擬記憶體單元SDC2的閘極可以耦接至第二源極側虛擬字元線SDWL2。
每個單元串的第一常規記憶體單元MC1至第n常規記憶體單元MCn可以耦接在源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2與汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2之間。
第一常規記憶體單元MC1至第n常規記憶體單元MCn可以被劃分為第一常規記憶體單元MC1至第p常規記憶體單元MCp和第(p+1)常規記憶體單元MCp+1至第n常規記憶體單元MCn。第一常規記憶體單元MC1至第p常規記憶體單元MCp可以沿著與+Z方向相反的方向依序佈置，並且串聯耦接在源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2與電晶體PT之間。第(p+1)常規記憶體單元MCp+1至第n常規記憶體單元MCn可以沿著+Z方向依序佈置，並且串聯耦接在電晶體PT與汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2之間。第一常規記憶體單元MC1至第p常規記憶體單元MCp和第(p+1)常規記憶體單元MCp+1至第n常規記憶體單元MCn可以透過電晶體PT彼此耦接。每個單元串的第一常規記憶體單元MC1至第n常規記憶體單元MCn的閘極可以分別耦接至第一常規字元線WL1至第n常規字元線WLn。
數據可以透過第一位元線BL1至第m位元線BLm來儲存在第一常規記憶體單元MC1至第n常規記憶體單元MCn中。可以透過第一位元線BL1至第m位元線BLm來讀取儲存在第一常規記憶體單元MC1至第n常規記憶體單元MCn中的數據。
每個單元串的電晶體PT的閘極可以耦接至管線PL。
出於例示的目的，可以在每個單元串中設置兩個汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2。然而，也可以在每個單元串中設置 三個或更多個汲極側虛擬記憶體單元。每個單元串的汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2可以串聯耦接在汲極選擇電晶體DST與第(p+1)常規記憶體單元MCp+1至第n常規記憶體單元MCn之間。每個單元串的第一汲極側虛擬記憶體單元DDC1的閘極可以耦接至第一汲極側虛擬字元線DDWL1。每個單元串的第二汲極側虛擬記憶體單元DDC2的閘極可以耦接至第二汲極側虛擬字元線DDWL2。
每個單元串的汲極選擇電晶體DST可以耦接在對應位元線與汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2之間。沿著行方向佈置的單元串可以耦接至沿著行方向延伸的汲極選擇線。第一行中的單元串CS11至單元串CS1m的汲極選擇電晶體可以耦接至第一汲極選擇線DSL1。第二行中的單元串CS21至單元串CS2m的汲極選擇電晶體可以耦接至第二汲極選擇線DSL2。
沿著列方向佈置的單元串可以耦接至沿著列方向延伸的位元線。如圖4所示，第一列中的單元串CS11和單元串CS21可以耦接至第一位元線BL1。第m列中的單元串CS1m和單元串CS2m可以耦接至第m位元線BLm。
根據實施方式，偶位元線和奇位元線可以替換第一位元線BL1至第m位元線BLm。此外，沿著行方向佈置的單元串CS11至單元串CS1m或單元串CS21至單元串CS2m中的偶單元串可以分別耦接至偶位元線，並且沿著行方向佈置的單元串CS11至單元串CS1m或單元串CS21至單元串CS2m中的奇單元串可以分別耦接至奇位元線。
根據實施方式，可以設置虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以穩定地控制對應單元串的電壓或電流。例如，可以設置源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2以減小源極選擇電晶體SST與第一常規記憶體單元MC1至第p常規記憶體單元MCp之間的電場。例如，可以設置汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以減小汲極選擇電晶體DST與第(p+1)常規記憶體單元MCp+1至第n常規記憶體單元MCn之間的電場。當設置更多的虛擬記憶體單元時，記憶體塊BLKa的操作可靠性可能會增加，而記憶體塊BLKa的尺寸也會增大。另一方面，當設置較少的記憶體單元時，記憶體塊BLKa的尺寸會減小，而記憶體塊BLKa的操作可靠性也可能會下降。
為了有效地控制虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2，可能需要虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2具有期望的閾值電壓。在對記憶體塊BLKa執行擦除操作之前，可以對虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2的部分或全部執行預編程操作。當在預編程操作之後執行擦除操作時，虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2可以透過控制施加至虛擬記憶體單元SDC1、虛擬記憶體單元SDC2、虛擬記憶體單元DDC1和虛擬記憶體單元DDC2所耦接的虛擬字元線SDWL1、虛擬字元線SDWL2、虛擬字元線DDWL1和虛擬字元線DDWL2的電壓而具有期望的閾值電壓。
圖24是例示圖22中所示的記憶體塊BLK1至記憶體塊BLKz的實施方式(BLKb)的電路圖。
參照圖24，第一記憶體塊BLKb可以包括多個單元串CS11'至單元串CS1m'和多個單元串CS21'至單元串CS2m'。單元串CS11'至單元串CS1m'和單元串CS21'至單元串CS2m'中的每一個均可以沿著+Z方向延伸。單元串CS11'至單元串CS1m'和單元串CS21'至單元串CS2m'中的每一個均可以包括在第一記憶體塊BLKb下方堆疊在基板上方(未例示)的至少一個源極選擇電晶體SST、一個或更多個源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2、第一常規記憶體單元MC1至第n常規記憶體單元MCn、一個或更多個汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2以及至少一個汲極選擇電晶體DST。
每個單元串的源極選擇電晶體SST可以耦接在公共源極線CSL與源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2之間。佈置在同一行中的單元串(例如，CS11'至CS1m')的源極選擇電晶體可以耦接至同一源極選擇線(例如，SSL1)。佈置在第一行中的單元串CS11'至單元串CS1m'的源極選擇電晶體可以耦接至第一源極選擇線SSL1。佈置在第二行中的單元串CS21'至單元串CS2m'的源極選擇電晶體可以耦接至第二源極選擇線SSL2。
每個單元串的源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2可以串聯耦接在源極選擇電晶體SST與第一常規記憶體單元MC1至第n常規記憶體單元MCn之間。位於同一高度的源極側虛擬記憶體單元可以耦接至同一源極側虛擬字元線。第一源極側虛擬記憶體單元SDC1和第二源極側虛 擬記憶體單元SDC2的閘極可以分別耦接至第一源極側虛擬字元線SDWL1和第二源極側虛擬字元線SDWL2。
每個單元串的第一常規記憶體單元MC1至第n常規記憶體單元MCn可以串聯耦接在源極側虛擬記憶體單元SDC1和虛擬記憶體單元SDC2與汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2之間。第一常規記憶體單元MC1至第n常規記憶體單元MCn的閘極可以分別耦接至第一常規字元線WL1至第n常規字元線WLn。
每個單元串的汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2可以串聯耦接在汲極選擇電晶體DST與第一常規記憶體單元MC1至第n常規記憶體單元MCn之間。位於同一高度的汲極側虛擬記憶體單元可以耦接至同一源極側虛擬字元線。第一汲極側虛擬記憶體單元DDC1和第二汲極側虛擬記憶體單元DDC2可以分別耦接至第一汲極側虛擬字元線DDWL1和第二汲極側虛擬字元線DDWL2。
每個單元串中的汲極選擇電晶體DST可以耦接在對應位元線與汲極側虛擬記憶體單元DDC1和虛擬記憶體單元DDC2之間。沿著行方向佈置的單元串的汲極選擇電晶體可以耦接至沿著行方向延伸的汲極選擇線。第一行中的單元串CS11'至單元串CS1m'的汲極選擇電晶體可以耦接至第一汲極選擇線DSL1。第二行中的單元串CS21'至單元串CS2m'的汲極選擇電晶體可以耦接至第二汲極選擇線DSL2。
因此，除了從每個單元串去除了電晶體PT之外，圖24中所示的記憶體塊BLKb可以具有與圖23中所示的記憶體塊BLKa類似的等效電路。
作為示例，分別例示了圖23和圖24中所示的記憶體塊BLKa和記憶體塊BLKb。技術精神不限於此。例如，單元串的行數可以增加或減少。單元串的行數的增加或減少可能會導致耦接至單元串的行的汲極選擇線或源極選擇線的數量的變化以及耦接至單條位元線的單元串的數量的變化。
單元串的列數可以增加或減少。單元串的列數的增加或減少可能會導致耦接至單元串的列的位元線的數量的變化以及耦接至單條位元線的單元串的數量的變化。
每個單元串的高度可以增大或減小。例如，堆疊在每個單元串中的汲極選擇電晶體、記憶體單元或源極選擇電晶體的數量可以增加或減少。
圖25是例示圖22中所示的記憶體塊BLK1至記憶體塊BLKz的實施方式(BLKc)的電路圖。
參照圖25，記憶體塊BLKc可以包括多個串(string)SR。多個串SR可以分別耦接至多條位元線BL1至位元線BLn。每個串SR可以包括源極選擇電晶體SST、記憶體單元MC和汲極選擇電晶體DST。
每個串SR的源極選擇電晶體SST可以耦接在記憶體單元MC與公共源極線CSL之間。多個串SR的源極選擇電晶體SST可以共同耦接至公共源極線CSL。
每個串SR的汲極選擇電晶體DST可以耦接在記憶體單元MC與位元線BL之間。多個串SR的汲極選擇電晶體DST可以分別耦接至多條位元線BL1至位元線BLn。
在每個串SR中，多個記憶體單元MC可以被設置在源極選擇電晶體SST與汲極選擇電晶體DST之間。在每個串SR中，多個記憶體單元MC可以串聯耦接。
在多個串SR中，從公共源極線CSL以相同順序設置的記憶體單元MC可以共同耦接至單條字元線。多個串SR的記憶體單元MC可以耦接至多條字元線WL1至字元線WLm。
在記憶體塊BLKc中，可以以記憶體塊為單位來執行擦除。當以記憶體塊為單位執行擦除時，可以回應於單個擦除請求來同時擦除記憶體塊BLKc的所有記憶體單元MC。
圖26是例示根據實施方式的計算設備1000的方塊圖。
參照圖26，計算設備1000可以包括處理器1100、RAM 1200、儲存裝置1300、數據機1400和使用者介面1500。
處理器1100可以控制計算設備1000的一般操作並執行邏輯操作。例如，處理器1100可以包括晶片系統(System-on-Chip,SoC)。處理器1100可以是通用處理器、專用處理器或應用處理器。
RAM 1200可以與處理器1100通信。RAM 1200可以是處理器1100或計算設備1000的主記憶體。處理器1100可以將代碼或數據臨時地儲存在RAM 1200中。處理器1100可以透過利用RAM 1200來執行代碼並處理數據。處理器1100可以透過利用RAM 1200來執行諸如作業系統和應用程式的各種類型的軟體。處理器1100可以透過利用RAM 1200來控制計算設備1000的一般操作。RAM 1200可以包括諸如靜態RAM(SRAM)、動態RAM(DRAM)和同步DRAM(SDRAM)的揮發性記憶體或者諸如相變RAM (PRAM)、磁RAM(MRAM)、電阻RAM(RRAM)和鐵電RAM(FeRAM)的非揮發性記憶體。
儲存裝置1300可以與處理器1100通信。儲存裝置1300可以儲存需要長期儲存的數據。換句話說，處理器1100可以將需要長期儲存的數據儲存在儲存裝置1300中。儲存裝置1300可以儲存用於驅動計算設備1000的開機影像(boot image)。儲存裝置1300可以儲存諸如作業系統和應用程式的各種類型的軟體的原始程式碼。儲存裝置1300可以儲存由諸如作業系統和應用程式的軟體處理的數據。
根據實施方式，處理器1100可以將儲存在儲存裝置1300中的原始程式碼載入到RAM 1200上，並且執行載入到RAM 1200上的代碼來驅動諸如作業系統和應用程式的各種類型的軟體。處理器1100可以將儲存在儲存裝置1300中的數據載入到RAM 1200上，並處理載入到RAM 1200上的數據。處理器1100可以將儲存在RAM 1200中的數據當中的需要長時間儲存的數據儲存在儲存裝置1300中。
儲存裝置1300可以包括諸如快閃記憶體、相變RAM(PRAM)、磁RAM(MRAM)、電阻RAM(RRAM)和鐵電RAM(FRAM)的非揮發性記憶體。
數據機1400可以回應於處理器1100的控制而與外部設備進行通信。例如，數據機1400可以與外部設備進行有線或無線通訊。數據機1400可以基於諸如長期演進技術(LTE)、WiMax、全球行動通訊系統(GSM)、碼分多址(CDMA)、藍牙、近場通信(NFC)、WiFi、射頻識別(RFID)的各種無線通訊方法和諸如通用序列匯流排(USB)、序列先進技術附件 (SATA)、高速互連晶片(HSIC)、小型電腦系統介面(SCSI)、火線、週邊組件連接(PCI)、快速週邊組件連接(PCIe)、快速非揮發性記憶體(NVMe)、通用快閃記憶體(UFS)、安全數位卡(SD)、SDIO、通用非同步收發器(UART)、串行週邊介面(SPI)、高速SPI(HS-SPI)、RS232、內部積體電路(I2C)、HS-I2C、積體晶片間聲音(I2S)、索尼/飛利浦數位介面(S/PDIF)、多媒體卡(MMC)和嵌入式MMC(eMMC)的各種有線通信方法中的至少一種來進行通信。
使用者介面1500可以回應於處理器1100的控制而與使用者通信。例如，使用者介面1500可以包括諸如鍵盤、小鍵盤、按鈕、觸控面板、觸控式螢幕、觸控板、觸控球、相機、麥克風、陀螺儀感測器和震動感測器的使用者輸入介面。使用者介面1500可以包括諸如液晶顯示器(LCD)、有機發光二極體(OLED)顯示裝置、主動陣列OLED(AMOLED)顯示裝置、LED、揚聲器和馬達的使用者輸出介面。
根據各種實施方式，儲存裝置1300可以包括儲存裝置100、儲存裝置200、儲存裝置300、儲存裝置400和儲存裝置500中的至少一種。處理器1100、RAM 1200、數據機1400和使用者介面1500可以構成與儲存裝置1300通信的主機設備。
根據本技術，可以提供具有改進的可靠性的儲存裝置及其操作方法。
雖然已經參照實施方式的示例具體例示和描述了實施方式的各種示例，但是本領域普通技術人員將理解，在不脫離如所附申請專利範圍限定的本發明的精神和範圍的情況下，可以在形式和細節上進行各種改變。
本領域技術人員將理解，在不脫離由所附申請專利範圍限定的本發明的精神和範圍的情況下，可以在形式和細節上進行各種改變。
較佳的實施方式應僅被認為是描述性的，而非出於限制的目的。因此，本發明的範圍不是由實施方式而是由所附申請專利範圍來限定，並且範圍內的所有差異將被解釋為被包括在內。
在上述實施方式中，可以選擇性地執行所有步驟或跳過一些步驟。此外，在每個實施方式中，可以不必按順序來執行步驟，並且可以切換步驟。因此，應當理解，雖然本文例示和描述的形式包括預期的最佳模式，但是它們並不旨在例示其所有可能的形式。還將理解，所使用的詞句是描述性的，而不是限制性的，並且在不脫離本發明的精神和範圍的情況下，可以進行各種改變。
此外，還應當理解，本文使用的任何特定術語或應用僅為了便於描述，因此本發明不應限於由這種術語表示和/或暗示的任何特定術語或應用的唯一用途。
100:儲存裝置
110:半導體記憶體裝置
111:記憶體單元
113:介面晶片
120:記憶體控制器
180:隨機存取記憶體
ADDR1:第一位址
ADDR2:第二位址
CMD1:第一命令
CMD2:第二命令
CTRL:控制信號
DATA1:第一數據
DATA2:第二數據

Claims (19)

  1. 一種儲存裝置，該儲存裝置包括：半導體記憶體裝置；以及記憶體控制器，所述記憶體控制器被配置為控制所述半導體記憶體裝置，其中，所述半導體記憶體裝置包括：記憶體單元，所述記憶體單元包括多個記憶體晶片；以及介面晶片，所述介面晶片將從所述記憶體控制器接收的串列數據重新調整為平行數據，並將所述平行數據傳送至所述多個記憶體晶片中的每一個，其中，所述介面晶片包括：數據重新調整電路，所述數據重新調整電路將從所述記憶體控制器接收的寫入數據傳送至所述多個記憶體晶片當中的第一記憶體和第二記憶體，且其中，在所述寫入數據中依序重複偶數據和奇數據。
  2. 如請求項1所述的儲存裝置，其中，所述數據重新調整電路包括：數據串列器和解串器，所述數據串列器和解串器回應於第一定時信號從所述記憶體控制器接收所述串列數據；以及定時信號處理器，所述定時信號處理器產生第二定時信號，以將所述偶數據與所述奇數據分開。
  3. 如請求項2所述的儲存裝置，其中，所述數據串列器/解串器在從所述第一定時信號延遲了預定時間或週期的信號的下降邊緣將所述偶數據儲存在第一鎖存器中，並且在從所述第一定時信號延遲了 預定時間或週期的信號的上升邊緣將所述奇數據儲存在第二鎖存器中。
  4. 如請求項3所述的儲存裝置，其中，所述第二定時信號的週期是所述第一定時信號的週期的一半，並且所述數據重新調整電路基於晶片致能信號按照與所述第二定時信號同步的方式將儲存在所述第一鎖存器和所述第二鎖存器中的所述偶數據和所述奇數據分別傳送至所述第一記憶體和所述第二記憶體。
  5. 如請求項1所述的儲存裝置，其中，所述數據重新調整電路根據從所述多個記憶體晶片當中的所述第一記憶體和所述第二記憶體分別接收的所述偶數據和所述奇數據來產生讀取數據，並將所述讀取數據傳送至所述記憶體控制器，其中，在所述讀取數據中依序重複所述偶數據和所述奇數據。
  6. 如請求項5所述的儲存裝置，其中，所述數據重新調整電路包括：數據串列器/解串器，所述數據串列器/解串器按照與第三定時信號同步的方式並且回應於讀取致能信號而從所述第一記憶體和所述第二記憶體接收所述偶數據和所述奇數據；以及定時信號處理器，所述定時信號處理器產生定時信號，以根據所述偶數據和所述奇數據來產生所述讀取數據。
  7. 如請求項6所述的儲存裝置，其中，所述定時信號處理器將透過使從所述記憶體控制器接收的第四定時信號反相而獲得的第五定時信號傳送給所述數據串列器/解串器，並且 所述數據串列器/解串器在所述第五定時信號的上升邊緣將所述偶數據輸入至暫存器，並在所述第五定時信號的下降邊緣將所述奇數據儲存在所述暫存器中。
  8. 如請求項7所述的儲存裝置，其中，所述定時信號處理器產生第六定時信號，所述第六定時信號的頻率是所述第三定時信號的頻率的兩倍。
  9. 如請求項8所述的儲存裝置，其中，所述數據重新調整電路根據所述第六定時信號將儲存在所述暫存器中的數據傳送至所述記憶體控制器。
  10. 如請求項1所述的儲存裝置，其中，所述記憶體單元包括第一記憶體晶片組和第二記憶體晶片組，所述第一記憶體晶片組和所述第二記憶體晶片組中的每一個均包括相等數量的堆疊記憶體晶片，所述第一記憶體是包括在所述第一記憶體晶片組中的記憶體晶片，並且所述第二記憶體是包括在所述第二記憶體晶片組中的記憶體晶片。
  11. 如請求項1所述的儲存裝置，其中，所述第一記憶體和所述第二記憶體是從所述記憶體單元中所包括的所述多個記憶體晶片當中選擇的單個記憶體晶片的不同平面中所包括的記憶體單元。
  12. 一種儲存裝置，該儲存裝置包括：半導體記憶體裝置；以及記憶體控制器，所述記憶體控制器被配置為控制所述半導體記憶體裝置， 其中，所述半導體記憶體裝置包括：記憶體單元，所述記憶體單元包括多個記憶體晶片；以及介面晶片，所述介面晶片將從所述記憶體控制器接收的串列數據重新調整為平行數據，並將所述平行數據傳送至所述多個記憶體晶片中的每一個，其中，所述介面晶片包括數據重定時電路，所述數據重定時電路回應於具有預定頻率的時鐘信號而將所述平行數據傳送至所述多個記憶體晶片當中的第一記憶體和第二記憶體中的每一個。
  13. 如請求項12所述的儲存裝置，其中，所述介面晶片還包括：時鐘產生器，所述時鐘產生器產生所述時鐘信號；串列器/解串器，所述串列器/解串器從所述記憶體控制器接收所述串列數據；以及先進先出暫存器，所述先進先出暫存器被配置為回應於所述時鐘信號而將所述平行數據傳送至所述第一記憶體和所述第二記憶體。
  14. 如請求項12所述的儲存裝置，其中，所述數據重定時電路回應於具有所述預定頻率的時鐘信號而從所述第一記憶體和所述第二記憶體接收偶讀取數據和奇讀取數據，並將根據所述偶讀取數據和所述奇讀取數據產生的讀取數據傳送至所述記憶體控制器。
  15. 如請求項12所述的儲存裝置，其中，所述介面晶片還包括電壓轉換單元，所述電壓轉換單元將所述記憶體控制器的驅動電壓轉換為所述記憶體單元的驅動電壓位準。
  16. 如請求項12所述的儲存裝置，其中，所述介面晶片還包括模式設置單元，所述模式設置單元用於驅動所述數據重新調整電路和所述數據重定時電路中的一個。
  17. 如請求項16所述的儲存裝置，其中，所述模式設置單元包括：模式解碼器，所述模式解碼器對輸入的模式設置信號進行解碼以輸出模式選擇信號；以及操作模式和晶片選擇器，所述操作模式和晶片選擇器回應於所述模式選擇信號而透過利用所述數據重新調整電路和所述數據重定時電路中的一個來連接所述記憶體控制器與所述記憶體單元之間的數據通信。
  18. 如請求項17所述的儲存裝置，其中，所述操作模式和晶片選擇器包括：晶粒選擇層，所述晶粒選擇層回應於從所述記憶體控制器接收的晶片致能信號而將從所述多個記憶體晶片當中選擇的記憶體晶片耦接至通道；以及靜電放電裝置，所述靜電放電裝置在所述記憶體控制器與所述記憶體單元的數據通信期間在所述記憶體控制器與所述記憶體單元之間提供靜電放電保護。
  19. 如請求項15所述的儲存裝置，其中，所述介面晶片透過利用所述數據重新調整電路和所述數據重定時電路中的一個來連接所述記憶體控制器與所述記憶體單元之間的數據通信。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI764759B (zh) * 2021-06-11 2022-05-11 円星科技股份有限公司 具備可靠容限設定的電路模組

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
KR102447499B1 (ko) * 2017-10-19 2022-09-26 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
CN109144938B (zh) * 2018-11-12 2023-11-03 成都傅立叶电子科技有限公司 一种实现eMMC芯片HS400高速接口通信的方法及系统
KR20200054534A (ko) * 2018-11-12 2020-05-20 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102649213B1 (ko) * 2018-11-23 2024-03-21 삼성전자주식회사 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200124045A (ko) * 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11295828B2 (en) * 2019-03-08 2022-04-05 Analog Devices International Unlimited Company Multi-chip programming for phased array
US11048440B2 (en) * 2019-03-14 2021-06-29 SK Hynix Inc. Memory system, memory device and operating method thereof
KR102697333B1 (ko) * 2019-05-31 2024-08-23 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
CN110618953B (zh) * 2019-08-13 2020-12-08 合肥格易集成电路有限公司 一种存储器和存储器系统
JP2021039804A (ja) * 2019-09-02 2021-03-11 キオクシア株式会社 メモリシステム
CN112583416A (zh) * 2019-09-27 2021-03-30 西安诺瓦星云科技股份有限公司 数据传输方法、装置以及系统
US11315614B2 (en) * 2019-10-07 2022-04-26 Samsung Electronics Co., Ltd. Memory device including interface circuit and method of operating the same
KR20210041357A (ko) * 2019-10-07 2021-04-15 삼성전자주식회사 인터페이스 회로를 포함하는 메모리 장치 및 이의 동작 방법
US11315611B2 (en) * 2020-01-07 2022-04-26 SK Hynix Inc. Processing-in-memory (PIM) system and operating methods of the PIM system
TW202141290A (zh) 2020-01-07 2021-11-01 韓商愛思開海力士有限公司 記憶體中處理（ｐｉｍ）系統和ｐｉｍ系統的操作方法
US11385837B2 (en) 2020-01-07 2022-07-12 SK Hynix Inc. Memory system
JP2021140837A (ja) 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
CN114070296A (zh) 2020-08-03 2022-02-18 长鑫存储技术有限公司 存储系统
CN114067860B (zh) * 2020-08-03 2024-03-26 长鑫存储技术有限公司 存储系统
US11687472B2 (en) * 2020-08-20 2023-06-27 Global Unichip Corporation Interface for semiconductor device and interfacing method thereof
CN114115441B (zh) * 2020-08-26 2024-05-17 长鑫存储技术有限公司 存储器
CN114115439A (zh) * 2020-08-26 2022-03-01 长鑫存储技术有限公司 存储器
US11404095B1 (en) * 2021-01-21 2022-08-02 Micron Technology, Inc. Reduced pin status register
KR20220165130A (ko) 2021-06-07 2022-12-14 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US11521675B1 (en) * 2021-06-16 2022-12-06 Sandisk Technologies Llc Block-dependent cell source bounce impact reduction in non-volatile memory
US11907151B2 (en) * 2021-11-11 2024-02-20 Drut Technologies Inc. Reconfigurable peripheral component interconnect express (PCIe) data path transport to remote computing assets
US20240298454A1 (en) * 2023-03-01 2024-09-05 Adeia Semiconductor Bonding Technologies Inc. Multichannel memory with serdes

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060262587A1 (en) * 2003-04-21 2006-11-23 Elpida Memory, Inc. Memory module and memory system
US20080126588A1 (en) * 2006-09-01 2008-05-29 Orion Micro Design (S) Pte Ltd Memory card
US8514635B2 (en) * 2010-06-25 2013-08-20 Elpida Memory, Inc. Memory system and control method therefor
TWI468945B (zh) * 2008-05-21 2015-01-11 Samsung Electronics Co Ltd 基於先前執行的記憶體命令的歷史對執行用之記憶體命令進行排程的系統及其方法
TW201629777A (zh) * 2014-10-29 2016-08-16 三星電子股份有限公司 包括線性重映射器與存取視窗之記憶體系統及單晶片系統

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5799209A (en) * 1995-12-29 1998-08-25 Chatter; Mukesh Multi-port internally cached DRAM system utilizing independent serial interfaces and buffers arbitratively connected under a dynamic configuration
US7475187B2 (en) * 2005-09-15 2009-01-06 Infineon Technologies Ag High-speed interface circuit for semiconductor memory chips and memory system including the same
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
JP2008299476A (ja) * 2007-05-30 2008-12-11 Fujitsu Microelectronics Ltd 半導体集積回路
CN101222431B (zh) * 2008-01-23 2011-07-13 中兴通讯股份有限公司 一种具有强服务质量功能的线卡装置及其设计的方法
CN101251832A (zh) * 2008-04-14 2008-08-27 南京异或科技有限公司 使用串口闪存的pci设备
CN201378851Y (zh) * 2008-11-17 2010-01-06 南京信息工程大学 一种ccd图像数据采集装置
US20100157644A1 (en) * 2008-12-19 2010-06-24 Unity Semiconductor Corporation Configurable memory interface to provide serial and parallel access to memories
KR101060257B1 (ko) 2009-06-08 2011-08-30 주식회사 하이닉스반도체 전압 발생 회로
US8996785B2 (en) * 2009-09-21 2015-03-31 Aplus Flash Technology, Inc. NAND-based hybrid NVM design that integrates NAND and NOR in 1-die with serial interface
GB2513551B (en) * 2010-09-24 2018-01-10 Ibm High-speed memory system
US8900148B2 (en) * 2011-03-09 2014-12-02 Fujifilm Corporation Ultrasound diagnostic apparatus
JP5274615B2 (ja) * 2011-05-12 2013-08-28 富士フイルム株式会社 超音波診断装置および超音波画像生成方法
CN102789815B (zh) * 2012-05-10 2015-02-11 北京时代民芯科技有限公司 一种用于fpga配置的prom电路架构
CN103747197A (zh) * 2013-12-11 2014-04-23 中国科学院西安光学精密机械研究所 一种高速数字视频存储系统
JP2015146525A (ja) * 2014-02-03 2015-08-13 株式会社リコー 通信装置、画像形成装置、通信方法およびプログラム
KR102251809B1 (ko) * 2014-05-28 2021-05-13 삼성전자주식회사 메모리 시스템, 메모리 인터페이스 장치 및 메모리 시스템에서의 인터페이싱 방법
KR102248279B1 (ko) 2014-06-13 2021-05-07 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 및 메모리 컨트롤러 사이의 통신을 중개하는 리타이밍 회로의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060262587A1 (en) * 2003-04-21 2006-11-23 Elpida Memory, Inc. Memory module and memory system
US20080126588A1 (en) * 2006-09-01 2008-05-29 Orion Micro Design (S) Pte Ltd Memory card
TWI468945B (zh) * 2008-05-21 2015-01-11 Samsung Electronics Co Ltd 基於先前執行的記憶體命令的歷史對執行用之記憶體命令進行排程的系統及其方法
US8514635B2 (en) * 2010-06-25 2013-08-20 Elpida Memory, Inc. Memory system and control method therefor
TW201629777A (zh) * 2014-10-29 2016-08-16 三星電子股份有限公司 包括線性重映射器與存取視窗之記憶體系統及單晶片系統

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI764759B (zh) * 2021-06-11 2022-05-11 円星科技股份有限公司 具備可靠容限設定的電路模組

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