CN110618953B - 一种存储器和存储器系统 - Google Patents

Abstract

本发明提供一种存储器和存储器系统，存储器包括存储阵列、IO引脚及控制器，还包括：数据极性处理模块，设置在存储阵列和IO引脚之间，控制端与控制器相连，当数据极性处理模块接收控制器发送的第一控制信号时，数据极性处理模块对存储阵列和IO引脚之间的数据极性进行反相处理；当数据极性处理模块接收控制器发送的第二控制信号时，数据极性处理模块不对存储阵列和IO引脚之间的数据极性进行处理。本发明的存储器可以对数据极性进行反相处理，在存储器与其它数据极性相反的存储器应用在同一系统时，可以便于实现数据极性的统一，且当存储器不对数据极性进行反相处理时，存储器可以直接应用到产品中，提高了本发明的存储器的应用范围。

Description

一种存储器和存储器系统

技术领域

本发明涉及存储技术领域，特别是涉及一种存储器和一种存储器系统。

背景技术

Flash(闪存)存储器是一种非易失存储器，Flash存储器具有非易失性、存储容量大等优点，被广泛应用于系统外存。Flash存储器根据串并联结构分为NAND Flash存储器和NOR Flash存储器，Flash存储器通过对浮栅结构的存储单元的栅极或者衬底加高压，在浮栅上积累电子或者消除电子来相应的实现写操作或擦除操作，从而将数据“0”、“1”存储在Memory cell中，其中，在Flash存储器中“0”代表写单元，“1”代表擦除单元。

Dram(Dynamic Random Access Memory，动态随机存取存储器)存储器是一种易失存储器，Dram存储器具有易失性、读写速度快等优点，被广泛应用于系统内存。Dram存储器通过开关对电容充电或者放电来相应的实现存储数据“1”、“0”的操作，其中，在Dram存储器中“1”代表写单元，“0”代表擦除单元。

由于Dram存储器中数据的极性与Flash存储器中数据的极性是相反的，导致现有Flash存储器需要额外的存储器(例如缓存)才能应用到Dram存储器所在的系统中，使得现有Flash存储器应用到Dram存储器所在的系统的成本很高。

发明内容

鉴于上述问题，本发明实施例的目的在于提供一种存储器和一种存储器系统，以解决现有Flash存储器需要额外的存储器才能应用到Dram存储器所在的系统中，应用成本高的问题。

为了解决上述问题，本发明实施例公开了一种存储器，包括存储阵列、IO(Input/Output，输入/输出)引脚及控制器，所述存储器还包括：

数据极性处理模块，所述数据极性处理模块设置在所述存储阵列和所述IO引脚之间，所述数据极性处理模块的控制端与所述控制器相连，当所述数据极性处理模块接收所述控制器发送的第一控制信号时，所述数据极性处理模块对所述存储阵列和所述IO引脚之间的数据极性进行反相处理；当所述数据极性处理模块接收所述控制器发送的第二控制信号时，所述数据极性处理模块不对所述存储阵列和所述IO引脚之间的数据极性进行处理。

可选地，所述第一控制信号和所述第二控制信号为预设的控制信号，或所述第一控制信号和所述第二控制信号为从所述存储器外部输入的控制信号。

可选地，所述数据极性处理模块包括第一反相模块和第一开关，其中，

所述第一反相模块设置在所述存储阵列和所述IO引脚之间，所述第一反相模块包括：

第一反相电路；

第二开关，所述第二开关与所述第一反相电路相连，所述第二开关的控制端与所述控制器相连，所述第一控制信号控制所述第二开关导通；

所述第一开关分别与所述第一反相模块的两端相连，所述第一开关的控制端与所述控制器相连，所述第二控制信号控制所述第一开关导通。

可选地，所述存储器包括写通路和读通路，所述数据极性处理模块包括：

第一数据极性处理子模块，所述第一数据极性处理子模块设置在所述存储阵列与所述写通路之间或所述第一数据极性处理子模块设置在所述写通路与所述IO引脚之间或所述第一数据极性处理子模块设置在所述写通路内，所述第一数据极性处理子模块与所述控制器相连；当所述第一数据极性处理子模块接收所述第一控制信号时，所述第一数据极性处理子模块对所述写通路的数据极性进行反相处理；当所述第一数据极性处理子模块接收所述第二控制信号时，所述第一数据极性处理子模块不对所述写通路的数据极性进行处理；

第二数据极性处理子模块，所述第二数据极性处理子模块设置在所述存储阵列与所述读通路之间或所述第二数据极性处理子模块设置在所述读通路与所述IO引脚之间或所述第二数据极性处理子模块设置在所述读通路内，所述第二数据极性处理子模块与所述控制器相连；当所述第一数据极性处理子模块接收所述第一控制信号时，所述第二数据极性处理子模块接收所述第二控制信号，所述第二数据极性处理子模块不对所述读通路的数据极性进行处理；当所述第一数据极性处理子模块接收所述第二控制信号时，所述第二数据极性处理子模块接收所述第一控制信号，所述第二数据极性处理子模块对所述读通路的数据极性进行反相处理。

可选地，所述第一数据极性处理子模块包括第二反相模块和第三开关，其中，

所述第二反相模块包括：

第二反相电路；

第四开关，所述第四开关与所述第二反相电路相连，所述第四开关的控制端与所述控制器相连，所述第一控制信号控制所述第四开关导通；

所述第三开关分别与所述第二反相模块的两端相连，所述第三开关的控制端与所述控制器相连，所述第二控制信号控制所述第三开关导通。

可选地，所述第二数据极性处理子模块包括第三反相模块和第五开关，其中，

所述第三反相模块包括：

第三反相电路；

第六开关，所述第六开关与所述第三反相电路相连，所述第六开关的控制端与所述控制器相连，所述第一控制信号控制所述第六开关导通；

所述第五开关分别与所述第三反相模块的两端相连，所述第五开关的控制端与所述控制器相连，所述第二控制信号控制所述第五开关导通。

可选地，所述存储器为Flash存储器。

为了解决上述问题，本发明实施例还公开了一种存储器系统，包括所述的存储器、第一存储器和存储器控制系统，所述存储器与所述第一存储器的数据极性相反，所述存储器控制系统的数据极性与所述第一存储器的数据极性一致。

可选地，所述第一存储器为Dram存储器。

本发明实施例包括以下优点：在存储器中增加数据极性处理模块，将数据极性处理模块设置在存储阵列和IO引脚之间，数据极性处理模块的控制端与控制器相连，设置当数据极性处理模块接收控制器发送的第一控制信号时，数据极性处理模块对存储阵列和IO引脚之间的数据极性进行反相处理；设置当数据极性处理模块接收控制器发送的第二控制信号时，数据极性处理模块不对存储阵列和IO引脚之间的数据极性进行处理。这样，本发明实施例的存储器无需额外的存储器，而仅需增加一数据极性处理模块即可以对数据极性进行反相处理，在存储器与其它数据极性相反的存储器应用在同一系统时，便于实现数据极性的统一，应用成本低，且当存储器不对数据极性进行反相处理时，存储器仍可以直接应用到产品中，提高了本发明实施例的存储器的应用范围。

附图说明

图1是本发明的一种存储器实施例的结构框图；

图2是本发明的一种存储器实施例的结构示意图；

图3是本发明的另一种存储器实施例的结构示意图；

图4是本发明的一种存储器系统实施例的结构框图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图1，其示出了本发明的一种存储器1实施例的结构框图，该存储器1包括存储阵列10、IO引脚20及控制器30，该存储器1还包括：数据极性处理模块40，数据极性处理模块40设置在存储阵列10和IO引脚20之间，数据极性处理模块40的控制端与控制器30相连，当数据极性处理模块40接收控制器30发送的第一控制信号时，数据极性处理模块40对存储阵列10和IO引脚20之间的数据极性进行反相处理；当数据极性处理模块40接收控制器30发送的第二控制信号时，数据极性处理模块40不对存储阵列10和IO引脚20之间的数据极性进行处理。

这样，在本发明实施例的存储器1与其它数据极性相反的存储器应用在同一系统时，本发明实施例的存储器1无需额外的存储器，而仅需增加一数据极性处理模块40即可以对数据极性进行反相处理，便于实现系统中数据极性的统一，应用成本低，且当本发明实施例的存储器1不对数据极性进行反相处理时，本发明实施例的存储器1仍可以直接应用到产品中，提高了本发明实施例的存储器1的应用范围。

可选地，在本发明的一个实施例中，第一控制信号和第二控制信号可以为预设的控制信号，或第一控制信号和第二控制信号可以为从存储器1外部输入的控制信号。

可选地，在本发明的一个实施例中，当第一控制信号和第二控制信号为从存储器1外部输入的控制信号时，可以为控制器30接收外部输入的控制指令，并根据控制指令生成第一控制信号或第二控制信号。这样，存储器1可以随时接收第一控制信号或第二控制信号。

可选地，在本发明的一个实施例中，当第一控制信号和第二控制信号为从存储器1外部输入的控制信号时，可以在存储器1上增加额外的IO引脚(一个或两个)来用于接收第一控制信号和第二控制信号，该额外的IO引脚与控制器30相连。这样，控制器30可以随时接收第一控制信号和第二控制信号。

可选地，在本发明的一个实施例中，第一控制信号和第二控制信号为从存储器1外部输入的控制信号，此时，可以在存储器1中设置固定参数，在存储器1上电后，控制器30接收外部输入的控制指令，控制器30根据控制指令重新设置固定参数的值，进而控制器30根据固定参数的值生成第一控制信号或第二控制信号。这样，只要存储器1不下电或者未对存储器1再次重新设置固定参数的值，存储器1中数据的极性将在存储器1工作期间保持反相或保持不反相。

可选地，在本发明的一个实施例中，第一控制信号和第二控制信号为预设的控制信号，此时，可以在存储器1中设置变量，当存储器1处于测试模式下时，可以将变量设置为1或0。在存储器1上电后，控制器30根据变量的值生成第一控制信号或第二控制信号。

可选地，在本发明的一个实施例中，参照图2，数据极性处理模块40可以包括第一反相模块41和第一开关42，其中，第一反相模块41设置在存储阵列10和IO引脚20之间，第一反相模块41可以包括：第一反相电路411；第二开关412，第二开关412与第一反相电路411相连，第二开关412的控制端与控制器30相连，第一控制信号控制第二开关412导通，此时，第一反相电路411对存储阵列10和IO引脚20之间的数据极性进行反相处理；第一开关42分别与第一反相模块41的两端相连，第一开关42的控制端与控制器30相连，第二控制信号控制第一开关42导通，此时，数据极性处理模块40不对存储阵列10和IO引脚20之间的数据极性进行处理。第一反相模块41的结构包括但不仅限于图2所示的结构，第一反相电路411和第二开关412的位置也可以交换。

可选地，在本发明的另一个实施例中，参照图3，存储器1包括写通路50和读通路60，数据极性处理模块40可以包括：第一数据极性处理子模块43，第一数据极性处理子模块43设置在存储阵列10与写通路50之间或第一数据极性处理子模块43设置在写通路50与IO引脚20之间或第一数据极性处理子模块43设置在写通路50内，第一数据极性处理子模块43与控制器30相连；当第一数据极性处理子模块43接收第一控制信号时，第一数据极性处理子模块43对写通路50的数据极性进行反相处理；当第一数据极性处理子模块43接收第二控制信号时，第一数据极性处理子模块43不对写通路50的数据极性进行处理；第二数据极性处理子模块44，第二数据极性处理子模块44设置在存储阵列10与读通路60之间或第二数据极性处理子模块44设置在读通路60与IO引脚20之间或第二数据极性处理子模块44设置在读通路60内，第二数据极性处理子模块44与控制器30相连；当第一数据极性处理子模块43接收第一控制信号时，第二数据极性处理子模块44接收第二控制信号，第二数据极性处理子模块44不对读通路60的数据极性进行处理，此时，读通路60的读数据速度大于写通路50的写数据速度；当第一数据极性处理子模块43接收第二控制信号时，第二数据极性处理子模块44接收第一控制信号，第二数据极性处理子模块44对读通路60的数据极性进行反相处理，此时，写通路50的写数据速度大于读通路60的读数据速度。通过第一数据极性处理子模块43和第二数据极性处理子模块44，这样，可以根据用户对写数据的速度要求和读数据的速度要求，来选择通过第一数据极性处理子模块43对写通路50的数据极性进行处理，还是通过第二数据极性处理子模块44对读通路60的数据极性进行处理。图3中，第一数据极性处理子模块43设置在存储阵列10与写通路50之间，第二数据极性处理子模块44设置在存储阵列10与读通路60之间。

具体地，写通路50可以包括写电路和写数据通路，读通路60可以包括读电路和读数据通路。可选地，当第一数据极性处理子模块43设置在写通路50内时，第一数据极性处理子模块43可以设置在写电路和写数据通路之间。可选地，当第二数据极性处理子模块44设置在读通路60内时，第二数据极性处理子模块44可以设置在读电路和读数据通路之间。

可选地，在本发明的另一个实施例中，参照图3，第一数据极性处理子模块43可以包括第二反相模块431和第三开关432，其中，第二反相模块431可以包括：第二反相电路433；第四开关434，第四开关434与第二反相电路433相连，第四开关434的控制端与控制器30相连，第一控制信号控制第四开关434导通；第三开关432分别与第二反相模块431的两端相连，第三开关432的控制端与控制器30相连，第二控制信号控制第三开关432导通。第二反相模块431的结构包括但不仅限于图3所示的结构，第二反相电路433和第四开关434的位置也可以交换。

可选地，在本发明的另一个实施例中，参照图3，第二数据极性处理子模块44可以包括第三反相模块441和第五开关442，其中，第三反相模块441可以包括：第三反相电路443；第六开关444，第六开关444与第三反相电路443相连，第六开关444的控制端与控制器30相连，第一控制信号控制第六开关444导通；第五开关442分别与第三反相模块441的两端相连，第五开关442的控制端与控制器30相连，第二控制信号控制第五开关442导通。第三反相模块441的结构包括但不仅限于图3所示的结构，第三反相电路443和第六开关444的位置也可以交换。

可选地，在本发明的一个实施例中，存储器1可以为Flash存储器或其它类型的存储器。

本发明实施例的存储器包括以下优点：在存储器中增加数据极性处理模块，将数据极性处理模块设置在存储阵列和IO引脚之间，数据极性处理模块的控制端与控制器相连，设置当数据极性处理模块接收控制器发送的第一控制信号时，数据极性处理模块对存储阵列和IO引脚之间的数据极性进行反相处理；设置当数据极性处理模块接收控制器发送的第二控制信号时，数据极性处理模块不对存储阵列和IO引脚之间的数据极性进行处理；数据极性处理模块可以包括第一数据极性处理子模块和第二数据极性处理子模块。这样，本发明实施例的存储器无需额外的存储器，而仅需增加一数据极性处理模块，不仅可以对数据极性进行反相处理，在存储器与其它数据极性相反的存储器应用在同一系统时，可以便于实现数据极性的统一，应用成本低，还可以根据用户对写数据的速度要求和读数据的速度要求来选择对数据极性进行反相处理的位置，且当存储器不对数据极性进行反相处理时，存储器仍可以直接应用到产品中，提高了本发明实施例的存储器的应用范围。

本发明实施例还公开了一种存储器系统，参照图4，该存储器系统包括上述的存储器1、第一存储器2和存储器控制系统3，上述的存储器1与第一存储器2的数据极性相反，存储器控制系统3的数据极性与第一存储器2的数据极性一致。其中，当第一控制信号和第二控制信号为从存储器1外部输入的控制信号时，该第一控制信号和第二控制信号可以由存储器控制系统3提供。

可选地，在本发明的一个实施例中，第一存储器2可以为Dram存储器。

本发明实施例的存储器系统包括以下优点：在存储器中增加数据极性处理模块，将数据极性处理模块设置在存储阵列和IO引脚之间，数据极性处理模块的控制端与控制器相连，设置当数据极性处理模块接收控制器发送的第一控制信号时，数据极性处理模块对存储阵列和IO引脚之间的数据极性进行反相处理；设置当数据极性处理模块接收控制器发送的第二控制信号时，数据极性处理模块不对存储阵列和IO引脚之间的数据极性进行处理；数据极性处理模块可以包括第一数据极性处理子模块和第二数据极性处理子模块。这样，本发明实施例的存储器无需额外的存储器，而仅需增加一数据极性处理模块，不仅可以对数据极性进行反相处理，在存储器与其它数据极性相反的存储器(如Dram存储器)应用在存储器系统时，可以便于实现数据极性的统一，应用成本低，还可以根据用户对写数据的速度要求和读数据的速度要求来选择对数据极性进行反相处理的位置，且当存储器不对数据极性进行反相处理时，存储器仍可以直接应用到产品中，提高了本发明实施例的存储器的应用范围。

对于存储器系统实施例而言，由于其包括上述的存储器实施例，所以描述的比较简单，相关之处参见上述的存储器的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种存储器和一种存储器系统，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种存储器，其特征在于，包括存储阵列、IO引脚及控制器，所述存储器还包括：

数据极性处理模块，所述数据极性处理模块设置在所述存储阵列和所述IO引脚之间，所述数据极性处理模块的控制端与所述控制器相连，当所述数据极性处理模块接收所述控制器发送的第一控制信号时，所述数据极性处理模块对所述存储阵列和所述IO引脚之间的数据极性进行反相处理；当所述数据极性处理模块接收所述控制器发送的第二控制信号时，所述数据极性处理模块不对所述存储阵列和所述IO引脚之间的数据极性进行处理；

所述存储器为Flash存储器。

2.根据权利要求1所述的存储器，其特征在于，所述第一控制信号和所述第二控制信号为预设的控制信号，或所述第一控制信号和所述第二控制信号为从所述存储器外部输入的控制信号。

3.根据权利要求1所述的存储器，其特征在于，所述数据极性处理模块包括第一反相模块和第一开关，其中，

所述第一反相模块设置在所述存储阵列和所述IO引脚之间，所述第一反相模块包括：

第一反相电路；

第二开关，所述第二开关与所述第一反相电路相连，所述第二开关的控制端与所述控制器相连，所述第一控制信号控制所述第二开关导通；

所述第一开关分别与所述第一反相模块的两端相连，所述第一开关的控制端与所述控制器相连，所述第二控制信号控制所述第一开关导通。

4.根据权利要求1所述的存储器，其特征在于，所述存储器包括写通路和读通路，所述数据极性处理模块包括：

第一数据极性处理子模块，所述第一数据极性处理子模块设置在所述存储阵列与所述写通路之间或所述第一数据极性处理子模块设置在所述写通路与所述IO引脚之间或所述第一数据极性处理子模块设置在所述写通路内，所述第一数据极性处理子模块与所述控制器相连；当所述第一数据极性处理子模块接收所述第一控制信号时，所述第一数据极性处理子模块对所述写通路的数据极性进行反相处理；当所述第一数据极性处理子模块接收所述第二控制信号时，所述第一数据极性处理子模块不对所述写通路的数据极性进行处理；

第二数据极性处理子模块，所述第二数据极性处理子模块设置在所述存储阵列与所述读通路之间或所述第二数据极性处理子模块设置在所述读通路与所述IO引脚之间或所述第二数据极性处理子模块设置在所述读通路内，所述第二数据极性处理子模块与所述控制器相连；当所述第一数据极性处理子模块接收所述第一控制信号时，所述第二数据极性处理子模块接收所述第二控制信号，所述第二数据极性处理子模块不对所述读通路的数据极性进行处理；当所述第一数据极性处理子模块接收所述第二控制信号时，所述第二数据极性处理子模块接收所述第一控制信号，所述第二数据极性处理子模块对所述读通路的数据极性进行反相处理。

5.根据权利要求4所述的存储器，其特征在于，所述第一数据极性处理子模块包括第二反相模块和第三开关，其中，

所述第二反相模块包括：

第二反相电路；

第四开关，所述第四开关与所述第二反相电路相连，所述第四开关的控制端与所述控制器相连，所述第一控制信号控制所述第四开关导通；

所述第三开关分别与所述第二反相模块的两端相连，所述第三开关的控制端与所述控制器相连，所述第二控制信号控制所述第三开关导通。

6.根据权利要求4所述的存储器，其特征在于，所述第二数据极性处理子模块包括第三反相模块和第五开关，其中，

所述第三反相模块包括：

第三反相电路；

第六开关，所述第六开关与所述第三反相电路相连，所述第六开关的控制端与所述控制器相连，所述第一控制信号控制所述第六开关导通；

所述第五开关分别与所述第三反相模块的两端相连，所述第五开关的控制端与所述控制器相连，所述第二控制信号控制所述第五开关导通。

7.一种存储器系统，包括权利要求1-6中任一项所述的存储器、第一存储器和存储器控制系统，所述存储器与所述第一存储器的数据极性相反，所述存储器控制系统的数据极性与所述第一存储器的数据极性一致。

8.根据权利要求7所述的存储器系统，其特征在于，所述第一存储器为Dram存储器。

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