KR101486987B1 - 불휘발성 메모리를 포함하는 반도체 메모리 장치 및 불휘발성 메모리를 위한 커맨드 스케줄링 방법 - Google Patents

불휘발성 메모리를 포함하는 반도체 메모리 장치 및 불휘발성 메모리를 위한 커맨드 스케줄링 방법 Download PDF

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Abstract

본 발명의 반도체 디스크 장치는 이전에 수행된 커멘드들의 히스토리 정보를 저장하고, 저장된 커멘드 히스토리 정보를 근거로 하여 복수 개의 채널들에서 수행될 커멘드들을 스케줄링한다. 커멘드 스케줄링은 커멘드들 중에서 블로킹 시간의 기대 값(또는 예측값)이 가장 작은 커멘드가 우선적으로 선택되어 실행될 수 있도록 하기 때문에, 블로킹 시간이 최소화되고 반도체 디스크 장치의 커멘드 처리 효율이 극대화된다.
Figure R1020080047244
불휘발성 메모리, SSD, FTL

Description

불휘발성 메모리를 포함하는 반도체 메모리 장치 및 불휘발성 메모리를 위한 커맨드 스케줄링 방법{SEMICONDUCTOR MEMORY DEVICE INCLUDING NONVOLATILE MEMORY AND COMMNAND SCHEDULING METHOD FOR NONVOLATILE MEMORY}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 디스크 장치 및 그것의 커멘드 스케줄링 방법에 관한 것이다.
정보화 사회의 도래와 함께 개인이 저장하고 이동해야 할 데이터의 양도 폭발적으로 늘어나고 있다. 이와 같은 정보 저장매체의 수요 증가로 인해, 다양한 종류의 개인용 정보 저장장치들이 개발되고 있다.
정보 저장장치들 중에서도 하드디스크 드라이브(hard disk drive; HDD)는, 높은 기록 밀도와, 높은 데이터 전송 속도, 빠른 데이터 접근 시간(access time), 및 낮은 가격 등의 장점으로 인해 널리 사용되고 있다. 하드디스크 드라이브는, 외부와 차단된 진공의 내부 공간에 데이터가 저장되는 레코드 형태의 디스크(disc)와, 디스크에 데이터를 기록하거나 읽어내는 역할을 수행하는 헤드(head)와, 헤드와 연결된 암(arm)으로 구성된다. 디스크는 데이터가 저장되는 주 데이터 저장 매체로서, 자성체로 코팅된 적어도 1장 이상의 알루미늄 판으로 구성된다. 이들 알루미늄 판을 플래터(platter)라 부르기도 한다.
하드디스크 드라이브는 디스크의 위치, 읽기, 기록 등의 동작을 제어하는 기계장치로서, 1973년 윈체스터 방식의 하드디스크 드라이브가 등장한 이후로 하드디스크 드라이브의 기본 구조는 변화하지 않았다. 이처럼 물리적으로 구동하는 하드디스크 드라이브의 기계적인 구조는, CPU(Central Processing Unit)나, RAM(Random Access Memory) 등과 같은 주변장치들의 발전 속도에 비해 크게 뒤처지는 결과를 가져왔다. 또한, 하드디스크 드라이브는 기계적 부품으로 구성된 복잡한 구조를 갖기 때문에, 조그만 충격과 진동에도 고장이 날 수 있는 문제점이 있다.
최근 들어서는 하드디스크 드라이브를 대신하는 정보 저장장치로서, 플래시 메모리를 채택한 반도체 디스크(Solid State Disk : SSD) 장치에 대한 요구가 점차 증가하고 있다. 반도체 디스크 장치(SSD)는 하드디스크 드라이브와 달리 기계적 구성이 전혀 없는 정보 저장 장치이다. 반도체 디스크 장치(SSD)는 하드 디스크(HDD)와 같은 자기 디스크 장치에 비하여 기억 용량이나 비용면에서는 불리하지만, 액세스 속도, 소형화, 및 충격으로부터의 안정성 등에 있어 하드 디스크(HDD) 보다 우위를 가지고 있다. 뿐만 아니라, 공정 기술과 설계 기술의 진보에 따라 점차 반도체 디스크의 기억 용량 증가와 비용의 감소가 예상되며, 머지않아 반도체 디스크가 자기 디스크를 대체할 것으로 전망된다.
본 발명의 목적은 호스트로부터 전달받은 커멘드들(commands)을 효과적으로 스케줄링할 수 있는 반도체 디스크 장치 및 그것의 커멘드 스케줄링 방법을 제공하 는 데 있다.
본 발명의 다른 목적은 반도체 디스크의 커멘드 처리 성능을 극대화할 수 있는 반도체 디스크 장치 및 그것의 커멘드 스케줄링 방법을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 디스크 장치는 복수 개의 채널들에 전기적으로 접속된 복수 개의 불휘발성 메모리들; 그리고 상기 불휘발성 메모리들에서 수행된 커멘드들의 히스토리 정보를 저장하고, 상기 커멘드 히스토리 정보를 근거로 하여 상기 불휘발성 메모리들 중 적어도 하나에서 수행될 커멘드를 스케줄링하는 반도체 디스크 제어장치를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각각의 채널에는 적어도 둘 이상의 불휘발성 메모리들이 전기적으로 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커멘드들은 NCQ(Native Command Queuing) 커멘드인 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 디스크 제어장치는, 복수의 커멘드들을 큐잉할 수 있는 인터페이스를 지원하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 디스크 제어장치는, 상기 복수의 채널들에 대한 데이터 송수신을 수행하는 인터페이스를 지원하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 디스크 제어장치는, SATA(Serial AT Attachment) 인터페이스, SCSI(Small Computer System Interface) 인터페이스, 및 SAS(Serial Attached SCSI) 인터페이스 중 어느 하나를 지원하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 디스크 제어장치는, 일정 기간 동안 복수의 커멘드들을 큐잉하고, 상기 큐잉된 커멘드들 중에서 블로킹 시간의 기대값이 가장 작은 커멘드가 우선적으로 실행될 수 있도록 상기 커멘드들을 스케줄링하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커멘드들에 대한 상기 큐잉 및 상기 스케줄링 동작은 반복적으로 수행되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 큐잉된 복수의 커멘드들 각각은, 상기 각각의 커멘드가 수행될 논리 블록 어드레스, 상기 각각의 커멘드의 종류, 및 상기 커멘드가 처리하고자 하는 섹터 사이즈를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커멘드 히스토리 정보는 각각의 커멘드에 대응되는 채널 정보, 웨이 정보, 커멘드 종류, DMA(Direct Memory Access) 시간, 및 펌웨어가 상기 커멘드를 처리하는데 소요되는 시간 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 DMA 시간은 상기 커멘드에서 처리하고자 하는 섹터 사이즈 또는 섹터 카운트 값으로부터 계산되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 DMA 시간은 상기 각각의 커멘드의 블로킹 시간의 기대 값에 비례하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 반도체 디스크 장치의 커멘드 스케줄링 방법은, 호스트로부터 커멘드 요구신호와, 상기 커멘드 요구신호에 대응되는 커멘드 및 어드레스를 수신하는 단계; 상기 커멘드 요구신호가 수신될 때마다 상기 커멘드 요구신호에 대응되는 커멘드 응답 신호를 상기 호스트로 전송하고, 상기 수신된 커멘드 및 어드레스를 큐잉하는 단계; 그리고 복수 개의 채널들에 접속된 복수 개의 불휘발성 메모리들에서 수행된 커멘드들의 히스토리 정보를 근거로 하여 상기 큐잉된 커멘드를 스케줄링하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커멘드 및 상기 어드레스가 큐잉되는 동안, 상기 호스트로부터 기록 데이터를 수신하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 스케줄링 단계가 수행되는 동안, 상기 큐잉된 어드레스를 물리 블록 어드레스로 맵핑하는 단계를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 호스트로부터 제공된 상기 어드레스는 논리 블록 어드레스인 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 연속해서 처리될 커멘드들 중에서 블로킹 시간의 기대 값(또는 예측값)이 가장 작은 커멘드가 우선적으로 선택되어 실행될 수 있게 된다. 그 결과, 호스트로부터 전달받은 NCQ(Native Command Queuing) 커멘드를 효과적으로 처리할 수 있게 되고, 반도체 디스크의 커멘드 처리 성능이 극대화 된다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 그러나, 아래에서 설명될 본 발명의 반도체 디스크 제어 장치의 회로 구성 및 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
본 발명의 신규한 반도체 디스크 장치는 이전에 수행된 커멘드들의 히스토리 정보를 저장하고, 저장된 커멘드 히스토리 정보를 근거로 하여 복수 개의 채널들에서 수행될 커멘드들을 스케줄링한다. 커멘드 스케줄링은 커멘드들 중에서 블로킹 시간의 기대 값(또는 예측값)이 가장 작은 커멘드가 우선적으로 선택되어 실행될 수 있도록 한다. 본 발명에 따른 반도체 디스크 장치의 상세 구성은 다음과 같다.
도 1은 본 발명에 따른 반도체 디스크 장치(SSD ; 500)의 구성을 보여주는 블록도이다.
도 1을 참조하면, 반도체 디스크 장치(500)는 반도체 디스크 제어 장치(controller ; 100)와, 데이터 저장 장치(300)로 구분될 수 있다. 데이터 저장 장치(300)는 반도체 디스크 장치(500)의 데이터 저장 매체로서, 하드 디스크 드라이브(HDD)의 플래터(plater) 대신에 반도체 메모리 칩들을 사용하여 데이터를 저장한다. 데이터 저장 장치(300)는 바람직하게는 플래시 메모리와 같은 불휘발성 메모리로 구성될 수 있으며, 반도체 디스크 제어 장치(100)와 데이터 저장 장치(300) 사이에는 복수의 채널들(예를 들면, N개)이 구성될 수 있다.
본 발명에서는 설명의 편의를 위해, 데이터 저장 장치(300)가 플래시 메모리로 구성되는 경우에 대해 예시적으로 설명할 것이다. 그러나, 본 발명에서 데이터 저장 장치(300)에 적용되는 불휘발성 메모리는 특정 종류 및 특정 형태에만 국한되지 않고 다양한 형태로 구성될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다. 예를 들면, 데이터 저장 장치(300)에 적용되는 불휘발성 메모리는 플래시 메모리뿐만 아니라 MRAM, PRAM 등의 불휘발성 메모리를 포함할 수 있다. 그리고, 데이터 저장 장치(300)가 플래시 메모리로 구성되는 경우, 플래시 메모리 셀의 종류 및 데이터 저장 특성은 다양한 형태로 구성될 수 있다.
반도체 디스크 제어 장치(100)는 호스트(900)로부터 입력된 커멘드에 응답하여 데이터 저장 장치(300)로/로부터 데이터를 기록하는/읽는 동작을 제어한다. 특히, 본 발명에 따른 반도체 디스크 제어 장치(100)는 데이터 저장 장치(300)에서 처리되는 커멘드들의 히스토리 정보(50)를 저장하고, 저장된 커멘드 히스토리 정보(50)를 근거로 하여 호스트(900)로부터 전달받은 커멘드들의 실행 순서를 스케줄링한다. 본 발명에서 커멘드 히스토리 정보(50)는, 일정 기간 동안 큐잉된 복수의 커멘드들 중에서 블로킹 시간(bloking time)의 기대 값(또는 예측값)이 가장 작은 커멘드를 선택하는데 사용된다. 이때, 큐잉된 커멘드의 실행 순서는 스케줄링된 결과에 따라 재정렬(re-ordering) 된다.
블로킹 시간은 이전 커멘드의 수행으로 인한 채널 비지(Channel Busy) 또는 메모리 비지(NAND Busy)로 인해서 다음 커멘드가 대기하는 시간을 의미한다. 본 발명에서는 블로킹 시간의 기대 값(또는 예측값)이 가장 작은 커멘드가 우선적으로 선택되어 실행되기 때문에, 블로킹 시간을 최소화할 수 있고 반도체 디스크 장치(500)의 커멘드 처리 효율을 극대화할 수 있게 된다. 블로킹 시간이 작다는 것은 연속되어 실행되는 커멘드들의 연관성이 작다는 것을 의미한다.
반도체 디스크 제어 장치(100)는 USB(Universal Serial Bus), MMC(MultiMediaCard) 인터페이스, PCI-E(PCIExpress) 인터페이스, SATA(Serial AT Attachment), PATA(Parallel AT Attachment) , SCSI(Small Computer System Interface), SAS(Serial Attached SCSI) 인터페이스, ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 인터페이스 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(900)와 데이터를 주고 받을 수 있다. 본 발명에서는 반도체 디스크 장치(500)와 호스트(900) 사이에 적용되는 인터페이스로서 직렬 ATA 버스 (Serial AT Attachment, 이하 SATA라 칭함) 프로토콜이 적용되는 경우가 예시적으로 설명될 것이다. SATA 인터페이스는 기존의 ATA 인터페이스 또는 병렬 ATA(Parallel AT Attachment, 이하 PATA라 칭함)의 데이터 전송률 한계를 극복한 기술이다. SATA는 복수 개(예를 들면, 32개 등)의 커멘드들이 연속적으로 수행될 수 있도록 하는 NCQ(Native Command Queuing) 기능을 지원한다.
NCQ는 원래 SATA 인터페이스를 지원하는 하드디스크 드라이브(HDD)의 성능 향상을 위해 개발된 기술이다. NCQ는 하드디스크 드라이브(HDD)에 구비된 디스크의 암(arm)의 움직임과 플래터의 회전을 최소화시킬 수 있도록 커멘드의 순서를 바꾸어 처리한다. 그러나, 반도체 디스크 장치(500)는 하드디스크 드라이브(HDD)처럼 기계적인 구성(예를 들면, 암, 플래터, 헤드 등)이 전혀 없다. 따라서, 기계적인 구성을 갖는 하드 디스크(HDD)를 기반으로 하는 NCQ를 반도체 디스크 장치(500)에 그대로 적용하는데에는 무리가 있다.
그러므로, 본 발명에서는 기계적 구성이 없는 반도체 디스크 장치(500)에서 NCQ 커멘드를 효과적으로 처리하기 위해, 커멘드의 히스토리 정보(50)를 이용하여 커멘드를 스케줄링하는 NCQ 커멘드 처리 방법을 제공한다. 커멘드 히스토리 정보(50)는 현재의 반도체 디스크 장치(500)의 상태 및 가까운 미래의 반도체 디스크 장치(500)의 상태를 예측하고, 현재 시점에서 가장 효과적으로 처리할 수 있는 커멘드를 선택하는데 사용된다. 본 발명의 NCQ 커멘드 처리 방법에 따르면, 연속해서 수행되는 커멘드들의 연관성이 최소화되고, 블로킹 시간이 최소화된다. 그 결과, 반도체 디스크 장치(500)의 커멘드 처리 효율(특히, NCQ 커멘드의 처리 효율)이 극대화된다. 이상과 같은 본 발명의 특징은 도 1에 도시된 SATA 인터페이스에만 국한되지 않고, 다양한 형태의 인터페이스에도 적용 가능하다. 예를 들면, 본 발명의 반도체 디스크 제어 장치(100)에 적용되는 인터페이스는, 컴멘트 큐잉(command queuing) 기능을 제공할 수 있고 멀티 채널을 지원할 수 있는 인터페이스 방식, 예를 들면 SCSI 등의 인터페이스 방식에도 적용 가능하다.
도 2는 도 1에 도시된 데이터 저장 장치(300)의 구성을 보여주는 도면이다.
도 1 및 도 2를 참조하면, 반도체 디스크 제어 장치(100)와 데이터 저장 장치(300) 사이에는 복수의 채널들(예를 들면, N개)이 구성된다. 각각의 채널(CH0, CH1, …, CH(N-1))에는 복수의 플래시 메모리들(310, 320, 330)이 전기적으로 연결될 수 있다. 그리고, 각각의 채널에 연결된 복수의 플래시 메모리들(310, 320, 330)은 복수의 웨이들(way0-way3)을 구성할 수 있다.
채널(CH0-CH(N-1))은, 플래시 메모리들(310, 320, 330)로 커멘드 및 데이터를 전송하기 위한 독립적인 버스를 의미한다. 서로 다른 채널(CH0, CH1, …, CH(N-1))에 접속된 플래시 메모리들은 각각 독립적으로 동작할 수 있다. 웨이(way)는 하나의 채널을 공유하는 플래시 메모리의 집합을 의미한다. 대응되는 채널과 대응되는 웨이에 따라서 각각의 플래시 메모리 칩이 식별될 수 있다. 호스트로부터 제공된 커멘드가 어느 채널의 어느 웨이의 플래시 메모리 칩에서 수행될지는, 호스트(900)로부터 전달된 논리 블록 어드레스(Logical Block Address ; LBA)에 의해 정해지게 된다. 도 1 및 도 2에 도시된 플래시 메모리들(310, 320, 330)의 구성은 본 발명이 적용되는 일 예에 해당 되며, 플래시 메모리들(310, 320, 330)과 관련된 채널들 및 웨이의 개수는 다양한 형태로 변경 및 변형 가능하다.
또한, 플래시 메모리들(310, 320, 330)의 메모리 셀에 저장되는 데이터 비트 수는 다양한 형태로 구성 가능하다. 예를 들면, 플래시 메모리들(310, 320, 330)은 셀 당 1 비트의 데이터가 저장되는 단일-레벨 플래시 메모리 셀들로 구성될 수도 있고, 셀 당 복수 비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀들로 구성될 수도 있다. 그리고, 플래시 메모리들(310, 320, 330)을 구성하는 메모리 셀의 종류 또한 다양한 형태로 구성될 수 있다. 예를 들면, 플래시 메모리들(310, 320, 330)은 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, One_NAND 플래시 메모리 (플래시 메모리 코어 및 메모리 제어 로직이 단일의 칩으로 구현된 것) 중 적어도 어느 하나로 구성될 수 있고, 적어도 두 종류 이상의 플래시 메모리들이 혼합 된 하이브리드 형태로도 구성될 수 있다. 이 외에도, 플래시 메모리들(310, 320, 330)의 메모리 셀의 전하 저장층의 구조 또한 다양한 형태로 구성될 수 있다. 예를 들면, 메모리 셀의 전하 저장층이 전도성이 있는 다결정 실리콘 등으로 구성될 수도 있고, Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 이용하여 구성될 수도 있다. Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 플래시 메모리 구조를 차지 트랩형 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리라 부르기도 한다.
각각의 채널(CH0-CH(N-1))은 채널 단위로 서로 다른 종류의 플래시 메모리들이 연결될 수 있다. 예를 들면, 하나의 채널에는 셀 당 1-비트 데이터가 저장되는 플래시 메모리들이 공통으로 연결될 수 있고, 다른 채널에는 셀 당 N-비트 데이터가 저장되는 플래시 메모리들이 공통으로 연결될 수 있고, 또 다른 채널에는 One-NAND 플래시 메모리들이 공통으로 연결될 수 있다. 그리고, 적어도 둘 이상의 채널들이 유닛(unit)을 형성할 수 있으며, 유닛 단위로 서로 다른 종류의 플래시 메모리들이 연결될 수도 있다. 이상과 같이, 각각의 채널 또는 유닛마다 연결되는 플래시 메모리들의 종류가 다양하게 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 있어 자명하다.
도 3 및 도 4는 반도체 디스크 장치(500)가 연속된 두 개의 커멘드를 처리하기 위한 동작 타이밍을 보여주는 도면이다. 도 3에는 이전에 수행된 커멘드가 읽기 커멘드인 경우의 타이밍도가 도시되어 있고, 도 4에는 이전에 수행된 커멘드가 기록 커멘드인 경우의 타이밍도가 도시되어 있다.
도 3 및 도 4를 참조하면, 반도체 디스크 장치(500)는 플래시 메모리들(310, 320, 330)과 채널들(CH0-CH(N-1))의 상태(즉, BUSY 또는 IDELE 상태)와, 연속된 커멘드들 사이의 연관성에 따라 호스트(900)로부터 제공된 커멘드를 처리하는 방식에 차이가 있음을 알 수 있다.
예를 들면, 도 3 및 도 4의 (a)과 같이 연속된 두 개의 읽기 커멘드들이 서로 다른 채널에서 수행되는 경우, 채널과 플래시 메모리가 아이들(IDLE) 상태에 있으면 호스트(900)로부터 커멘드들은 입력되는 즉시 처리된다. 그러나, 연속된 두 개의 읽기 커멘드들이 동일한 채널 또는 동일한 플래시 메모리에서 수행됨으로 인해 채널 또는 플래시 메모리가 비지(BUSY) 상태에 있으면, 호스트(900)로부터 입력된 커멘드는 도 3의 (b) 또는 도 4의 (b), (c)와 같이 소정 시간 동안 블로킹 되었다가 채널 또는 플래시 메모리가 아이들(IDLE) 상태가 된 이후에야 처리할 수 있게 된다.
채널이 비지(BUSY) 하다는 의미는 채널에 연결된 플래시 메모리에 읽기/기록을 위한 데이터 전송이 이루어지고 있다는 것을 의미한다. 그리고, 플래시 메모리가 비지(BUSY) 하다는 의미는, 채널이 비지(BUSY)한 것을 포함하여 해당 채널에 연결된 플래시 메모리가 읽기(read), 기록(program)와 같은 커멘드를 처리하고 있는 중이라는 것을 의미한다. 도 3 및 도 4에는 읽기 동작이 수행되는 구간이 tR로, 기록 동작이 수행되는 구간이 tPROG으로, 그리고 펌웨어가 동작하는 구간이 f/w로 각각 표시되어 있다.
앞에서 살펴본 바와 같이, 호스트(900)로부터 제공된 커멘드를 처리할 때, 먼저 처리된 커멘드와 나중에 처리될 커멘드의 상관 유무(특히, 지정된 채널 및 웨이의 상관 여부)에 따라서 나중에 처리될 커멘드의 블로킹 시간이 늘어날 수 있다. 따라서 본 발명에서는 복수의 커멘드를 연속해서 처리하는 NCQ 커멘드를 처리할 때, 수행되는 연속된 커멘드들 사이의 연관성을 최소화하는 형태로 커멘드를 스케줄링한다. 연속된 커멘드들 사이의 연관성은 반도체 디스크 장치(500)에서 처리된 커멘드들의 히스토리 정보(50)로부터 도출된다.
도 5는 도 1에 도시된 반도체 디스크 제어 장치(100)의 상세 구성을 보여주는 블록도이다.
도 5를 참조하면, 반도체 디스크 제어 장치(100)는 중앙처리장치(110, 이하 CPU라 칭함), 워킹 메모리(120), CPU 버스(130), 호스트 인터페이스(140), 버퍼 메모리 제어부(160), 버퍼 메모리(170), 및 플래시 인터페이스(180)를 포함한다.
CPU(110), 워킹 메모리(120), 호스트 인터페이스(140), 버퍼 메모리 제어부(160), 버퍼 메모리(170), 및 플래시 인터페이스(180)는 CPU 버스(130)를 통해 상호 연결된다. CPU(110)는 반도체 디스크 장치(100)의 제반 동작을 제어한다. 호스트 인터페이스(140)는 CPU(110)의 제어에 따라 호스트(900) 측과 커멘드, 어드레스, 및 데이터를 교환한다. 호스트 인터페이스(140)는 SATA 인터페이스를 지원한다. SATA 인터페이스는 NCQ 기능을 지원한다. 호스트 인터페이스(140) 내부에는 레지스터(register, 미 도시됨)가 구비되어 있어, 호스트(900)로부터 제공된 NCQ 커멘드와 어드레스를 큐잉한다. Host로부터 전달되는 어드레스는 논리 블록 어드레스(LBA) 형태를 갖는다. 호스트로부터 제공된 논리 블록 어드레스(LBA)로부터 채 널 또는 웨이 정보를 알아내기 위해서는 간단한 모드(mod) 연산과 나누기 연산이 수행될 수 있다. 한편, 호스트 인터페이스(140)를 통해 호스트(900)로부터 입력된 데이터 또는 호스트(900)로 전송되어야 할 데이터는, 버퍼 메모리(170)에 임시 저장되었다가 플래시 메모리(310-330) 또는 호스트(900)로 전달된다. 버퍼 메모리 제어부(160)는 CPU(110)의 제어에 응답해서 버퍼 메모리(170)의 액세스 동작(예를 들면, 읽기/기록/소거 동작들)을 제어하도록 구현된다.
버퍼 메모리(170)는 플래시 메모리(310-330)와 호스트(900) 사이에서 전달되는 데이터를 임시적으로 저장하는 기능과, 반도체 디스크 장치(500)에서 처리된 커멘드들의 히스토리 정보(50')를 저장하는 기능을 수행한다. 버퍼 메모리(170)는, 플래시 메모리(310-330)의 페이지 사이즈 또는 복수의 페이지 사이즈에 대응하는 저장 용량을 갖도록 구성될 수 있다. 커멘드 히스토리 정보는 버퍼 메모리(170)와 워킹 메모리(120) 모두에 저장될 수도 있고(참조번호 50 및 50' 참조), 버퍼 메모리(170)와 워킹 메모리(120) 중 어느 하나에 저장될 수도 있다. 액세스 속도 측면에서 볼 때, 커멘드 히스토리 정보는 워킹 메모리(120)에 저장되는 것이 바람직하다. 그러나, 커멘드 히스토리 정보의 양이 많은 경우, 커멘드 히스토리 정보는 버퍼 메모리(170)에 저장될 수도 있다. 커멘드 히스토리 정보(50, 50')는, 워킹 메모리(120)에 소프트웨어 또는 펌웨어 형태로 저장된 플래시 변환 계층(flash translation layer ; 이하, FTL이라 칭함)에 의해 저장 및 업데이트 된다.
워킹 메모리(120)에는 FTL 기능을 수행하는 데 필요한 소프트웨어와, 상기 소프트웨어에 의해 처리된 부가 정보(예를 들면, 매핑 정보 등)와, 반도체 디스크 장치(500)에서 처리된 커멘드들의 히스토리 정보(50) 등이 저장된다. 그리고, 워킹 메모리(120)는 FTL 뿐만 아니라 CPU(110)에 의해서 운용될 다른 프로그램들을 저장하는 데에도 사용된다.
잘 알려져 있는 바와 같이, 플래시 메모리(310-330)에 데이터를 기입하기 위해서는 삭제 연산이 반드시 선행되어야 하며, 기입되는 데이터의 단위보다 삭제되는 데이터의 단위가 큰 특징을 가지고 있다. 이러한 특징은 플래시 메모리(310-330)를 주 메모리로 사용하는 것을 어렵게 할 뿐만 아니라, 플래시 메모리(310-330)가 보조기억장치로 사용되는 경우에도 일반 하드디스크용 파일 시스템(file system)을 그대로 활용하는 것을 저해하는 요인이 된다. 따라서, 플래시 메모리(310-330)의 삭제 연산을 감추기 위해, 파일 시스템(미 도시됨, 통상 파일 시스템은 호스트 측에 소프트웨어 형태로 저장됨)과 플래시 메모리(310-330) 사이에 FTL이 사용된다.
FTL은 플래시 메모리(310-330)의 기입 동작시 파일 시스템이 생성한 논리 블록 어드레스(LBA)를 삭제 연산이 수행된 플래시 메모리의 물리 블록 어드레스(Physical Block Address ; PBA)로 매핑 시켜 주는 어드레스 맵핑 기능과, 배드 블럭 관리, 예상치 못한 전원 차단에 기인한 데이터 보존성 관리, 마모도 관리 등의 기능을 수행한다. 이 외에도, 본 발명에서 FTL은 커멘드 히스토리 정보(50, 50')를 검색하여 현재 수행될 최적의 커멘드를 스케줄링하는 기능과, 스케줄링된 커멘드를 워킹 메모리(120) 및/또는 버퍼 메모리(170)에 저장하는 기능(즉, 커멘드 히스토리 정보(50, 50')를 업데이트 하는 기능)을 수행한다. 워킹 메모리(120) 및/ 또는 버퍼 메모리(170) 저장된 커멘드 히스토리 정보(50, 50')는 다음번에 수행될 커멘드를 결정하는데 사용된다. 스케줄링된 커멘드의 논리 블록 어드레스(LBA)는 FTL에 의해 물리 블록 어드레스(PBA)로 변환되며, 스케줄링된 커멘드는 변환된 물리 블록 어드레스(PBA)를 이용하여 수행된다. 아래에서 상세히 설명되겠지만, 본 발명에 따른 커멘드 스케줄링 기능은, 모든 NCQ 커멘드들을 큐잉하지 않고도 수행될 수 있다. 예를 들면, 소정의 시점까지 큐잉된 NCQ 커멘드들 중에서 최적의 커멘드가 선택되도록 스케줄링을 수행하고, 다시 현재까지 큐잉된 NCQ 커멘드들 중에서 최적의 커멘드가 선택되도록 스케줄링을 수행할 수 있다. 이와 같은 커멘드들의 큐잉 동작과 스케줄링 동작은 반복적으로 수행된다.
플래시 메모리(310-330)의 어드레스 매핑 정보는 플래시 메모리(310-330)의 임의의 영역(예를 들면, 메타 영역)에 저장될 수 있고, 저장된 어드레스 맵핑 정보는 파워-업 동작시 워킹 메모리(120) 또는 버퍼 메모리(170)로 로딩될 수 있다. FTL 기능을 수행하는 데 필요한 소프트웨어는 플래시 메모리(310-330)의 임의의 영역(예를 들면, 부트 코드 영역)에 저장될 수 있고, 파워-업시 워킹 메모리(120)로 자동 로딩될 수 있다. 커멘드 히스토리 정보(50, 50')는 플래시 메모리(310-330)의 임의의 영역(예를 들면, 메타 영역)에 저장되었다가 파워-업 동작시 워킹 메모리(120)및/또는 버퍼 메모리(170)로 자동 로딩 되도록 구성될 수 있다. 또는, 커멘드 히스토리 정보(50, 50')가 별도의 영역에 저장되지 않고 있다가 커멘드가 수행될 때마다 워킹 메모리(120) 및/또는 버퍼 메모리(170)에 직접 형성되도록 구성될 수도 있다.
워킹 메모리(120)와 버퍼 메모리(170)는 각각 휘발성 메모리(예를 들면, SRAM 또는 DRAM)로 구현될 수 있다. 또한, 워킹 메모리(120) 및 버퍼 메모리(170)는 각각 별도의 메모리로 구성될 수도 있고, 하나의 메모리로 통합되어 구성될 수도 있다. 이와 같이, 워킹 메모리(120)와 버퍼 메모리(170)의 구성이 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
플래시 인터페이스(180)는 정보 저장 장치로 사용되는 플래시 메모리들(310-330)과 복수 개의 채널들(CH0-CH(N-1))을 통해 데이터를 주고받는다. 각각의 채널(CH0-CH(N-1))에는 복수의 플래시 메모리들(310-330)이 전기적으로 연결된다. 여기서, 하나의 채널에는 동일한 종류의 플래시 메모리들이 연결될 수 있고, 다른 채널들에는 다른 종류 또는 동일한 종류의 플래시 메모리들이 연결될 수 있다. 각각의 채널(CH0-CH(N-1))에 연결되는 플래시 메모리는 NOR 플래시 메모리, NAND 플래시 메모리, One-NAND 플래시 메모리, 단일-레벨 플래시 메모리, 멀티-레벨 플래시 메모리 중 적어도 어느 하나, 또는 그와 같은 것을 포함한다.
플래시 인터페이스(180) 내부에는 레지스터(미 도시됨)가 구비되어 있어, FTL에 의해 스케줄링 된 커멘드들과, 상기 커멘드들의 물리 블록 어드레스(PBA)가 저장된다. 스케줄링된 커멘드는 플래시 메모리(310-330)의 물리 블록 어드레스(PBA)에 대응되는 채널과 웨이를 갖는 플래시 메모리 칩(Chip0-Chip(4N-1))에서 순차적으로 수행된다. 플래시 메모리(310-330)로 기록될 데이터, 또는 플래시 메모리(310-330)로부터 읽어온 데이터는 버퍼 메모리(170)에 임시 저장되었다가 플래시 메모리(310-330) 또는 호스트(900)로 전달된다. 이 경우, 연속해서 수행되는 커멘 드들은 FTL의 스케줄링 동작에 의해서 커멘드들의 연관성이 최소화된 상태를 갖는다. 따라서, 연속해서 수행되는 커멘드들 사이의 블로킹 시간이 최소화되고, 반도체 디스크 장치(500)의 커멘드 처리 효율이 극대화된다.
도 6은 도 1 및 도 5에 도시된 커멘드 히스토리 정보(50)의 구성을 보여주는 도면이다.
도 6에는 워킹 메모리(120)에 저장되는 커멘드 히스토리 정보(50)가 예시적으로 도시되어 있다. 그러나, 버퍼 메모리(170)에 저장되는 커멘드 히스토리 정보(50') 또한 도 6과 실질적으로 동일한 구성을 갖는다. 따라서, 중복되는 설명을 피하기 위해 버퍼 메모리(170)에 저장된 커멘드 히스토리 정보(50')에 대한 설명은 이하 생략한다. 한편, 도 6에는 채널이 4개이고 웨이가 8개인 데이터 저장 장치(300)에 대응되는 커멘드의 히스토리(50)의 구성이 예시적으로 도시되어 있다. 그러나, 이는 본 발명이 적용되는 일 예에 블과하며, 데이터 저장 장치(300)에 할당된 채널의 개수 및 웨이의 개수는 다양한 형태로 변경 및 변형 가능하다.
도 6을 참조하면, 커멘드 히스토리 정보(50)는 과거에 수행된 커멘드들의 정보를 나타낸다. 커멘드 히스토리 정보(50)는 FTL에 의해 검색 및 업데이트된다. 커멘드 히스토리 정보(50)를 구성하는 각각의 히스토리 아이템(51-56)은, 각각의 커멘드에 대응되는 채널 정보(Channel), 웨이 정보(Way), R/W 정보, 및 DMA(Direct Memory Access) 시간 정보를 포함한다.
여기서, 채널 정보는 해당 커멘드가 몇 번째 채널과 관련된 커멘드인지에 대한 정보를 나타낸다. 웨이 정보는 해당 커멘드가 플래시 메모리(310-330)의 몇 번 째 웨이와 관련된 커멘드인지에 대한 정보를 나타낸다. R/W 정보는 해당 커멘드가 읽기(read) 커멘드인지 기록(write) 커멘드인지에 대한 정보를 나타낸다. 그리고, DMA 시간 정보는 해당 커멘드를 수행할 때 소요되는 DMA 시간을 나타낸다. DMA 시간 정보는 호스트(900)로부터 제공된 커멘드에서 처리하고자 하는 섹터 사이즈(sector size) 또는 섹터 카운트 값(sector count value)으로부터 계산될 수 있다. DMA 시간의 크기는 해당 커멘드의 블로킹 시간의 기대 값과 비례한다.
커멘드 히스토리 정보(50)를 구성하는 각각의 히스토리 아이템(51-56)은 실행된 커멘드의 순서에 따라 순차적으로 저장되며, 상기 히스토리 아이템들(51-56) 중 좌측으로 갈수록 오래전에 수행된 커멘드를 나타내고, 우측으로 갈수록 최근에 수행된 커멘드를 나타낸다. 현재 수행될 커멘드에 해당되는 히스토리 아이템(56)은 이전에 수행된 히스토리 아이템들(51-55)을 근거로 하여 업데이트 된다. 현재 수행될 커멘드를 결정하기 위해서 참조 또는 검색되는 히스토리 아이템들의 순서는, 가장 최근에 수행된 커멘드의 히스토리 아이템(55)으로부터 이전에 수행된 히스토리 아이템 순서로(즉, 실행 순서와 역순으로) 정의된다.
도 7은 큐잉된 NCQ 커멘드들로부터 현재 수행될 커멘드가 결정되는 과정을 설명하기 위한 도면이다.
도 7에는 도 5에 도시된 호스트 인터페이스(140)에 큐잉되어 있는 NCQ 커멘드들의 구성이 도시되어 있다. 도 7에는 채널이 4개이고 웨이가 8개인 데이터 저장 장치(300)에 대응되는 NCQ 커멘드 정보들(141-145)의 구성이 예시적으로 도시되어 있다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 데이터 저장 장치(300) 에 할당된 채널의 개수 및 웨이의 개수는 다양한 형태로 변경 및 변형 가능하다.
도 7을 참조하면, 호스트 인터페이스(140)에는 복수 개의 NCQ 커멘드 정보들(141-145)이 큐잉되며, 큐잉된 각각의 NCQ 커멘드 정보(141-145)는 해당 커멘드가 수행될 논리 블록 어드레스 정보(LBA)와, 해당 커멘드의 종류에 대한 정보(Cmd), 및 해당 커멘드가 처리하고자 하는 섹터 사이즈 정보(Sector Size)를 포함한다. NCQ 커멘드 스케줄링 동작시 FTL은 커멘드 히스토리 정보(50)에 저장된 복수의 히스토리 아이템들을 검색한다. 그리고 나서, 검색된 결과를 근거로 하여 큐잉된 NCQ 커멘드 정보들(141-145) 중에서 현재 수행 중인 커멘드와 연관성이 적은 커멘드 하나를 선택한다. 그리고, 선택된 커멘드에 대응되는 히스토리 아이템을 커멘드 히스토리 정보(50)에 저장한다.
도 6 및 도 7을 참조하여 본 발명에서 수행되는 NCQ 커멘드의 스케줄링 방법을 살펴보면 다음과 같다.
FTL이 현재 수행될 커멘드의 히스토리 아이템(56)을 결정하기 위해서는, 먼저 도 6에 도시된 커멘드 히스토리 정보(50) 중에서 가장 최근에 수행된 커멘드의 히스토리 아이템(55)을 검색한다. 히스토리 아이템(55)에 대한 검색 결과, 채널이 2이고 웨이가 5인 메모리 칩에서 읽기 커멘드가 15㎲ 동안 수행됨을 알 수 있다. 이 경우, FTL은 큐잉된 NCQ 커멘드 정보들(141-145) 중에서 채널 2에 해당되는 NCQ 커멘드 정보(143)를 현재 수행될 커멘드의 후보에서 제외한다. 그리고, FTL은 히스토리 아이템(55) 보다 이전에 수행된 커멘드의 히스토리 아이템(54)을 검색한다. 히스토리 아이템(54)에 대한 검색 결과, 채널이 1이고 웨이가 2인 메모리 칩에서 읽기 커멘드가 15㎲ 동안 수행됨을 알 수 있다. 이 경우, FTL은 큐잉된 NCQ 커멘드 정보들(141-145) 중에서 채널 1에 해당되는 NCQ 커멘드 정보(142)를 현재 수행될 커멘드의 후보에서 제외한다.
이어서, FTL은 히스토리 아이템(54) 보다 이전에 수행된 커멘드의 히스토리 아이템(53)을 검색한다. 히스토리 아이템(53)에 대한 검색 결과, 채널이 3이고 웨이가 6인 메모리 칩에서 읽기 기록 커멘드가 30㎲ 동안 수행됨을 알 수 있다. 이 경우, FTL은 큐잉된 NCQ 커멘드 정보들(141-145) 중에서 채널 3에 해당되는 NCQ 커멘드 정보(144)를 현재 수행될 커멘드의 후보에서 제외한다. 그리고 나서, FTL은 히스토리 아이템(53) 보다 이전에 수행된 커멘드의 히스토리 아이템(52)을 검색한다. 히스토리 아이템(52)에 대한 검색 결과, 채널이 0이고 웨이가 1인 메모리 칩에서 읽기 기록 커멘드가 30㎲ 동안 수행됨을 알 수 있다. 따라서, FTL은 큐잉된 NCQ 커멘드 정보들(141-145) 중에서 채널 0에 해당되는 NCQ 커멘드 정보를 현재 수행될 커멘드의 후보에서 제외한다.
그러나, 도 7에서 알 수 있는 바와 같이, 채널 0에 해당되는 NCQ 커멘드 정보는 참조번호 141과 145 두 개가 존재한다. 하나는 채널 0과 웨이 0에 해당되는 NCQ 커멘드 정보이고(참조번호 141), 다른 하나는 채널 0과 웨이 1에 해당되는 NCQ 커멘드 정보이다(참조번호 145). 이 경우, 히스토리 아이템(52)에는 채널이 0이고 웨이가 1인 경우가 저장되어 있으므로, 두개의 NCQ 커멘드 정보들(141, 145) 중 수행되는 커멘드와 연관성이 높은 NCQ 커멘드 정보(145)가 현재 커멘드의 후보에서 제외된다. 그 결과, 도 7에 도시되어 있는 큐잉된 NCQ 커멘드 정보(141-145) 중에 서 채널이 0이고 웨이가 0에 대응되는 커멘드가 현재 수행될 커멘드로서 선택된다. 만일, 두 개의 NCQ 커멘드 정보들(141, 145)이 가리키는 채널 및 웨이가 동일할 경우, 두 개의 NCQ 커멘드 정보들(141, 145)이 나타내는 커멘드들 중에서 DMA 시간이 적게 소요되는 커멘드가 현재 수행될 커멘드로서 선택된다. DMA 시간은 해당 커멘드에서 처리하고자 하는 섹터 사이즈(sector size) 또는 섹터 카운트 값(sector count value)으로부터 계산될 수 있다.
선택된 커멘드의 논리 블록 어드레스는 FTL의 어드레스 맵핑에 의해 물리 블록 어드레로 변환된 후, 플래시 인퍼테이스(180)를 통해 해당 플래시 메모리 칩에서 수행된다. 이와 동시에, 현재 수행되는 커멘드의 히스토리 정보는 FTL의 제어에 의해 커멘드 히스토리 정보(50)에 현재의 히스토리 아이템(56)으로서 저장된다.
도 8은 본 발명에 따른 NCQ 커멘드 처리 방법을 설명하기 위한 도면이다. 도 8에는 NCQ 커멘드를 발생하는 호스트(900)와, 호스트(900)로부터 발생된 NCQ 커멘드를 처리하는 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)의 동작이 도시되어 있다.
도 8을 참조하면, 먼저 호스트(900)는 반도체 디스크 제어 장치(100)로 NCQ 커멘드 요구신호(NCQ Command Req1)를 하나씩 발생한다(S1100). NCQ 커멘드 요구신호가 제공될 때마다 대응되는 NCQ 커멘드와 어드레스가 호스트(900)로부터 반도체 디스크 제어 장치(100)로 제공된다. 이때 호스트로부터 제공되는 NCQ 커멘드는 읽기 커멘드 및 기록 커멘드 중 적어도 어느 하나에 해당된다. 반도체 디스크 제어 장치(100)는 호스트(900)로부터 NCQ 커멘드 요구신호(NCQ Command Req1)가 입력되 자마자 즉시 대응되는 NCQ 커멘드 응답 신호(NCQ Command Ack1)를 호스트(900)로 제공하고(S1200), 대응되는 NCQ 커멘드와 어드레스를 큐잉한다(S2100). 이때, 큐잉되는 어드레스는 논리 블록 어드레스(LBA) 형태를 갖는다.
앞에서 설명한 바와 같이, 반도체 디스크 제어 장치(100)는 호스트(900)로부터 NCQ 커멘드 요구신호(NCQ Command Req1)가 발생되자마자 NCQ 커멘드 응답 신호(NCQ Command Ack1)를 호스트(900)로 전달해야만 한다. 그래야만 반도체 디스크 제어 장치(100)가 다음 NCQ 커멘드 요구신호(NCQ Command Req2)를 받을 수 있게 된다(S1100'). 왜냐하면, 반도체 디스크 제어 장치(100)로부터 NCQ 커멘드 응답 신호를 발생하기 전까지는 호스트(900)가 다음 커멘드 대한 NCQ 커멘드 요구신호를 전송할 수 없기 때문이다. 이와 같은 NCQ 커멘드 요구신호(NCQ Command Req i)와 NCQ 커멘드 응답 신호(NCQ Command Ack i)의 발생 동작은, NCQ 커멘드 요구신호가 발생될 때마다 반복적으로 수행된다.
NCQ 커멘드 응답 신호가 발생되고 나면, 반도체 디스크 제어 장치(100)는 호스트(900)로 DMA 셋업을 요청한다. 이때 DMA 셋업이 요청되는 타이밍은, 수행될 커멘드의 종류에 따라 달라지게 된다. 예를 들면, 기록 커멘드는 호스트(900)로부터 기록 데이터를 미리 받아들일 수 있도록 하기 위해, NCQ 커멘드 응답 신호가 발생되고 난 후 곧바로 DMA 셋업을 요청한다(S1300). 기록 커멘드에 대한 DMA 셋업 요청은, 해당 기록 커멘드가 큐잉만 되고 커멘드에 대한 스케줄링이 아직 수행되지 않은 상태에서 진행될 수 있다. 이는 커멘드에 대한 스케줄링과 기록 데이터에 대한 로딩이 서로 독립적으로 수행될 수 있음을 의미한다. 기록 커멘드에 대한 DMA 셋업 요청이 발생되면, 호스트(900)는 반도체 디스크 제어 장치(100)로부터 요청된 DMA 셋업 신호에 응답해서 기록 데이터를 반도체 디스크 제어 장치(100)로 제공한다(S1400). 반도체 디스크 제어 장치(100)는 호스트(900)로부터 제공되는 기록 데이터를 받아들여 버퍼 메모리(170)에 저장한다.
기록 데이터가 호스트(900)로부터 제공되어 반도체 디스크 제어 장치(100)의 버퍼 메모리(170)에 저장되는 동안, 반도체 디스크 제어 장치(100)에서는 큐잉된 커멘드들에 대한 스케줄링이 수행된다(S2200). 커멘드들에 대한 스케줄링은 이전에 수행된 커멘드들의 히스토리 정보(50)를 근거로 하여 FTL에 의해 수행된다. 커멘드 히스토리 정보(50)는, 큐잉된 복수의 커멘드들 중에서 블로킹 시간(bloking time)의 기대 값(또는 예측값)이 가장 작은 커멘드를 선택하는데 사용된다. 본 발명에서 수행되는 커멘드 스케줄링은 블로킹 시간의 기대 값(또는 예측값)이 가장 작은 커멘드를 선택함으로써, 연속되어 실행되는 커멘드들의 연관성을 작게 한다. FTL은 소프트웨어 또는 펌웨어 형태로 구성될 수 있으며, 데이터 저장 장치(300)의 일 영역에 저장되어 있다가 파워업 동작시 반도체 디스크 제어 장치(100)의 워킹 메모리(120)로 로딩되어 동작할 수 있다. 그리고, 스케줄링에 사용되는 커멘드 히스토리 정보(50)는 워킹 메모리(120) 및/또는 버퍼 메모리(170)에 저장될 수 있다.
앞에서 설명한 바와 같이, 본 발명에서 반도체 디스크 제어 장치(100)는 NCQ 커멘드들의 큐잉이 모두 완료되지 않은 상태에서 커멘드 스케줄링을 수행할 수 있는 특징을 갖는다. NCQ 커멘드들의 큐잉이 모두 완료되지 않은 상태에서 커멘드 스케줄링을 수행할 경우, 연속된 NCQ 커멘드들을 처리하는 시간이 더욱 짧아지게 된 다. 그러나, 본 발명에서 NCQ 커멘드들의 큐잉이 모두 완료된 후에도 커멘드 스케줄링이 수행될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다.
또한, 본 발명에서 반도체 디스크 제어 장치(100)는 큐잉되어 있는 논리 블록 어드레스(LBA)로부터 알아낸 채널 정보와 웨이 정보를 이용하여 커멘드 스케줄링을 수행할 수 있는 특징을 갖는다. 즉, 본 발명의 반도체 디스크 제어 장치(100)는 FTL에 의해 논리 블록 어드레스가 물리 블록 어드레스로 맵핑이 완료되기 이전에 커멘드 스케줄링을 수행할 수 있다. 이는, 상대적으로 시간이 많이 걸리는 주소변환 과정이 모두 수행되기 이전에 커멘드 스케줄링을 수행할 수 있게 되어, 스케줄링 효용성을 향상시키게 됨을 의미한다. 스케줄링된 커멘드는, 어드레스 맵핑 결과로 얻어진 물리 블록 어드레스(PBA)를 이용하여 반도체 디스크 제어 장치(100)의 제어에 의해 수행된다(S2300).
이때 수행되는 커멘드가 읽기 커멘드 일 경우, 데이터 저장 장치(300)로부터 읽어온 읽기 데이터는 반도체 디스크 제어 장치(100)의 버퍼 메모리(170)에 저장된다(S2400). 버퍼 메모리(170)에 읽기 데이터가 저장되고 나면 반도체 디스크 제어 장치(100)는 호스트(900)로 읽기 커멘드에 대한 DMA 셋업 요청을 수행한다(S1600). 그리고 나서 반도체 디스크 제어 장치(100)는 버퍼 메모리(170)에 저장된 읽기 데이터를 호스트(900)로 제공한다(S1700). 그리고, 수행되는 커멘드가 기록 커멘드 일 경우, 기록 데이터는 반도체 디스크 제어 장치(100)의 버퍼 메모리(170)로부터 데이터 저장 장치(300)로 제공된다(S2500).
이상과 같은 커멘드 스케줄링 동작, 및 그것을 이용한 커멘드 실행 방법에 따르면, 큐잉된 복수 개의 NCQ 커멘드들 중에서 블로킹 시간의 기대 값(또는 예측값)이 가장 작은 커멘드가 우선적으로 선택되어 실행되기 때문에, 블로킹 시간을 최소화할 수 있고 반도체 디스크 장치(500)의 커멘드 처리 효율을 극대화할 수 있게 된다. 이상에서 설명한 본 발명의 커멘드 스케줄링은, 소정의 시점까지 큐잉된 NCQ 커멘드들 중에서 최적의 커멘드가 선택되도록 수행된 후, 다시 현재까지 큐잉된 NCQ 커멘드들 중에서 최적의 커멘드가 선택되도록 수행될 수 있다. 또한, 본 발명에서 수행되는 커멘드 스케줄링은, 상대적으로 시간이 많이 걸리는 주소변환 과정이 모두 수행되기 이전에 수행될 수 있다.
도 9 내지 도 12는 본 발명에 따른 NCQ 커멘드 스케줄링의 실행 결과를 예시적으로 보여주는 도면이다. 도 9 및 도 11은 호스트(900)로부터 발생된 8KB의 랜덤 기록 요청(random write request)에 대한 NCQ 커멘드 스케줄링 결과를 보여주는 도면이고, 도 10 및 도 12는 호스트(900)로부터 발생된 8KB의 랜덤 읽기 요청(random read request)에 대힌 NCQ 커멘드 스케줄링 결과를 보여주는 도면이다.
도 9 내지 도 12를 참조하면, 본 발명에 따른 NCQ 커멘드 스케줄링을 수행하게 되면, 그렇지 않은 경우보다 블로킹 시간이 현저히 줄어듦을 알 수 있다. 예를 들면, 8KB의 랜덤 기록 요청시 NCQ 커멘드 스케줄링을 수행하지 않은 경우에는 총 903㎲의 시간(도 9 참조)과, 984㎲의 시간(도 11 참조)이 소요되었으나, 본 발명에 따른 NCQ 커멘드 스케줄링을 수행한 경우 총 630㎲의 시간(도 9 및 도 11 참조)의 시간이 소요됨을 알 수 있다. 그리고, 8KB의 랜덤 읽기 요청시 NCQ 커멘드 스케줄링을 수행하지 않은 경우에는 총 681㎲의 시간(도 10 참조)과, 865㎲의 시간(도 12 참조)이 소요되었으나, 본 발명에 따른 NCQ 커멘드 스케줄링을 수행한 경우 총 337㎲의 시간(도 10 참조)과, 408㎲의 시간(도 12 참조)이 소요됨을 알 수 있다.
만약 펌웨어가 운영체제를 이용하는 경우이거나 플래시 인터페이스가 동일 채널에 대해서 커멘드 큐잉을 지원하는 구조라면, 블로킹 시간이 수행시간에 미치는 영향이 줄어들 수 있을 것이다. 그러나 이러한 상황에서도 본 발명에 따른 성능 향상을 기대할 수 있다. 그리고, 본 발명에 따른 NCQ 커멘드 스케줄링에 따르면 각각의 채널마다 커멘드가 고루 분산되어 처리됨을 알 수 있다. 이는 연속 수행되는 복수 개의 커멘드들의 연관성이 작다는 것을 의미한다. 한편, 도 9 및 도 10에는 각각의 채널이 순차적으로 할당된 것으로 표시되어 있으나, 이는 랜덤한 시뮬레이션 데이터에 의해 발생된 결과일 뿐, 각각의 커멘드가 할당되는 채널의 넘버가 일률적으로 제어되는 것은 아니다. 예를 들면, 도 11 및 도 12에 도시된 바와 같이, 각각의 커멘드가 할당되는 채널의 넘버가 비규칙적으로 분포될 수도 있다.
도 13은 본 발명에 따른 컴퓨팅 시스템의 구성을 보여주는 도면이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템은 버스(950)에 전기적으로 연결된 반도체 디스크 제어 장치(100), 데이터 저장 장치(300), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(600), 사용자 인터페이스(800), 그리고 마이크로프로세서(900)를 포함한다. 도 13에 도시된 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)는 도 1 및 도 5에 도시된 반도체 디스크 장치(SSD ; 500)를 구성할 수 있다. 이 경우, 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)의 상세 구성은 앞에서 설명한 것과 실질적으로 동일하다. 따라서, 동일한 구성에 대해서는 동일한 참조 번호를 부여하고 중복되는 설명은 이하 생략하기로 한다.
데이터 저장 장치(300)에는 마이크로프로세서(900)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 반도체 디스크 제어 장치(100)를 통해 저장된다. 데이터 저장 장치(300)는 복수 개의 채널들과 복수 개의 웨이들을 지원하는 불휘발성 메모리로 구성되며, 바람직하게는 불휘발성 메모리 중에서도 플래시 메모리로 구성된다. 그러나, 이는 본 발명이 적용되는 일 예로서, 플래시 메모리뿐만 아니라 다른 종류의 불휘발성 메모리 장치도 본 발명에 적용 가능함은 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다.
반도체 디스크 제어 장치(100)는 데이터 저장 장치(300)의 읽기/기록/소거 동작을 제어한다. 뿐만 아니라, 반도체 디스크 제어 장치(100)는 데이터 저장 장치(300)를 SRAM/HDD 처럼 읽기/기록/소거 동작이 자유롭게 수행되는 저장 매체로서 사용할 수 있도록 데이터 저장 장치(300)의 맵핑 정보를 관리한다. 데이터 저장 장치(300)의 맵핑 정보는 FTL에 의해 관리된다. FTL에 의해 수행된 맵핑 결과는 메타 데이터 형태로 저장된다.
이 외에도, 본 발명의 반도체 디스크 제어 장치(100)는 연속해서 수행되는 NCQ 커멘드들을 효율적으로 실행하기 위해, 이전에 수행된 커멘드들의 히스토리 정보(50)를 저장하고, 저장된 커멘드 히스토리 정보(50)를 근거로 하여 마이크로프로세서(900) 또는 외부로부터 입력된 복수 개의 NCQ 커멘드들을 스케줄링한다. 그 결과, 복수 개의 연속된 NCQ 커멘드들이 상호 연관성이 낮도록 복수 개의 채널들과 복수 개의 웨이들에 고루 할당되어, 커멘드들의 블로킹 시간을 최소화시킬 수 있게 된다. 이와 같은 본 발명의 NCQ 커멘드 스케줄링 방식은, 하드 디스크 드라이브(HDD)와 달리 기계적 구성이 전혀 없는 반도체 디스크 장치(SSD) 내에서 NCQ 커멘드를 효율적으로 처리할 수 있도록 해 준다. 이상에서 설명된 커멘드 히스토리 정보(50)의 관리 및 커멘드 스케줄링 또한 FTL에 의해 수행된다.
도 13에는 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)가 반도체 디스크 장치(SSD)를 구성하는 경우가 예시적으로 도시되어 있다. 그러나, 반도체 디스크 제어 장치(100) 및 데이터 저장 장치(300)는 반도체 디스크 장치(SSD) 뿐만 아니라, 메모리 카드 및/또는 메모리 카드 시스템을 구성할 수 있다. 이 경우, 메모리 카드 및/또는 메모리 카드 시스템이 적어도 둘 이상의 채널을 지원하고, 메모리 카드 및/또는 메모리 카드 시스템에 적용되는 인터페이스가 컴멘트 큐잉(command queuing) 기능을 제공할 수 있다면, 앞에서 설명된 본 발명의 NCQ 커멘드 스케줄링 방식이 적용될 수 있다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 최근 들어 이종의 불휘발성 메모리를 사용한 데이터 저장 장치들이 노트북, 데스크 탑, 서버 시장에 탑재되고 있는 추세에 있다. 이러한 시장 상황에서 본 발명은 기 존에 가졌던 성능상의 한계를 대폭 향상시켜 불휘발성 메모리를 사용한 데이터 저장 장치의 저변 확대를 가속화시킬 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 반도체 디스크 장치의 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 데이터 저장 장치의 구성을 보여주는 도면이다.
도 3 및 도 4는 반도체 디스크 장치가 연속된 두 개의 커멘드를 처리하기 위한 동작 타이밍을 보여주는 도면이다.
도 5는 도 1에 도시된 반도체 디스크 제어 장치의 상세 구성을 보여주는 블록도이다.
도 6은 도 1 및 도 5에 도시된 커멘드 히스토리 정보의 구성을 보여주는 도면이다.
도 7은 큐잉된 NCQ 커멘드들로부터 현재 수행될 커멘드가 결정되는 과정을 설명하기 위한 도면이다.
도 8은 본 발명에 따른 NCQ 커멘드 처리 방법을 설명하기 위한 도면이다.
도 9 내지 도 12는 본 발명에 따른 NCQ 커멘드 스케줄링의 실행 결과를 예시적으로 보여주는 도면이다.
도 13은 본 발명에 따른 컴퓨팅 시스템의 구성을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 디스크 제어 장치 110 : 중앙처리장치(CPU)
120 : 워킹 메모리 130 : CPU 버스
140 : 호스트 인터페이스 160 : 버퍼 메모리 제어부
170 : 버퍼 메모리 180 : 플래시 인터페이스
300 : 데이터 저장 장치 500 : 반도체 디스크 장치

Claims (17)

  1. 데이터를 저장하기 위한 불휘발성 메모리; 및
    상기 불휘발성 메모리에서 이미 실행된 커맨드들에 각각 대응하는 히스토리 정보들을 저장하고, 상기 불휘발성 메모리에서 실행될 예정인 커맨드들 및 상기 실행될 예정인 커맨드들에 각각 대응하는 히스토리 정보들을 큐잉하고, 상기 저장된 히스토리 정보들과 상기 큐잉된 히스토리 정보들을 비교하고, 상기 비교 결과에 기초하여 상기 실행될 예정인 커맨드들 가운데 상기 불휘발성 메모리에서 다음에 실행될 하나의 커맨드를 선택하기 위한 컨트롤러를 포함하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 이미 실행된 커맨드들 및 상기 실행될 예정인 커맨드들 각각은 NCQ(Native Command Queuing) 커맨드인 반도체 메모리 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 컨트롤러는 상기 비교 결과에 기초하여, 상기 실행될 예정인 커맨드들 가운데 블로킹 시간의 기대 값이 가장 작은 커맨드를 상기 다음에 실행될 하나의 커맨드로서 선택하는 반도체 메모리 장치.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 큐잉된 히스토리 정보들은 각각 상기 실행될 예정인 커맨드들이 실행될 논리 블록 어드레스, 상기 실행될 예정인 커맨드들의 종류, 및 상기 실행될 예정인 커맨드들이 처리하고자 하는 섹터의 사이즈 중 적어도 하나를 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 저장된 히스토리 정보들 및 상기 큐잉된 히스토리 정보들은 각각 상기 이미 실행된 커맨드들 및 상기 실행될 예정인 커맨드들에 대응하는 채널 정보, 웨이 정보, 커맨드 종류, DMA(Direct Memory Access) 시간, 및 펌웨어가 커맨드를 처리하는데 소요되는 시간 중 적어도 어느 하나를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 DMA 시간은 상기 이미 실행된 커맨드들 및 상기 실행될 예정인 커맨드들 각각이 처리하고자 하는 섹터의 사이즈 또는 섹터의 카운트 값에 기초하여 계산되는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 DMA 시간은 상기 실행될 예정인 커맨드들 각각의 블로킹 시간의 기대 값에 비례하는 반도체 메모리 장치.
  13. 불휘발성 메모리에서 실행되는 커맨드들을 스케줄링하는 방법에 있어서,
    상기 불휘발성 메모리에서 이미 실행된 커맨드들에 각각 대응하는 히스토리 정보들을 저장하는 단계;
    상기 불휘발성 메모리에서 실행될 예정인 커맨드들 및 상기 실행될 예정인 커맨드들에 각각 대응하는 히스토리 정보들을 큐잉하는 단계;
    상기 저장된 히스토리 정보들과 상기 큐잉된 히스토리 정보들을 비교하는 단계; 및
    상기 비교 결과에 기초하여, 상기 실행될 예정인 커맨드들 가운데 상기 불휘발성 메모리에서 다음에 실행될 하나의 커맨드를 선택하는 단계를 포함하는 스케줄링 방법.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 다음에 실행될 하나의 커맨드를 선택하는 단계는 상기 비교 결과에 기초하여, 상기 실행될 예정인 커맨드들 가운데 블로킹 시간의 기대 값이 가장 작은 커맨드를 상기 다음에 실행될 하나의 커맨드로서 선택하는 단계인 스케줄링 방법.
  16. 제 13 항에 있어서,
    상기 다음에 실행될 하나의 커맨드를 선택하는 단계가 수행되는 동안, 상기 다음에 실행될 하나의 커맨드가 실행될 논리 블록 어드레스를 물리 블록 어드레스로 맵핑하는 단계를 더 포함하는 스케줄링 방법.
  17. 삭제
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