KR20240022692A - Nand 플래시 메모리와 플립플롭을 결합한 naf 메모리 장치 및 그 동작방법 - Google Patents

Nand 플래시 메모리와 플립플롭을 결합한 naf 메모리 장치 및 그 동작방법 Download PDF

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서울시립대학교 산학협력단
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Abstract

본 발명은 NAND 플래시 메모리와 플립플롭을 결합한 NAF 메모리 장치 및 그 동작방법에 관한 것으로, NAND memory 스트링에 플립플롭을 융합한 NAF memory를 구성함으로써, 기존 폰 노이만 구조와 달리, 별도의 입출력 프로세서 및 데이터 버스를 통하지 않고 전송 유닛을 통해 플립플롭으로 구성된 레지스터의 데이터를 비휘발성 메모리에, 그 역으로 비휘발성 메모리에 저장된 데이터를 레지스터로 직접 불러올 수 있어 종래 병목 현상의 해소는 물론 데이터의 전송 효율을 높일 수 있는 효과가 있다.

Description

NAND 플래시 메모리와 플립플롭을 결합한 NAF 메모리 장치 및 그 동작방법{NAF MEMORY DEVICE COMBINING NAND FLASH MEMORY AND FLIP-FLOP AND OPERATION METHOD THEREOF}
본 발명은 컴퓨팅 시스템에서 유닛 간의 데이터 전송을 효율적으로 하기 위한 메모리 장치에 관한 것으로, 더욱 상세하게는 NAND 플래시 메모리(NAND flash memory)와 플립플롭(Flip-flop)을 결합한 NAF 메모리 장치 및 그 동작방법에 관한 것이다.
컴퓨팅 시스템에 있어 기존 컴퓨터 구조는 프로세싱 유닛과 메모리 유닛이 구분되는 폰 노이만 구조를 따르고 있다.
CPU(central processing unit)로 대변되는 프로세싱 유닛에서는 로직 연산 및 메모리 내의 데이터를 불러오기 위한 명령어 전송 등의 역할을 하고 있으며 이러한 역할의 중간값 및 결과값을 레지스터에 저장하게 된다.
메모리 유닛에서는 이러한 레지스터의 값들을 SRAM(static random-access memory)으로 대변되는 캐시 기억 장치, DRAM(dynamic random access memory)으로 대변되는 주기억 장치 또는 HDD(hard disk drive), SSD(solid-state drive)으로 대변되는 비휘발성 기억 장치에 선택적으로 저장하게 된다.
이러한 프로세스 유닛과 메모리 유닛 간의 데이터 전송 또는 메모리 유닛 간의 데이터 전송에는 데이터 버스(data bus) 및 입출력 프로세서(I/O processor) 등이 활용된다.
도 1은 상술한 기존 폰 노이만 구조의 컴퓨팅 시스템에서 데이터 흐름을 보여주고 있다. 기존 컴퓨팅 시스템에서의 데이터 흐름은 프로세싱 유닛의 빠른 동작 속도와 메모리 유닛의 느린 동작 속도 차이에 의한 전체 시스템 성능 제한에 대한 문제를 야기하는 병목(bottleneck) 현상을 발생시킨다. 또한 프로세싱 유닛과 메모리 유닛 또는 메모리 유닛들 사이의 데이터 전송에서 데이터 버스를 통하는 전송 시스템 특성상 시스템의 대역폭(bandwidth)에 따라 데이터 전송 속도가 제한된다. 특히 다량의 데이터를 전송할 경우, 데이터를 일정단위로 끊어서 전송하게 되는데 이는 속도 및 전력 면에서의 비효율성을 높인다. 이를 개선하기 위해서는 각 유닛 간 데이터 전송을 효율적으로 하기 위한 메모리 구조가 필요하다.
이에 본 발명은 효율적인 데이터 전송을 위해 레지스터를 구성하는 플립플롭 (flip-flop)과 고집적 및 비휘발성의 NAND flash memory array를 융합 집적한 NAF memory(NAND flash memory + Flip-flop)를 제안한다. 구체적으로, 개별 플립플롭 출력에 NAND flash memory array를 융합하여 별도의 입출력 프로세서 및 데이터 버스를 통하지 않고 레지스터의 데이터를 비휘발성 메모리에 직접적으로 저장할 수 있으며 역으로 비휘발성 메모리의 데이터를 레지스터로 직접적으로 불러올 수 있는 NAND 플래시 메모리와 플립플롭을 결합한 NAF 메모리 장치 및 그 동작방법을 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 NAF 메모리 장치는 NAND memory 스트링을 포함하는 비휘발성 기억장치; 상기 NAND memory 스트링에 연결된 플립플롭; 및 상기 NAND memory 스트링과 상기 플립플롭 사이에 삽입되어 서로의 데이터를 주고 받을 수 있도록 구비된 전송 유닛을 포함하여 구성된 것을 특징으로 한다.
상기 전송 유닛은 상기 NAND memory 스트링의 한 접점과 상기 플립플롭의 출력단 또는 반전 출력단 사이에 연결된 복수 개의 트랜지스터로 구성될 수 있다.
상기 접점은 상기 NAND memory 스트링의 셀 소자와 접지 선택 트랜지스터가 연결된 기준 노드이고, 상기 복수 개의 트랜지스터는 상기 기준 노드와 상기 플립플롭의 출력단 사이에 연결되어 FNE 제어 신호로 개폐되는 FNT 트랜지스터, 접지와 상기 플립플롭의 반전 출력단 사이에 직렬로 연결되어 상기 기준 노드의 전압과 NFE 제어 신호로 각각 개폐되는 제 1 NFT 트랜지스터 및 제 2 NFT 트랜지스터를 포함할 수 있다.
상기 복수 개의 트랜지스터는 상기 기준 노드와 상기 제 1 NFT 트랜지스터의 게이트 사이에 연결되어 상기 NFE 제어 신호로 개폐되는 제 3 NFT 트랜지스터를 더 포함할 수 있다.
다른 실시예로, 상기 접점은 상기 NAND memory 스트링의 셀 소자와 접지 선택 트랜지스터가 연결된 기준 노드이고, 상기 복수 개의 트랜지스터는 상기 기준 노드와 상기 플립플롭의 출력단 사이에 연결되어 FNE 제어 신호로 개폐되는 FNT 트랜지스터, V DD 공급전압과 상기 플립플롭의 출력단 사이에 직렬로 연결되어 상기 기준 노드의 전압과 NFE 제어 신호로 각각 개폐되는 제 1 NFT 트랜지스터 및 제 2 NFT 트랜지스터를 포함할 수 있다.
본 발명에 의한 NAF 메모리 장치의 동작방법은 상술한 NAF 메모리 장치를 이용한 NFT(NAND to Flip-flop Transfer) 모드 동작방법으로, 상기 FNT 트랜지스터는 턴오프(turn-off)시킨 상태에서 상기 제 1 NFT 트랜지스터 및 상기 제 2 NFT 트랜지스터를 턴온(turn-on)시키며 상기 NAND memory 스트링에 저장된 데이터를 상기 플립플롭의 출력단으로 전달하되, 상기 플립플롭의 출력단의 전압이 0 V인 상태에서 상기 접지 선택 트랜지스터를 턴온시켜 상기 기준 노드의 전압을 0 V로 초기화하는 단계; 상기 플립플롭의 CP(clock pulse)를 중지시켜 상기 출력단의 전압이 0 V인 상태에서 상기 접지 선택 트랜지스터는 턴오프시키고 상기 NAND memory 스트링에 읽기 동작을 위한 전압들을 인가하여 읽고자 하는 특정 셀 소자의 메모리 상태에 따라 상기 기준 노드의 전압이 결정되도록 하는 단계; 상기 NFE 제어 신호로 상기 제 2 NFT 트랜지스터를 턴온시켜 상기 특정 셀 소자에 저장된 데이터를 상기 플립플롭의 출력단으로 전달하는 단계; 및 상기 NFE 제어 신호로 상기 제 2 NFT 트랜지스터를 턴오프시키는 단계를 포함하여 순차 진행하는 것을 특징으로 한다.
본 발명에 의한 NAF 메모리 장치의 동작방법은 상술한 NAF 메모리 장치를 이용한 FNT(Flip-flop to NAND Transfer) 모드 동작방법으로, 상기 제 2 NFT 트랜지스터는 턴오프시킨 상태에서 상기 FNT 트랜지스터를 턴온시키며 상기 플립플롭의 출력단 데이터를 상기 NAND memory 스트링으로 전달하되, 상기 NAND memory 스트링에서 적어도 쓰고자 하는 특정 셀 소자의 메모리 상태를 지워 초기화하는 단계; 상기 플립플롭의 CP를 중지시켜 상기 출력단의 전압을 유지한 상태에서 상기 FNE 제어 신호로 상기 FNT 트랜지스터를 턴온시키고 상기 NAND memory 스트링에 쓰기 동작을 위한 전압들이 인가하여 상기 특정 셀 소자에 상기 출력단의 데이터가 저장되도록 하는 단계; 및 상기 FNE 제어 신호로 상기 FNT 트랜지스터를 턴오프시키는 단계를 포함하여 순차 진행하는 것을 특징으로 한다.
본 발명은 NAND memory 스트링에 플립플롭을 융합한 NAF memory를 구성함으로써, 기존 폰 노이만 구조와 달리, 별도의 입출력 프로세서 및 데이터 버스를 통하지 않고 전송 유닛을 통해 플립플롭으로 구성된 레지스터의 데이터를 비휘발성 메모리에, 그 역으로 비휘발성 메모리에 저장된 데이터를 레지스터로 직접 불러올 수 있어 종래 병목 현상의 해소는 물론 데이터의 전송 효율을 높일 수 있는 효과가 있다.
도 1은 기존 컴퓨팅 시스템에서 데이터 버스를 통한 CPU(central processing unit) 내의 레지스터와 비휘발성 기억 장치(캐시, 주기억, HDD, SSD) 간의 데이터 흐름을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 NAF 메모리 장치를 활용한 CPU 내 레지스터 구조에서 데이터 흐름을 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 NAF 메모리 장치의 구성을 보인 블록도이다.
도 4는 도 3의 일 실시예에 따른 내부 구조를 보인 회로도이다.
도 5는 도 4의 NAND memory 스트링의 구체적인 실시예를 보인 회로도이다.
도 6은 도 4의 NAND memory 스트링의 셀 소자에 대한 전하 주입 여부에 따른 memory state 정의 및 state에 따른 문턱 전압(threshold voltage, V TH) 분포를 보인 그래프이다.
도 7은 도 4에서 NFT 모드 동작 개요를 보여주는 회로도이다.
도 8은 도 7에서 NFT 모드의 각 유닛 별 동작 타이밍 다이어그램이다.
도 9는 도 4에서 FNT 모드 동작 개요를 보여주는 회로도이다.
도 10은 도 9에서 FNT 모드의 각 유닛 별 동작 타이밍 다이어그램이다.
도 11은 도 4의 NAF memory를 활용한 4비트 레지스터를 보여준다.
도 12는 도 4의 NAF memory를 활용한 4비트 시프트 레지스터를 보여준다.
도 13은 도 4의 NAF memory를 활용한 4비트 범용 시프트 레지스터를 보여준다.
도 14는 도 3의 다른 실시예에 따른 내부 구조를 보인 회로도이다.
도 15는 도 3의 또 다른 실시예에 따른 내부 구조를 보인 회로도이다.
도 16은 도 15의 NAF memory를 활용한 4비트 레지스터를 보여준다.
도 17은 도 15의 NAF memory를 활용한 4비트 시프트 레지스터를 보여준다.
도 18은 도 15의 NAF memory를 활용한 4비트 범용 시프트 레지스터를 보여준다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 NAF 메모리 장치는 레지스터를 구성하는 플립플롭(flip-flop)과 고집적 및 비휘발성의 NAND flash memory array를 융합 집적한 NAF memory(NAND flash memory + Flip-flop)를 포함하여 구성된다. 이렇게 함으로써, CPU 내에서 별도의 입출력 프로세서 및 데이터 버스를 통하지 않고 레지스터의 데이터를 비휘발성 메모리에 직접 저장할 수 있으며 비휘발성 메모리의 데이터를 레지스터로 직접 불러올 수 있게 된다. 이러한 데이터 전송은 후술하는 바와 같이 단순한 구조의 전송 유닛(transfer unit)으로 이루어질 수 있다. 본 실시예의 장점은 NAF memory의 개별 동작을 통해 병렬적으로 레지스터의 데이터를 비휘발성 메모리에 저장할 수 있어 데이터 전송의 효율을 높일 수 있다는 것이다. 또한 최근 누설 전력을 줄이기 위한 파워 게이팅(power-gating, 대기 시간에는 회로의 전원을 차단) 기법에서도 플립플롭 및 레지스터 데이터 백업을 효율적으로 실행하는데 활용될 수 있다. 이하, 본 발명의 구체적인 NAF 메모리 장치의 구조와 그 동작방법에 대하여 살펴본다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 의한 NAF 메모리 장치는 NAND memory 스트링(10)을 포함하는 비휘발성 기억장치; 상기 NAND memory 스트링에 연결된 플립플롭(30); 및 상기 NAND memory 스트링(10)과 상기 플립플롭(30) 사이에 삽입되어 서로의 데이터를 주고 받을 수 있도록 구비된 전송 유닛(20)을 포함하여 구성된다.
여기서, 상기 비휘발성 기억장치는 NAND flash memory를 포함하여 구성될 수 있고, NAND flash memory는, 도 3 및 도 4와 같이, NAND flash string unit(10)의 string(이하, 'NAND memory 스트링'이라 함)이 전송 유닛(20)을 거쳐 플립플롭(30)의 출력에 연결되는 구조를 가진다. NAND memory 스트링의 flash memory cell(이하, '셀 소자'라 함)의 개수는 1개 또는 도 4와 같이 다수 개(NV1, NV2, ..., NVn; 14)일 수 있다.
셀 소자(14)의 형태는 floating-gate memory, CTF(charge-trap memory), e-flash memory(embedded flash memory) 등 모든 형태의 flash memory 형태가 가능하다. 그 중에서 플립플롭 및 CPU 제작에 사용되는 CMOS(complementary metal-oxide-semiconductor) logic 공정과 호환성 있는(compatible) e-flash memory가 가장 바람직할 수 있다. 도 5는 셀 소자(14)를 2가지 형태의 e-flash memory로 구현 가능함을 보여주고 있다. 2Tr e-flash NAND cell(14a)의 경우는 WL(word line)의 동작 전압(program voltage, V PP 혹은 erase voltage 혹은 read voltage, V read)를 CC(coupling capacitor)에 인가하여 FG(floating gate)에 동작 전압을 coupling 하여 FG로 전하를 주입 또는 제거하여 cell을 memory state를 결정하거나 memory state를 읽는 동작을 하게 된다. 예를 들어, 도 6에 나타난 것처럼 전하가 주입되어 셀 소자의 문턱전압(threshold voltage, V TH)이 높아진 상태는 ‘0’으로 정의하고, 전하가 제거되어 문턱전압이 낮아진 상태를 ‘1’로 정의할 수 있다. 3Tr e-flash NAND cell(14b)의 경우는 CC 외에 EC(erase capacitor)를 CC에 병렬로 구성하여 FG의 전하를 제거하는 역할을 하게 된다. CC의 크기는 EC에 비해 약 8배 큰 구조로 구성하여 FG는 CC에 의해서만 coupling이 되도록 하고, EC는 전하는 제거하는 역할만 수행하도록 함이 바람직하다. 이러한 구조를 통해 전자인 2Tr e-flash NAND cell 구조에 비해 낮은 동작 전압을 가져갈 수 있다. 이 외에도 본 발명에 사용 가능한 e-flash memory에는 1.5Tr 구조 등 모든 e-flash 형태가 포함될 수 있다.
상기 플립플롭(30)은, 도 4에서 상승에지 트리거 D-플립플롭으로 도시되었으나, 이에 제한되지 않고 통상과 같이 복수 개의 게이트(AND, NOR, NAND 게이트 등)와 궤환(feed back) 회로로 구성되어 CP(clock pulse)의 상승에지 혹은 하강에지에 따라 출력단(Q)과 반전 출력단(Q bar, )으로 안정된 출력을 가지는 1비트 기억소자로 레지스터(register)를 구성하는 것이면 모두 이에 해당된다.
상기 전송 유닛(20)은 상기 NAND memory 스트링(10)의 한 접점(18)과 상기 플립플롭(30)의 출력단(Q, 36) 또는 반전 출력단(, 38) 사이에 연결된 복수 개의 트랜지스터로 구성될 수 있다.
상기 전송 유닛(20)의 구체적 실시예로, 도 4, 도 7 및 도 9를 참조하면, 상기 접점(18)은 상기 NAND memory 스트링(10)의 셀 소자(14)와 접지 선택 트랜지스터(16)가 연결된 기준 노드(Node G)이고, 상기 복수 개의 트랜지스터는 상기 기준 노드(18)와 상기 플립플롭(30)의 출력단(36) 사이에 연결되어 FNE 제어 신호로 개폐되는 FNT 트랜지스터(22), 접지와 상기 플립플롭(30)의 반전 출력단(38) 사이에 직렬로 연결되어 상기 기준 노드(18)의 전압(V Node G)과 NFE 제어 신호로 각각 개폐되는 제 1 NFT 트랜지스터(24) 및 제 2 NFT 트랜지스터(26)를 포함하여 구성될 수 있다.
상기와 같이 구성된 NAF 메모리 장치의 동작은 다음 3가지로 구분된다. NAND memory 스트링(10)에서 플립플롭(30)으로 데이터를 전송하는 NFT(NAND to Flip-flop Transfer), 플립플롭(30)에서 NAND memory 스트링(10)으로 데이터를 전송하는 FNT(Flip-flop to NAND Transfer) 그리고 NAND memory 스트링(10)과 플립플롭(30) 간 연결을 끊고 플립플롭(30) 독립적으로 동작하는 3가지 모드가 있다. NFT 모드는 NAND flash의 읽기 동작과 유사하며, FNT 모드는 NAND flash의 쓰기 동작과 유사하다. 본 발명의 NAF 메모리 장치는 평소 독립적인 플립플롭(30)으로 동작하여 레지스터 역할을 하다 NAND memory 스트링(10)의 비휘발성 메모리로 데이터 이전이 필요한 경우 및 반대로 NAND memory 스트링(10)의 비휘발성 메모리로부터 데이터를 불러들이는 경우에 각각 FNT 및 NFT 모드로 동작한다. 이하, 상술한 NAF 메모리 장치의 동작방법에 대하여 살펴본다.
먼저, 도 7 및 도 8을 참조하며, NFT(NAND to Flip-flop Transfer) 모드로 동작하는 방법에 대하여 기술한다.
NAF 메모리 장치의 NFT 모드 동작은 기본적으로, 상기 FNT 트랜지스터(22)는 턴오프(turn-off)시킨 상태에서 상기 제 1 NFT 트랜지스터(24) 및 상기 제 2 NFT 트랜지스터(26)를 턴온(turn-on)시키며 상기 NAND memory 스트링(10)에 저장된 데이터를 상기 플립플롭(30)의 출력단(36)으로 전달하는 방식으로 이루어진다.
이는, 도 8을 참조하면, 상기 플립플롭(30)의 출력단(36)의 전압(V Node Q)이 0 V인 상태에서 상기 접지 선택 트랜지스터(16)를 턴온시켜 상기 기준 노드(18)의 전압(V Node G)을 0 V로 초기화하는 단계(T1~T2); 상기 플립플롭(30)의 CP(clock pulse)를 중지시켜 상기 출력단(36)의 전압(V Node Q)이 0 V인 상태에서 상기 접지 선택 트랜지스터(16)는 턴오프시키고 나머지 상기 NAND memory 스트링(10)에 읽기 동작을 위한 전압들을 인가하여, 예컨대 bit line(BLflash)은 V DD, 스트링 선택 트랜지스터(12)는 V DD, 비선택 셀 소자들(NV1, NVn)은 V pass, 선택 셀 소자(NV2)는 V read를 각각 인가하여, 읽고자 하는 선택된 특정 셀 소자(예컨대, NV2)의 메모리 상태(Flash State: '1'/'0')에 따라 상기 기준 노드(18)의 전압(V Node G)이 결정되도록 하는 단계(T2~T3); 상기 NFE 제어 신호(예컨대, V DD)로 상기 제 2 NFT 트랜지스터(26)를 턴온시켜 상기 특정 셀 소자(NV2)에 저장된 데이터를 상기 플립플롭(30)의 출력단(36)으로 전달하는 단계(T3~T4); 및 상기 NFE 제어 신호(예컨대, 0 V)로 상기 제 2 NFT 트랜지스터(26)를 턴오프시키는 단계(T4~T5)를 포함하여 순차 진행하는 것으로 실시될 수 있다.
이렇게 함으로써, NAND memory 스트링(10)의 특정 셀 소자(NV2)에 저장된 데이터를 플립플롭(30)의 출력단(36)으로 전달할 수 있게 된다.
상기 NAF 메모리 장치의 NFT 모드 동작을 보다 구체적으로 설명하면, NFT 모드는 NAND memory 스트링(10)의 특정 셀 소자(NV2)에 저장되어 있는 데이터를 플립플롭(30)으로 옮겨 출력해주는 동작이다. 도 7에 나타난 것과 같이 NAND memory 스트링(10)에서 NAND flash 읽기 동작으로 NFT 동작이 이루어진다. 선택된 셀 소자(NV2)의 V TH에 따라 기준 노드(18)의 전압(V Node G)이 변하게 되어 NAND memory 스트링(10)의 데이터가 전송 유닛(20)을 통해 플립플롭(30)의 출력단(36)에 입력하게 된다. 해당 동작의 자세한 동작은 도 8의 타이밍 다이어 그램을 통해 자세히 설명할 수 있다. 초기 독립적인 플립플롭 동작을 하는 NAF 메모리 장치의 입력에 0 V를 인가하여 초기화를 시켜준다(T1~T2). 이 순간의 기준 노드(18)의 전압(V Node G)은 0 V로 초기화 되어 있는 상태이다. 그 후, CP를 중지시킨 뒤 NAND memory 스트링(10)에 읽기 동작하여 선택된 셀 소자(NV2)의 memory state에 따라 기준 노드(18)의 전압(V Node G)을 결정한다. 읽기 동작의 경우 선택된 셀 소자(NV2)에는 V read를 인가하여 주고, 선택되지 않은 셀 소자들(NV1, NVn)의 WL에는 V pass를 인가하여 준다. NAND memory 스트링(10)의 bit line(BLflash)에 V DD(~1 V, 전압 값은 적용하는 시스템, 응용 분야 등 상황에 따라 다양하게 바뀔 수 있음)를 인가하고 접지(ground)와 연결된 접지 선택 트랜지스터(16)의 게이트 라인(GSL)에 V SS(약 0 V), bit line(BL)과 연결된 스트링 선택 트랜지스터(12)의 게이트 라인(SSL)에 V DD 신호를 입력하여 스트링 선택 트랜지스터(12)를 턴온(turn-on)한다. 선택된 셀 소자(NV2)의 memory state가 ‘1’일 경우 읽기 동작을 통해 기준 노드(18)의 전압(V Node G)을 V DD-V TH까지 상승시킬 수 있으며, 이 때 전송 유닛(20)의 제 1 NFT 트랜지스터(24)가 턴온하게 된다. 반대로 상기 Memory state가 ‘0’일 경우에는 기준 노드(18)의 전압(V Node G)이 0 V로 유지되어 제 1 NFT 트랜지스터(24)가 오프(off) 상태를 유지한다(T2~T3). 그 후 제 1 NFT 트랜지스터(24)에 직렬로 연결된 제 2 NFT 트랜지스터(26)의 게이트 제어신호(NFE)에 V DD를 인가해주어 전송 유닛(20)의 동작을 실시하게 된다. 이 때 제 1 NFT 트랜지스터(24)가 온(on) 되어 있는 ‘1’ 상태이면 접지(ground) 신호가 플립플롭(30)의 반전 출력단(38)에 인가되어 플립플롭(30)의 출력단(36)은 V DD에 해당하는 ‘High’ 신호를 출력하게 되고, 제 1 NFT 트랜지스터(24)가 오프(off) 되어 있는 ‘0’ 상태이면 플립플롭(30)에 어떠한 신호도 인가되지 않아 초기의 0 V 상태로 유지된다(T3~T4). 플립플롭(30)의 출력단(36) 값이 상기 memory state에 따라 변하고 난 뒤에 전송 유닛(20) 및 NAND memory 스트링(10)의 신호를 차단하여 플립플롭(30)의 독립적인 동작이 가능하도록 준비한다. 이 때, NAND memory 스트링(10)의 접지(ground)에 연결된 접지 선택 트랜지스터(16)를 GSL 신호(V DD)로 켜주어 기준 노드(18) 또한 초기화하여 제 1 NFT 트랜지스터(24)를 오프(off) 상태로 만든다(T4~T5). 모든 전송 유닛(20)이 오프(off) 및 초기화되면 CP가 다시 플립플롭(30)에 인가되면서 독립적인 플립플롭 동작을 하며 NFT 모드 동작이 끝나게 된다
다음, 도 9 및 도 10을 참조하며, FNT(Flip-flop to NAND Transfer) 모드로 동작하는 방법에 대하여 기술한다.
상기 제 2 NFT 트랜지스터(26)는 턴오프시킨 상태에서 상기 FNT 트랜지스터(22)를 턴온시키며 상기 플립플롭(30)의 출력단(36) 데이터를 상기 NAND memory 스트링(10)으로 전달하는 방식으로 이루어진다.
이는, 도 10을 참조하면, 상기 NAND memory 스트링(10)에서 적어도 쓰고자 하는 특정 셀 소자(NV2)의 메모리 상태를 지워 초기화하는 단계(T1~T2); 상기 플립플롭(30)의 CP를 중지시켜 상기 출력단(36)의 전압을 유지한 상태에서 상기 FNE 제어 신호(V DD)로 상기 FNT 트랜지스터(22)를 턴온시키고 상기 NAND memory 스트링(10)에 쓰기 동작을 위한 전압들이 인가하여, 예컨대 bit line(BLflash)은 플로팅 또는 V SS, 스트링 선택 트랜지스터(12)는 턴오프될 V SS, 비선택 셀 소자들(NV1, NVn)은 V pass, 선택 셀 소자(NV2)는 V PP를 각각 인가하여, 상기 특정 셀 소자(NV2)에 상기 출력단(36)의 데이터가 저장되도록 하는 단계(T2~T4); 및 상기 FNE 제어 신호(0 V)로 상기 FNT 트랜지스터(22)를 턴오프시키는 단계(T4~T5)를 포함하여 순차 진행하는 것으로 실시될 수 있다.
이렇게 함으로써, 플립플롭(30)의 출력단(36) 데이터를 NAND memory 스트링(10)의 특정 셀 소자(NV2)로 전달하여 저장할 수 있게 된다.
상기 NAF 메모리 장치의 FNT 모드 동작을 보다 구체적으로 설명하면, FNT 모드는 플립플롭(30)에서 출력한 출력단(36)의 데이터를 NAND memory 스트링(10)의 특정 셀 소자(NV2)로 전달하여 저장하는 동작이다. 도 9에서 보는 것과 같이 플립플롭(30)의 출력에 의해서 NAND memory 스트링(10)의 채널 전압(V channel)이 결정된다. V channel은 self-boosting 되거나(플립플롭의 출력이 ‘High’일 경우) V SS(약 0 V, 플립플롭의 출력이 ‘Low’일 경우)가 된다. V channel의 전압 상태는 선택된 셀 소자(NV2)의 게이트에 V PP(~ 20 V)가 인가되었을 때 FN program을 억제하거나 발생시키는 역할을 하게 된다. 이러한 동작을 통해 선택된 셀 소자(NV2)에 플립플롭(30)의 출력 상태를 저장할 수 있다. 자세한 동작 원리는 도 10에 표시된 타이밍 다이어그램을 통해 설명할 수 있다. 초기 동작에서 플립플롭의 출력은 NAND memory 스트링(10)에 저장할 값을 출력하고 있다(T1~T2). 이 후 전송 유닛(20)의 FNT 트랜지스터(22)의 게이트 제어 신호(FNE)에 V DD를 인가하여 턴온시키고 NAND memory 스트링(10)의 모든 셀 소자들의 WL에 V pass를 입력하여 전체 V channel이 플립플롭 출력단(36)의 신호에 맞게 설정되도록 한다. 이 때 플립플롭(30)의 출력을 유지하기 위해 CP를 중단한다. 또한 채널을 플립플롭(30)의 출력에만 연결시키기 위해 SSL, GSL에 V SS를 인가하여 스트링 선택 트랜지스터(12)와 접지 선택 트랜지스터(16)를 오프시켜준다(T2~T3). 그 후 선택된 셀 소자(NV2)의 WL에 V PP를 인가하여 FN program 동작을 실시한다. V channel 값이 플립플롭(30)의 출력에 의해 self-boosted 되었다면 선택된 셀 소자(NV2)의 게이트 전압과 채널 전압의 차이가 크지 않아 FN program이 ‘inhibit’되어 초기 state ‘1’을 유지하게 된다. 반대로 V channel 값이 플립플롭(30)의 출력에 의해 V SS로 고정되면 선택된 셀 소자(NV2)의 게이트 전압과 채널 전압의 차이가 크게 유지되어 FN program이 발생하여 state ‘0’으로 ‘program’된다. 해당 동작에 대한 요약은 아래 표 1(FNT 모드에서 플립플롭 출력에 따른 V channel과 선택된 셀 소자 상태)과 같다(T3~T4). 플립플롭(30)의 출력 값을 선택된 셀 소자(NV2)에 전송한 후에 전송 유닛(20)을 모두 off한 뒤 GSL에 V DD를 입력하여 V channel을 접지(ground) 상태로 초기화한다(T4~T5). 그 후 NAND memory 스트링(10)의 모든 신호를 off하고 CP를 다시 인가하여 독립적인 플립플롭 동작으로 복귀시키며 FNT 동작을 마무리하게 된다(T5 이후).
상술한 NAF 메모리 장치를 널리 쓰이는 레지스터에 활용할 수 있는 방안에 대해 제시한다. 하기에서 제시되는 활용 방안들은 단편적인 예일 뿐 플립플롭으로 구성할 수 있는 모든 레지스터에 활용할 수 있다.
(1) 4비트 레지스터
D-플립플롭만으로 이루어진 가장 단순한 4비트 레지스터에 NAF 메모리 장치를 활용한 도식이 도 11에 나타난다. 이 레지스터는 CP의 상승 에지에서 입력 데이터(I A, I B, I C, I D)를 입력하여 저장할 수 있으며, 출력(O A, O B, O C, O D)에서 데이터를 출력할 수 있다. NAF 메모리의 FNT 모드를 활용하여 각 플립플롭에 병렬적으로 입력된 데이터를 따로 저장할 수 있으며, NFT 모드를 활용하여 NAF 메모리 장치에 저장된 데이터를 개별적으로 출력할 수 있다.
(2) 4비트 시프트 레지스터
D-플립플롭을 이용하여 구성한 4비트 시프트 레지스터에 NAF 메모리 장치를 활용한 도식이 도 12에 나타난다. CP가 입력될 때 마다 입력 데이터가 한 비트씩 오른쪽으로 시프트하며 저장된다(I→Q A, Q A→Q B, Q B→Q C, Q C→Q D). 시프트하는 중간 과정에서 데이터를 FNT 모드를 활용해 NAND memory 스트링에 저장할 수 있으며 ㅂ반대로 ND memory 스트링에 저장된 데이터를 NFT 모드를 활용하여 플립플롭에 개별적 또는 병렬적으로 입력하여 시프트 레지스터를 통해 직렬 출력이 가능하다.
(3) 4비트 범용(universal) 시프트 레지스터
D-플립플롭을 이용하여 구성한 4비트 범용 시프트 레지스터에 NAF 메모리 장치를 활용한 도식이 도 13에 나타난다. 4비트 범용 시프트 레지스터는 양방향으로 직렬 입력 데이터를 시프트할 수 있을 뿐만 아니라 시프트한 데이터를 병렬로 출력할 수 있다. 반대로 병렬로 입력한 데이터를 직렬로 시프트하면서 병렬로 출력할 수 있다. 이러한 동작은 멀티플렉서(multiplexer, MUX)의 제어 신호(S1, S0)에 따라 각 플립플롭의 입력이 변하면서 시프트 동작 또는 병렬 동작을 가능하게 한다. 해당 동작은 아래 표 2(4비트 범용 시프트 레지스터의 제어표)에서 자세히 보여준다. 해당 범용 시프트 레지스터에 NAF 메모리 장치를 활용하게 되면 FNT 모드에서 시프트 중간 과정에서 데이터 저장 뿐만 아니라 병렬 입력 데이터도 NAND memory 스트링에 저장할 수 있게 된다. 게다가 NFT 모드에서 NAND memory 스트링에 저장된 데이터를 시프트할 수 있을 뿐만 아니라 병렬 출력이 가능하다.
위에서 본 발명의 NAF 메모리 장치를 활용한 예로, 4비트 레지스터, 4비트 시프트 레지스터 및 4비트 범용 시프트 레지스터에 대해 설명하였으나, 4비트에 제한되지 않고 각각 임의 N비트 레지스터, N비트 시프트 레지스터 및 N비트 범용 시프트 레지스터(N은 2 이상 자연수)로 구성될 수 있음은 자명하다.
본 발명의 실시예에 따라, 도 14와 같이, 본 발명의 NAF 메모리 장치의 전송 유닛(20')은 상술한 도 4의 실시예에서 기준 노드(18)와 제 1 NFT 트랜지스터(24)의 게이트 사이에 제 3 NFT 트랜지스터(28)가 더 연결되어 제 2 NFT 트랜지스터(26)과 함께 NFE 제어 신호로 개폐되도록 구비될 수 있다. 이렇게 함으로써, 도 4의 실시예에서 FNE 동작 시 플립플롭(30)의 출력단(36) Q 값이 1인 경우 NAND memory 스트링(10)을 self-boosting 할 시에 제 1 NFT 트랜지스터(24)의 게이트 커패시터가 NAND memory 스트링(10)의 커패시터에 비해 훨씬 큰 경우, NAND memory 스트링(10)이 self-boosting 전압으로 상승하기 어려운 문제점을 해소할 수 있게 된다. 즉, 본 실시예에서는 이러한 제 1 NFT 트랜지스터(24)의 게이트 커패시터로 인한 NAND memory 스트링(10)의 self-boosting 방해를 억제하기 위해 전송 유닛(20')에 제 3 NFT 트랜지스터(28)를 추가한 것이다. 제 3 NFT 트랜지스터(28)는 제 1 NFT 트랜지스터(24)의 게이트와 NAND memory 스트링(10) 사이에 존재하며 제 3 NFT 트랜지스터(28)의 개폐는 NFE 제어 신호에 의해 결정된다. FNT 모드에서 NFE 제어 신호는 제 2 NFT 트랜지스터(26) 및 제 3 NFT 트랜지스터(28)가 오프되는 신호로 인가되므로 제 1 NFT 트랜지스터(24)의 게이트 커패시터가 NAND memory 스트링(10)에 대해서 개방(open)된 것으로 볼 수 있다. 그리하여 제 1 NFT 트랜지스터(24)의 게이트 커패시턴스에 관계없이 self-boosting의 방해를 방지하여 원활한 FNT 모드 동작이 가능하게 된다.
도 15를 참조하면, 본 발명에 따른 NAF 메모리 장치의 다른 실시예로, 접점(18)은 NAND memory 스트링(10)의 셀 소자(14)와 접지 선택 트랜지스터(16)가 연결된 기준 노드로 상술한 실시예와 같게 하되, 전송 유닛(20")을 이루는 복수 개의 트랜지스터는 기준 노드(18)와 플립플롭(30)의 출력단(36) 사이에 연결되어 FNE 제어 신호로 개폐되는 FNT 트랜지스터(22), V DD 공급전압(21)과 플립플롭의 출력단(36) 사이에 직렬로 연결되어 기준 노드(18)의 전압과 NFE 제어 신호로 각각 개폐되는 제 1 NFT 트랜지스터(24) 및 제 2 NFT 트랜지스터(26)를 포함하여 구성될 수 있다. 이렇게 함으로써, 도 4의 실시예에서 NFT 모드 시 NAND memory 스트링(10)의 데이터가 제 1 NFT 트랜지스터(24)에 연결된 접지(ground)를 통해 반전 데이터로 플립플롭의 반전 출력단(38)으로 들어가면서 플립플롭의 출력단(36) 출력이 NAND memory 스트링(10)의 데이터에 일치시키게 되었는데, 본 실시예에서는 제 1 NFT 트랜지스터(24)에 V DD 공급전압(21)을 연결하여 플립플롭의 출력단(36)에 바로 NAND memory 스트링(10)의 데이터를 반전 없이 입력하여 주게 된다. 본 실시예에 의하면, 반전 출력이 없는 플립플롭에 사용하여 구조와 동작을 단순하게 할 수 있는 장점이 있지만 제 1 NFT 트랜지스터(24)에서 발생하는 전압 강하로 인해 플립플롭의 출력 Q를 V DD까지 풀업(pull-up)하는 데에 지연 시간이 발생할 수 있다. 도 16 내지 도 18은 앞서 제시한 NAF 메모리 장치를 활용한 레지스터에 관한 실시예들인 도 11 내지 도 13에서 각각 플립플롭의 출력 Q만 사용한 것에 차이점이 있어, 반복된 설명은 생략한다.
10: NAND memory 스트링 12: 스트링 선택 트랜지스터
14: 셀 소자 16: 접지 선택 트랜지스터
18: 기준 노드 20: 전송 유닛
21: V DD 공급전압 22: FNT 트랜지스터
24: 제 1 NFT 트랜지스터 26: 제 2 NFT 트랜지스터
28: 제 3 NFT 트랜지스터 30: 플립플롭
32: 데이터 입력단 34: CP 입력단
36: 출력단 38: 반전 출력단

Claims (10)

  1. NAND memory 스트링을 포함하는 비휘발성 기억장치;
    상기 NAND memory 스트링에 연결된 플립플롭; 및
    상기 NAND memory 스트링과 상기 플립플롭 사이에 삽입되어 서로의 데이터를 주고 받을 수 있도록 구비된 전송 유닛을 포함하여 구성된 것을 특징으로 하는 NAF 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전송 유닛은 상기 NAND memory 스트링의 한 접점과 상기 플립플롭의 출력단 또는 반전 출력단 사이에 연결된 복수 개의 트랜지스터로 구성된 것을 특징으로 하는 NAF 메모리 장치.
  3. 제 2 항에 있어서,
    상기 접점은 상기 NAND memory 스트링의 셀 소자와 접지 선택 트랜지스터가 연결된 기준 노드이고,
    상기 복수 개의 트랜지스터는 상기 기준 노드와 상기 플립플롭의 출력단 사이에 연결되어 FNE 제어 신호로 개폐되는 FNT 트랜지스터, 접지와 상기 플립플롭의 반전 출력단 사이에 직렬로 연결되어 상기 기준 노드의 전압과 NFE 제어 신호로 각각 개폐되는 제 1 NFT 트랜지스터 및 제 2 NFT 트랜지스터를 포함하는 것을 특징으로 하는 NAF 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수 개의 트랜지스터는 상기 기준 노드와 상기 제 1 NFT 트랜지스터의 게이트 사이에 연결되어 상기 NFE 제어 신호로 개폐되는 제 3 NFT 트랜지스터를 더 포함하는 것을 특징으로 하는 NAF 메모리 장치.
  5. 제 2 항에 있어서,
    상기 접점은 상기 NAND memory 스트링의 셀 소자와 접지 선택 트랜지스터가 연결된 기준 노드이고,
    상기 복수 개의 트랜지스터는 상기 기준 노드와 상기 플립플롭의 출력단 사이에 연결되어 FNE 제어 신호로 개폐되는 FNT 트랜지스터, V DD 공급전압과 상기 플립플롭의 출력단 사이에 직렬로 연결되어 상기 기준 노드의 전압과 NFE 제어 신호로 각각 개폐되는 제 1 NFT 트랜지스터 및 제 2 NFT 트랜지스터를 포함하는 것을 특징으로 하는 NAF 메모리 장치.
  6. 제 3 항에 따른 NAF 메모리 장치의 동작방법에 있어서,
    상기 FNT 트랜지스터는 턴오프(turn-off)시킨 상태에서 상기 제 1 NFT 트랜지스터 및 상기 제 2 NFT 트랜지스터를 턴온(turn-on)시키며 상기 NAND memory 스트링에 저장된 데이터를 상기 플립플롭의 출력단으로 전달하되,
    상기 플립플롭의 출력단의 전압이 0 V인 상태에서 상기 접지 선택 트랜지스터를 턴온시켜 상기 기준 노드의 전압을 0 V로 초기화하는 단계;
    상기 플립플롭의 CP(clock pulse)를 중지시켜 상기 출력단의 전압이 0 V인 상태에서 상기 접지 선택 트랜지스터는 턴오프시키고 상기 NAND memory 스트링에 읽기 동작을 위한 전압들을 인가하여 읽고자 하는 특정 셀 소자의 메모리 상태에 따라 상기 기준 노드의 전압이 결정되도록 하는 단계;
    상기 NFE 제어 신호로 상기 제 2 NFT 트랜지스터를 턴온시켜 상기 특정 셀 소자에 저장된 데이터를 상기 플립플롭의 출력단으로 전달하는 단계; 및
    상기 NFE 제어 신호로 상기 제 2 NFT 트랜지스터를 턴오프시키는 단계를 포함하여 순차 진행하는 것을 특징으로 하는 NAF 메모리 장치의 동작방법.
  7. 제 3 항에 따른 NAF 메모리 장치의 동작방법에 있어서,
    상기 제 2 NFT 트랜지스터는 턴오프시킨 상태에서 상기 FNT 트랜지스터를 턴온시키며 상기 플립플롭의 출력단 데이터를 상기 NAND memory 스트링으로 전달하되,
    상기 NAND memory 스트링에서 적어도 쓰고자 하는 특정 셀 소자의 메모리 상태를 지워 초기화하는 단계;
    상기 플립플롭의 CP를 중지시켜 상기 출력단의 전압을 유지한 상태에서 상기 FNE 제어 신호로 상기 FNT 트랜지스터를 턴온시키고 상기 NAND memory 스트링에 쓰기 동작을 위한 전압들이 인가하여 상기 특정 셀 소자에 상기 출력단의 데이터가 저장되도록 하는 단계; 및
    상기 FNE 제어 신호로 상기 FNT 트랜지스터를 턴오프시키는 단계를 포함하여 순차 진행하는 것을 특징으로 하는 NAF 메모리 장치의 동작방법.
  8. 제 3 항 또는 제 5 항에 따른 NAF 메모리 장치가 N개로 CP의 입력선에 연결된 것을 특징으로 하는 N비트 레지스터.
  9. 제 3 항 또는 제 5 항에 따른 NAF 메모리 장치가 N개로 직렬로 CP의 입력선에 연결된 것을 특징으로 하는 N비트 시프트 레지스터.
  10. 제 3 항 또는 제 5 항에 따른 NAF 메모리 장치가 N개로 같은 개수의 멀티플렉서로 구성되어 소정의 제어 신호에 따라 각 플립플롭의 입력이 변하면서 시프트 동작 또는 병렬 동작이 가능하게 구비된 것을 특징으로 하는 N비트 범용 시프트 레지스터.
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