CN114647299A - 用于时钟切换和低功耗的装置、存储控制器、存储器件、存储系统和方法 - Google Patents

用于时钟切换和低功耗的装置、存储控制器、存储器件、存储系统和方法 Download PDF

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Abstract

在用于切换时钟信号的频率以降低功耗的装置、存储控制器、存储器件和方法中，当存储器件根据存储控制器的命令执行内部操作时，存储控制器的时钟信号的频率被改变。存储控制器依据命令根据指示存储器件的忙碌操作状态的状态信号的声明将时钟信号的频率切换到低频率，并且根据指示存储器件的就绪操作状态的状态信号的解声明将时钟信号的频率切换到高频率。

Description

用于时钟切换和低功耗的装置、存储控制器、存储器件、存储 系统和方法
相关申请的交叉引用
本公开要求于2020年12月17日在韩国知识产权局提交的韩国专利申请No.10-2020—0177717的优先权，其全部内容通过引用并入本文中。
技术领域
本公开涉及装置和方法，更具体地涉及一种装置、存储控制器、存储器件和存储系统以及方法，用于切换与存储器件的操作相关联的时钟信号的频率以降低功耗。
背景技术
使用半导体芯片的电子系统可以包括动态随机存取存储器(DRAM)作为工作存储器件或主存储器件以存储主机使用的数据或指令和/或执行计算操作，并且可以包括用作存储介质的存储设备。存储设备可以包括非易失性存储器件。随着近来存储设备的容量增加，对具有高容量并且对大量数据执行稳定且快速实时处理的非易失性存储器件的需求不断增加。在移动系统中，存储设备的低功耗操作是重要的考虑因素并且需要存储设备的低功耗操作以节省电力并延长电池寿命。
发明内容
本发明构思的实施例提供一种装置，其包括：多个信号引脚，分别通过多条信号线连接到外部设备；以及时钟控制电路，通过多个信号引脚中的一些信号引脚指示外部设备执行具有第一操作模式和第二操作模式的一个操作，并且针对外部设备的该一个操作产生与第一操作模式和第二操作模式有关的时钟信号。时钟控制电路在该一个操作的第一操作模式期间将时钟信号的频率切换为第一频率，并且根据从外部设备提供给装置的状态信号的解声明在第二操作模式期间将时钟信号的频率切换为与第一频率不同的第二频率。
本发明构思的实施例还提供一种控制存储器件的存储控制器，该存储控制器包括：多个信号引脚，与分别承载信号的信号线连接；以及时钟控制电路，通过多个信号引脚中的信号引脚接收指示存储器件的操作状态的状态信号，并且基于状态信号产生时钟信号。时钟控制电路基于状态信号指示存储器件处于忙碌状态来产生设置为相对低频率的时钟信号，并且基于状态信号指示存储器件处于就绪状态来产生设置为相对高频率的时钟信号。
本发明构思的实施例还提供一种存储器件，其包括：多个信号引脚，与分别承载信号的信号线连接；以及控制逻辑电路，响应于通过多个信号引脚中的第一信号引脚接收到的第一命令来控制与第一命令有关的第一操作。在第一操作期间，存储器件通过多个信号引脚中的第二信号引脚发送指示存储器件的操作状态的状态信号，并且通过多个信号引脚中的第三信号引脚发送和接收以与状态信号有关的改变的频率进行切换的时钟信号。
本发明构思的实施例还提供一种存储系统，其包括：存储器件，该存储器件包括多个存储单元；以及存储控制器，向存储器件发送命令和时钟信号以控制存储器件。存储控制器依据命令根据从存储器件提供的指示存储器件的操作状态的状态信号的声明将时钟信号的频率切换为第一频率，并且根据状态信号的解声明将时钟信号的频率切换为与第一频率不同的第二频率。
本发明构思的实施例还提供一种提供时钟信号的方法，包括：由存储控制器确定针对存储器件的操作条件的第一命令；响应于第一命令由存储器件执行第一操作；由存储器件声明指示第一操作的状态的状态信号；响应于状态信号的声明由存储控制器将时钟信号的频率切换为第一频率；由存储器件将状态信号解声明；以及由存储控制器根据状态信号的解声明将时钟信号的频率切换为与第一频率不同的第二频率。
附图说明
根据以下结合附图的具体描述将更清楚地理解本发明构思的实施例，在附图中：
图1示出根据本发明构思的实施例的存储设备的框图；
图2示出图1的存储器件的示例框图；
图3示出适用于图2的存储器件的三维(3D)V-NAND结构的电路图；
图4示出适用于图2的存储器件的三维(3D)V-NAND结构的截面图；
图5示出描绘根据本发明构思的实施例的操作存储设备的方法的流程图；
图6A示出根据本发明构思的实施例的存储设备中的读取操作的时序图；
图6B示出描绘根据本发明构思的实施例的存储设备中的页读取操作的示意图；
图7示出描绘根据本发明构思的实施例的操作存储设备的方法的流程图；
图8示出描绘根据本发明构思的实施例的操作存储设备的方法的流程图；
图9A和图9B示出根据本发明构思的实施例的存储设备的编程操作的时序图；
图9C示出图1中的存储器件的示例性编程偏置条件；
图9D示出图1中的存储器件的增量步进编程的示意图；
图10示出描绘根据本发明构思的实施例的操作存储设备的方法的流程图；
图11示出根据本发明构思的实施例的包括存储设备的存储系统的框图；
图12示出图11的主机和存储设备之间的接口的示意图；
图13示出可以应用根据本发明构思的实施例的存储设备的系统的示意图；
图14示出根据本发明构思的实施例的通用闪存(UFS)系统的示意图；
图15示出根据本发明构思的实施例的非易失性存储器的框图；以及
图16A和图16B示出根据本发明构思的实施例的操作存储设备的方法的时序图。
具体实施方式
如在发明构思的领域中常见的，可以依据执行所描述的一个或多个功能的块来描述和示出实施例。在本文中可以称为单元或模块等的这些块通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以具体实现在一个或多个半导体芯片中，或者实现在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件或由处理器(例如，一个或多个编程的微处理器和相关联的电路)来实现，或者由用于执行该块的一些功能的专用硬件和用于执行该块的其他功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，实施例的每个块可以物理地分成两个或更多个交互且分立的块。类似地，在不脱离本发明构思的范围的情况下，实施例的块可以物理地组合成更复杂的块。
图1示出根据本发明构思的实施例的存储设备的框图。
参考图1，存储设备100可以包括存储器件110和存储控制器120。尽管在下文描述了存储设备100中包括的概念性硬件配置，但是其他实施例可以包括其他配置。存储控制器120可以控制存储器件110，使得响应于来自主机(未示出)的写入请求向存储器件110写入数据，或者可以控制存储器件110，使得响应于来自主机的读取请求从存储器件110读取存储在存储器件110中的数据。
在一些实施例中，存储设备100可以包括嵌入在电子设备中的内部存储器。例如，存储设备100可以包括嵌入式通用闪存(UFS)存储器件、嵌入式多媒体卡
Figure BDA0003346812020000051
或固态驱动器(SSD)。然而，本发明构思不限于此，在其他实施例中，存储设备100可以例如包括非易失性存储器，例如一次性可编程只读存储器(OTPROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM))、电可擦除可编程只读存储器(EEPROM)、掩模只读存储器(ROM)或闪存ROM等。在一些实施例中，存储设备100可以包括可附接到电子设备并从电子设备可拆卸的外部存储器。例如，存储设备100可以包括以下至少一项：UFS存储卡、Compact
Figure BDA0003346812020000052
(CF)卡、Security DigitalTM卡(SD)、
Figure BDA0003346812020000053
卡、
Figure BDA0003346812020000054
卡、极限数字(xD)和Memory StickTM(MS)。
存储器件110可以包括第一引脚P11至第八引脚P18、存储接口(I/F)电路112、控制逻辑电路114和存储单元阵列116。
存储接口电路112可以通过第一引脚P11从存储控制器120接收芯片使能信号nCE。存储接口电路112可以根据芯片使能信号nCE通过第二引脚P12至第八引脚P18向存储控制器120发送信号并从存储控制器120接收信号。例如，当芯片使能信号nCE处于使能状态(例如，低电平)时，存储接口电路112可以通过第二引脚P12至第八引脚P18向存储控制器120发送信号并从存储控制器120接收信号。
存储接口电路112可以通过第二引脚P12至第四引脚P14从存储控制器120接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储接口电路112可以通过第七引脚P17从存储控制器120接收数据信号DQ，或者可以通过第七引脚P17将数据信号DQ发送到存储控制器120。命令CMD、地址ADDR和数据DATA可以通过数据信号DQ传输。例如，数据信号DQ可以通过多条数据信号线传输。在这种情况下，第七引脚P17可以包括与多个数据信号相对应的多个引脚。
存储接口电路112可以基于写入使能信号nWE的切换时序从在命令锁存使能信号CLE的使能时间段(例如，高电平状态)期间接收的数据信号DQ获取命令CMD。存储接口电路112可以基于写入使能信号nWE的切换时序从在地址锁存使能信号ALE的使能时间段(例如，高电平状态)期间接收的数据信号DQ获取地址ADDR。
在示例实施例中，写入使能信号nWE可以在保持静态(例如，高电平或低电平)的同时在高电平和低电平之间被切换。例如，写入使能信号nWE可以在传输命令CMD或地址ADDR的时间段中被切换。因此，存储接口电路112可以基于写入使能信号nWE的切换时序来获取命令CMD或地址ADDR。
存储接口电路112可以通过第五引脚P15从存储控制器120接收读取使能信号nRE。存储接口电路112可以通过第六引脚P16从存储控制器120接收数据选通信号DQS，或者可以向存储控制器120发送数据选通信号DQS。
在存储器件110输出数据DATA的操作期间，存储接口电路112可以在输出数据DATA之前通过第五引脚P15接收被切换的读取使能信号nRE。存储接口电路112可以基于读取使能信号nRE的切换来产生被切换的数据选通信号DQS。例如，存储接口电路112可以基于读取使能信号nRE的切换开始时间来产生在先前确定的延迟(例如，tDQSRE)之后开始切换的数据选通信号DQS。存储接口电路112可以基于数据选通信号DQS的切换时序来发送包括数据DATA的数据信号DQ。因此，数据DATA可以与数据选通信号DQS的切换时序对齐并被发送到存储控制器120。
在存储器件110输入数据DATA的操作期间，当从存储控制器120接收到包括数据DATA的数据信号DQ时，存储接口电路112可以一起接收被切换的数据选通信号DQS以及数据DATA。存储接口电路112可以基于数据选通信号DQS的切换时序从数据信号DQ获取数据DATA。例如，存储接口电路112可以通过在数据选通信号DQS的上升沿和下降沿对数据信号DQ进行采样来获取数据DATA。
存储接口电路112可以通过第八引脚P18向存储控制器120发送就绪-忙碌输出信号R/nB。存储接口电路112可以通过就绪-忙碌输出信号R/nB向存储控制器120发送存储器件110的状态信息。当存储器件110处于忙碌状态时(即，当存储器件110的内部操作被执行时)，存储接口电路112可以向存储控制器120发送指示忙碌状态的就绪-忙碌输出信号R/nB。当存储器件110处于就绪状态时(即，当存储器件110的内部操作未被执行或已完成时)，存储接口电路112可以向存储控制器120发送指示就绪状态的就绪-忙碌输出信号R/nB。例如，当存储器件110响应于页读取命令从存储单元阵列116读取数据DATA时，存储接口电路112可以向存储控制器120发送指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB。例如，当存储器件110响应于编程命令将数据DATA编程到存储单元阵列116中时，存储接口电路112可以向存储控制器120发送指示忙碌状态的就绪-忙碌输出信号R/nB。
控制逻辑电路114可以总体控制存储器件110的各种操作。控制逻辑电路114可以接收从存储接口电路112获取的命令/地址CMD/ADDR。控制逻辑电路114可以根据接收到的命令/地址CMD/ADDR产生用于控制存储器件110的其他组件的控制信号。例如，控制逻辑电路114可以产生用于将数据DATA编程到存储单元阵列116中或从存储单元阵列116读取数据DATA的各种控制信号。
存储单元阵列116可以在控制逻辑电路114的控制下存储从存储接口电路112获取的数据DATA。存储单元阵列116可以在控制逻辑电路114的控制下将存储的数据DATA输出到存储接口电路112。
存储单元阵列116可以包括多个存储单元。例如，多个存储单元可以包括闪存单元。然而，本发明构思不限于此，在一些实施例中，存储单元可以包括例如电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元或磁性随机存取存储器(MRAM)单元。在一些实施例中，存储单元可以包括静态随机存取存储器(SRAM)单元或动态随机存取存储器(DRAM)单元。在下文中，将描述本发明构思的实施例，其中存储单元是NAND闪存单元。
存储控制器120可以包括第一引脚P21至第八引脚P28、控制器接口(I/F)电路122和时钟控制电路124。第一引脚P21至第八引脚P28可以对应于存储器件110的第一引脚P11至第八引脚P18。
控制器接口电路122可以通过第一引脚P21向存储器件110发送芯片使能信号nCE。控制器接口电路122可以通过第二引脚P22至第八引脚P28向由芯片使能信号nCE选择的存储器件110发送信号并从其接收信号。
控制器接口电路122可以通过第二引脚P22至第四引脚P24向存储器件110发送命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。控制器接口电路122可以通过第七引脚P27向存储器件110发送数据信号DQ，或者可以从存储器件110接收数据信号DQ。
控制器接口电路122可以将包括命令CMD或地址ADDR的数据信号DQ与被切换的写入使能信号nWE一起发送到存储器件110。控制器接口电路122可以在具有使能状态的命令锁存使能信号CLE被发送时向存储器件110发送包括命令CMD的数据信号DQ，并且可以在具有使能状态的地址锁存使能信号ALE被发送时向存储器件110发送包括地址ADDR的数据信号DQ。
控制器接口电路122可以通过第五引脚P25向存储器件110发送读取使能信号nRE。控制器接口电路122可以通过第六引脚P26从存储器件110接收数据选通信号DQS，或者可以向存储器件110发送数据选通信号DQS。
在存储器件110输出数据DATA的操作期间，控制器接口电路122可以产生被切换的读取使能信号nRE并且可以将读取使能信号nRE发送给存储器件110。例如，控制器接口电路122可以在数据DATA被输出之前产生从固定状态(例如，高电平或低电平)改变到切换状态的读取使能信号nRE。因此，存储器件110可以基于读取使能信号nRE产生被切换的数据选通信号DQS。控制器接口电路122可以从存储器件110一起接收包括数据DATA的数据信号DQ以及被切换的数据选通信号DQS。控制器接口电路122可以基于数据选通信号DQS的切换时序从数据信号DQ获取数据DATA。
在存储器件110接收数据DATA的操作期间，控制器接口电路122可以产生被切换的数据选通信号DQS。例如，控制器接口电路122可以在发送数据DATA之前产生从固定状态(例如，高电平或低电平)改变到切换状态的数据选通信号DQS。控制器接口电路122可以基于数据选通信号DQS的切换时序向存储器件110发送包括数据DATA的数据信号DQ。
控制器接口电路122可以通过第八引脚P28从存储器件110接收就绪-忙碌输出信号R/nB。控制器接口电路122可以基于就绪-忙碌输出信号R/nB来确定存储器件110的状态信息。
时钟控制电路124包括锁相环(以下称为“PLL”)，该锁相环产生时钟信号CLK以调整存储控制器120、晶体振荡器和/或其他时钟逻辑电路的时序。PLL可以被称为用于产生时钟信号CLK的组件。时钟控制电路124可以基于时钟信号CLK控制提供给存储器件110的切换信号(例如，写入使能信号nWE、读取使能信号nRE和数据选通信号DQS)。
时钟控制电路124可以通过信号引脚接收指示存储器件110的操作状态的就绪-忙碌输出信号R/nB，并且可以根据就绪-忙碌输出信号R/nB的声明(assertion)(忙碌状态)将时钟信号CLK的频率切换到低频率，且可以根据就绪-忙碌输出信号R/nB的解声明(de-assertion)(就绪状态)将时钟信号CLK的频率切换到高频率。时钟控制电路124可以提供切换信号(例如，写入使能信号nWE、读取使能信号nRE和数据选通信号DQS)，这些切换信号被切换到与具有改变的频率的时钟信号CLK相同的时钟频率。在一些实施例中，存储设备可以表征为存储系统。
图2示出图1的存储器件的示例框图。
参考图2，存储器件110可以包括控制逻辑电路114、存储单元阵列116、页缓冲单元118、电压生成器119和行解码器394。尽管图2中未示出，但是存储器件110还可以包括图1所示的存储接口电路112，并且还可以包括列逻辑电路、预解码器、温度传感器、命令解码器和地址解码器等电路。
控制逻辑电路114可以总体控制存储器件110的各种操作。控制逻辑电路114可以响应于来自存储接口电路112的命令CMD和/或地址ADDR而输出各种控制信号。例如，控制逻辑电路114可以输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。
存储单元阵列116可以包括多个存储块BLK1至BLKz(z是正整数)，并且多个存储块BLK1至BLKz中的每一个可以包括多个存储单元。存储单元阵列116可以通过位线BL连接到页缓冲单元118，并且可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器394。
在示例实施例中，存储单元阵列116可以包括三维(3D)存储单元阵列，并且3D存储单元阵列可以包括多个NAND串。每个NAND串可以包括竖直堆叠在衬底上的与字线连接的存储单元。美国专利申请公开No.7,679,133、美国专利申请公开No.8,553,466、美国专利申请公开No.8,654,587、美国专利申请公开No.8,559,235和美国专利申请公开No.2011/0233648通过引用并入本文。在一些其他示例实施例中，存储单元阵列116可以包括二维(2D)存储单元阵列，并且2D存储单元阵列可以包括沿行方向和列方向布置的多个NAND串。
页缓冲单元118可以包括多个页缓冲器PB1至PBn(n是3或更大的整数)，并且多个页缓冲器PB1至PBn可以分别通过多条位线BL连接到存储单元。页缓冲单元118可以响应于列地址Y-ADDR而选择多条位线BL中的至少一条。根据操作模式，页缓冲单元118可以作为写入驱动器或读出放大器来操作。例如，在编程操作期间，页缓冲单元118可以将与要编程的数据相对应的位线电压施加到所选择的位线。在读取操作期间，页缓冲单元118可以通过感测所选择的位线的电流或电压来感测存储在存储单元中的数据。
电压生成器119可以基于电压控制信号CTRL_vol来产生用于执行编程操作、读取操作和擦除操作的各种电压。例如，电压生成器119可以产生编程电压、读取电压、编程验证电压和擦除电压等电压，作为字线电压VWL。
行解码器394可以响应于行地址X-ADDR而选择多条字线WL之一，并且可以选择多条串选择线SSL之一。例如，在编程操作期间，行解码器394可以将编程电压和编程验证电压施加到所选择的字线，并且可以在读取操作期间将读取电压施加到所选择的字线。
图3和图4是示出适用于图2的存储器件的3D V-NAND结构的示意图。当图1的存储设备100由3D V-NAND闪存构成时，构成存储设备100的多个存储块中的每一个可以由如图3所示的等效电路表示。
图3所示的存储块BLKi表示以3D结构形成在衬底上的3D存储块。例如，存储块BLKi中包括的多个存储NAND串可以沿垂直于衬底的方向形成。
参考图3，存储块BLKi可以包括连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个存储NAND串NS11至NS33。多个存储NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储单元MCI、MC2、…、MC8和地选择晶体管GST。图3示出了多个存储NAND串NS11至NS33中的每一个包括八个存储单元MC1、MC2、…、MC8，但是存储单元的数量不限于此。
串选择晶体管SST可以连接到相应的串选择线SSL1、SSL2和SSL3。多个存储单元MC1、MC2、…、MC8可以分别连接到相应的栅极线GTL1、GTL2、…、GTL8。栅极线GTL1、GTL2、…、GTL8可以对应于字线，并且栅极线GTL1、GTL2、…、GTL8中的一些可以对应于虚设字线。地选择晶体管GST可以连接到相应的地选择线GSL1、GSL2和GSL3。串选择晶体管SST可以连接到相应的位线BL1、BL2和BL3，并且地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)共同连接，并且地选择线GSL1、GSL2和GSL3与串选择线SSL1、SSL2和SSL3可以彼此分离。图3示出了存储块BLK连接到八条栅极线GTL1、GTL2、…、GTL8和三条位线BL1、BL2和BL3，但是栅极线和位线的数量不限于此。
图4示出根据本发明构思的实施例的图3的存储器件110的截面图。
参考图4，存储器件110可以具有芯片对芯片(C2C)结构。C2C结构可以指通过以下操作形成的结构：在第一晶片上制造包括单元区域CELL的上芯片，在与第一晶片分离的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片与下芯片彼此接合。此处，接合工艺可以包括将在上芯片的最上面的金属层上形成的接合金属与在下芯片的最上面的金属层上形成的接合金属电连接的方法。例如，在一些实施例中，接合金属可以包括使用铜对铜(Cu-to-Cu)接合的铜(Cu)，但是在其他实施例中，接合金属可以例如由铝(Al)或钨(W)形成。
存储器件110的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括：第一衬底210；层间绝缘层215；在第一衬底210上形成的多个电路元件220a、220b和220c；分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c；以及在第一金属层230a、230b和230c上形成的第二金属层240a、240b和240c。在示例实施例中，第一金属层230a、230b和230c可以由具有相对高的电阻率的钨形成，并且第二金属层240a、240b和240c可以由具有相对低的电阻率的铜形成。
在图4中示出的示例实施例中，虽然仅示出并描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是在其他实施例中，一个或多个附加金属层还可以形成在第二金属层240a、240b和240c上。形成在第二金属层240a、240b和240c上的一个或多个附加金属层的至少一部分可以由电阻率比形成第二金属层240a、240b和240c的铜的电阻率低的铝等来形成。
层间绝缘层215可以被设置在第一衬底210上并覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属271b和272b可以电接合到单元区域CELL的上接合金属371b和372b。下接合金属271b和272b与上接合金属371b和372b可以由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属371b和372b可以被称为第一金属焊盘，并且外围电路区域PERI中的下接合金属271b和272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底310和公共源极线320。在第二衬底310上，可以在垂直于第二衬底310的上表面的方向(Z轴方向)上堆叠多条字线331至338(即，330)。至少一条串选择线和至少一条地选择线可以分别布置在多条字线330之上和之下，并且多条字线330可以设置在至少一条串选择线和至少一条地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以沿垂直于第二衬底310的上表面的方向(Z轴方向)延伸，并且可以穿过多条字线330、至少一条串选择线和至少一条地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线触点，并且第二金属层360c可以是位线。在示例实施例中，位线360c可以沿与第二衬底310的上表面平行的第一方向(Y轴方向)延伸。
在图4所示的示例实施例中，设置有沟道结构CH、位线360c等的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线360c可以电连接到电路元件220c，电路元件220c在外围电路区域PERI中提供页缓冲器393。位线360c可以连接到单元区域CELL中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到下接合金属271c和272c，下接合金属271c和272c连接到页缓冲器393的电路元件220c。
在字线接合区域WLBA中，多条字线330可以沿平行于第二衬底310的上表面并垂直于第一方向的第二方向(X轴方向)延伸，并且可以连接到多个单元接触插塞341至347(即，340)。多条字线330和多个单元接触插塞340可以在由沿第二方向延伸了不同长度的多条字线330的至少一部分提供的焊盘中彼此连接。第一金属层350b和第二金属层360b可以顺序地连接到与多条字线330连接的多个单元接触插塞340的上部。多个单元接触插塞340可以通过字线接合区域WLBA中的单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的下接合金属271b和272b连接到外围电路区域PERI。
多个单元接触插塞340可以电连接到电路元件220b，电路元件220b在外围电路区域PERI中形成行解码器394。在示例实施例中，行解码器394的电路元件220b的操作电压可以与形成页缓冲器393的电路元件220c的操作电压不同。例如，形成页缓冲器393的电路元件220c的操作电压可以大于形成行解码器394的电路元件220b的操作电压。
公共源极线接触插塞380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380的上部。例如，设置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被定义为外部焊盘接合区域PA。公共源极线接触插塞380可以通过上接合金属371a和上金属图案372a连接到外围电路区域PERI的下金属图案273a。
输入输出焊盘205和305可以设置在外部焊盘接合区域PA中。参考图4，可以在第一衬底210下方形成覆盖第一衬底210的下表面的下绝缘膜201，并且可以在下绝缘膜201上形成第一输入输出焊盘205。第一输入输出焊盘205可以通过第一输入输出接触插塞203连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜201与第一衬底210分开。此外，可以在第一输入输出接触插塞203和第一衬底210之间设置侧绝缘膜(未示出)，以将第一输入输出接触插塞203与第一衬底210电分离。
参考图4，可以在第二衬底310上形成覆盖第二衬底310的上表面的上绝缘膜301，并且可以在上绝缘膜301上设置第二输入输出焊盘305。第二输入输出焊盘305可以通过第二输入输出接触插塞303和下接合金属271a和272a连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个。在示例实施例中，第二输入输出焊盘305电连接到电路元件220a。
根据实施例，可以不在设置有第二输入输出接触插塞303的区域中设置第二衬底310和公共源极线320。此外，第二输入输出焊盘305可以不在第三方向(Z轴方向)上与字线330重叠。参考图4，第二输入输出接触插塞303可以在平行于第二衬底310的上表面的方向上与第二衬底310分开，并且可以穿过单元区域CELL的层间绝缘层315以连接到第二输入输出焊盘305。
根据实施例，可以选择性地形成第一输入输出焊盘205和第二输入输出焊盘305。例如，存储器件110可以仅包括设置在第一衬底210上的第一输入输出焊盘205或设置在第二衬底310上的第二输入输出焊盘305。备选地，存储器件110可以包括第一输入输出焊盘205和第二输入输出焊盘305两者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA中的每一个中，可以将设置在最上面的金属层上的金属图案(未示出)设置为虚设图案，或者最上面的金属层可以缺失。
在外部焊盘接合区域PA中，存储器件110可以在外围电路区域PERI的最上面的金属层中包括下金属图案273a，下金属图案273a与形成在单元区域CELL的最上面的金属层中的上金属图案372a相对应，并且具有与单元区域CELL的上金属图案372a相同的截面形状以便彼此连接。在外围电路区域PERI中，在外围电路区域PERI的最上面的金属层中形成的下金属图案273a可以不连接到触点。类似地，在外部焊盘接合区域PA中，上金属图案372a可以形成在单元区域CELL的最上面的金属层中，上金属图案372a与在外围电路区域PERI的最上面的金属层中形成的下金属图案273a相对应，并且具有与外围电路区域PERI的下金属图案273a相同的形状。
可以在字线接合区域WLBA中的第二金属层240b上形成下接合金属271b和272b。在字线接合区域WLBA中，外围电路区域PERI的下接合金属271b和272b可以通过铜对铜接合而电连接到单元区域CELL的上接合金属371b和372b。
此外，在位线接合区域BLBA中，可以在单元区域CELL的最上面的金属层中形成上金属图案392，上金属图案392与在外围电路区域PERI的最上面的金属层中形成的下金属图案252相对应，并且具有与外围电路区域PERI的下金属图案252相同的截面形状。可以不在形成于单元区域CELL的最上面的金属层中的上金属图案392上形成触点。上金属图案392可以通过下金属图案252和下接合金属251连接到电路元件220c。
在示例实施例中，与在单元区域CELL和外围电路区域PERI之一中的最上面的金属层中形成的金属图案相对应地，可以在单元区域CELL和外围电路区域PERI中的另一个中的最上面的金属层中形成截面形状与该金属图案相同的增强金属图案。可以不在增强金属图案上形成触点。
图5示出描绘根据本发明构思的实施例的操作存储设备的方法的流程图。图5示出了图1的存储设备100中的存储控制器120的操作。
参考图1至图5，在步骤S510中，存储控制器120向存储器件110发布读取命令READCMD。存储控制器120可以向存储器件110发送地址ADDR和读取命令READ CMD。存储器件110可以响应于读取命令READ CMD对存储单元阵列116中的与地址ADDR相对应的存储单元执行读取操作。
在步骤S520中，存储控制器120从存储器件110接收指示存储器件110的状态的状态信号。状态信号对执行了存储器件110的内部操作(例如，读取操作、编程操作和擦除操作)进行声明(assert)或解声明(de-assert)。根据实施例，存储控制器120可以向存储器件110发布状态检查命令，并且存储器件110可以响应于状态检查命令向存储控制器120发送状态信号。
存储器件110可以通过使用就绪-忙碌输出信号R/nB来指示存储器件110正在执行读取操作的状态。存储器件110可以向存储控制器120发送指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB。就绪-忙碌输出信号R/nB可以被称为状态信号。在以下实施例中，术语“就绪-忙碌输出信号R/nB”和术语“状态信号”可以互换使用。
在步骤S530中，存储控制器120根据步骤S520的状态信号的声明(assertion)将时钟信号CLK切换为具有低频率的时钟信号CLK。当从存储器件110声明了状态信号时，换言之，当存储器件110正在执行内部操作时，不需要存储控制器120和存储器件110执行最佳电路性能。通常，需要通过提高时钟信号CLK的频率来获得最佳能力，但是当不需要最佳性能时，需要将时钟信号CLK的频率切换到低频率以节省电力。
存储控制器120可以根据从存储器件110接收到的指示忙碌状态的就绪-忙碌输出信号R/nB将时钟信号CLK切换为具有低频率的时钟信号CLK。当存储器件110发送指示忙碌状态的就绪-忙碌输出信号R/nB时，控制逻辑电路114可以根据读取命令READ CMD对存储单元阵列116中的与地址ADDR相对应的存储单元执行页读取操作。
在步骤S540中，存储控制器120从存储器件110接收解声明的状态信号。在完成页读取操作之后，存储器件110向存储控制器120发送指示就绪状态(例如，高电平)的就绪-忙碌输出信号R/nB，以将经页读取的数据DATA发送给存储控制器120。处于就绪状态的就绪-忙碌输出信号R/nB可以被称为解声明的状态信号。
在步骤S550中，存储控制器120根据步骤S540中的解声明的状态信号将时钟信号CLK切换为具有高频率的时钟信号CLK。当从存储器件110解声明了状态信号时，存储器件110可以通过数据信号DQ线向存储控制器120发送经页读取的数据DATA。在这种情况下，存储器件110需要以最佳能力输出经页读取的数据DATA作为输出数据DOUT。为了存储控制器120和存储器件110的最佳能力，时钟信号CLK的频率需要切换到高频率。存储控制器120可以根据从存储器件110接收到的指示就绪状态的就绪-忙碌输出信号R/nB将时钟信号CLK切换为具有高频率的时钟信号CLK。
在步骤S560中，存储控制器120响应于在步骤S510中发布的读取命令READ CMD和地址ADDR，通过数据信号DQ线接收存储器件110的输出数据DOUT。
图6A和图6B示出根据本发明构思的实施例的操作存储设备的方法的示意图。图6A示出了图1的存储设备100中的存储器件110的读取操作的时序图，图6B示出了存储器件110的页读取操作的示意图。注意，图6A和图6B中的横轴和纵轴分别表示时间和电压电平，并且图6A和图6B没有按比例示出。
参考图1至图6A，可以在时间点T1通过数据信号DQ线接收读取命令READ CMD，以对存储器件110执行读取操作。在读取命令READ CMD之后，可以通过数据信号DQ线接收地址ADDR。
在时间点T2，可以通过数据信号DQ线接收用于读取操作的状态检查信号STATUSCHECK。可以根据读取命令READ CMD提供状态检查信号STATUS CHECK以检查存储器件110的读取操作状态。状态检查信号STATUS CHECK可以被称为读取状态检查命令。状态检查信号STATUS CHECK可以与以第一频率切换的读取使能信号nRE一起被接收。读取使能信号nRE可以在自固定状态(例如，高电平)的切换状态下被接收。存储器件110可以根据接收的以第一频率切换的读取使能信号nRE来产生数据选通信号DQS。可以产生从固定状态(例如，低电平)到第一频率的切换状态的数据选通信号DQS。以第一频率切换的读取使能信号nRE和数据选通信号DQS可以基于由存储控制器120产生并在步骤S530中切换到低频率的时钟信号CLK而被产生，并且可以被提供给存储器件110以用于读取操作。根据实施例，以第一频率切换的读取使能信号nRE和数据选通信号DQS可以在与具有低频率的时钟信号CLK相同的时钟频率下被切换。
存储器件110可以响应于状态检查信号STATUS CHECK，通过数据信号DQ线向存储控制器120发送指示读取操作被执行的状态输出信号STATUS OUT。存储器件110可以重复接收状态检查信号STATUS CHECK，并发送与状态检查信号STATUS CHECK相对应的状态输出信号STATUS OUT。
同时，存储控制器120可以使用从存储器件110输出的就绪-忙碌输出信号R/nB来检查存储器件110的读取操作状态，而不是通过数据信号DQ线发送状态检查信号STATUSCHECK并接收与状态检查信号STATUS CHECK相对应的状态输出信号STATUS OUT。在时间点T2，存储器件110可以向存储控制器120发送指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB。在存储器件110执行读取操作的时间段tR期间，就绪-忙碌输出信号R/nB可以被输出为忙碌状态。
一个或多个比特可以被编程到存储单元阵列116的存储单元。根据存储在存储单元中的比特的数量，存储单元可以分类为单级单元(SLC)、多级单元(MLC)、三级单元(TLC)或四级单元(QLC)。根据存储在存储单元中的比特的数量，存储单元可以具有多种状态。可以在阈值电压的范围内定义这多种状态。例如，当每个存储单元是QLC时，每个存储单元的状态可以对应于16个状态S1至S16之一，如图6B所示。与一条字线WL连接的存储单元可以包括最低有效位LSB页、第一中间位CSB1页、第二中间位CSB2页和最高有效位MSB页。
存储器件110的读取操作可以包括检测存储单元的阈值电压的谷位置VR1至VR15的操作、基于谷位置VR1至VR15推断最佳读取电压RD1至RD15的操作、使用读取电压RD1至RD15对最低有效位LSB页、第一中间位CSB1页、第二中间位CSB2页和最高有效位MSB页中的每一个进行的页读取操作等等。
例如，在最低有效位LSB页的读取操作期间，存储器件110可以通过向选择的字线WL施加第十一读取电压RD11来确定第十一状态S11和第十二状态S12，然后可以通过向选择的字线WL顺序地施加第六读取电压RD6、第四读取电压RD4和第一读取电压RD1来确定第六状态S6和第七状态S7、第四状态S4和第五状态S5以及第一状态S1和第二状态S2。在第一中间位CSB1页的读取操作期间，存储器件110可以通过向选择的字线WL顺序地施加第十三读取电压RD13、第九读取电压RD9、第七读取电压RD7和第三读取电压RD3，来确定第十三状态S13和第十四状态S14、第九状态S9和第十状态S10、第七状态S7和第八状态S8以及第三状态S3和第四状态S4。在第二中间位CSB2页的读取操作期间，存储器件110可以通过向选择的字线WL顺序地施加第十四读取电压RD14、第八读取电压RD8和第二读取电压RD2，来确定第十四状态S14和第十五状态S15、第八状态S8和第九状态S9以及第二状态S2和第三状态S3。在最高有效位MSB页的读取操作期间，存储器件110可以通过向选择的字线WL顺序地施加第十五读取电压RD15、第十二读取电压RD12、第十读取电压RD10和第五读取电压RD5，来确定第十五状态S15和第十六状态S16、第十二状态S12和第十三状态S13、第十状态S10和第十一状态S11以及第五状态S5和第六状态S6。在执行页读取操作的时间段tR期间，就绪-忙碌输出信号R/nB可以被输出为忙碌状态。
在图6A中，当存储器件110的页读取操作完成时，可以通过数据信号DQ线向存储控制器120发送响应于状态检查信号STATUS CHECK的指示页读取操作完成的状态输出信号STATUS OUT。备选地，可以向存储控制器120发送指示存储器件110的就绪状态(例如，高电平)的就绪-忙碌输出信号R/nB。存储控制器120可以基于状态输出信号STATUS OUT或就绪-忙碌输出信号R/nB向存储器件110发送读取使能信号nRE。存储器件110可以接收以第二频率切换的读取使能信号nRE。可以基于由存储控制器120产生并在步骤S550中切换到高频率的时钟信号CLK来产生并提供以第二频率切换的读取使能信号nRE。根据实施例，以第二频率切换的读取使能信号nRE可以在与具有高频率的时钟信号CLK相同的时钟频率下被切换。
在时间点T3，存储器件110可以通过数据信号DQ线向存储控制器120发送通过页读取操作而经页读取的数据DATA作为输出数据DOUT。输出数据DOUT可以与数据选通信号DQS一起被发送到存储控制器120。存储器件110可以基于以第二频率切换的读取使能信号nRE来产生数据选通信号DQS以使其从时间点T3到时间点T4被存储控制器120接收，并且可以向存储控制器120发送与数据选通信号DQS同步的输出数据DOUT。数据选通信号DQS可以通过与以第二频率切换的读取使能信号nRE相同的方式，在与具有高频率的时钟信号CLK相同的时钟频率下被切换。因此，存储控制器120可以根据数据选通信号DQS的高频率切换时序来获取输出数据DOUT。
图7示出描绘根据本发明构思的实施例的操作存储设备的方法的流程图。图7示出了图1的存储控制器120和存储器件110之间的读取操作。
参考图1至图7，在步骤S710中，存储控制器120向存储器件110发送读取命令READCMD和地址ADDR。
在步骤S720中，存储器件110响应于读取命令READ CMD对存储单元阵列116中的与地址ADDR相对应的存储单元执行读取操作。例如，当每个存储单元是QLC时，存储器件110的读取操作可以包括检测存储单元的阈值电压的谷位置的操作、基于谷位置推断最佳读取电压电平的操作、使用读取电压电平对最低有效位LSB页、第一中间位CSB1页、第二中间位CSB2页和最高有效位MSB页中的每一个进行的页读取操作等等。
在步骤S730中，存储器件110声明指示读取操作被执行的忙碌状态信号。存储器件110可以向存储控制器120发送指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB。在存储器件110执行读取操作的时间段tR(例如，参见图6A)期间，就绪-忙碌输出信号R/nB可以被输出为忙碌状态。
在步骤S740中，存储控制器120根据步骤S730中的忙碌状态信号的声明将时钟信号CLK切换为具有低频率的时钟信号CLK。存储控制器120可以基于切换到低频率的时钟信号CLK将以第一频率切换的读取使能信号nRE和数据选通信号DQS发送给存储器件110。以第一频率切换的读取使能信号nRE和数据选通信号DQS可以被切换到与具有低频率的时钟信号CLK相同的时钟频率。
在步骤S750中，存储器件110在完成读取操作(S720)后将忙碌状态信号解声明。存储器件110向存储控制器120发送指示就绪状态(例如，高电平)的就绪-忙碌输出信号R/nB。
在步骤S760中，存储控制器120根据接收到的忙碌状态信号的解声明将时钟信号CLK切换为具有高频率的时钟信号CLK。存储控制器120可以向存储器件110发送以第二频率切换的读取使能信号nRE。
在步骤S770中，存储器件110执行将在读取步骤S720中经页读取的数据DATA输出为输出数据DOUT的数据输出操作。存储器件110可以基于接收的以第二频率切换的读取使能信号nRE来产生以第二频率切换的数据选通信号DQS。
在步骤S780中，存储器件110向存储控制器120发送与以第二频率切换的数据选通信号DQS同步的输出数据DOUT。
图8示出根据本发明构思的实施例的操作存储设备的方法的流程图。图8示出了图1的存储设备100中的存储控制器120的操作。
参考图1至图4和图8，在步骤S810中，存储控制器120向存储器件110发送地址ADDR和写入命令WRITE CMD。存储器件110可以响应于写入命令WRITE CMD对存储单元阵列116中的与地址ADDR相对应的存储单元执行写入(或编程)操作。
在步骤S820中，存储控制器120将时钟信号CLK切换为具有高频率的时钟信号CLK，以向存储器件110发送写入数据DIN。
在步骤S830中，存储控制器120向存储器件110发送写入数据DIN。存储控制器120可以基于具有高频率的时钟信号CLK来产生数据选通信号DQS，并且可以将与数据选通信号DQS同步的写入数据DIN发送给存储器件110。数据选通信号DQS可以在与具有高频率的时钟信号CLK相同的时钟频率下被切换。存储控制器120可以根据数据选通信号DQS的高频率切换时序向存储器件110发送写入数据DIN。
在步骤S840中，存储控制器120从存储器件110接收指示存储器件110的状态的状态信号。存储器件110可以通过使用就绪-忙碌输出信号R/nB来指示存储器件110执行编程操作的状态。存储器件110可以向存储控制器120发送指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB。
在步骤S850中，存储控制器120根据步骤S840的指示忙碌状态的状态信号的声明将时钟信号CLK切换为具有低频率的时钟信号CLK。存储控制器120可以基于具有低频率的时钟信号CLK向存储器件110发送以与具有低频率的时钟信号CLK相同的时钟频率切换的数据选通信号DQS。可以在存储器件110执行编程操作的时间段tPROG期间提供根据低频率切换时序而改变的数据选通信号DQS。存储器件110的编程部分tPROG可以包括例如沟道预充电部分、位线设置部分、串选择线设置部分、程序执行部分和程序验证部分。
图9A至图9D示出描绘根据本发明构思的实施例的操作存储设备的方法的示意图。图9A和图9B示出了图1的存储设备100中的存储器件110的编程操作的时序图，图9C示出了存储器件110的示例性编程偏置条件的示意图，图9D示出了描绘存储器件110的增量步进脉冲编程(以下称为“ISPP”)的示意图。
参考图1至图4、图8和图9A，可以在时间点Ta通过数据信号DQ线接收写入命令WRITE CMD以对存储器件110进行写入操作。在写入命令WRITE CMD之后，可以通过数据信号DQ线接收地址ADDR。
在时间点Tb，可以通过数据信号DQ线与数据选通信号DQS同步地接收用于写入操作的写入数据DIN。数据选通信号DQS可以基于在存储控制器120的步骤S820和S830中切换为高频率的时钟信号CLK而被产生，并且可以被提供给存储器件110以用于写入操作。根据实施例，数据选通信号DQS可以在与具有高频率的时钟信号CLK相同的时钟频率下被切换。
在时间点Tc，存储器件110可以向存储控制器120发送指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB，该忙碌状态指示响应于写入命令WRITE CMD而执行编程操作。在存储器件110从时间点Tc到时间点Td执行编程操作的时间段tPROG期间，就绪-忙碌输出信号R/nB可以被输出为指示忙碌状态。基于在存储控制器120的步骤S850中具有低频率的时钟信号CLK，存储器件110可以接收改变为低频率切换时序的数据选通信号DQS。可以在存储器件110执行编程操作的时间段tPROG期间接收以低频率切换的数据选通信号DQS。
参考图9B，当与图9A相比时，在一些实施例中，可以在时间点Tc和时间点Td之间的时间点Tcd通过数据信号DQ线在存储器件110处接收用于写入操作的状态检查信号STATUSCHECK。存储控制器120可以通过数据信号DQ线向存储器件110发送状态检查信号STATUSCHECK以检查存储器件110的编程操作状态。在这种情况下，存储器件110可以不提供输出指示存储器件110的状态的就绪-忙碌输出信号R/nB的功能。
存储器件110可以响应于状态检查信号STATUS CHECK，通过数据信号DQ线向存储控制器120发送指示编程操作被执行的状态输出信号STATUS OUT。存储器件110可以重复接收状态检查信号STATUS CHECK，并发送与状态检查信号STATUS CHECK相对应的状态输出信号STATUS OUT。
在时间点Tcd，状态检查信号STATUS CHECK可以与以低频率切换的读取使能信号nRE一起被接收。存储器件110可以根据接收的以低频率切换的读取使能信号nRE来产生数据选通信号DQS。可以产生从固定状态(例如，低电平)到低频率切换状态的数据选通信号DQS。以低频率切换的读取使能信号nRE和数据选通信号DQS可以被切换到与在存储控制器120的步骤S530中产生的具有低频率的时钟信号CLK相同的时钟频率。
例如，当每个存储单元是QLC时，每个存储单元的状态可以被编程为16个状态S1至S16之一，如图6B所示。图9C示出了例如图3所示的存储单元阵列116中的多个存储块BLK1至BLKz中的第一存储块BLK1的NAND串NS11至NS33中的与第一位线BL1连接的NAND串NS11和NS21以及与第二位线BL2连接的NAND串NS12和NS22。第一位线BL1是编程允许位线，施加有相对低的编程允许电压，例如地电压VSS，而第二位线BL2是编程禁止位线，施加有相对高的编程禁止电压，例如电源电压VDD。
假设在编程操作期间，从与第一位线BL1连接的NAND串NS11和NS21中选择了NAND串NS21，则可以将处于地电压VSS的电平处的关断电压施加到与NAND串NS11连接的串选择线SSL1，并且可以将大于或等于每个串选择晶体管SST的阈值电压Vth的接通电压VSSL(例如电源电压VDD)施加到与NAND串NS21连接的串选择线SSL2。可以将处于地电压VSS的电平处的关断电压施加到地选择线GSL1和GSL2。可以将高于地电压VSS的预充电电压施加到源极线CSL。可以将编程电压VPGM(例如，18V)施加到所选择的字线(例如，WL3)，并且可以将通过电压VPASS(例如，8V)施加到未选择的字线(例如，WL2和WL4)。
在这种编程偏置条件下，可以向存储单元A的栅极施加18V，并且沟道电压为0V。由于在存储单元A的栅极和沟道之间形成了强电场，因此存储单元A被编程。此外，由于存储单元B的沟道电压为电源电压VDD，并且在存储单元B的栅极和沟道之间形成了弱电场，因此存储单元B不被编程。由于存储单元C和D的沟道处于浮置状态，因此其沟道电压根据通过电压VPASS升高到升压电平，并且存储单元C和D不被编程。
存储器件110的编程操作可以顺序地执行多个编程循环LOOP(1)、LOOP(2)、LOOP(3)、…、LOOP(N+2)，直到根据ISPP完成了编程，如图9D所示。随着编程循环的重复，编程电压VPGM1、VPGM2、VPGM3、..、VPGMN+2可以逐步增加。每个编程循环LOOP(i)(i是自然数)可以包括编程周期PROGRAM和验证周期VERIFY，在编程周期PROGRAM中编程电压VPGM1、VPGM2、VPGM3、…、VPGMN+2被施加到所选择的字线WL3以对所选择的存储单元进行编程，在验证周期VERIFY中检测读取电压VRD被施加到所选择的字线WL3以验证编程是否成功。
图10示出描绘根据本发明构思的实施例的操作存储设备的方法的流程图。图10示出了图1的存储控制器120和存储器件110之间的写入操作。
参考图1至图4和图8至图9C，在步骤S1010中，存储控制器120向存储器件110发送写入命令WRITE CMD和地址ADDR。
在步骤S1020中，存储控制器120将时钟信号CLK切换为具有高频率的时钟信号CLK，以向存储器件110发送写入数据DIN。
在步骤S1030中，存储控制器120向存储器件110发送写入数据DIN。存储控制器120可以基于具有高频率的时钟信号CLK来产生数据选通信号DQS，并且可以将与以高频率切换的数据选通信号DQS同步的写入数据DIN发送给存储器件110。
在步骤S1040中，存储器件110响应于写入命令WRITE CMD对存储单元阵列116中的与地址ADDR相对应的存储单元执行编程操作。存储器件110的编程操作顺序地执行多个编程循环LOOP(1)、LOOP(2)、LOOP(3)、…、LOOP(N+2)，直到根据ISPP完成了编程，并且随着编程循环的重复，编程电压VPGM1、VPGM2、VPGM3、…、VPGMN+2逐步增加，并且每个编程循环LOOP(i)(i为自然数)可以包括沟道预充电操作、位线设置操作、串选择线设置操作、程序执行操作和程序验证操作。
在步骤S1050中，存储器件110声明忙碌状态信号，该忙碌状态信号指示正在执行编程步骤S1040。存储器件110可以向存储控制器120发送指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB。在存储器件110执行编程步骤S1040的时间段tPROG期间，就绪-忙碌输出信号R/nB可以被输出为指示忙碌状态。
在步骤S1060中，存储控制器120根据步骤S1050中的忙碌状态信号的声明将时钟信号CLK切换为具有低频率的时钟信号CLK。存储控制器120可以基于切换到低频率的时钟信号CLK将以低频率切换时序改变的数据选通信号DQS发送给存储器件110。可以在存储器件110执行编程操作(S1040)的时间段tPROG期间接收以低频率切换的数据选通信号DQS。
图11示出根据本发明构思的实施例的包括存储设备的存储系统的框图。
参考图11，存储系统410可以包括主机420和存储设备430。主机420和存储设备430可以根据通用闪存(UFS)规范中定义的接口协议彼此连接，因此，存储设备430可以包括UFS存储设备，并且主机420可以包括UFS主机。然而，本发明构思不限于此，存储设备430和主机420可以根据各种标准接口彼此连接。存储设备430可以对应于参考图1至图10描述的存储设备100。
主机420可以控制存储设备430的数据处理操作，例如数据读取操作或数据写入操作。主机420可以指示能够处理数据的数据处理设备，例如中央处理单元(CPU)、微处理器或应用处理器(AP)。主机420可以执行操作系统(OS)和/或各种应用。在一个实施例中，存储系统410可以包括在移动设备中，并且主机420可以包括应用处理器(AP)。在一个实施例中，主机420可以包括片上系统(SoC)，并且因此可以嵌入在电子设备中。
尽管描述了包括在主机420和存储设备430中的许多概念性硬件配置，但是本实施例不限于此，并且可以包括其他配置。主机420可以包括互连单元422和主机控制器424。互连单元422可以提供主机420和存储设备430之间的接口440。互连单元422可以包括物理层和链路层。互连单元422的物理层可以包括用于与存储设备430交换数据的物理配置、至少一个发送器TX和至少一个接收器RX等。主机420的互连单元422可以包括例如四个发送器TX1至TX4和四个接收器RX1至RX4。互连单元422的链路层还可以管理数据传输和/或组合并且可以管理数据完整性和错误。
存储设备430可以包括互连单元432、存储器控制器434和非易失性存储器(NVM)436。存储器控制器434可以响应于来自主机420的写入请求而控制非易失性存储器436将数据写入到非易失性存储器436，或者可以响应于来自主机420的读取请求而控制非易失性存储器436读取存储在非易失性存储器436中的数据。存储器控制器434可以对应于参考图1至图10描述的存储控制器120，并且非易失性存储器436可以对应于存储器件110。
互连单元432可以提供存储设备430和主机420之间的接口440。例如，互连单元432可以包括物理层和链路层。互连单元432的物理层可以包括用于与主机420交换数据的物理配置并且可以包括至少一个接收器RX和至少一个发送器TX等。存储设备430的互连单元432可以包括例如四个接收器RX1至RX4和四个发送器TX1至TX4。互连单元432的链路层还可以管理数据传输和/或组合并且可以管理数据完整性和错误。
在一个实施例中，当存储系统410为移动设备时，互连单元422和432的物理层可以由“M-PHY”规范定义，链路层可以由“UniPro”规范定义。M-PHY规范和UniPro规范是由移动行业处理器接口
Figure BDA0003346812020000281
联盟提出的接口协议。互连单元422和432的链路层可以各自包括物理适配层，并且物理适配层可以控制物理层，例如管理数据符号或管理功率。
如图12所示，主机420的互连单元422中包括的发送器TX和存储设备430的互连单元432中包括的接收器RX可以形成一个通道。另外，存储设备430的互连单元432中包括的发送器TX和主机420的互连单元422中包括的接收器RX也可以形成一个通道。在本实施例中，主机420的互连单元422中包括的发送器TX1至TX4和接收器RX1至RX4的数量等于存储设备430的互连单元432中包括的发送器TX1至TX4和接收器RX1至RX4的数量。根据示例实施例，主机420的互连单元422中包括的发送器TX和接收器RX的数量等于存储设备430的互连单元432中包括的发送器TX和接收器RX的数量。此外，主机420的能力可以与存储设备430的能力不同。
主机420和存储设备430可以执行识别与其物理连接的通道并接收对方设备信息的处理，例如，诸如链路启动的处理。主机420和存储设备430可以在交换数据之前执行链路启动序列。主机420和存储设备430可以通过执行链路启动序列来交换并识别关于发送器TX和接收器RX的数量的信息、关于与其物理连接的通道的信息、关于对方设备的能力的信息等等。在链路启动序列的执行完成之后，主机420和存储设备430可以被设置为可以彼此稳定地交换数据的链接状态。
在一些实施例中，存储设备430可以包括无DRAM的设备。无DRAM的设备可以指不包括DRAM缓存的设备。在这种情况下，存储器控制器434可以不包括DRAM控制器。例如，存储设备430可以使用非易失性存储器436的部分区域作为缓冲存储器。
存储系统410可以包括诸如以下项的电子设备：例如，个人计算机(PC)、膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码静态相机、数码视频相机、音频设备、便携式多媒体播放器(PMP)、个人导航设备(PND)、便携式导航设备(PND)、MP3播放器、手持式游戏机或电子书等。此外，存储系统410还可以包括诸如腕表之类的各种类型的电子设备或者诸如头戴式显示器(HMD)之类的可穿戴设备。
图12是图11的主机420和存储设备430之间的接口440的示意图。将描述图12的接口440中的通道、线路和链路的概念。在下文中，为了方便描述，代表性地描述了图11的互连单元422和432中包括的多个发送器和多个接收器之中的存储设备430的互连单元432的发送器TX1和主机420的互连单元422的接收器RX1。
参考图12，接口440可以支持多个通道。每个通道是承载单个信号和信息的单向传输通道。通道可以包括发送器TX1、接收器RX1以及用于发送器TX1和接收器RX1之间的点对点互连的线路。发送器TX1或接收器RX1可以具有与两个信令引脚相对应的差分输出或输入线路接口。引脚包括表示差分信号的正节点的引脚DP和表示差分信号的负节点的引脚DN。引脚DP和DN中的每一个可以标记有可选的前缀TX或RX，以指示该引脚被用于发送器TX1或接收器RX1。例如，包括发送器TX1和接收器RX1的通道包括发送器TX1处的引脚TXDP和TXDN、以及接收器RX1处的引脚RXDP和RXDN。线路由将发送器TX1的引脚连接到接收器RX1的引脚的两条不同布线的导线组成。导线是传输线路。
接口440包括在每个方向上的至少一个通道。通道的数量不必在每个方向上对称。链路可以包括在每个方向上的一个或多个通道以及提供双向数据传输功能的通道管理单元421和431。通道管理单元421和431以及控制器424和434在图12中被示出为彼此分离，但不限于此，并且通道管理单元421和431可以包括在控制器424和434中。
图13示出根据本发明构思的实施例的应用存储设备的系统的示意图。图13的系统1000可以由诸如移动电话、智能电话、平板个人计算机(PC)、可穿戴设备、医疗保健设备或物联网(IOT)设备之类的移动系统组成。然而，图13的系统1000不限于所描述的移动系统，并且还可以包括诸如个人计算机、膝上型计算机、服务器、媒体播放器或导航系统之类的汽车用设备。在下文中，附在附图标记上的脚标(例如，1200a的a和1300a的a)用于将具有相同功能的多个电路彼此区分。
参考图13，系统1000可以包括主处理器1100、存储器1200a和1200b以及存储设备1300a和1300b，并且还可以包括图像捕获设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、电力供应设备1470和连接接口1480中的一个或多个。
主处理器1100可以控制系统1000的所有操作，更具体地，可以控制系统1000中包括的其他组件的操作。主处理器1100可以包括例如通用处理器、专用处理器或应用处理器。
主处理器1100可以包括一个或多个CPU核1110并且还可以包括用于控制存储器1200a和1200b和/或存储设备1300a和1300b的控制器1120。在一个实施例中，主处理器1100还可以包括加速器块1130，该加速器块是用于诸如人工智能(AI)数据操作之类的高速数据操作的专用电路。加速器块1130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且可以由与主处理器1100的其他组件物理分离的独立芯片组成。
存储器1200a和1200b可以用作系统1000的主存储器件，并且可以包括诸如SRAM和/或DRAM之类的易失性存储器，但是另外或替代地可以包括诸如闪存、PRAM和/或RRAM之类的非易失性存储器。存储器1200a和1200b可以嵌入在与主处理器1100相同的封装中。
存储设备1300a和1300b可以用作存储数据而不管是否供电的非易失性存储设备，并且可以具有比存储器1200a和1200b相对更大的存储容量。存储设备1300a和1300b可以包括存储器控制器1310a和1310b以及在存储器控制器1310a和1310b的控制下存储数据的非易失性存储器(NVM)存储器1320a和1320b。非易失性存储器1320a和1320b可以包括具有二维(2D)结构或三维(3D)结构的V-NAND闪存，但也可以包括其他类型的非易失性存储器，例如PRAM和/或RRAM。
存储设备1300a和1300b可以与主处理器1100物理分离以包括在系统1000中，或者可以嵌入在与主处理器1100相同的封装中。此外，存储设备1300a和1300b可以具有与存储卡相同的形状以通过诸如下面将描述的连接接口1480的接口可拆卸地耦接到系统1000的其他组件。存储设备1300a和1300b可以是应用了诸如通用闪存(UFS)之类的标准协议的设备，但不限于此。
图像捕获设备1410可以捕获静态图像或运动图像并且可以例如包括相机、便携式摄像机和/或网络摄像头。
用户输入设备1420可以接收从系统1000的用户输入的各种类型的数据并且可以例如包括触摸板、键区、键盘、鼠标、麦克风等。
传感器1430可以检测可从系统1000的外部获取的各种类型的物理量并将检测到的物理量转换为电信号。传感器1430可以例如包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器、陀螺仪等。
通信设备1440可以根据各种通信协议向系统1000外部的其他设备发送信号并从其他设备接收信号。通信设备1440可以包括天线、收发器和/或调制解调器。
显示器1450和扬声器1460可以用作分别向系统1000的用户输出视觉信息和音频信息的输出设备。
电力供应设备1470可以适当地转换从嵌入在系统1000中的电池(未示出)和/或外部电源供应的电力以将转换后的电力供应给系统1000的每个组件。
连接接口1480可以将系统1000连接到与系统1000连接并且可以与系统1000交换数据的外部设备。连接接口1480可以通过各种接口技术实现，例如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、PCI express(PCIe)、NVM express(NVMe)、电气和电子工程师协会(IEEE)1394、通用串行总线(USB)、Security DigitalTM(SD)卡、Multi-Media CardTM(MMC)、嵌入式多媒体卡
Figure BDA0003346812020000311
通用闪存(UFS)、嵌入式通用闪存(eUFS)和
Figure BDA0003346812020000312
(CF)卡接口。
图14示出根据本发明构思的实施例的UFS系统2000的示意图。UFS系统2000是符合由联合电子器件工程委员会(JEDEC)公布的UFS标准的系统，并且可以包括UFS主机2100、UFS设备2200和UFS接口2300。之前对图13的系统1000的描述也可以应用于图14的UFS系统2000，只要该描述与下面对图14的描述不冲突。
参考图14，UFS主机2100和UFS设备2200可以通过UFS接口2300彼此连接。当图13的主处理器1100是应用处理器时，UFS主机2100可以被实现为相应应用处理器的一部分。UFS主机控制器2110和主机存储器2140可以分别与图13的主处理器1100的控制器1120和存储器1200a和1200b相对应。UFS设备2200可以与图13的存储设备1300a和1300b相对应，并且UFS设备控制器2210和非易失性存储器2220可以分别与图13的存储器控制器1310a和1310b和非易失性存储器1320a和1320b相对应。
UFS主机2100可以包括UFS主机控制器2110、应用2120、UFS驱动器2130、主机存储器2140和UFS互连(UIC)层2150。UFS设备2200可以包括UFS设备控制器2210、非易失性存储器2220、存储器接口(I/F)2230、设备存储器2240、UIC层2250和调节器2260。非易失性存储器2220可以包括多个存储器单元2221。每个存储器单元2221可以包括具有2D结构或3D结构的V-NAND闪存，但也可以包括其他类型的非易失性存储器，例如PRAM和/或RRAM。UFS设备控制器2210和非易失性存储器2220可以通过存储器接口2230彼此连接。存储器接口2230可以被实现为符合诸如切换或开放NAND闪存接口工作组(ONFI)的标准协议。
应用2120可以指示可以与UFS设备2200通信以使用UFS设备2200的功能的程序。应用2120可以向UFS驱动器2130发送输入-输出请求(IOR)以用于向/从UFS设备2200进行输入-输出。IOR可以指示数据的读取请求、写入请求和/或丢弃请求，但不限于此。
UFS驱动器2130可以通过UFS-主机控制器接口(HCI)(未示出)来管理UFS主机控制器2110。UFS驱动器2130可以将由应用2120产生的输入-输出请求转换为由UFS标准定义的UFS命令，并将转换后的UFS命令发送给UFS主机控制器2110。一个输入-输出请求可以转换为多个UFS命令。UFS命令可以是基本上由SCSI标准定义的命令，但也可以是专用于UFS标准的命令。
UFS主机控制器2110可以通过UIC层2150和UFS接口2300将由UFS驱动器2130转换的UFS命令发送给UFS设备2200的UIC层2250。在这个过程中，UFS主机控制器2110的UFS主机寄存器2111可以用作命令队列(CQ)。
UFS主机2100的UIC层2150可以包括
Figure BDA0003346812020000331
M-PHY 2151和MIPI
Figure BDA0003346812020000332
2152，并且UFS设备2200的UIC层2250也可以包括MIPI M-PHY 2251和MIPI UniPro 2252。
UFS接口2300可以包括传输参考时钟REF_CLK的线路、传输用于UFS设备2200的硬件复位信号RESET_n的线路、传输一对差分输入信号DIN_T和DIN_C的一对线路、以及传输一对差分输出信号DOUT_T和DOUT_C的一对线路。
从UFS主机2100提供给UFS设备2200的参考时钟REF_CLK的频率值可以是19.2MHz、26MHz、38.4MHz和52MHz这四个值之一，但不限于此。UFS主机2100可以在操作期间，即，在UFS主机2100和UFS设备2200之间的数据发送和接收期间，改变参考时钟REF_CLK的频率值。UFS设备2200可以通过使用锁相环(PLL)(未示出)等根据由UFS主机2100提供的参考时钟REF_CLK来产生各种频率的时钟。此外，UFS主机2100还可以基于参考时钟REF_CLK的频率值来设置UFS主机2100和UFS设备2200之间的数据速率的值。也就是说，可以根据参考时钟REF_CLK的频率值来确定数据速率的值。
UFS接口2300可以支持多个通道，并且每个通道可以被实现为差分对。例如，UFS接口可以包括一个或多个接收通道和一个或多个发送通道。在图14中，传输一对差分输入信号DIN_T和DIN_C的一对线路可以构成接收通道，并且传输一对差分输出信号DOUT_T和DOUT_C的一对线路可以构成发送通道。尽管图14示出了一个发送通道和一个接收通道，但是发送通道的数量和接收通道的数量可以改变。
接收通道和发送通道可以以串行通信方式传输数据，并且UFS主机2100和UFS设备2200之间的全双工通信可以通过其中接收通道和发送通道彼此分离的结构进行。也就是说，即使在通过接收通道从UFS主机2100接收数据时，UFS设备2200也可以通过发送通道向UFS主机2100发送数据。此外，诸如从UFS主机2100到UFS设备2200的命令之类的控制数据、以及UFS主机2100打算存储在UFS设备2200的非易失性存储器2220中或打算从非易失性存储器2220读取的用户数据可以通过相同的通道传输。因此，除了一对接收通道和一对发送通道之外，不需要进一步提供用于UFS主机2100和UFS设备2200之间的数据传输的单独通道。
UFS设备2200的UFS设备控制器2210可以控制UFS设备2200的所有操作。UFS设备控制器2210可以通过作为逻辑数据存储单元的逻辑单元(LU)2211(例如，逻辑单元(电路)0、…、逻辑单元N-1)来管理非易失性存储器2220。LU 2211的数量可以是8个，但是不限于此。UFS设备控制器2210可以包括闪存转换层(FTL)(未示出)，并且可以通过使用FTL的地址映射信息将从UFS主机2100发送的逻辑数据地址(例如，逻辑块地址(LBA))转换为物理数据地址(例如，物理块地址(PBA))。在UFS系统2000中，用于存储用户数据的逻辑块可以具有预定范围的大小。例如，该逻辑块的最小大小可以设置为4KB。
当来自UFS主机2100的命令通过UIC层2250输入到UFS设备2200时，UFS设备控制器2210可以根据输入的命令执行操作，并且可以在操作完成时向UFS主机2100发送完成响应。
例如，当UFS主机2100打算在UFS设备2200中存储用户数据时，UFS主机2100可以向UFS设备2200发送数据存储命令。当从UFS设备2200接收到指示用户数据准备好传输(ready-to-transfer)的响应时，UFS主机2100可以将用户数据发送给UFS设备2200。UFS设备控制器2210可以将发送的用户数据临时存储在设备存储器2240中，并且可以基于FTL的地址映射信息将临时存储在设备存储器2240中的用户数据存储在非易失性存储器2220的所选位置处。
例如，当UFS主机2100打算读取存储在UFS设备2200中的用户数据时，UFS主机2100可以向UFS设备2200发送数据读取命令。在接收到该命令时，UFS设备控制器2210可以基于数据读取命令从非易失性存储器2220读取用户数据并将读取的用户数据临时存储在设备存储器2240中。在读取过程期间，UFS设备控制器2210可以通过使用嵌入式纠错码(ECC)电路(未示出)来检测并纠正读取的用户数据中的错误。此外，UFS设备控制器2210可以将临时存储在设备存储器2240中的用户数据发送给UFS主机2100。此外，UFS设备控制器2210还可以包括高级加密标准(AES)电路(未示出)，AES电路可以通过使用对称密钥算法来对输入到UFS设备控制器2210的数据进行加密或解密。
UFS主机2100可以将要发送到UFS设备2200的命令顺序地存储在可以用作命令队列的UFS主机寄存器2111中，并且可以按上述顺序将命令发送给UFS设备2200。在这种情况下，即使当先前发送的命令仍在由UFS设备2200处理时，即，即使在接收到先前发送的命令的处理已由UFS设备2200完成的通知之前，UFS主机也可以向UFS设备2200发送在命令队列中等待的下一命令，且相应地，UFS设备2200也可以在处理先前发送的命令的同时从UFS主机2100接收下一命令。可以存储在命令队列中的最大命令数量(队列深度)可以是例如32。此外，命令队列可以被实现为循环队列类型，该循环队列类型通过头指针和尾指针指示存储在队列中的命令流的开始和结束。
多个存储器单元2221中的每一个可以包括存储单元阵列和控制存储单元阵列的操作的控制电路。存储单元阵列可以包括2D存储单元阵列或3D存储单元阵列。存储单元阵列包括多个存储单元，每个存储单元也可以是存储1比特信息的单级单元(SLC)，但也可以是存储两个或更多个比特信息的单元，例如多级单元(MLC)、三级单元(TLC)或四级单元(QLC)。3D存储单元阵列可以包括竖直取向的竖直NAND串，使得至少一个存储单元在另一存储单元上。
VCC、VCCQ1、VCCQ2等可以作为电源电压输入到UFS设备2200。VCC是用于UFS设备2200的主电源电压，并且可以具有2.4V至3.6V的值。VCCQ是用于提供低范围电压的电源电压且主要用于UFS设备控制器2210，并且可以具有1.14V至1.26V的值。VCCQ2是用于提供低于VCC但高于VCCQ的范围内的电压的电源电压且主要用于诸如MIPI M-PHY 2251等输入-输出接口，并且可以具有1.7V至1.95V的值。电源电压可以通过调节器2260提供给UFS设备2200的每个组件。调节器2260可以被实现为分别与上述电源电压中的电源电压连接的一组单元调节器。
图15示出根据本发明构思的实施例的非易失性存储器的框图。
参考图15，非易失性存储器2220a可以包括存储器件2224和存储控制器2222。非易失性存储器2220a可以支持多个通道CH1至CHm，并且存储器件2224和存储控制器2222可以通过多个通道CH1至CHm彼此连接。例如，非易失性存储器2220a可以包括诸如固态驱动器(SSD)之类的存储设备。非易失性存储器2220a可以对应于参考图1至图J0描述的存储设备100。
存储器件2224可以包括多个非易失性存储器件NVM11至NVMmn。非易失性存储器件NVM11至NVMmn中的每一个可以通过相应的路径与多个通道CH1至CHm之一连接。例如，非易失性存储器件NVM11至NVM1n可以通过路径W11至W1n连接到第一通道CH1，并且非易失性存储器件NVM21至NVM2n可以通过路径W21至W2n连接到第二通道CH2。同样地，非易失性存储器件NVMm1至NVMmn可以通过路径Wm1至Wmn连接到第m通道CHm。在示例实施例中，非易失性存储器件NVM1 1至NVMmn中的每一个可以包括能够根据来自存储控制器2222的单独命令进行操作的特定存储单元。例如，非易失性存储器件NVM11至NVMmn中的每一个可以包括芯片或管芯，但是本发明构思不限于此。
存储控制器2222可以通过多个通道CH1至CHm向存储器件2224发送信号并从存储器件2224接收信号。例如，存储控制器2222可以通过通道CH1至CHm将命令CMDa至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm发送给存储器件2224，或者可以从存储器件2224接收数据DATAa至DATAm。
存储控制器2222可以通过每个通道选择与相应通道连接的非易失性存储器件之一，并且可以向所选择的非易失性存储器件发送信号并从所选择的非易失性存储器件接收信号。例如，存储控制器2222可以从与第一通道CH1连接的非易失性存储器件NVM11至NVM1n中选择非易失性存储器件NVM11。存储控制器2222可以通过第一通道CH1将命令CMDa、地址ADDRa和数据DATAa发送给所选择的非易失性存储器件NVM11，或者可以从所选择的非易失性存储器件NVM11接收数据DATAa。
存储控制器2222可以通过不同的通道并行地向存储器件2224发送信号并从存储器件2224接收信号。例如，存储控制器2222可以在通过第一通道CH1将命令CMDa发送给存储器件2224的同时通过第二通道CH2将命令CMDb发送给存储器件2224。例如，存储控制器2222可以在通过第一通道CH1从存储器件2224接收数据DATAa的同时通过第二通道CH2从存储器件2224接收数据DATAb。
存储控制器2222可以控制存储器件2224的所有操作。存储控制器2222可以通过向通道CH1至CHm发送信号来控制与通道CH1至CHm连接的各个非易失性存储器件NVM11至NVMmn。例如，存储控制器2222可以通过向第一通道CH1发送命令CMDa和地址ADDRa来控制非易失性存储器件NVM11至NVM1n中的所选择的一个非易失性存储器件。
非易失性存储器件NVM11至NVMmn中的每一个可以在存储控制器2222的控制下操作。例如，非易失性存储器件NVM11可以根据提供给第一通道CH1的命令CMDa、地址ADDRa和数据DATAa对数据DATAa进行编程。例如，非易失性存储器件NVM21可以根据提供给第二通道CH2的命令CMDb和地址ADDRb来读取数据DATAb，并且可以将读取的数据DATAb发送给存储控制器2222。
尽管图15示出了存储器件2224通过m个通道与存储控制器2222通信并且存储器件2224包括与各个通道相对应的n个非易失性存储器件，但是通道的数量和与一个通道连接的非易失性存储器件的数量可以被不同地改变。
存储控制器2222可以包括图1中描述的时钟控制电路124。时钟控制电路124可以产生时钟信号CLK以调整存储控制器2222的时序，并且可以基于时钟信号CLK来控制提供给存储器件2224的切换信号(例如，读取使能信号nRE和数据选通信号DQS)。
图16A和图16B示出描述根据本发明构思的实施例的操作存储设备的方法的时序图。图16A和图16B示出了与连接到图15的第一通道CH1的非易失性存储器件NVM11至NVM1n的操作时间段1602、1604、1606、1608和1610相关联的时钟信号CLK、数据信号DQ和就绪-忙碌输出信号R/nB。
参考图15和图16A，在写入操作时间段1602中，可以通过数据信号DQ线接收用于对非易失性存储器件NVM11的写入操作的写入数据DIN。在这种情况下，存储控制器2222可以与基于切换到高频率的时钟信号CLK产生的数据选通信号DQS同步地将写入数据DIN发送给非易失性存储器件NVM11。
在忙碌时间段1604期间，非易失性存储器件NVM11可以在将写入数据DIN写入存储单元的编程操作被执行的时间段tPROG期间，将指示忙碌状态(例如，低电平)的就绪-忙碌输出信号R/nB发送给存储控制器2222。在处于忙碌状态的就绪-忙碌输出信号R/nB被输出的忙碌时间段1604期间，存储控制器2222可以切换到具有低频率的时钟信号CLK。
在读取操作时间段1606期间，非易失性存储器件NVM12可以通过数据信号DQ线将输出数据DOUT发送给存储控制器2222。在这种情况下，存储控制器2222可以基于切换到最高频率的时钟信号CLK将被切换的读取使能信号发送给非易失性存储器件NVM12。非易失性存储器件NVM12可以根据以最高频率切换的读取使能信号来产生数据选通信号，并且可以将输出数据DOUT与数据选通信号同步地发送给存储控制器2222。非易失性存储器件NVM12可以在发送输出数据DOUT之前在包括页读取操作的读取操作被执行的时间段tR期间输出忙碌的就绪-忙碌输出信号R/nB。
在写入操作时间段1608期间，可以通过数据信号DQ线接收用于对非易失性存储器件NVM1n的写入操作的写入数据DIN。在这种情况下，存储控制器2222可以将写入数据DIN与基于切换到高频率的时钟信号CLK而产生的数据选通信号DQS同步地发送给非易失性存储器件NVM1n。
非易失性存储器件NVM1n可以在将写入数据DIN写入存储单元的编程操作被执行的时间段tPROG期间，将指示忙碌状态的就绪-忙碌输出信号R/nB发送给存储控制器2222。在处于忙碌状态的就绪-忙碌输出信号R/nB被输出的忙碌时间段1610期间，存储控制器2222可以切换到具有低频率的时钟信号CLK。
参考图16B，与图16A相比，存储控制器2222可以控制时钟信号CLK在忙碌时间段1604a和1610a期间不切换。与具有高频率的时钟信号CLK相比，不切换的时钟信号CLK可以表征为具有低频率(即，无频率)。
根据本发明构思的存储设备，存储控制器可以针对存储器件的一个操作确定低功率操作模式和高功率操作模式，通过在低功率操作模式期间将时钟信号切换为低频率时钟信号来控制存储器件，并且通过在高功率操作模式期间将时钟信号切换为高频率时钟信号来控制存储器件。因此，存储设备的功耗可以降低。
尽管已参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种装置，包括：
多个信号引脚，分别通过多条信号线连接到外部设备；以及
时钟控制电路，被配置为通过所述多个信号引脚中的一些信号引脚指示所述外部设备执行具有第一操作模式和第二操作模式的一个操作，并且被配置为针对所述外部设备的所述一个操作产生与所述第一操作模式和所述第二操作模式有关的时钟信号，
其中，所述时钟控制电路被配置为：在所述一个操作的所述第一操作模式期间将所述时钟信号的频率切换为第一频率，并且根据从所述外部设备提供给所述装置的状态信号的解声明在所述第二操作模式期间将所述时钟信号的频率切换为与所述第一频率不同的第二频率。
2.根据权利要求1所述的装置，其中，所述第一操作模式是与具有所述第一频率的时钟信号相关联的低功率操作模式，并且所述第二操作模式是与具有所述第二频率的时钟信号相关联的高功率操作模式。
3.根据权利要求1所述的装置，其中，所述第一频率是低频率，并且所述第二频率是高频率。
4.根据权利要求1所述的装置，其中，所述外部设备包括非易失性存储器件，并且所述一个操作是所述非易失性存储器件的读取操作，以及
所述时钟控制电路被配置为：在所述非易失性存储器件读取存储在所述非易失性存储器件的存储单元中的数据时产生具有低频率的时钟信号，并且在所述非易失性存储器件向所述装置发送从所述非易失性存储器件读取的数据时产生具有高频率的时钟信号。
5.根据权利要求4所述的装置，其中，在所述非易失性存储器件读取存储在所述存储单元中的所述数据时，所述时钟信号不切换。
6.根据权利要求1所述的装置，其中，所述外部设备包括非易失性存储器件，并且所述一个操作是所述非易失性存储器件的写入操作，以及
所述时钟控制电路被配置为：在向所述非易失性存储器件发送写入数据时产生具有高频率的时钟信号，并且在所述非易失性存储器件将所述写入数据编程到所述非易失性存储器件的存储单元时产生具有低频率的时钟信号。
7.根据权利要求6所述的装置，其中，在所述写入数据被编程到所述非易失性存储器件的所述存储单元时，所述时钟信号不切换。
8.根据权利要求1所述的装置，其中，所述外部设备包括非易失性存储器件，以及
所述时钟控制电路被配置为：与当所述非易失性存储器件执行将数据编程到所述非易失性存储器件的存储单元的写入操作时相比，当所述非易失性存储器件执行读取存储在所述非易失性存储器件的存储单元中的数据的读取操作时，将所述时钟信号的所述第二频率设置为相对较高。
9.根据权利要求1所述的装置，其中，所述装置通过所述多个信号引脚中的信号引脚在由所述外部设备执行的所述一个操作的所述第一操作模式期间接收指示忙碌状态的所述状态信号，以及
所述时钟控制电路被配置为基于指示忙碌状态的所述状态信号来产生具有所述第一频率的时钟信号，所述第一频率被设置为相对低频率。
10.根据权利要求9所述的装置，其中，所述装置在由所述外部设备执行的所述一个操作中的所述第二操作模式期间接收解声明为就绪状态的所述状态信号，以及
所述时钟控制电路被配置为基于处于就绪状态的所述状态信号来产生具有所述第二频率的时钟信号，所述第二频率被设置为相对高频率。
11.一种控制存储器件的存储控制器，所述存储控制器包括：
多个信号引脚，与分别承载信号的信号线连接；以及
时钟控制电路，被配置为通过所述多个信号引脚中的信号引脚接收指示所述存储器件的操作状态的状态信号，并且基于所述状态信号产生时钟信号，
其中，所述时钟控制电路被配置为：基于所述状态信号指示所述存储器件处于忙碌状态来产生设置为相对低频率的时钟信号，并且基于所述状态信号指示所述存储器件处于就绪状态来产生设置为相对高频率的时钟信号。
12.根据权利要求11所述的存储控制器，其中，当所述存储控制器控制所述存储器件的读取操作时，
所述时钟控制电路被配置为：在所述存储器件读取存储在所述存储器件的存储单元中的数据时产生具有相对低频率的时钟信号，并且在所述存储器件向所述存储控制器发送所读取的数据时产生具有相对高频率的时钟信号。
13.根据权利要求12所述的存储控制器，其中，在所述存储器件读取存储在所述存储单元中的数据时，所述时钟信号不切换。
14.根据权利要求11所述的存储控制器，其中，当所述存储控制器控制所述存储器件的写入操作时，所述时钟控制电路被配置为：在向所述存储器件发送写入数据时产生具有相对高频率的时钟信号，并且在所述存储器件将所述写入数据编程到所述存储器件的存储单元时产生具有相对低频率的时钟信号。
15.根据权利要求14所述的存储控制器，其中，在所述写入数据被编程到所述存储器件的所述存储单元时，所述时钟信号不切换。
16.根据权利要求11所述的存储控制器，其中，所述状态信号与所述存储器件的就绪-忙碌输出信号相关联。
17.一种存储器件，包括：
多个信号引脚，与分别承载信号的信号线连接；以及
控制逻辑电路，被配置为响应于通过所述多个信号引脚中的第一信号引脚接收到的第一命令来控制与所述第一命令有关的第一操作，
其中，在所述第一操作期间，所述存储器件被配置为：通过所述多个信号引脚中的第二信号引脚发送指示所述存储器件的操作状态的状态信号，并且通过所述多个信号引脚中的第三信号引脚发送和接收以与所述状态信号有关的改变的频率进行切换的时钟信号。
18.根据权利要求17所述的存储器件，其中，在当所述第一命令是读取命令时执行的所述第一操作期间，所述存储器件被配置为：在读取存储在所述存储器件的存储单元中的数据时接收以低频率切换的时钟信号，并且在发送从所述存储单元读取的数据时通过所述多个信号引脚中的第四信号引脚接收以高频率切换的时钟信号。
19.根据权利要求17所述的存储器件，其中，在当所述第一命令是写入命令时执行的所述第一操作期间，所述存储器件被配置为：在所述存储器件接收写入数据时接收以高频率切换的时钟信号，并且在将所述写入数据编程到所述存储器件的存储单元时接收以低频率切换的时钟信号。
20.根据权利要求17所述的存储器件，其中，所述时钟信号与数据选通信号相关联。
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