TWI789064B - 基於晶圓堆疊架構的計算機系統 - Google Patents

基於晶圓堆疊架構的計算機系統 Download PDF

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Abstract

本申請提出一種可以克服傳統記憶體吞吐量瓶頸的計算機系統。其主要特徵是採用了晶圓堆疊架構來突破布線數量和長度的限制。記憶體裝置和邏輯電路層中的記憶體控制器也提供了改良，以差動訊號技術來傳輸資料。差動訊號可以極低的錯誤率高速傳輸，而且需要的電壓遠低於傳統單端訊號。因此，整體裝置的功率消耗顯著減少，效能顯著提升。更進一步地，本申請將計算機系統中的記憶體控制器改良為整合控制器，將原本控制記憶體的功能整合了實體層訊號控制的功能。這個改良後的計算機系統不再需要傳統技術中的實體層控制器，實作成本也因此下降。

Description

基於晶圓堆疊架構的計算機系統
本申請是有關於一種計算機系統，尤其是有關於採用了晶圓堆疊架構，並在每層晶圓片之間使用差動訊號傳輸資料訊號的架構。
在這個年代，人工智能和區塊鏈的應用成為一種新的商機。區塊鏈可以廣泛應用於智能合約，數位身份，共享經濟等應用。
然而一些區塊鏈平台為了各種安全性考量或是漏洞修補，經常會改變區塊鏈的演算法。除了增加運算難度之外，也經常刻意為了降低特定應用晶片(ASIC)的運算效率而做出特殊設計，例如增加記憶體吞吐量的要求，或是儲存裝置的容量要求。
因此，對於區塊鏈伺服器的開發者而言，也隨著必須要改變硬體架構，來適應對記憶體吞吐量的高標準要求。因此，全新的區塊鏈伺服器的硬體架構，是有待開發的。
本申請提出一種可以克服傳統記憶體吞吐量瓶頸的計算機系統。其主要特徵是採用了晶圓堆疊架構(Wafer on Wafer)來突破布線數量和長度的限制，並改良了記憶體裝置和記憶體控制器，以差動訊號技術來傳輸資料。差動訊號可以極低的錯誤率高速傳輸，而且需要的電壓遠低於傳統單端訊號。因此，整體裝置的功率消耗顯著減少，效能顯著提升。更進一步地，本申請將計算機系統中的記憶體控制器改良為整合控制器，除了原本控制記憶體的功能，也整合了實體層訊號控制的功能。這個改良後的整合控制器可在不需要傳統技術中的實體層控制器的情況下，直接控制記憶體裝置，因此計算機系統的實作成本也因此下降。
在一計算機系統的實施例中，包含一記憶體晶體層和一邏輯電路層，與該記憶體晶體層形成一晶圓堆疊。該記憶體晶體層中包含多個記憶體裝置，用於儲存資料。該邏輯電路層中包含一訊號界面，耦接該等記憶體裝置，用於將該邏輯電路層送往該記憶體晶體層的訊號格式轉換為差動訊號，並將從該記憶體晶體層送往該邏輯電路層的訊號格式轉換為單端訊號。該記憶體晶體層和該邏輯電路層之間包含多個連接墊，做為該訊號界面傳遞訊號的通路。
在每一記憶體裝置中，包含有多個記憶體陣列，由多個記憶體單元組成。一線路驅動器，連接該等記憶體陣列，可從該邏輯電路層接收控制訊號以使該等記憶體陣列輸入或輸出資料。該線路驅動器和該訊號界面之間透過該等連接墊傳遞訊號，且傳送的訊號格式為差動訊號。
在該邏輯電路層中，包含有一第一邏輯電路，可存取該等記憶體裝置中的一第一記憶體裝置。一整合控制器連接該第一邏輯電路和該訊號界面，可將該邏輯電路對該第一記憶體裝置的一第一存取要求轉換為一實體層訊號格式的一第一記憶體管理命令，以透過該訊號界面傳送至該第一記憶體裝置。
在該邏輯電路層的進一步實施例中，可同時存在傳統的記憶體存取機制。舉例來說，該邏輯電路層中有一第二邏輯電路，使用傳統的記憶體控制器和實體層控制器來存取該等記憶體裝置中的一第二記憶體裝置。該記憶體控制器，連接該第二邏輯電路，可將該邏輯電路對該第二記憶體裝置的一第二存取要求轉換為一第二記憶體管理命令。該實體層控制器，連接該記憶體控制器和該訊號界面，可將該第二記憶體管理命令轉換為該實體層訊號格式，以透過該訊號界面傳送至該第二記憶體裝置。
在一訊號界面的實施例中，包含多個差動傳送器和多個差動接收器。每一差動傳送器連接該等連接墊中的兩個連接墊，可將從該第一邏輯電路和該第二邏輯電路送往該第一記憶體裝置和該第二記憶體裝置的訊號格式轉換為差動訊號。每個差動接收器連接該等連接墊中的一個連接墊，可將從該第一記憶體裝置和該該第二記憶體裝置送往該第一邏輯電路和該第二邏輯電路的訊號格式轉換為單端訊號。
在一整合控制器的實施例中，可包含一編碼器，一命令處理模組，及一命令通道。該編碼器可接收並編碼該第一邏輯電路傳送的該第一存取要求。該第一存取要求包含一命令訊號，如果該命令訊號是一寫入命令，該第一邏輯電路也傳送一寫入資料訊號。該命令處理模組連接該編碼器，可將該命令訊號依照記憶體管理協議進行緩衝，佇列，與調度，用於控制該第一記憶體裝置。該命令通道連接該命令處理模組，可將該命令訊號轉換為該實體層訊號格式，以透過該訊號界面傳送至該第一記憶體裝置。該命令訊號可以是固態技術協會(JEDEC)所定義的記憶體控制協議中的陣列控制訊號，例如：晶片選擇訊號(Chip Select; CS)，寫入致能訊號(Write Enable; WE)，欄位址選擇訊號(Column Address Strobe; CAS)，列位址選擇訊號(Row Address Strobe; RAS)，和地址訊號(Address)等其中一或多項。
在該整合控制器的進一步實施例中，包含一寫入資料處理模組和一資料通道。該寫入資料處理模組連接該編碼器，可緩衝該寫入資料並控制傳送的排程。該資料通道連接該寫入資料處理模組，將該寫入資料轉換為該實體層訊號格式，以透過該訊號界面傳送至該第一記憶體裝置。
該資料通道可進一步接收從該第二記憶體裝置輸出的一讀出資料。在該整合控制器的進一步實施例中，可包含一讀出資料處理模組，連接該資料通道，緩衝該讀出資料並排程輸出該讀出資料給該第一邏輯電路的時機。
該整合控制器可進一步包含一時序管理器，提供一時序訊號，連接並管理該編碼器，該命令處理模組，該寫入資料處理模組，該讀出資料處理模組，該命令通道，和該資料通道的時脈同步和流量調度。
綜上所述，本申請提出的計算機系統，可以克服傳統記憶體吞吐量瓶頸。除了採用了晶圓堆疊架構(Wafer on Wafer)來突破布線數量和長度的限制，也改良了記憶體裝置和記憶體控制器，以差動訊號技術來傳輸資料。差動訊號可以極低的錯誤率高速傳輸，而且需要的電壓遠低於傳統單端訊號。因此，整體裝置的功率消耗顯著減少，效能顯著提升。更進一步地，本申請將計算機系統中的記憶體控制器改良為整合控制器，除了原本控制記憶體的功能，也整合了實體層訊號控制的功能。這個改良後的整合控制器可在不需要傳統技術中的實體層控制器的情況下，直接控制記憶體裝置，因此計算機系統的實作成本也因此下降。
立體晶圓產品100由至少一記憶體晶體層110，一邏輯電路層120，及一基底130層層堆疊。基底130除了提供基本的支撐，也提供額外的布線空間。每一層之間配置有多個連接墊102或104以提供訊號通道。本實施例的立體晶圓產品100是計算機系統300的半成品，經過切割後可產生多個獨立運作的計算機系統300。如圖1所示，每個計算機系統300可各包含若干個記憶體裝置112和若干個邏輯電路122，具備相同的立體晶圓結構。換句話說，每個計算機系統300中包含的記憶體裝置112和邏輯電路122，是事先各別布局於記憶體晶體層110和邏輯電路層120中，再以晶片堆疊的形式製成的立體結構。在立體結構中，晶片組之間的電路導線不需要佔用多餘的面積，可直接以成千上萬個連接墊102和104做為訊號傳遞的路徑，使資料傳遞的效能問題有效被解決，借此實現本申請的計算機系統300。
在圖1的晶圓堆疊架構中，由於傳送線路的數量不再受到平面設計的限制，因此可以使用大量的專用接線來解決資料傳遞的效能問題。記憶體晶體層110與邏輯電路層120的間距變小，所以可以在同面積中布局較多的接口。頻寬是由接口數目乘以通道的頻率公式得到，因此更多的接口可以的得到更高的頻寬。得益於WOW晶圓堆疊技術，使本申請的實施例有實現的機會。
圖2是習知的單端訊號傳送時序圖。在記憶體裝置112和邏輯電路122之間傳遞的訊號，例如資料訊號#DQ，是透過連接墊102傳送的單端訊號。如圖2所示，DQ訊號是擺動幅度為1.2伏特的方波。訊號水準超過第一臨界值VIH的時候被判斷為1，而低於第二臨界值VIL的時候被判斷為0。然而，隨著晶片製程的進步，電路密度提高，對操作頻率的要求也提高了。圖2的習知架構在提升操作頻率的情況下，會增加雜訊和功耗。因此一種改良的訊號傳遞方式是有待發開的。在本申請的實施例中，將記憶體裝置112和邏輯電路122之間的訊號傳遞格式改為差動訊號。為了實現差動訊號的傳輸，各種詳細的架構改良如下所述。
圖3是本申請實施例的計算機系統300架構圖。為了克服傳統記憶體吞吐量瓶頸，本實施例採用了晶圓堆疊架構(Wafer on Wafer)來突破布線數量和長度的限制。圖1所示的立體晶圓產品100，完成晶圓堆疊程序之後，進一步經過晶圓切割的程序，形成多個計算機系統300。在本實施例的計算機系統300中的一基底330上，包含由記憶體晶體層110和邏輯電路層120對應切割出來的一記憶體層310和一系統層320。該記憶體層310中包含多個記憶體裝置400，用於儲存資料。本實施例也改良了記憶體裝置400，可以差動訊號314來傳輸資料。差動訊號314可在極低的錯誤率下高速傳輸，而且需要的電壓遠低於傳統單端訊號。舉例來說，系統層320中包含一訊號界面800，耦接該等記憶體裝置400，將該系統層320送往該記憶體層310的單端訊號316轉換為差動訊號314的形式傳送，並將從該記憶體層310送往該系統層320的差動訊號314轉換為系統層320內部可使用的單端訊號316。圖3的記憶體層310和系統層320之間也是以如圖1所示的多個連接墊102相連(未圖示)。除此之外，圖3中所示的基底330，除了提供支撐作用之外，也可透過大量連接墊104提供額外的立體布線空間，使系統層320內部的電路布局更加有效率。晶圓堆疊架構因為減少了布局面積和線路長度的顧慮，可允許大數量的連接墊102和104布局。因此，雖然差動訊號314需要使用雙倍數量的線路，仍然可輕易地實現。
因為晶圓堆疊架構可實現大量的接口數目，實體層控制器306的使用數量也隨之增加，而佔用該系統層320的更多面積。在該系統層320中，包含有一邏輯電路302a，可存取該記憶體層310中的至少一記憶體裝置400。本實施例將傳統的記憶體控制器改良成一整合控制器308，連接該邏輯電路302a和該訊號界面800，可將該邏輯電路302a發出的一存取要求編碼轉換為一記憶體管理命令，用於存取記憶體裝置400。該記憶體管理命令具有可直接在實體層傳送的訊號格式，可在不需要傳統的實體層控制器306的情況下，直接被該訊號界面800轉換為差動訊號314後，傳送至該記憶體裝置400。
在本實施例中提到實體層訊號格式，是一種確保電子訊號傳輸正確的機制。任何從邏輯電路302a送往記憶體裝置400的訊號，不論是命令訊號，或資料訊號，在實體層的角度來看，實質上是電子位元0和1的串流。而轉換為實體層訊號格式的做法，舉例來說，就是將這些電子位元串流分段為訊號封包，再為每個訊號封包附加檢查位元。在傳送過程中若偵測到錯誤，還可實行重傳機制以及流速控制。傳統技術中已存在一些實體層通訊協議，例如雙通道記憶體實體層界面協議(DDR PHY Interface; DFI)。而本申請的實施例是將原本獨立的實體層控制器電路與記憶體控制器合併設計，以省略晶片間溝通所需要的多餘元件和線路設計。整合控制器308可直接支援傳統DFI協議，在不需要另外實作實體層控制器的情況下實現記憶體控制和實體訊號傳輸。
在該系統層320的進一步實施例中，可同時存在傳統的記憶體存取機制。舉例來說，該系統層320中有一邏輯電路302b，使用傳統的記憶體控制器304和實體層控制器306來存取該記憶體層310中的其中一或多個記憶體裝置400。該記憶體控制器304，連接該邏輯電路302b，可將該邏輯電路302b對一記憶體裝置400的存取要求轉換為一記憶體管理命令。該實體層控制器306，連接該記憶體控制器304和該訊號界面800，可將該記憶體管理命令轉換為實體層訊號格式，以透過該訊號界面800傳送至欲存取的記憶體裝置400。
在圖3的一個實施例中包含多個邏輯電路，各司不同功能。這些邏輯電路對記憶體裝置400的存取，可以全部採用整合控制器308來取代記憶體控制器304和實體層控制器306。另一方面，也可同時將使用實體層控制器306與不使用實體層控制器306的新舊兩種架構混合搭配共存。舉例來說 由於每個邏輯電路負責的功能不盡相同，對記憶體的需求也不同。有的應用僅是少量的存取，不需要很快的反應速度，採用傳統的記憶體控制器304加實體層控制器306就能滿足。有的應用可能需要大量且頻繁的存取，一次同時使用多個記憶體控制器，且/或每個記憶體控制器同時控制多個記憶體裝置。在這種情況下，採用整合控制器308來處理記憶體的存取，不但能減省電路配置，還能客製化彈性的記憶體處理方式。換句話說，整合控制器308不止是將傳統記憶體控制器與實體層控制器結合成新架構，也實現了一個邏輯電路同時控制多組記憶體裝置的多工目標。
圖4是本申請實施例的記憶體裝置400架構圖。在每一記憶體裝置400中，包含有多個記憶體陣列420。每一記憶體陣列420由多個記憶體單元402組成。一線路驅動器410，連接該等記憶體陣列420，可從該系統層320接收控制訊號以使該等記憶體陣列420輸入或輸出資料。在本實施例中，該線路驅動器410和該訊號界面800之間透過如圖1所示的連接墊102傳遞訊號，且傳送的訊號格式為差動訊號314。本實施例的記憶體裝置400，詳細的運作原理可以遵照JEDEC協議而設計的記憶體模組。舉例來說，該線路驅動器410可以是多個資料驅動器和多個地址解碼器的統稱。該記憶體陣列420中的一行記憶體單元402接收到地址解碼器輸出的地址訊號R0至Rn而開啟，同時搭配資料驅動器傳出的資料訊號B0至Bn而讀出或寫入多個位元的資料。由於本實施例的計算機系統300採用了差動訊號314來傳遞訊號，該線路驅動器410從該訊號界面800接收的各種記憶體控制訊號，例如時脈致能訊號#CKE，時脈訊號#CLK，晶片選擇訊號#CS，寫入致能訊號#WE，欄位址選擇訊號#CAS，列位址選擇訊號#RAS，地址訊號#ADDR，以及資料訊號#DQ都可以是差動訊號的形式。因此，該線路驅動器410中除了傳統的資料驅動器和地址解碼器之外，也包括一或多組差動訊號收發器(未圖示)，用於將從記憶體裝置400外接收到的差動訊號314轉換為適合晶片內部運行的單端訊號，或是將送往該系統層320的訊號，例如讀出資料，轉換為差動訊號314，再透過該訊號界面800傳送至該系統層320內部。藉由在晶圓堆疊架構上實作低功耗高頻寬差動信號傳輸，可以將傳輸速度從幾百MHz提高到3GHz以上。
在圖4的實施例中，每個記憶體陣列420或稱為記憶體矩陣(BANK)，其運作可受到陣列選擇訊號#EN0至#EN3的控制。圖4所揭示的架構僅為示例，在實際製作中，記憶體陣列420和線路驅動器410的數量不限定為一，其間的連結關係也不限定為一對一，或多對多。綜上所述，所述記憶體裝置中的線路驅動器是經過改良而支撐差動訊號傳輸的結構。
圖5是本申請實施例的差動訊號傳送時序圖。相對於圖2所顯示的單端訊號傳輸，圖5將資料訊號#DQ改為差動形式，也就是正負極性永遠互補的波形#DQ+和#DQ-，在電壓0.2伏的擺幅下同步傳送。需理解的是此正負符號僅用於代表差動訊號中包含正反互補的兩個訊號，並非絕對的電壓正負值。差動信號可以實現更低的操作電壓，所耗的功率也更低。在實現了巨大接口數量的架構下，可以有效避免晶圓堆疊的電能消耗和廢熱發散。此外，在差動信號也可以使傳輸頻率提升數倍，錯誤率也降低數倍，使記憶體的存取效率顯著提升。需理解的是，在圖5中所示的差動訊號時序圖僅為單純的訊號傳輸，並不包含編碼解碼的功能。
圖6是本申請另一實施例的差動訊號傳送時序圖。除了資料訊號#DQ之外，任何在該記憶體層310和系統層320之間傳輸的訊號，都可以視需要改為差動訊號314的形式。雖然使用差動訊號314的做法需要兩倍的導線數量，但由於本實施例是基於晶圓堆疊結構而設計，所以可實現的導線數比傳統技術增加不止是兩倍。除了圖5所示的資料訊號#DQ之外，圖6的實施例推廣為將任何訊號轉為差動訊號314。例如時脈訊號#CLK+和#CLK-，以及命令訊號#CMD+和#CMD-。其中命令訊號#CMD+和#CMD-泛指用於控制記憶體裝置400的各種訊號的差動形式。所述的各種訊號可以是時脈致能訊號#CKE，晶片選擇訊號#CS，寫入致能訊號#WE，欄位址選擇訊號#CAS，列位址選擇訊號#RAS，或地址訊號#ADDR等。
圖7是本申請實施例的整合控制器700的架構圖，更具體地說明圖3的整合控制器700的詳細做法。整合控制器700的左側與該系統層320中的其中一邏輯電路連接，接收從該邏輯電路傳來的存取要求#IN，並傳送一輸出訊號#OUT給該邏輯電路。舉例來說，邏輯電路需要從一記憶體裝置400讀取資料時，可發出一讀取要求，這時，存取要求#IN指的就是該讀取要求，而輸出訊號#OUT就是所要求的資料。相對地，邏輯電路需要寫入資料至該記憶體裝置400時，可發出一寫入要求，並傳送欲寫入的資料。這時，該存取要求#IN包含的就是該寫入要求和欲寫入的資料本體。整合控制器700的具體工作方式，基本上可遵從JEDEC協議。而本實施例的改良之處在於直接把雙通道記憶體實體層界面協議DFI實作在整合控制器700中，使該整合控制器700不需要再透過一個實體層控制器306與記憶體裝置400連線。
在一整合控制器的實施例中，可包含一編碼器702，一命令處理模組704，及一命令通道720。該編碼器702可接收並編碼該邏輯電路302a傳送的存取要求#IN為一命令訊號。該命令處理模組704連接該編碼器702，可將該命令訊號依照記憶體管理協議進行緩衝、佇列，與調度，用於後續控制該記憶體裝置400步驟中。該命令通道720連接該命令處理模組704，可將該命令訊號轉換為該實體層訊號格式，以透過該訊號界面800傳送至該記憶體裝置400。該命令訊號可以是JEDEC記憶體控制協議中的訊號格式，例如：晶片選擇訊號#CS，寫入致能訊號#WE，欄位址選擇訊號#CAS，列位址選擇訊號#RAS，和地址訊號#ADDR等其中一或多項。
如果該存取要求#IN是一寫入要求，且包含欲寫入的資料，則欲寫入的資料也會被轉譯為一寫入資料訊號，傳送至一寫入資料處理模組706和一資料通道730。該寫入資料處理模組706連接該編碼器702，可緩衝該寫入資料並控制傳送的排程。該資料通道730連接該寫入編碼器702，將該寫入資料轉換為該實體層訊號格式，以透過該訊號界面800傳送至該記憶體裝置400。在本實施例中，資料通道730可以是一種雙向的結構，也就是可用於讀出或寫入。該資料通道730對記憶體裝置400傳送的資料訊號#DQ在不同的情況下，可代表讀出資料，或寫入資料。舉例來說，在邏輯電路發出一讀取資料要求的情況下，該資料通道730可進一步接收從對應的記憶體裝置400輸出的資料。該整合控制器中的一讀出資料處理模組708連接該資料通道730，緩衝該讀出資料並排程輸出該讀出資料給該邏輯電路302a的時機。
在進一步的實施例中，該寫入資料處理模組706和該讀出資料處理模組708之間也可建立直接溝通的連線，以快速的處理一些殊特的指令。舉例來說，讀-改-寫 (Read-Modify-Write；RMY)是一種特殊的指令集，同時包含了讀取、修改、寫入三個動作。當一筆資料中僅有少部份位元需要修改，即可使用這種指令集，使三個動作在整合控制器700中一次完成，不需要再繞遠路到邏輯電路或核心處理器去處理。
雖然圖示未揭露，但該資料通道中可包含多條通道，各別對應不同的記憶體裝置400或記憶體陣列420。該命令通道720和該資料通道730中可實作傳輸防錯機制，例如雙通道記憶體實體層界面協議DFI。舉例來說，在命令訊號和資料訊號#DQ輸出前，該整合控制器700實作位元串流的分段、附加錯誤檢查位元，錯誤重傳機制，以及流量調控等。可以理解的是，記憶體管理協議和傳輸防錯機制雖然以功能描述，但現今的任何演算方法都能以邏輯電路的方式實現，所以本實施例在描述功能模組時不需要再詳細說明電路設計的細節。
由於該整合控制器700的配置可能運作於極高的傳輸頻率之外，一種統合多模組運作的時序管理機制是有必要的。該整合控制器700中進一步包含一時序管理器710，提供一時序訊號#T，連接並管理該編碼器702，該命令處理模組704，該寫入資料處理模組706，該讀出資料處理模組708，該命令通道720，和該資料通道730的時脈同步和流量調度。該時序管理器710同時也可直接對該記憶體層310發出時脈致能訊號#CKE和時脈訊號#CLK。該時序訊號#T不止是用於時脈同步的基本單位，也可以發揮調度排程和流量控管的作用。在不同的讀出和寫入情境下，該時序管理器可以加速某些模組的運作、減慢某些模組的運作，甚至暫時停止某些模組的運作。舉例來說，該命令通道720和該資料通道730中可實作多工切換器，以同時連接至多個不同的記憶體裝置400或記憶體陣列420。而該記憶體層310中的每個記憶體裝置400可能因為陣列維度不同而有不同的延遲特性。這時該時序管理器710就能提供一種彈性調整的能力，使該整合控制器700適應性地連接各種不同的記憶體裝置400並運作順暢。
圖8是本申請實施例的訊號界面800的架構圖。在一訊號界面800的實施例中，包含多個差動傳送器810和多個差動接收器820。每一差動傳送器810連接該等連接墊102中的兩個連接墊102，可將從該邏輯電路302a和該邏輯電路302b送往對應記憶體裝置400的輸入單端訊號#SI的格式轉換為差動輸出訊號#DO+和#DO-。每個差動接收器820連接該等連接墊102中的一個連接墊102，可將從該記憶體裝置400和對應的記憶體裝置400送往該邏輯電路302a和/或該邏輯電路302b的差動輸入訊號#DI+和＃DI-格式轉換為單端輸出訊號#SO。差動傳送器810和差動接收器820具體可由至少一個操作放大器812和822實作而成，搭配不同範圍的工作電壓+V1至-V1，及+V2至-V2實現輸出電壓範圍的轉換。可理解的是本實施例的差動傳送器810和多個差動接收器820中所示的電路模型僅為示意，在實際電路設計上已存在許多現有產品可以滿足低電壓高速率的環境要求。所述的差動傳送器810和多個差動接收器820不僅是可以實作於該訊號界面800中，也可實作在圖4的線路驅動器410中，與該訊號界面800形成對應的傳送與接收電路結構，使兩者之間以差動訊號的形式互傳資料。
綜上所述，本申請提出了一種可以克服傳統記憶體吞吐量瓶頸的計算機系統。除了採用了晶圓堆疊架構來突破布線數量和長度的限制，也改良了記憶體裝置和記憶體控制器，以差動訊號技術來傳輸資料。差動訊號可以極低的錯誤率高速傳輸，而且需要的電壓遠低於傳統單端訊號。因此，整體裝置的功率消耗顯著減少，效能顯著提升。更進一步地，本申請將計算機系統中的記憶體控制器改良為整合控制器，除了原本控制記憶體的功能，也整合了實體層訊號控制的功能。這個改良後的整合控制器可在不需要傳統技術中的實體層控制器的情況下，直接控制記憶體裝置，因此計算機系統的實作成本也因此下降。
需要說明的是，在本文中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括爲這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上面結合圖示對本申請的實施例進行了描述，但是本申請並不局限於上述的具體實施方式，上述的具體實施方式僅僅是示意性的，而不是限制性的，本領域的普通技術人員在本申請的啓示下，在不脫離本申請宗旨和權利要求所保護的範圍情況下，還可做出很多形式，均屬本申請的保護之內。
100:立體晶圓產品 102,104:連接墊 110:記憶體晶體層 112:記憶體裝置 120:邏輯電路層 122:邏輯電路 130,330:基底 #DQ:資料訊號 VIH:第一臨界值 VIL:第二臨界值 300:計算機系統 310:記憶體層 320:系統層 302a,302b:邏輯電路 304:記憶體控制器 306:實體層控制器 308:整合控制器 314:差動訊號 316:單端訊號 400:記憶體裝置 402:記憶體單元 410:線路驅動器 420:記憶體陣列 #CKE:時脈致能訊號 #CLK,#CLK+,#CLK-:時脈訊號 #CS:晶片選擇訊號 #CMD+,#CMD-:命令訊號 #DQ,#DQ+,#DQ-:資料訊號 #WE:寫入致能訊號 #CAS:欄位址選擇訊號 #RAS:列位址選擇訊號 #ADDR:地址訊號 R0~Rn:地址訊號 B0~Bn:資料訊號 #EN0~#EN3:陣列選擇訊號 700:整合控制器 710:時序管理器 720:命令通道 730:資料通道 702:編碼器 704:命令處理模組 706:寫入資料處理模組 708:讀出資料處理模組 #IN:存取要求 #OUT:輸出訊號 #T:時序訊號 800:訊號界面 810:差動傳送器 812,822:操作放大器 820:差動接收器 #SI:輸入單端訊號 #DO+,#DO-:差動輸出訊號 #DI+,#DI-:差動輸入訊號 #SO:輸出單端訊號 +V1,-V1,+V2,-V2:工作電壓
此處所說明的圖示用來提供對本申請的進一步理解，構成本申請的一部分，本申請的示意性實施例及其說明用於解釋本申請，並不構成對本申請的不當限定。在圖示中： 圖1是晶圓堆疊架構的示意圖。 圖2是習知的單端訊號傳送時序圖。 圖3是本申請實施例的計算機系統300架構圖。 圖4是本申請實施例的記憶體裝置400架構圖。 圖5是本申請實施例的差動訊號傳送時序圖。 圖6是本申請另一實施例的差動訊號傳送時序圖。 圖7是本申請實施例的整合控制器700的架構圖。 圖8是本申請實施例的訊號界面800的架構圖。
330:基底
800:訊號界面
300:計算機系統
310:記憶體層
320:系統層
302a,302b:邏輯電路
304:記憶體控制器
306:實體層控制器
308:整合控制器
314:差動訊號
316:單端訊號
400:記憶體裝置
104:連接墊

Claims (10)

  1. 一種計算機系統，包含： 一記憶體晶體層，包含多個記憶體裝置，用於儲存資料； 一邏輯電路層，包含多個邏輯電路，該邏輯電路層與該記憶體晶體層形成一晶圓堆疊；以及 多個連接墊，連接該記憶體晶體層和該邏輯電路層之間，傳送差動訊號。
  2. 如請求項1所述的計算機系統，其中： 該邏輯電路層包含一訊號界面，耦接該等記憶體裝置，用於將該邏輯電路層送往該記憶體晶體層的訊號格式轉換為差動訊號，並將從該記憶體晶體層送往該邏輯電路層的訊號格式轉換為單端訊號；以及 多個記憶體陣列，包含多個記憶體單元；以及 一線路驅動器，連接該等記憶體陣列，用於從該邏輯電路層接收控制訊號以使該等記憶體陣列輸入或輸出資料；其中：該線路驅動器和該訊號界面之間透過該等連接墊傳遞訊號，且傳送的訊號格式為差動訊號。
  3. 如請求項2所述的計算機系統，其中該邏輯電路層進一步包含： 一第一邏輯電路，存取該等記憶體裝置中的一第一記憶體裝置； 一整合控制器，連接該第一邏輯電路和該訊號界面，將該邏輯電路對該第一記憶體裝置的一第一存取要求轉換為一實體層訊號格式的一第一記憶體管理命令，以透過該訊號界面傳送至該第一記憶體裝置。
  4. 如請求項3所述的計算機系統，其中該邏輯電路層進一步包含： 一第二邏輯電路，存取該等記憶體裝置中的一第二記憶體裝置； 一記憶體控制器，連接該第二邏輯電路，將該邏輯電路對該第二記憶體裝置的一第二存取要求轉換為一第二記憶體管理命令；以及 一實體層控制器，連接該記憶體控制器和該訊號界面，將該第二記憶體管理命令轉換為該實體層訊號格式，以透過該訊號界面傳送至該第二記憶體裝置。
  5. 如請求項4述的計算機系統，其中該訊號界面包含： 多個差動傳送器，每一差動傳送器連接該等連接墊中的兩個連接墊，用於將從該第一邏輯電路和該第二邏輯電路送往該第一記憶體裝置和該第二記憶體裝置的訊號格式轉換為差動訊號；以及 多個差動接收器，每個差動接收器連接該等連接墊中的一個連接墊，用於將從該第一記憶體裝置和該第二記憶體裝置送往該第一邏輯電路和該第二邏輯電路的訊號格式轉換為單端訊號。
  6. 如請求項4所述的計算機系統，其中該整合控制器包含： 一編碼器，用於接收並編碼該第一邏輯電路傳送的該第一存取要求；該第一存取要求包含一命令訊號； 一命令處理模組，連接該編碼器，依照一記憶體管理協議將該命令訊號進行緩衝、佇列、與調度； 一命令通道，連接該命令處理模組，用於將該命令訊號轉換為該實體層訊號格式，以透過該訊號界面傳送至該第一記憶體裝置。
  7. 如請求項6所述的計算機系統，其中該命令訊號包含下列其中一或多項：晶片選擇訊號、寫入致能訊號、欄位址選擇訊號、列位址選擇訊號、地址訊號。
  8. 如請求項7所述的計算機系統，其中該整合控制器進一步包含： 一寫入資料處理模組，連接該編碼器，緩衝該寫入資料並控制傳送的排程； 一資料通道，連接該寫入資料處理模組，將該寫入資料轉換為該實體層訊號格式，以透過該訊號界面傳送至該第一記憶體裝置。
  9. 如請求項8所述的計算機系統，其中該資料通道進一步接收從該第二記憶體裝置輸出的一讀出資料；該整合控制器進一步包含： 一讀出資料處理模組，連接該資料通道，緩衝該讀出資料並排程輸出該讀出資料給該第一邏輯電路的時機。
  10. 如請求項9所述的計算機系統，其中該整合控制器進一步包含一時序管理器，提供一時序訊號，連接並管理該編碼器，該命令處理模組，該寫入資料處理模組，該讀出資料處理模組，該命令通道，和該資料通道的時脈同步和流量調度。
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