CN116009967A - 基于晶圆堆迭架构的计算机系统 - Google Patents

Abstract

一种可以克服传统内存吞吐量瓶颈的计算机系统。其主要特征是采用了晶圆堆迭架构来突破布线数量和长度的限制。内存装置和逻辑电路层中的内存控制器也提供了改良，以差分信号技术来传输数据。差分信号可以极低的错误率高速传输，而且需要的电压远低于传统单端信号。因此，整体装置的功率消耗显著减少，效能显著提升。更进一步地，本申请将计算机系统中的内存控制器改良为集成控制器，将原本控制内存的功能集成了物理层信号控制的功能。这个改良后的计算机系统不再需要传统技术中的物理层控制器，实作成本也因此下降。

Description

基于晶圆堆迭架构的计算机系统

技术领域

本申请是有关于一种计算机系统，尤其是有关于采用了晶圆堆迭架构，并在每层晶圆片之间使用差分信号传输数据信号的架构。

背景技术

在这个年代，人工智能和区块链的应用成为一种新的商机。区块链可以广泛应用于智能合约，数字身份，共享经济等应用。

然而一些区块链平台为了各种安全性考虑或是漏洞修补，经常会改变区块链的算法。除了增加运算难度之外，也经常刻意为了降低特定应用芯片(ASIC)的运算效率而做出特殊设计，例如增加内存吞吐量的要求，或是储存装置的容量要求。

因此，对于区块链服务器的开发者而言，也随着必须要改变硬件架构，来适应对内存吞吐量的高标准要求。因此，全新的区块链服务器的硬件架构，是有待开发的。

发明内容

为了解决上述技术问题，本申请提出一种可以克服传统内存吞吐量瓶颈的计算机系统。其主要特征是采用了晶圆堆迭架构(Wafer on Wafer)来突破布线数量和长度的限制，并改良了内存装置和内存控制器，以差分信号技术来传输数据。差分信号可以极低的错误率高速传输，而且需要的电压远低于传统单端信号。因此，整体装置的功率消耗显著减少，效能显著提升。更进一步地，本申请将计算机系统中的内存控制器改良为集成控制器，除了原本控制内存的功能，也集成了物理层信号控制的功能。这个改良后的集成控制器可在不需要传统技术中的物理层控制器的情况下，直接控制内存装置，因此计算机系统的实作成本也因此下降。

在一计算机系统的实施例中，包括一内存晶体层和一逻辑电路层，与所述内存晶体层形成一晶圆堆迭。所述内存晶体层中包括多个内存装置，用于储存数据。所述逻辑电路层中包括一信号界面，耦接所述内存装置，用于将所述逻辑电路层送往所述内存晶体层的信号格式转换为差分信号，并将从所述内存晶体层送往所述逻辑电路层的信号格式转换为单端信号。所述内存晶体层和所述逻辑电路层之间包括多个连接垫，做为所述信号界面传递信号的通路。

在每一内存装置中，包括有多个内存阵列，由多个内存单元组成。一线路驱动器，连接所述内存阵列，可从所述逻辑电路层接收控制信号以使所述内存阵列输入或输出数据。所述线路驱动器和所述信号界面之间透过所述连接垫传递信号，且传送的信号格式为差分信号。

在所述逻辑电路层中，包括有一第一逻辑电路，可存取所述内存装置中的一第一内存装置。一集成控制器连接所述第一逻辑电路和所述信号界面，可将所述逻辑电路对所述第一内存装置的一第一存取要求转换为一物理层信号格式的一第一内存管理命令，以透过所述信号界面传送至所述第一内存装置。

在所述逻辑电路层的进一步实施例中，可同时存在传统的内存访问机制。举例来说，所述逻辑电路层中有一第二逻辑电路，使用传统的内存控制器和物理层控制器来存取所述内存装置中的一第二内存装置。所述内存控制器，连接所述第二逻辑电路，可将所述逻辑电路对所述第二内存装置的一第二存取要求转换为一第二内存管理命令。所述物理层控制器，连接所述内存控制器和所述信号界面，可将所述第二内存管理命令转换为所述物理层信号格式，以透过所述信号界面传送至所述第二内存装置。

在一信号界面的实施例中，包括多个差分传送器和多个差分接收器。每一差分传送器连接所述连接垫中的两个连接垫，可将从所述第一逻辑电路和所述第二逻辑电路送往所述第一内存装置和所述第二内存装置的信号格式转换为差分信号。每个差分接收器连接所述连接垫中的一个连接垫，可将从所述第一内存装置和所述所述第二内存装置送往所述第一逻辑电路和所述第二逻辑电路的信号格式转换为单端信号。

在一集成控制器的实施例中，可包括一编码器，一命令处理模块，及一命令信道。所述编码器可接收并编码所述第一逻辑电路传送的所述第一存取要求。所述第一存取要求包括一命令信号，如果所述命令信号是一写入命令，所述第一逻辑电路也传送一写入数据信号。所述命令处理模块连接所述编码器，可将所述命令信号依照内存管理协议进行缓冲，队列，与调度，用于控制所述第一内存装置。所述命令信道连接所述命令处理模块，可将所述命令信号转换为所述物理层信号格式，以透过所述信号界面传送至所述第一内存装置。所述命令信号可以是固态技术协会(JEDEC)所定义的内存管理协议中的阵列控制信号，例如：芯片选择信号(Chip Select；CS)，写入致能信号(Write Enable；WE)，栏地址选择信号(Column Address Strobe；CAS)，列地址选择信号(Row Address Strobe；RAS)，和地址信号(Address)等其中一或多项。

在所述集成控制器的进一步实施例中，包括一写入数据处理模块和一数据信道。所述写入数据处理模块连接所述编码器，可缓冲所述写入数据并控制传送的排程。所述数据信道连接所述写入数据处理模块，将所述写入数据转换为所述物理层信号格式，以透过所述信号界面传送至所述第一内存装置。

所述数据信道可进一步接收从所述第二内存装置输出的一读出数据。在所述集成控制器的进一步实施例中，可包括一读出数据处理模块，连接所述数据信道，缓冲所述读出数据并排程输出所述读出数据给所述第一逻辑电路的时机。

所述集成控制器可进一步包括一时序管理器，提供一时序信号，连接并管理所述编码器，所述命令处理模块，所述写入数据处理模块，所述读出数据处理模块，所述命令信道，和所述数据信道的频率同步和流量调度。

综上所述，本申请提出的计算机系统，可以克服传统内存吞吐量瓶颈。除了采用了晶圆堆迭架构(Wafer on Wafer)来突破布线数量和长度的限制，也改良了内存装置和内存控制器，以差分信号技术来传输数据。差分信号可以极低的错误率高速传输，而且需要的电压远低于传统单端信号。因此，整体装置的功率消耗显著减少，效能显著提升。更进一步地，本申请将计算机系统中的内存控制器改良为集成控制器，除了原本控制内存的功能，也集成了物理层信号控制的功能。这个改良后的集成控制器可在不需要传统技术中的物理层控制器的情况下，直接控制内存装置，因此计算机系统的实作成本也因此下降。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是晶圆堆迭架构的示意图。

图2是习知的单端信号传送时序图。

图3是本申请实施例的计算机系统300架构图。

图4是本申请实施例的内存装置400架构图。

图5是本申请实施例的差分信号传送时序图。

图6是本申请另一实施例的差分信号传送时序图。

图7是本申请实施例的集成控制器700的架构图。

图8是本申请实施例的信号界面800的架构图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

立体晶圆产品100由至少一内存晶体层110，一逻辑电路层120，及一基底130层层堆迭。基底130除了提供基本的支撑，也提供额外的布线空间。每一层之间配置有多个连接垫102或104以提供信号信道。本实施例的立体晶圆产品100是计算机系统300的半成品，经过切割后可产生多个独立运作的计算机系统300。如图1所示，每个计算机系统300可各包括若干个内存装置112和若干个逻辑电路122，具备相同的立体晶圆结构。换句话说，每个计算机系统300中包括的内存装置112和逻辑电路122，是事先各别布局于内存晶体层110和逻辑电路层120中，再以芯片堆迭的形式制成的立体结构。在立体结构中，芯片组之间的电路导线不需要占用多余的面积，可直接以成千上万个连接垫102和104做为信号传递的路径，使数据传递的效能问题有效被解决，借此实现本申请的计算机系统300。

在图1的晶圆堆迭架构中，由于传送线路的数量不再受到平面设计的限制，因此可以使用大量的专用接线来解决资料传递的效能问题。内存晶体层110与逻辑电路层120的间距变小，所以可以在同面积中布局较多的接口。带宽是由接口数目乘以信道的频率公式得到，因此更多的接口可以的得到更高的带宽。得益于WOW晶圆堆迭技术，使本申请的实施例有实现的机会。

图2是习知的单端信号传送时序图。在内存装置112和逻辑电路122之间传递的信号，例如数据信号#DQ，是透过连接垫102传送的单端信号。如图2所示，DQ信号是摆动幅度为1.2伏特的方波。信号水平超过第一阈值VIH的时候被判断为1，而低于第二阈值VIL的时候被判断为0。然而，随着芯片制程的进步，电路密度提高，对操作频率的要求也提高了。图2的习知架构在提升操作频率的情况下，会增加噪声和功耗。因此一种改良的信号传递方式是有待发开的。在本申请的实施例中，将内存装置112和逻辑电路122之间的信号传递格式改为差分信号。为了实现差分信号的传输，各种详细的架构改良如下所述。

图3是本申请实施例的计算机系统300架构图。为了克服传统内存吞吐量瓶颈，本实施例采用了晶圆堆迭架构(Wafer on Wafer)来突破布线数量和长度的限制。图1所示的立体晶圆产品100，完成晶圆堆迭程序之后，进一步经过晶圆切割的程序，形成多个计算机系统300。在本实施例的计算机系统300中的一基底330上，包括由内存晶体层110和逻辑电路层120对应切割出来的一内存层310和一系统层320。所述内存层310中包括多个内存装置400，用于储存数据。本实施例也改良了内存装置400，可以差分信号314来传输数据。差分信号314可在极低的错误率下高速传输，而且需要的电压远低于传统单端信号。举例来说，系统层320中包括一信号界面800，耦接所述内存装置400，将所述系统层320送往所述内存层310的单端信号316转换为差分信号314的形式传送，并将从所述内存层310送往所述系统层320的差分信号314转换为系统层320内部可使用的单端信号316。图3的内存层310和系统层320之间也是以如图1所示的多个连接垫102相连(未图示)。除此之外，图3中所示的基底330，除了提供支撑作用之外，也可透过大量连接垫104提供额外的立体布线空间，使系统层320内部的电路布局更加有效率。晶圆堆迭架构因为减少了布局面积和线路长度的顾虑，可允许大数量的连接垫102和104布局。因此，虽然差分信号314需要使用双倍数量的线路，仍然可轻易地实现。

因为晶圆堆迭架构可实现大量的接口数目，物理层控制器306的使用数量也随之增加，而占用所述系统层320的更多面积。在所述系统层320中，包括有一逻辑电路302a，可存取所述内存层310中的至少一内存装置400。本实施例将传统的内存控制器改良成一集成控制器308，连接所述逻辑电路302a和所述信号界面800，可将所述逻辑电路302a发出的一存取要求编码转换为一内存管理命令，用于存取内存装置400。所述内存管理命令具有可直接在物理层传送的信号格式，可在不需要传统的物理层控制器306的情况下，直接被所述信号界面800转换为差分信号314后，传送至所述内存装置400。

在本实施例中提到物理层信号格式，是一种确保电子信号传输正确的机制。任何从逻辑电路302a送往内存装置400的信号，不论是命令信号，或数据信号，在物理层的角度来看，实质上是电子位0和1的串流。而转换为物理层信号格式的做法，举例来说，就是将这些电子位串流分段为信号封包，再为每个信号封包附加检查位。在传送过程中若侦测到错误，还可实行重传机制以及流速控制。传统技术中已存在一些物理层通讯协议，例如双信道内存物理层界面协议(DDR PHY Interface；DFI)。而本申请的实施例是将原本独立的物理层控制器电路与内存控制器合并设计，以省略芯片间沟通所需要的多余组件和线路设计。集成控制器308可直接支持传统DFI协议，在不需要另外实作物理层控制器的情况下实现内存控制和实体信号传输。

在所述系统层320的进一步实施例中，可同时存在传统的内存访问机制。举例来说，所述系统层320中有一逻辑电路302b，使用传统的内存控制器304和物理层控制器306来存取所述内存层310中的其中一或多个内存装置400。所述内存控制器304，连接所述逻辑电路302b，可将所述逻辑电路302b对一内存装置400的存取要求转换为一内存管理命令。所述物理层控制器306，连接所述内存控制器304和所述信号界面800，可将所述内存管理命令转换为物理层信号格式，以透过所述信号界面800传送至欲存取的内存装置400。

在图3的一个实施例中包括多个逻辑电路，各司不同功能。这些逻辑电路对内存装置400的存取，可以全部采用集成控制器308来取代内存控制器304和物理层控制器306。另一方面，也可同时将使用物理层控制器306与不使用物理层控制器306的新旧两种架构混合搭配共存。举例来说由于每个逻辑电路负责的功能不尽相同，对内存的需求也不同。有的应用仅是少量的存取，不需要很快的反应速度，采用传统的内存控制器304加物理层控制器306就能满足。有的应用可能需要大量且频繁的存取，一次同时使用多个内存控制器，且/或每个内存控制器同时控制多个内存装置。在这种情况下，采用集成控制器308来处理内存的存取，不但能减省电路配置，还能定制化弹性的内存处理方式。换句话说，集成控制器308不止是将传统内存控制器与物理层控制器结合成新架构，也实现了一个逻辑电路同时控制多组内存装置的多任务目标。

图4是本申请实施例的内存装置400架构图。在每一内存装置400中，包括有多个内存阵列420。每一内存阵列420由多个内存单元402组成。一线路驱动器410，连接所述内存阵列420，可从所述系统层320接收控制信号以使所述内存阵列420输入或输出数据。在本实施例中，所述线路驱动器410和所述信号界面800之间透过如图1所示的连接垫102传递信号，且传送的信号格式为差分信号314。本实施例的内存装置400，详细的运作原理可以遵照JEDEC协议而设计的内存模块。举例来说，所述线路驱动器410可以是多个数据驱动器和多个地址译码器的统称。所述内存阵列420中的一行内存单元402接收到地址译码器输出的地址信号R0至Rn而开启，同时搭配数据驱动器传出的数据信号B0至Bn而读出或写入多个位的数据。由于本实施例的计算机系统300采用了差分信号314来传递信号，所述线路驱动器410从所述信号界面800接收的各种内存控制信号，例如频率致能信号#CKE，频率信号#CLK，芯片选择信号#CS，写入致能信号#WE，栏地址选择信号#CAS，列地址选择信号#RAS，地址信号#ADDR，以及数据信号#DQ都可以是差分信号的形式。因此，所述线路驱动器410中除了传统的数据驱动器和地址译码器之外，也包括一或多组差分信号收发器(未图标)，用于将从内存装置400外接收到的差分信号314转换为适合芯片内部运行的单端信号，或是将送往所述系统层320的信号，例如读出数据，转换为差分信号314，再透过所述信号界面800传送至所述系统层320内部。借由在晶圆堆迭架构上实作低功耗高带宽差分信号传输，可以将传输速度从几百MHz提高到3GHz以上。

在图4的实施例中，每个内存阵列420或称为内存矩阵(BANK)，其运作可受到阵列选择信号#EN0至#EN3的控制。图4所揭示的架构仅为示例，在实际制作中，内存阵列420和线路驱动器410的数量不限定为一，其间的链接关系也不限定为一对一，或多对多。综上所述，所述内存装置中的线路驱动器是经过改良而支撑差分信号传输的结构。

图5是本申请实施例的差分信号传送时序图。相对于图2所显示的单端信号传输，图5将数据信号#DQ改为差分形式，也就是正负极性永远互补的波形#DQ+和#DQ-，在电压0.2伏的摆幅下同步传送。需理解的是此正负符号仅用于代表差分信号中包括正反互补的两个信号，并非绝对的电压正负值。差分信号可以实现更低的操作电压，所耗的功率也更低。在实现了巨大接口数量的架构下，可以有效避免晶圆堆迭的电能消耗和废热发散。此外，在差分信号也可以使传输频率提升数倍，错误率也降低数倍，使内存的存取效率显著提升。需理解的是，在图5中所示的差分信号时序图仅为单纯的信号传输，并不包括编码译码的功能。

图6是本申请另一实施例的差分信号传送时序图。除了数据信号#DQ之外，任何在所述内存层310和系统层320之间传输的信号，都可以视需要改为差分信号314的形式。虽然使用差分信号314的做法需要两倍的导线数量，但由于本实施例是基于晶圆堆迭结构而设计，所以可实现的导线数比传统技术增加不止是两倍。除了图5所示的数据信号#DQ之外，图6的实施例推广为将任何信号转为差分信号314。例如频率信号#CLK+和#CLK-，以及命令信号#CMD+和#CMD-。其中命令信号#CMD+和#CMD-泛指用于控制内存装置400的各种信号的差分形式。所述的各种信号可以是频率致能信号#CKE，芯片选择信号#CS，写入致能信号#WE，栏地址选择信号#CAS，列地址选择信号#RAS，或地址信号#ADDR等。

图7是本申请实施例的集成控制器700的架构图，更具体地说明图3的集成控制器700的详细做法。集成控制器700的左侧与所述系统层320中的其中一逻辑电路连接，接收从所述逻辑电路传来的存取要求#IN，并传送一输出信号#OUT给所述逻辑电路。举例来说，逻辑电路需要从一内存装置400读取数据时，可发出一读取要求，这时，存取要求#IN指的就是所述读取要求，而输出信号#OUT就是所要求的数据。相对地，逻辑电路需要写入数据至所述内存装置400时，可发出一写入要求，并传送欲写入的数据。这时，所述存取要求#IN包括的就是所述写入要求和欲写入的数据本体。集成控制器700的具体工作方式，基本上可遵从JEDEC协议。而本实施例的改良之处在于直接把双信道内存物理层界面协议DFI实作在集成控制器700中，使所述集成控制器700不需要再透过一个物理层控制器306与内存装置400联机。

在一集成控制器的实施例中，可包括一编码器702，一命令处理模块704，及一命令信道720。所述编码器702可接收并编码所述逻辑电路302a传送的存取要求#IN为一命令信号。所述命令处理模块704连接所述编码器702，可将所述命令信号依照内存管理协议进行缓冲、队列，与调度，用于后续控制所述内存装置400步骤中。所述命令信道720连接所述命令处理模块704，可将所述命令信号转换为所述物理层信号格式，以透过所述信号界面800传送至所述内存装置400。所述命令信号可以是JEDEC内存管理协议中的信号格式，例如：芯片选择信号#CS，写入致能信号#WE，栏地址选择信号#CAS，列地址选择信号#RAS，和地址信号#ADDR等其中一或多项。

如果所述存取要求#IN是一写入要求，且包括欲写入的资料，则欲写入的资料也会被转译为一写入数据信号，传送至一写入数据处理模块706和一数据信道730。所述写入数据处理模块706连接所述编码器702，可缓冲所述写入数据并控制传送的排程。所述数据信道730连接所述写入编码器702，将所述写入数据转换为所述物理层信号格式，以透过所述信号界面800传送至所述内存装置400。在本实施例中，数据信道730可以是一种双向的结构，也就是可用于读出或写入。所述数据信道730对内存装置400传送的数据信号#DQ在不同的情况下，可代表读出数据，或写入数据。举例来说，在逻辑电路发出一读取数据要求的情况下，所述数据信道730可进一步接收从对应的内存装置400输出的数据。所述集成控制器中的一读出数据处理模块708连接所述数据信道730，缓冲所述读出数据并排程输出所述读出数据给所述逻辑电路302a的时机。

在进一步的实施例中，所述写入数据处理模块706和所述读出数据处理模块708之间也可建立直接沟通的联机，以快速的处理一些殊特的指令。举例来说，读-改-写(Read-Modify-Write；RMY)是一种特殊的指令集，同时包括了读取、修改、写入三个动作。当一笔数据中仅有少部份位需要修改，即可使用这种指令集，使三个动作在集成控制器700中一次完成，不需要再绕远路到逻辑电路或内核处理器去处理。

虽然图标未揭露，但所述数据信道中可包括多条信道，各别对应不同的内存装置400或内存阵列420。所述命令信道720和所述数据信道730中可实作传输防错机制，例如双信道内存物理层界面协议DFI。举例来说，在命令信号和数据信号#DQ输出前，所述集成控制器700实作位串流的分段、附加错误检查位，错误重传机制，以及流量调控等。可以理解的是，内存管理协议和传输防错机制虽然以功能描述，但现今的任何演算方法都能以逻辑电路的方式实现，所以本实施例在描述功能模块时不需要再详细说明电路设计的细节。

由于所述集成控制器700的配置可能运作于极高的传输频率之外，一种统合多模块运作的时序管理机制是有必要的。所述集成控制器700中进一步包括一时序管理器710，提供一时序信号#T，连接并管理所述编码器702，所述命令处理模块704，所述写入数据处理模块706，所述读出数据处理模块708，所述命令信道720，和所述数据信道730的频率同步和流量调度。所述时序管理器710同时也可直接对所述内存层310发出频率致能信号#CKE和频率信号#CLK。所述时序信号#T不止是用于频率同步的基本单位，也可以发挥调度排程和流量控管的作用。在不同的读出和写入情境下，所述时序管理器可以加速某些模块的运作、减慢某些模块的运作，甚至暂时停止某些模块的运作。举例来说，所述命令信道720和所述数据信道730中可实作多任务切换器，以同时连接至多个不同的内存装置400或内存阵列420。而所述内存层310中的每个内存装置400可能因为阵列维度不同而有不同的延迟特性。这时所述时序管理器710就能提供一种弹性调整的能力，使所述集成控制器700适应性地连接各种不同的内存装置400并运作顺畅。

图8是本申请实施例的信号界面800的架构图。在一信号界面800的实施例中，包括多个差分传送器810和多个差分接收器820。每一差分传送器810连接所述连接垫102中的两个连接垫102，可将从所述逻辑电路302a和所述逻辑电路302b送往对应内存装置400的输入单端信号#SI的格式转换为差分输出信号#DO+和#DO-。每个差分接收器820连接所述连接垫102中的一个连接垫102，可将从所述内存装置400和对应的内存装置400送往所述逻辑电路302a和/或所述逻辑电路302b的差分输入信号#DI+和#DI-格式转换为单端输出信号#SO。差分传送器810和差分接收器820具体可由至少一个操作放大器812和822实作而成，搭配不同范围的工作电压+V1至-V1，及+V2至-V2实现输出电压范围的转换。可理解的是本实施例的差分传送器810和多个差分接收器820中所示的电路模型仅为示意，在实际电路设计上已存在许多现有产品可以满足低电压高速率的环境要求。所述的差分传送器810和多个差分接收器820不仅是可以实作于所述信号界面800中，也可实作在图4的线路驱动器410中，与所述信号界面800形成对应的传送与接收电路结构，使两者之间以差分信号的形式互传数据。

综上所述，本申请提出了一种可以克服传统内存吞吐量瓶颈的计算机系统。除了采用了晶圆堆迭架构来突破布线数量和长度的限制，也改良了内存装置和内存控制器，以差分信号技术来传输数据。差分信号可以极低的错误率高速传输，而且需要的电压远低于传统单端信号。因此，整体装置的功率消耗显著减少，效能显著提升。更进一步地，本申请将计算机系统中的内存控制器改良为集成控制器，除了原本控制内存的功能，也集成了物理层信号控制的功能。这个改良后的集成控制器可在不需要传统技术中的物理层控制器的情况下，直接控制内存装置，因此计算机系统的实作成本也因此下降。

需要说明的是，在本文中，术语“包含”、“包括”或者其任何其他变体意在涵盖非排他性的包括，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者装置中还存在另外的相同要素。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (10)

1.一种基于晶圆堆迭架构的计算机系统，其特征在于，包括：

内存晶体层，包括多个内存装置，用于储存数据；

逻辑电路层，包括多个逻辑电路，所述逻辑电路层与所述内存晶体层形成一晶圆堆迭；以及

多个连接垫，连接所述内存晶体层和所述逻辑电路层之间，传送差分信号。

2.如请求项1所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中：

所述逻辑电路层包括信号界面，耦接所述内存装置，用于将所述逻辑电路层送往所述内存晶体层的信号格式转换为差分信号，并将从所述内存晶体层送往所述逻辑电路层的信号格式转换为单端信号；以及

多个内存阵列，包括多个内存单元；以及

线路驱动器，连接所述内存阵列，用于从所述逻辑电路层接收控制信号以使所述内存阵列输入或输出数据；其中：所述线路驱动器和所述信号界面之间透过所述连接垫传递信号，且传送的信号格式为差分信号。

3.如请求项2所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述逻辑电路层进一步包括：

第一逻辑电路，存取所述内存装置中的第一内存装置；

集成控制器，连接所述第一逻辑电路和所述信号界面，将所述逻辑电路对所述第一内存装置的第一存取要求转换为一物理层信号格式的第一内存管理命令，以透过所述信号界面传送至所述第一内存装置。

4.如请求项3所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述逻辑电路层进一步包括：

第二逻辑电路，存取所述内存装置中的一第二内存装置；

内存控制器，连接所述第二逻辑电路，将所述逻辑电路对所述第二内存装置的一第二存取要求转换为第二内存管理命令；以及

物理层控制器，连接所述内存控制器和所述信号界面，将所述第二内存管理命令转换为所述物理层信号格式，以透过所述信号界面传送至所述第二内存装置。

5.如请求项4述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述信号界面包括：

多个差分传送器，每一差分传送器连接所述连接垫中的两个连接垫，用于将从所述第一逻辑电路和所述第二逻辑电路送往所述第一内存装置和所述第二内存装置的信号格式转换为差分信号；以及

多个差分接收器，每个差分接收器连接所述连接垫中的一个连接垫，用于将从所述第一内存装置和所述第二内存装置送往所述第一逻辑电路和所述第二逻辑电路的信号格式转换为单端信号。

6.如请求项4所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述集成控制器包括：

编码器，用于接收并编码所述第一逻辑电路传送的所述第一存取要求；所述第一存取要求包括一命令信号；

命令处理模块，连接所述编码器，依照内存管理协议将所述命令信号进行缓冲、队列、与调度；

命令信道，连接所述命令处理模块，用于将所述命令信号转换为所述物理层信号格式，以透过所述信号界面传送至所述第一内存装置。

7.如请求项6所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述命令信号包括下列其中一或多项：芯片选择信号、写入致能信号、栏地址选择信号、列地址选择信号、地址信号。

8.如请求项7所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述集成控制器进一步包括：

写入数据处理模块，连接所述编码器，缓冲写入数据并控制传送的排程；数据信道，连接所述写入数据处理模块，将所述写入数据转换为所述物理层信号格式，以透过所述信号界面传送至所述第一内存装置。

9.如请求项8所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述数据信道进一步接收从所述第二内存装置输出的一读出数据；所述集成控制器进一步包括：

读出数据处理模块，连接所述数据信道，缓冲所述读出数据并排程输出所述读出数据给所述第一逻辑电路的时机。

10.如请求项9所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述集成控制器进一步包括时序管理器，提供时序信号，连接并管理所述编码器，所述命令处理模块，所述写入数据处理模块，所述读出数据处理模块，所述命令信道，和所述数据信道的频率同步和流量调度。

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