KR102238717B1 - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

메모리 시스템은 메모리 컨트롤러, 제1 메모리 모듈 및 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함할 수 있다. 상기 제1 메모리 모듈은 제1 메모리 버스를 통하여 상기 메모리 컨트롤러와 직접적으로 포인트-투-포인트 방식으로 연결되며 제1 데이터를 상기 메모리 컨트롤러와 교환할 수 있다. 상기 제2 내지 제k 메모리 모듈들은 제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 멀티-드롭 방식으로 연결되며, 제2 데이터를 상기 제1 메모리 모듈을 통하여 상기 메모리 컨트롤러와 교환할 수 있다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and method of operating the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템의 성능을 향상시키기 위하여 메모리 모듈의 용량을 증가시키거나 메모리 모듈의 동작 주파수를 높여야 한다. 즉, 메모리 시스템의 성능을 향상시키기 위하여 메모리 컨트롤러와 메모리 모듈을 연결하는 채널의 동작 주파수를 높이거나 하나의 채널에 연결되는 메모리 모듈들의 수를 증가시키는 방법이 있다. 하지만 하나의 채널에 연결되는 메모리 모듈들의 수가 증가하면 메모리 컨트롤러 측에서의 로딩이 증가하기 때문에 동작 주파수를 높이는데 물리적 한계가 있다.
이에 따라, 본 발명의 일 목적은 동작 스피드를 증가시키면서 저장 용량을 감소시키지 않는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 동작 스피드를 증가시키면서 저장 용량을 감소시키지 않는 메모리 시스템의 동작 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 컨트롤러, 제1 메모리 모듈 및 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함할 수 있다. 상기 제1 메모리 모듈은 제1 메모리 버스를 통하여 상기 메모리 컨트롤러와 직접적으로 포인트-투-포인트 방식으로 연결되며 제1 데이터를 상기 메모리 컨트롤러와 교환할 수 있다. 상기 제2 내지 제k 메모리 모듈들은 제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 멀티-드롭 방식으로 연결되며, 제2 데이터를 상기 제1 메모리 모듈을 통하여 상기 메모리 컨트롤러와 교환할 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 상기 메모리 컨트롤러로부터의 데이터를 상기 제2 내지 제 k 메모리 모듈들 중 하나로 리드라이빙하는 리드라빙 모드로 동작하고, 상기 제2 내지 제k 메모리 모듈들은 상기 리드라이빙된 데이터를 수신하는 노멀 모드에서 동작할 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 상기 메모리 컨트롤러로부터의 데이터를 상기 제2 내지 제 k 메모리 모듈들 중 하나로 리드라이빙하는 리드라이빙 모드로 동작하고, 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나는 상기 리드라이빙 모드로 동작하고, 상기 적어도 하나의 모듈을 제외한 나머지 모듈들은 상기 리드라이빙된 데이터를 수신하는 노멀 모드에서 동작할 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 LRDIMM(load-reduced dual in-line memory module)이고, 상기 제2 내지 제k 메모리 모듈들은 각각 RDIMM(registered dual in-line memory module)일 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 복수의 제1 메모리 칩들, 제1 버퍼 칩 및 적어도 하나의 데이터 버퍼 칩을 포함할 수 있다. 상기 제1 버퍼 칩은 칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 커맨드/어드레스, 제1 제어 신호 및 제1 클럭 신호를 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 커맨드/어드레스, 상기 제1 제어 신호 및 상기 제1 클럭 신호 중 적어도 하나의 타이밍을 조절하여 상기 커맨드/어드레스, 제2 제어 신호 및 제2 클럭 신호를 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙할 수 있다. 상기 적어도 하나의 버퍼 칩은 상기 메모리 컨트롤러로부터의 데이터를 상기 제1 데이터로서 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 제2 데이터로서 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙할 수 있다.
상기 적어도 하나의 데이터 버퍼 칩은 상기 복수의 제1 메모리 칩들 각각과 공통으로 연결되는 하나의 데이터 버퍼 칩을 포함할 수 있다.
상기 적어도 하나의 데이터 버퍼 칩은 제1 버퍼 회로, 제2 버퍼 회로, 제3 버퍼 회로, 타이밍 조절 회로, 경로 선택 회로 및 제어 신호 생성기를 포함할 수 있다. 상기 제1 버퍼 회로는 상기 제1 메모리 버스 중 제1 데이터 버스를 통하여 상기 메모리 컨트롤러와 연결될 수 있다. 상기 제2 버퍼 회로는 상기 제2 메모리 버스 중 제2 데이터 버스를 통하여 상기 제2 내지 제k 메모리 모듈들과 연결될 수 있다. 상기 제3 버퍼 회로는 상기 복수의 제1 메모리 칩들과 연결될 수 있다. 상기 타이밍 조절 회로는 상기 제2 버퍼 회로와 연결될 수 있다. 상기 경로 선택 회로는 선택 신호에 기초하여 상기 제1 버퍼 회로를 상기 제3 버퍼 회로와 상기 타이밍 조절 회로 중 하나와 선택적으로 연결할 수 있다. 상기 제어 신호 생성기는 상기 제1 제어 신호에 포함되는 칩 선택 신호 및 모드 신호에 응답하여 상기 선택 신호 및 타이밍 제어 회로를 생성하고, 상기 선택 신호는 경로 선택 회로에 제공하고, 상기 타이밍 제어 신호는 상기 타이밍 조절 회로에 제공할 수 있다.
상기 경로 선택 회로가 상기 선택 신호에 응답하여 상기 제1 버퍼 회로를 상기 타이밍 조절 회로에 연결하는 경우, 상기 타이밍 조절 회로는 상기 타이밍 제어 신호에 기초하여 상기 메모리 컨트롤러로부터의 데이터의 전송 타이밍을 지연시켜 상기 제2 데이터로서 상기 제2 버퍼 회로를 통하여 상기 제2 내지 제k 메모리 모듈들 중 상기 칩 선택 신호에 응답하여 활성화된 메모리 모듈로 리드라이빙할 수 있다.
상기 적어도 하나의 데이터 버퍼 칩은 상기 복수의 제1 메모리 칩들 각각과 연결되는 복수의 데이터 버퍼 칩들을 포함할 수 있다.
상기 제1 버퍼 칩은 제1 버퍼 회로, 제2 버퍼 회로, 제3 버퍼 회로, 타이밍 조절 회로, 경로 선택 회로 및 제어 신호 생성기를 포함할 수 있다. 상기 제1 버퍼 회로는 상기 제1 메모리 버스 중 제1 제어 버스를 통하여 상기 메모리 컨트롤러와 연결될 수 있다. 상기 제2 버퍼 회로는 상기 제2 메모리 버스 중 제2 제어 버스를 통하여 상기 제2 내지 제k 메모리 모듈들과 연결될 수 있다. 상기 제3 버퍼 회로는 상기 복수의 제1 메모리 칩들과 연결될 수 있다. 상기 타이밍 조절 회로는 상기 제2 버퍼 회로와 연결될 수 있다. 상기 경로 선택 회로는 상기 선택 신호에 기초하여 상기 제1 버퍼 회로를 상기 제3 버퍼 회로와 상기 타이밍 조절 회로 중 하나와 선택적으로 연결할 수 있다. 상기 제어 신호 생성기는 상기 칩 선택 신호에 응답하여 상기 선택 신호 및 타이밍 제어 회로를 생성하고, 상기 선택 신호는 상기 경로 선택 회로에 제공하고, 상기 타이밍 제어 신호는 상기 타이밍 조절 회로에 제공할 수 있다.
상기 제2 내지 제k 메모리 모듈들 각각은 복수의 제2 메모리 칩들 및 상기 칩 선택 신호에 응답하여 상기 커맨드/어드레스, 상기 제2 제어 신호 및 상기 제2 클럭 신호를 상기 복수의 제2 메모리 칩들로 제공하는 제2 버퍼 칩을 포함할 수 있다.
상기 복수의 제1 메모리 칩들은 제1 클럭 주파수로 동작하는 DRAM(dynamic random access memory)이고, 상기 복수의 제2 메모리 칩들은 제2 클럭 주파수로 동작하는 DRAM이고, 상기 제1 클럭 주파수는 상기 제2 클럭 주파수보다 높을 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 DRAM(dynamic random access memory)을 기반으로 한 DRAM 모듈이고, 상기 제2 내지 제k 메모리 모듈들은 각각 솔리드 스테이트 디스크(solid state disk; 이하 SSD)를 기반으로 한 SSD 모듈일 수 있다. .
상기 제1 메모리 모듈은 복수의 DRAM 칩들, 및 칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 데이터를 상기 복수의 DRAM 칩들에 저장하거나 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 포함할 수 있다. 상기 제2 내지 제k 메모리 모듈들은 각각 복수의 비휘발성 메모리 칩들 및 상기 제2 메모리 버스에 연결되어 상기 제1 메모리 모듈로부터 리드라이빙된 커맨드/어드레스에 따라서 상기 복수의 비휘발성 메모리 칩들에 상기 제1 메모리 모듈로부터 리드라이빙된 데이터를 저장하는 스토리지 컨트롤러를 포함할 수 있다. 상기 비휘발성 메모리 칩들은 플래시 메모리 장치일 수 있다.
상기 제1 메모리 모듈은 복수의 DRAM 칩들, 및 칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 데이터를 상기 복수의 DRAM 칩들에 저장하거나 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 포함할 수 있다. 상기 제2 내지 제k 메모리 모듈들은 각각 복수의 비휘발성 메모리 칩들 및 상기 제2 메모리 버스에 연결되어 상기 제1 메모리 모듈로부터 리드라이빙된 커맨드/어드레스 및 제어 신호를 상기 복수의 비휘발성 메모리 칩들에 에 제공하는 버퍼 칩을 포함할 수 있다.
상기 비휘발성 메모리 칩들은 자기 메모리 장치일 수 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 컨트롤러, 제1 메모리 모듈 및 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함할 수 있다. 상기 제1 메모리 모듈은 제1 메모리 버스를 통하여 상기 메모리 컨트롤러와 직접적으로 포인트-투-포인트 연결되며 제1 데이터를 상기 메모리 컨트롤러와 교환하며 복수의 제1 메모리 칩들을 구비할 수 있다. 상기 제2 내지 제k 메모리 모듈들은 제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 멀티-드롭 방식으로 연결되며, 제2 데이터를 상기 제1 메모리 모듈을 통하여 상기 메모리 컨트롤러와 교환하는 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함하고, 상기 제2 내지 제k 메모리 모듈들 각각은 복수의 제2 메모리 칩들을 구비할 수 있다. 상기 제1 메모리 모듈은 상기 제2 내지 제k 메모리 모듈들과 서로 다른 종류이거나 같은 종류일 수 있다. 상기 제1 메모리 모듈은 상기 메모리 컨트롤러로부터의 데이터를 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 리드라이빙 모드를 구비할 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 LRDIMM(load-reduced dual in-line memory module)이고, 상기 제2 내지 제k 메모리 모듈들은 각각 RDIMM(registered dual in-line memory module)일 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 제1 버퍼 칩 및 적어도 하나의 데이터 버퍼 칩을 더 포함할 수 있다. 상기 제1 버퍼 칩은 칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 커맨드/어드레스, 제1 제어 신호 및 제1 클럭 신호를 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 커맨드/어드레스, 상기 제1 제어 신호 및 상기 제1 클럭 신호 중 적어도 하나의 타이밍을 조절하여 상기 커맨드/어드레스, 제2 제어 신호 및 제2 클럭 신호를 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙할 수 있다. 상기 데이터 버퍼 칩은 상기 메모리 컨트롤러로부터의 데이터를 상기 제1 데이터로서 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 제2 데이터로서 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙할 수 있다.
상기 제2 내지 제k 메모리 모듈들 각각은 제2 버퍼 칩을 더 포함할 수 있다. 상기 제2 버퍼 칩은 상기 칩 선택 신호에 응답하여 상기 커맨드/어드레스, 상기 제2 제어 신호 및 상기 제2 클럭 신호를 상기 복수의 제2 메모리 칩들로 제공할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 제1 메모리 칩들은 제1 클럭 주파수로 동작하고 제1 레인턴시를 갖는 DRAM(dynamic random access memory)이고, 상기 복수의 제2 메모리 칩들은 제2 클럭 주파수로 동작하고 제2 레이턴시를 갖는 DRAM이고, 상기 제1 클럭 주파수는 상기 제2 클럭 주파수보다 높고, 상기 제1 레이턴시는 상기 제2 레이턴시보다 작을 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 DRAM(dynamic random access memory)을 기반으로 한 DRAM 모듈이고, 상기 제2 내지 제k 메모리 모듈들은 각각 솔리드 스테이트 디스크(solid state disk; 이하 SSD)를 기반으로 한 SSD 모듈일 수 있다.
상기 복수의 제1 메모리 칩들은 DRAM이고, 상기 복수의 제2 메모리 칩들은 비휘발성 메모리 칩들일 수 있다. 상기 제1 메모리 모듈은 칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 데이터를 상기 복수의 DRAM 칩들에 저장하거나 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 더 포함할 수 있다. 상기 제2 내지 제k 메모리 모듈들은 각각 상기 제2 메모리 버스에 연결되어 상기 제1 메모리 모듈로부터 리드라이빙된 커맨드/어드레스에 따라서 상기 복수의 비휘발성 메모리 칩들에 상기 제1 메모리 모듈로부터 리드라이빙된 데이터를 저장하는 스토리지 컨트롤러를 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 컨트롤러, 상기 메모리 컨트롤러에 제1 메모리 버스를 통하여 직접적으로 연결되는 제1 메모리 모듈 및 제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 연결되는 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함하는 메모리 시스템의 동작 방법은 상기 제1 메모리 모듈이 상기 메모리 컨트롤러로부터 기입 데이터 및 상기 기입 데이터와 관련된 커맨드/어드레스 및 제어 신호를 수신하는 단계, 상기 제어 신호에 포함된 칩 선택 신호에 의하여 상기 제1 메모리 모듈이 선택되는 경우, 상기 기입 데이터를 상기 제1 메모리 모듈에 실장되는 메모리 칩들에 저장하는 단계, 상기 칩 선택 신호에 의하여 상기 제2 내지 제k 메모리 모듈들 중 하나가 선택되는 경우, 상기 제1 메모리 모듈이 상기 기입 데이터를 리드라이빙하여 상기 제2 내지 제k 메모리 모듈들 중 선택된 하나로 제공하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 상기 제2 내지 제k 메모리 모듈들과 다른 종류일 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 모듈은 상기 메모리 컨트롤러와 상기 제1 메모리 버스를 통하여 포인트-투-포인트 방식으로 연결되고, 상기 제2 내지 제k 메모리 모듈들은 상기 제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 멀티-드롭 방식으로 연결될 수 있다.
본 발명의 예시적인 실시예들에 따르면, 제1 메모리 모듈이 메모리 컨트롤러와 직접적으로 연결되고, 제2 내지 제k 메모리 모듈들과는 멀티-드롭 방식으로 연결되고, 메모리 컨트롤러로부터의 데이터를 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙한다. 또한 제1 메모리 모듈에 실장되는 메모리 칩들은 고속으로 동작한다. 따라서 메모리 컨트롤러는 제1 메모리 모듈의 로딩만을 감당하면 되므로 메모리 시스템은 저장 용량을 감소시키지 않으면서 동작 스피드를 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 2b는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 2a의 메모리 시스템에서 제1 메모리 모듈의 구성의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 2a의 메모리 시스템에서 제1 메모리 모듈의 구성의 다른 예를 나타내는 블록도이다.
도 5a 내지 도 7은 도 3의 제1 메모리 모듈의 메모리 칩의 패키지 형태를 설명하기 위한 측단면도들이다.
도 8은 본 발명의 실시예들에 따른 도 3의 메모리 칩들 중 하나의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 3의 제1 메모리 모듈에서 데이터 버퍼 칩의 구성을 나타내는 블록도이다.
도 10 및 도 11은 도 9의 데이터 버퍼 회로에서 칩 선택 신호에 따라 경로가 선택되는 것을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 3의 제1 메모리 모듈에서 버퍼 칩의 구성을 나타내는 블록도이다.
도 13은 도 12의 버퍼 칩에서 제어 신호와 클럭 신호가 조절되는 것을 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 제2 메모리 모듈의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 17의 메모리 시스템에서 제2 메모리 모듈의 구성을 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 도 18의 비휘발성 메모리 칩들 중 하나를 나타내는 블록도이다.
도 20 및 도 21은 도 19의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 22는 본 발명의 실시예들에 따른 도 17의 메모리 시스템에서 제2 메모리 모듈의 구성을 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 도 22의 제2 메모리 모듈에서 자기 메모리 칩들 중 하나의 구성을 나타내는 블록도이다.
도 24는 도 21의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.
도 25a 및 도 25b는 도 24의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
도 26은 본 발명의 실시예들에 따른 메모리 모듈들이 메모리 컨트롤러에 연결된 예시적 형태를 나타낸다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 28은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 메모리 모듈을 모바일 다바이스에 응용한 예를 나타내는 블록도이다.
도 30은 본 발명의 실시예들에 따른 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(15) 및 복수의 메모리 모듈들(100, 300~500)을 포함할 수 있다.
메모리 컨트롤러(15)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(100)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(100)은 메모리 컨트롤러(15)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(300~500)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(100)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다.
제1 메모리 버스(MBUS1)는 제1 데이터 버스(21) 및 제1 제어 버스(25)를 포함할 수 있다. 제2 메모리 버스(MBUS2)는 제2 데이터 버스(23) 및 제2 제어 버스(27)를 포함할 수 있다.
메모리 컨트롤러(15)는 제1 데이터 버스(21)를 통하여 제1 메모리 모듈(100)에 데이터(DQ)를 전송하고, 제1 제어 버스(23)를 통하여 데이터(DQ)의 메모리 동작과 관련된 커맨드/어드레스(C/A), 제1 제어 신호(CTL1) 및 제1 클럭 신호(CLK1)를 전송할 수 있다.
제1 메모리 모듈(100)은 메모리 컨트롤러(15)로부터 전송된 데이터(DQ)가 제1 메모리 모듈(100)에 실장되는 메모리 칩들에 저장되어야 하는 데이터인 경우에는 커맨드/어드레스(C/A), 제1 제어 신호(CTL1) 및 제1 클럭 신호(CLK1)에 따라서 데이터(DQ)를 제1 메모리 모듈(100)에 실장되는 메모리 칩들 중 적어도 하나에 제공할 수 있다.
제1 메모리 모듈(100)은 메모리 컨트롤러(15)로부터 전송된 데이터(DQ)가 제2 내지 제k 메모리 모듈들(300~500) 중 하나의 메모리 모듈에 전달되어야 하는 데이터인 경우에는, 제2 데이터 버스(23)를 통하여 제2 내지 제k 메모리 모듈들(300~500) 중 하나의 메모리 모듈로 데이터(DQ)를 리드라이브하고, 제2 제어 버스(27)를 통하여 데이터(DQ)의 메모리 동작과 관련된 커맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)를 제2 내지 제k 메모리 모듈들(300~500) 중 하나의 메모리 모듈로 리드라이브할 수 있다.
또한, 제1 메모리 모듈(100)은 제1 메모리 모듈(100)에 실장되는 메모리 칩들로부터의 데이터(DQ)를 메모리 버스(MBUS1)를 통하여 메모리 컨트롤러(15)에 전송할 수 있다. 또한 제2 내지 제k 메모리 모듈들(300~500)은 제2 내지 제k 메모리 모듈들(300~500) 각각으로부터의 데이터(DQ)를 제1 메모리 모듈(100)을 통하여 메모리 컨트롤러(15)에 전송할 수 있다.
따라서, 데이터(DQ)가 제1 메모리 모듈(100)과 관련된 경우, 제1 메모리 모듈(100)은 제1 메모리 버스(MBUS1)를 통하여 데이터(DQ)를 제1 데이터로서 메모리 컨트롤러(15)와 주고받을 수 있다. 또한 데이터(DQ)가 제2 내지 제k 메모리 모듈들(300~500) 중 하나와 관련되는 경우, 제2 내지 제k 메모리 모듈들(300~500)은 제1 메모리 모듈(100)을 통하여 데이터(DQ)를 제2 데이터로서 메모리 컨트롤러(15)와 주고받을 수 있다.
실시예에 있어서, 제1 메모리 모듈(100)은 제2 내지 제k 메모리 모듈들(300~500)과 다른 종류의 메모리 모듈일 수 있다. 다른 실시예에 있어서, 제1 메모리 모듈(100)은 제2 내지 제k 메모리 모듈들(300~500)과 같은 종류의 메모리 모듈이지만 다른 동작 모드에서 동작할 수 있다. 즉, 제1 메모리 모듈(100)은 메모리 컨트롤러(15)로부터의 데이터를 다른 메모리 모듈로 리드라이빙하는 리드라이빙 모드에서 동작할 수 있고, 제2 내지 제k 메모리 모듈들(300~500)은 리드라이빙된 데이터를 수신하는 노멀 모드에서 동작할 수 있다.
또한 도 1의 메모리 시스템(10)에서 제2 내지 제k 메모리 모듈들(300~500) 중 적어도 하나도 제1 메모리 모듈(100)과 같이 리드라이빙 모드에서 동작할 수 있다.
도 2a는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 2a를 참조하면, 메모리 시스템(10a)은 메모리 컨트롤러(15) 및 복수의 메모리 모듈들(100a, 300a~500a)을 포함할 수 있다.
메모리 모듈들(100a, 300a~500a) 중 제1 메모리 모듈(100a)은 LRDIMM(load-reduced dual in-line memory module)로 구성될 수 있고, 제2 내지 제k 메모리 모듈들(300a~500a)은 각각 RDIMM(registered dual in-line memory module)로 구성될 수 있다.
메모리 컨트롤러(15)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(100a)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(100a)은 메모리 컨트롤러(15)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(300a~500a)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(100a)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다.
도 2b는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 2b를 참조하면, 메모리 시스템(10aa)은 메모리 컨트롤러(15) 및 복수의 메모리 모듈들(100aa, 300aa~500aa)을 포함할 수 있다.
메모리 모듈들(100aa, 300aa~500aa)은 모두 LRDIMM(load-reduced dual in-line memory module)로 구성될 수 있다.
메모리 컨트롤러(15)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(100aa)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(100aa)은 메모리 컨트롤러(15)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(300aa~500aa)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(100aa)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다.
도 2b의 메모리 시스템(10aa)에서도 제1 메모리 모듈(100aa)은 리드라이빙 모드에서 동작할 수 있고, 제2 내지 제k 메모리 모듈들(300aa~500aa)은 노멀 모드에서 동작할 수 있다. 또한 제2 내지 제k 메모리 모듈들(300aa~500aa) 중 적어도 하나도 제1 메모리 모듈(100aa)과 같이 리드라이빙 모드에서 동작할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 제1 메모리 모듈의 구성의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 제1 메모리 모듈(100aa)은 LRDIMM으로 구현될 수 있고, 모듈 기판(101a)에 실장되는 복수의 메모리 칩들(201~208), 하나의 데이터 버퍼 칩(110) 및 버퍼 칩(150)을 포함할 수 있다. 복수의 메모리 칩들(201~208)은 각각 DDR(double data rate)4 SDRAM(synchronous dynamic random access memory)일 수 있다.
데이터 버퍼 칩(110)은 제1 데이터 버스(21)를 통하여 메모리 컨트롤러(15)와 포인트-투-포인트로 연결되고, 제2 데이터 버스(23)를 통하여 제2 내지 제k 메모리 모듈들(300a~500a)과 멀티-드롭 방식으로 연결될 수 있다. 데이터 버퍼 칩(110)은 칩 선택 신호(CS)에 기초하여 데이터(DQ)가 어느 메모리 모듈에 관련되는지를 판단할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 데이터(DQ)가 제1 메모리 모듈(101a)과 관련되는 경우, 데이터 버퍼 칩(110)은 데이터(DQ)를 커맨드/어드레스(C/A) 및 제1 제어 신호(CTL1)에 따라서 전송 라인(TL2)을 통하여 복수의 메모리 칩들(201~208)에 저장하거나, 메모리 칩들(201~208)로부터의 데이터(DQ)를 메모리 컨트롤러(15)에 전송할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 데이터(DQ)가 제2 내지 제k 메모리 모듈들(300a~500a) 중 하나와 관련되는 경우, 데이터 버퍼 칩(110)은 데이터(DQ)를 제2 내지 제k 메모리 모듈들(300a~500a) 중 하나로 리드라이브하거나, 제2 내지 제k 메모리 모듈들(300a~500a)로부터 메모리 컨트롤러(15)로 데이터(DQ)를 리드라이브할 수 있다.
버퍼 칩(150)은 제1 제어 버스(25)를 통하여 메모리 컨트롤러(15)와 포인트-투-포인트 연결되고, 제2 제어 버스(27)를 통하여 제2 내지 제k 메모리 모듈들(300a~500a)과 멀티-드롭 방식으로 연결될 수 있다. 버퍼 칩(150)은 메모리 컨트롤러(15)로부터 데이터(DQ)의 메모리 동작과 관련된 커맨드/어드레스(C/A), 제1 제어 신호(CTL1) 및 제1 클럭 신호(CLK1)를 수신하고, 제1 제어 신호(CTL1)에 포함된 칩 선택 신호(CS)에 의하여 데이터(DQ)가 어느 메모리 모듈에 관련되는지를 판단할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 데이터(DQ)가 제1 메모리 모듈(101a)과 관련되는 경우, 버퍼 칩(150)은 데이터(DQ)의 메모리 동작과 관련된 커맨드/어드레스(C/A), 제1 제어 신호(CTL1) 및 제1 클럭 신호(CLK1)를 전송 라인(TL1)을 통하여 복수의 메모리 칩들(201~208)에 제공할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 데이터(DQ)가 제1 메모리 모듈(101a)과 관련되는 경우, 버퍼 칩(150)은 데이터(DQ)의 메모리 동작과 관련된 커맨드/어드레스(C/A), 제1 제어 신호(CTL1) 및 제1 클럭 신호(CLK1) 중 적어도 하나의 타이밍을 조절하여 커맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)를 제2 내지 제k 메모리 모듈들(300a~500a) 중 하나로 리드라이브할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 제1 메모리 모듈의 구성의 다른 예를 나타내는 블록도이다.
도 4를 참조하면, 제1 메모리 모듈(100ab)은 LRDIMM으로 구현될 수 있고, 모듈 기판(101a)에 실장되는 복수의 메모리 칩들(201~208), 복수의 데이터 버퍼 칩들(111~118) 및 버퍼 칩(150)을 포함할 수 있다. 복수의 메모리 칩들(201~208)은 각각 DDR(double data rate)4 SDRAM(synchronous dynamic random access memory)일 수 있다.
데이터 버퍼 칩들(111~118) 각각은 제1 데이터 버스들(21_1~21_8) 각각을 통하여 메모리 컨트롤러(15)와 포인트-투-포인트로 연결되고, 제2 데이터 버스들(23_1~23_8)을 통하여 제2 내지 제k 메모리 모듈들(300a~500a)과 멀티-드롭 방식으로 연결될 수 있다. 데이터 버퍼 칩들(111~118)은 각각 칩 선택 신호(CS)에 기초하여 데이터(DQ)가 어느 메모리 모듈에 관련되는지를 판단할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 데이터(DQ)가 제1 메모리 모듈(100ab)과 관련되는 경우, 데이터 버퍼 칩들(111~118)은 각각 전송 라인(TL22)을 통하여 데이터(DQ)를 커맨드/어드레스(C/A) 및 제1 제어 신호(CTL1)에 따라서 상응하는 메모리 칩들(201~208)에 저장하거나, 메모리 칩들(201~208)로부터의 데이터(DQ)를 메모리 컨트롤러(15)로 전송할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 데이터(DQ)가 제2 내지 제k 메모리 모듈들(300a~500a) 중 하나와 관련되는 경우, 데이터 버퍼 칩들(111~118)은 각각 데이터(DQ)를 제2 내지 제k 메모리 모듈들(300a~500a) 중 하나로 리드라이브하거나, 제2 내지 제k 메모리 모듈들(300a~500a)로부터 메모리 컨트롤러(15)로 데이터(DQ)를 리드라이브할 수 있다.
즉, 도 2에서 제1 메모리 모듈(100a)이 LRDIMM으로 구성되는 경우에, 제1 메모리 모듈(100a)은 도 3을 참조하여 설명한 바와 같이 메모리 칩들(201~208)에 공통으로 연결되는 하나의 데이터 버퍼 칩(110)을 포함하거나 도 4를 참조하여 설명한 바와 같이 메모리 칩들(201~208) 각각에 연결되는 복수의 데이터 버퍼 칩들(111~118)을 포함할 수 있다.
도 5a 내지 도 7은 도 3의 제1 메모리 모듈의 메모리 칩의 패키지 형태를 설명하기 위한 측단면도들이다.
이하에서는 설명의 편의를 위해, 각각의 반도체 다이는 예컨대 DRAM, MRAM 등의 개별 메모리 소자인 것을 예로 들어 설명하나 이에 한정되는 것은 아니며, 각각의 반도체 다이는 개별 메모리 소자들이 조합된 소자일 수 있음을 알려둔다. 또한, 도 3a 내지 도 7은에 도시된 패키지 형태들은 예시적인 것일 뿐, 도 3의 메모리 칩은 다양한 형태의 패키지 형태를 가질 수 있다.
도 3 및 도 5a 내지 도 5c를 참조하면, 메모리 모듈(100aa)의 메모리 칩(201)은 모노 다이 구조들(201A, 201B, 201C) 중 어느 하나의 구조로 패키지될 수 있다.
모노 다이 구조(201A)는 기판(S) 상에 실장된 반도체 다이(D1)와, 기판(S)과 반도체 다이(D1)를 전기적으로 연결하는 본딩 와이어(W), 및 반도체 다이(D1)와 본딩 와이어(W)를 밀봉하는 밀봉 부재(M)를 포함하는 구조일 수 있다. 모노 다이 구조(11A)에서는 기판(S) 하면에 외부 연결 부재(OB), 예컨대 도전성 범프가 형성될 수 있고, 반도체 다이(D1)는 외부 연결 부재(OB)를 통해 모듈 보드에 형성되는 각 버스와 전기적으로 연결될 수 있다. 도시되지는 않았으나, 반도체 다이(D1)와 기판(S) 사이에는 접착 부재가 개재될 수 있다.
모노 다이 구조(201B)는 모노 다이 구조(11A)와 유사하나, 기판(S)의 중심 부분이 개방되며 상기 기판(S)의 개방 부분 측에서 반도체 다이(D1)와 기판(S)이 본딩 와이어(W)를 통해 전기적으로 연결되는 구조일 수 있다. 즉, 모노 다이 구조(11B)는 BOC(Board On Chip) 구조일 수 있다.
모노 다이 구조(11C)는 모노 다이 구조(11B)와 유사하나, 반도체 다이(D1)와 기판(S)이 내부 연결 부재(IB), 예컨대 도전성 범프를 통해 전기적으로 연결되는 구조일 수 있다.
도 3 및 도 6a 내지 도 6c를 참조하면, 메모리 모듈(100aa)의 메모리 칩(201)은 듀얼 다이 구조들(201D, 201E, 201F) 중 어느 하나의 구조로 패키지될 수 있다.
듀얼 다이 구조(201D)는 서로 부착되어 대향하는 방향으로 중앙부가 절곡되는 상부 리드(LF1) 및 하부 리드(LF2), 상부 리드(LF1)와 하부 리드(LF2) 사이에 위치하며 서로 대향하는 반도체 다이들(D1, D2), 및 상부 리드(LF1) 및 하부 리드(LF2)의 일부가 외부로 노출되도록 반도체 다이들(D1, D2), 상부 리드(LF1), 및 하부 리드(LF2)를 밀봉하는 밀봉 부재(M)를 포함하는 구조일 수 있다. 반도체 다이들(D1, D2)은 각각 본딩 와이어(W)를 통해 상부 리드(LF1) 및 하부 리드(LF2)와 전기적으로 연결될 수 있다. 듀얼 다이 구조(11D)에서는, 반도체 다이들(D1, D2)이 밀봉 부재(M)의 외부로 노출되는 상부 리드(LF1) 및 하부 리드(LF2)의 일부를 통해 모듈 보드에 형성되는 각 버스와 전기적으로 연결될 수 있다.
듀얼 다이 구조(201E)는 기판(S) 상에 순차적으로 적층된 반도체 다이들(D1, D2), 각기 반도체 다이들(D1, D2)의 재배선(RD1, RD2)과 기판(S)의 패드(미도시)에 접속되며 반도체 다이들(D1, D2)을 기판(S)과 전기적으로 연결하는 본딩 와이어들(W1, W2), 및 반도체 다이들(D1, D2)과 본딩 와이어들(W1, W2)을 밀봉하는 밀봉 부재(M)를 포함하는 구조일 수 있다. 반도체 다이(D1)와 기판(S) 사이에는 접착 부재(BL1)가 개재될 수 있고, 반도체 다이(D1)와 반도체 기판(D2) 사이에는 접착 부재(BL2)가 개재될 수 있다. 듀얼 다이 구조(11E)에서는, 기판(S) 하면에 외부 연결 부재(OB), 예컨대 도전성 범프가 형성될 수 있고, 반도체 다이들(D1, D2)이 외부 연결 부재(OB)를 통해 모듈 보드에 형성되는 각 버스와 전기적으로 연결될 수 있다.
듀얼 다이 구조(201F)는 듀얼 다이 구조(11E)와 유사하나, 반도체 다이(D1)와 반도체 다이(D2)가 접착 부재(BL2)를 매개로하여 서로 대향되며, 반도체 다이(D2)가 반도체 다이(D1)의 재배선(RD1)에 접속되는 내부 연결 부재(IB)를 통해 반도체 다이(D1)에 전기적으로 연결되며, 반도체 다이(D1)의 재배선(RD1)과 기판(S)에 접속되는 본딩 와이어(W)를 통해 반도체 다이들(D1, D2)과 기판(S)이 전기적으로 연결될 수 있다.
도 3 및 도 7을 참조하면, 메모리 모듈(100aa)의 메모리 칩(201)은 TSV를 사용하는 적층 다이 구조(201G)로 패키지될 수 있다.
TSV를 사용한 적층 다이 구조(201G)는 기판(S) 상에 순차적으로 적층된 복수개의 반도체 다이들(D1 내지 D4) 및 반도체 다이들(D1 내지 D4)을 밀봉하는 밀봉 부재(M)를 포함하되, 반도체 다이들(D1 내지 D4)이 내부 연결 부재(IB), 예컨대 도전성 범프들과 TSV들을 통해 서로 전기적으로 연결되는 구조일 수 있다. 본 실시예에서는 반도체 다이들(D1 내지 D4)이 내부 연결 부재(IB)와 TSV들을 통해 연결되는 적층 구조에 대하여 설명하고 있으나 이에 한정되지 않고, 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조도 적용될 수 있다.
TSV를 사용한 적층 다이 구조(11C)는 기판(S) 상에 순차적으로 적층된 복수개의 반도체 다이들(D1 내지 D4) 및 반도체 다이들(D1 내지 D4)을 밀봉하는 밀봉 부재(M)를 포함하되, 반도체 다이들(D1 내지 D4)이 내부 연결 부재(IB), 예컨대 도전성 범프들과 TSV들을 통해 서로 전기적으로 연결되는 구조일 수 있다. 본 실시예에서는 반도체 다이들(D1 내지 D4)이 내부 연결 부재(IB)와 TSV들을 통해 연결되는 적층 구조에 대하여 설명하고 있으나 이에 한정되지 않고, 와이어 본딩, 인터포즈 또는 배선이 형성된 테이프를 통해 적층되는 구조도 적용될 수 있다.
또한, 반도체 다이들(D1 내지 D4) 사이의 신호의 전달은 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)를 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다.
유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다.
비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
상기 적층 다이 구조(11G)에서는, 기판(S) 하면에 외부 연결 부재(OB), 예컨대 도전성 범프가 형성될 수 있고, 반도체 다이들(D1 내지 D4)이 외부 연결 부재(OB)를 통해 모듈 보드에 형성되는 각 버스와 전기적으로 연결될수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 메모리 칩들 중 하나의 구성을 나타내는 블록도이다.
도 8을 참조하면, 메모리 칩(또는 반도체 메모리 장치, 201)은 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(280), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(280)는 제1 내지 제8 뱅크 어레이들(280a~280h)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(280a~280h)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(280a~280h)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(280a~280h)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(280a~280h), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(280a~280h) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 동적 메모리 셀들을 포함할 수 있다. 도 3에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(201)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(201)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(15)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(280a~280h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(280a~280h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(280a~280h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 버퍼 칩(110)을 통하여 메모리 컨트롤러(15)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(280a~280h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러(15)로부터 데이터 버퍼 칩(150)을 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 반도체 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(201)은 메모리 컨트롤러(15)로부터 버퍼 칩(150)을 통하여 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(201)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 제1 메모리 모듈에서 데이터 버퍼 칩의 구성을 나타내는 블록도이다.
도 9를 참조하면, 데이터 버퍼 칩(110)은 제어 신호 생성기(121), 제1 데이터 버퍼 회로(122), 제2 데이터 버퍼 회로(126), 경로 선택 회로(130), 제3 데이터 버퍼 회로(133) 및 타이밍 조절 회로(137)를 포함할 수 있다.
제어 신호 생성기(121)는 모드 신호(MS) 및 칩 선택 신호(CS)에 기초하여 선택 신호(SS1) 및 타이밍 제어 신호(TCTL1)을 생성할 수 있다. 모드 신호(MS) 및 칩 선택 신호(CS)는 제1 제어 신호(CTL1)에 포함될 수 있다. 제어 신호 생성기(121)는 선택 신호(SS1)를 경로 선택 회로(130)에 제공하고, 타이밍 제어 신호(TCTL1)를 타이밍 조절 회로(137)에 제공할 수 있다. 모드 신호(MS)는 기입 모드 및 독출 모드 중 하나를 나타낼 수 있다.
제1 버퍼 회로(122)는 버퍼들(123, 124)을 포함하고, 제1 데이터 버스(21)를 통하여 메모리 컨트롤러(15)와 연결될 수 있다. 제2 버퍼 회로(126)는 버퍼들(127, 128)을 포함하고, 제2 데이터 버스(23)를 통하여 제2 내지 제k 메모리 모듈들(300a~500a)에 연결될 수 있다. 제3 버퍼 회로(133)는 버퍼들(134, 135)을 포함하고, 전송 라인(TL2)을 통하여 제1 메모리 칩들(201~208)에 연결될 수 있다.
경로 선택 회로(130)는 스위치(131)를 포함할 수 있고, 선택 신호(SS1)에 응답하여 제1 버퍼 회로(122)를 제3 버퍼 회로(133)와 타이밍 조절 회로(137) 중 하나에 선택적으로 연결할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 제1 메모리 모듈(100a)이 선택되는 경우, 경로 선택 회로(130)는 선택 신호(SS1)에 응답하여 제1 버퍼 회로(122)를 제3 버퍼 회로(133)와 연결할 수 있다. 따라서, 메모리 컨트롤러(15)로부터의 기입 데이터(DQ)가 제1 데이터로서 메모리 칩들(201~208)에 저장되거나, 메모리 칩들(201~208)로부터의 독출 데이터가 제1 데이터로서 메모리 컨트롤러(15)에 전송될 수 있다.
예를 들어, 칩 선택 신호(CS)에 의하여 제2 내지 제 k메모리 모듈들(300a~500a) 중 하나가 선택되는 경우, 경로 선택 회로(130)는 선택 신호(SS1)에 응답하여 제1 버퍼 회로(122)를 타이밍 조절 회로(137)와 연결할 수 있다. 타이밍 조절 회로(137)는 타이밍 제어 신호(TCTL1)에 기초하여 메모리 컨트롤러(15)로부터의 데이터의 전송 타이밍을 조절하여 제2 데이터를 제2 버퍼 회로(126)에 제공하거나, 제2 버퍼 회로(126)로부터의 제2 데이터의 전송 타이밍을 조절하여 제1 버퍼 회로(122)로 제공할 수 있다. 따라서, 메모리 컨트롤러(15)로부터의 기입 데이터(DQ)가 제2 데이터로서 제2 내지 제 k메모리 모듈들(300a~500a) 중 하나의 메모리 칩들에 저장되거나 제2 내지 제 k메모리 모듈들(300a~500a) 중 하나의 메모리 칩들로부터의 독출 데이터(DQ)가 제2 데이터로서 메모리 컨트롤러(15)에 전송될 수 있다.
도 10 및 도 11은 도 9의 데이터 버퍼 회로에서 칩 선택 신호에 따라 경로가 선택되는 것을 나타낸다.
도 10 및 도 11에서는 도 2의 메모리 시스템(10a)에서 k 가 4인 경우를 가정한다.
도 10을 참조하면, 칩 선택 신호(CS0~CS3)가 각각 ‘H', 'L', 'L', 'L'이어서 제1 메모리 모듈(100a)이 선택되는 경우 선택 신호(SS1)는 제1 버퍼 회로(122)를 제3 버퍼 회로(133)에 연결시킨다. 이 때, 제2 내지 제4 메모리 모듈들(300a~500a)은 칩 선택 신호(CS0~CS3)에 의하여 비선택되어 비활성화된다. 따라서 제1 메모리 모듈(100a)의 메모리 칩들(201~208) 중 하나의 메모리 칩(201)과 메모리 컨트롤러(15)가 제1 경로(PATH1)를 통하여 데이터(DQ)를 서로 교환할 수 있다.
도 11을 참조하면, 칩 선택 신호(CS0~CS3)가 각각 ‘L', 'L', 'H', 'L'이어서 제3 메모리 모듈(400a)이 선택되는 경우 선택 신호(SS1)는 제1 버퍼 회로(122)를 타이밍 조절 회로(135)에 연결시킨다. 이 때, 제1 메모리 모듈(100a)은 활성화되고, 제2 메모리 모듈 및 제4 메모리 모듈(300a, 500a)은 칩 선택 신호(CS0~CS3)에 의하여 비선택되어 비활성화된다. 따라서 제3 메모리 모듈(300a)의 메모리 칩들 중 하나의 메모리 칩 메모리 컨트롤러(15)가 제2 경로(PATH2)를 통하여 데이터(DQ)를 서로 교환할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 3의 제1 메모리 모듈에서 버퍼 칩의 구성을 나타내는 블록도이다.
도 12를 참조하면, 버퍼 칩(150)은 제어 신호 생성기(151), 제1 버퍼 회로(152), 제2 버퍼 회로(156), 경로 선택 회로(160), 제3 버퍼 회로(163) 및 타이밍 조절 회로(157)를 포함할 수 있다.
제어 신호 생성기(151)는 칩 선택 신호(CS)에 기초하여 선택 신호(SS2) 및 타이밍 제어 신호(TCTL2)를 생성할 수 있다. 제어 신호 생성기(151)는 선택 신호(SS2)를 경로 선택 회로(160)에 제공하고, 타이밍 제어 신호(TCTL1)를 타이밍 조절 회로(157)에 제공할 수 있다.
제1 버퍼 회로(152)는 버퍼(153)를 포함하고, 제1 제어 버스(25)를 통하여 메모리 컨트롤러(15)와 연결될 수 있다. 제2 버퍼 회로(156)는 버퍼(158)를 포함하고, 제2 제어 버스(27)를 통하여 제2 내지 제k 메모리 모듈들(300a~500a)에 연결될 수 있다. 제3 버퍼 회로(163)는 버퍼(164)를 포함하고, 전송 라인(TL1)을 통하여 제1 메모리 칩들(201~208)에 연결될 수 있다.
경로 선택 회로(160)는 스위치(161)를 포함할 수 있고, 선택 신호(SS2)에 응답하여 제1 버퍼 회로(152)를 제3 버퍼 회로(163)와 타이밍 조절 회로(157) 중 하나에 선택적으로 연결할 수 있다. 예를 들어, 칩 선택 신호(CS)에 의하여 제1 메모리 모듈(100a)이 선택되는 경우, 경로 선택 회로(160)는 선택 신호(SS2)에 응답하여 제1 버퍼 회로(152)를 제3 버퍼 회로(163)와 연결할 수 있다. 따라서, 메모리 컨트롤러(15)로부터의 커맨드/어드레스(C/A), 제1 제어 신호(CTL1) 및 제1 클럭 신호(CTL1)가 메모리 칩들(201~208)로 제공될 수 있다.
예를 들어, 칩 선택 신호(CS)에 의하여 제2 내지 제 k메모리 모듈들(300a~500a) 중 하나가 선택되는 경우, 경로 선택 회로(160)는 선택 신호(SS2)에 응답하여 제1 버퍼 회로(152)를 타이밍 조절 회로(157)와 연결할 수 있다. 타이밍 조절 회로(137)는 타이밍 제어 신호(TCTL2)에 기초하여 메모리 컨트롤러(15)로부터의 커맨드/어드레스(C/A), 제1 제어 신호(CTL1) 및 제1 클럭 신호(CTL1) 중 적어도 하나를 조절하여 커맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)를 제2 내지 제k 메모리 모듈들(300a~500a) 중 하나로 리드라이브할 수 있다.
타이밍 조절 회로(137)는 타이밍 제어 신호(CTL2)에 기초하여 제2 제어 신호(CTL1)에 포함되는 레이턴시를 증가시키거나 제1 클럭 신호(CLK)의 주파수를 감소시켜 제2 버퍼 회로(156)에 제공할 수 있다. 즉 타이밍 조절 회로(137)는 타이밍 제어 신호(CTL2)에 기초하여 제2 제어 신호(CTL1)에 포함되는 레이턴시와 제1 클럭 신호(CLK1)의 주파수를 제2 내지 제k 메모리 모듈들(300a~500a) 중 하나에 포함되는 메모리 칩들의 동작 타이밍에 일치하도록 조절할 수 있다. 이를 위하여 타이밍 조절 회로(157)는 제1 클럭 신호(CLK1)의 주파수를 감소시켜 제2 클럭 신호(CLK2)로 제공하는 지연 고정 루프(DLL) 회로나 위상 고정 루프(PLL) 회로를 포함할 수 있다. 또한 타이밍 조절 회로(157)는 제1 제어 신호(CTL1)에 포함되는 레이턴시를 증가시키는 레이턴시 제어 회로를 포함할 수 있다.
도 13은 도 12의 버퍼 칩에서 제어 신호와 클럭 신호가 조절되는 것을 나타낸다.
도 12 및 도 13을 참조하면, 메모리 컨트롤러(15)에서 제공되는 제1 클럭 신호(CLK1)는 제1 주파수를 갖고, 타이밍 조절 회로(157)에서 출력되는 제2 클럭 신호(CLK2)는 제2 주파수를 갖고, 제1 주파수가 제2 주파수보다 높다.
t1 시점에서 독출 커맨드(RD)가 수신되고, t1 시점에서 제1 클럭 신호(CLK1)를 기준으로 3 클럭이 경과한 t2 시점에서 제1 메모리 모듈(100a)에 구비되는 메모리 칩들(201~208) 중 하나가 독출 동작을 수행하여 t2 시점부터 t4 시점까지 제1 데이터(DQ1)를 출력한다. 또한 t1 시점에서 제2 클럭 신호(CLK2)를 기준으로 3 클럭이 경과한 t3 시점에서 제2 내지 제k 메모리 모듈들(300a~500a) 중 선택된 하나에 구비되는 메모리 칩들 중 하나가 독출 동작을 수행하여 t3 시점부터 t5 시점까지 제2 데이터(DQ2)를 출력한다. 제1 메모리 모듈(100a)에서 카스 레이턴시는 제1 카스 레이턴시(CL1)에 해당하고, 제2 내지 제k 메모리 모듈들(300a~500a) 중 선택된 하나에서 카스 레이턴시는 제2 카스 레이턴시(CL2)에 해당한다.
도 14는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 제2 메모리 모듈의 구성을 나타내는 블록도이다.
도 14에서는 제2 메모리 모듈(300a)의 구성을 도시하였으나 제3 내지 제k 메모리 모듈들(400a, 500a)의 구성은 제2 메모리 모듈(300a)의 구성과 실질적으로 동일할 수 있다.
도 14를 참조하면, 제2 메모리 모듈(300a)은 RDIMM(registered dual in-line memory module)으로 구현될 수 있고, 모듈 기판(301a)에 실장되는 복수의 메모리 칩들(301~308) 및 버퍼 칩(350)을 포함할 수 있다.
복수의 메모리 칩들(301~308)은 제2 데이터 버스(23)를 통하여 기입 모드에서 복수의 데이터 전송 라인들(미도시) 각각을 통하여 제1 메모리 모듈(100a)로부터 리드라이빙되는 데이터(DQ)를 제2 데이터로서 저장하거나, 독출 모드에서 복수의 메모리 칩들(301~308)로부터의 데이터를 제1 메모리 모듈(100a)를 통하여 메모리 컨트롤러(15)로 전송할 수 있다. 복수의 메모리 칩들(201~208)은 각각 DDR4 SDRAM이거나 DDR3 SDRAM일 수 있다.
버퍼 칩(350)은 제2 제어 버스(27)를 통하여 제1 메모리 모듈(100a)로부터 리드라이빙되는 커맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)를 수신하고 전송 라인(TL12)을 통하여 맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)를 복수의 메모리 칩들(301~308)에 제공할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 15를 참조하면, 메모리 시스템(10b)은 메모리 컨트롤러(15) 및 복수의 메모리 모듈들(100b, 300b~500b)을 포함할 수 있다.
메모리 모듈들(100b, 300b~500b) 중 제1 메모리 모듈(100b)은 DDR4 DIMM으로 구성될 수 있고, 제2 내지 제k 메모리 모듈들(300b~500b)은 각각 DDR3 DIMM으로 구성될 수 있다. 즉, 제1 메모리 모듈(100b)에 실장되는 제1 메모리 칩들은 DDR4 SDRAM일 수 있고, 제2 내지 제k 메모리 모듈들(300b~500b) 각각에 실장되는 제2 메모리 칩들은 DDR3 SDRAM일 수 있다. 따라서 제1 메모리 칩들의 동작 스피드는 제2 메모리 칩들의 동작 스피드보다 빠를 수 있다. 또한 제1 메모리 칩들의 레이턴시는 제2 메모리 칩들의 레이턴시보다 작을 수 있다.
메모리 컨트롤러(15)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(100b)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(100b)은 메모리 컨트롤러(15)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(300b~500b)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(100b)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다. 따라서 메모리 컨트롤러(15)는 직접 연결되는 제1 메모리 모듈(100b)의 부하만을 감당하면 되므로 메모리 시스템(10b)은 저장 용량을 감소시키지 않으면서도 동작 스피드를 증가시킬 수 있다.
제1 메모리 모듈(100b)은 칩 선택 신호(CS)에 따라서 메모리 컨트롤러(15)로부터의 데이터를 제1 메모리 칩들로 제공하거나 제2 내지 제k 메모리 모듈들(300b~500b)로 리드라이빙할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 16을 참조하면, 메모리 시스템(10c)은 메모리 컨트롤러(15) 및 복수의 메모리 모듈들(100c, 300c~500c)을 포함할 수 있다.
메모리 모듈들(100c, 300c~500c) 중 제1 메모리 모듈(100c)은 하이-스피드의 DDR4 DIMM으로 구성될 수 있고, 제2 내지 제k 메모리 모듈들(300c~500c)은 각각 로우 스피드의 DIMM으로 구성될 수 있다. 즉, 제1 메모리 모듈(100c)에 실장되는 제1 메모리 칩들은 하이 스피드의 DDR4 SDRAM일 수 있고, 제2 내지 제k 메모리 모듈들(300c~500c) 각각에 실장되는 제2 메모리 칩들은 로우 스피드의 DDR4 SDRAM일 수 있다. 따라서 제1 메모리 칩들의 동작 스피드는 제2 메모리 칩들의 동작 스피드보다 빠를 수 있다. 또한 제1 메모리 칩들의 레이턴시는 제2 메모리 칩들의 레이턴시보다 작을 수 있다.
메모리 컨트롤러(15)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(100c)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(100c)은 메모리 컨트롤러(15)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(300c~500c)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(100c)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다. 따라서 메모리 컨트롤러(15)는 직접 연결되는 제1 메모리 모듈(100c)의 부하만을 감당하면 되므로 메모리 시스템(10c)은 저장 용량을 감소시키지 않으면서도 동작 스피드를 증가시킬 수 있다.
제1 메모리 모듈(100c)은 칩 선택 신호(CS)에 따라서 메모리 컨트롤러(15)로부터의 데이터를 제1 메모리 칩들로 제공하거나 제2 내지 제k 메모리 모듈들(300c~500c)로 리드라이빙할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 모듈들의 종류를 나타낸다.
도 17을 참조하면, 메모리 시스템(10d)은 메모리 컨트롤러(15) 및 복수의 메모리 모듈들(100d, 300d~500d)을 포함할 수 있다.
메모리 모듈들(100d, 300d~500d) 중 제1 메모리 모듈(100d)은 DRAM을 기반으로 한 DRAM DIMM으로 구성될 수 있고, 제2 내지 제k 메모리 모듈들(300d~500d)은 각각 솔리드 스테이트 디스크(solid state disk; 이하 SSD)를 기반으로 한 SSD DIMM으로 구성될 수 있다. 즉, 제1 메모리 모듈(100d)에 실장되는 제1 메모리 칩들은 DRAM일 수 있고, 제2 내지 제k 메모리 모듈들(300d~500d) 각각에 실장되는 제2 메모리 칩들은 비휘발성 메모리 장치들일 수 있다. 즉, 메모리 시스템(10d)은 휘발성 메모리 모듈과 비휘발성 메모리 모듈을 모두 구비하는 하이브리드 메모리 시스템일 수 있다. 따라서 제1 메모리 칩들의 동작 스피드는 제2 메모리 칩들의 동작 스피드보다 빠를 수 있다. 또한 제1 메모리 칩들의 레이턴시는 제2 메모리 칩들의 레이턴시보다 작을 수 있다.
메모리 컨트롤러(15)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(100d)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(100d)은 메모리 컨트롤러(15)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(300d~500d)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(100d)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다. 따라서 메모리 컨트롤러(15)는 직접 연결되는 제1 메모리 모듈(100d)의 부하만을 감당하면 되므로 메모리 시스템(10d)은 저장 용량을 감소시키지 않으면서도 동작 스피드를 증가시킬 수 있다.
제1 메모리 모듈(100d)은 칩 선택 신호(CS)에 따라서 메모리 컨트롤러(15)로부터의 데이터를 제1 메모리 칩들로 제공하거나 제2 내지 제k 메모리 모듈들(300d~500d)로 리드라이빙할 수 있다.
도 18은 본 발명의 실시예들에 따른 도 17의 메모리 시스템에서 제2 메모리 모듈의 구성을 나타내는 블록도이다.
도 18에서는 제2 메모리 모듈(300d)의 구성을 도시하였으나 제3 내지 제k 메모리 모듈들(400d, 500d)의 구성은 제2 메모리 모듈(300d)의 구성과 실질적으로 동일할 수 있다.
도 18을 참조하면, 제2 메모리 모듈(300da)은 SSD DIMM으로 구현될 수 있고, 모듈 기판(309b)에 실장되는 복수의 비휘발성 메모리 칩들(301b~308b) 및 상기 복수의 비휘발성 메모리 칩들(301b~308b)을 제어하는 스토리지 컨트롤러(350b)를 포함할 수 있다. 복수의 비휘발성 메모리 칩들(301b~308b)은 낸드 플래시 메모리일 수 있다.
스토리지 컨트롤러(350b)는 제2 데이터 버스(23)와 제2 제어 버스(27)에 연결되고 제2 제어 버스(27)를 통하여 리드라이빙된 커맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)에 기초하여 기입 모드에서 복수의 데이터 전송 라인들(미도시) 각각을 통하여 제1 메모리 모듈(100d)로부터 리드라이빙되는 데이터(DQ)를 비휘발성 메모리 칩들(301b~308b)에 제2 데이터로서 저장하거나, 독출 모드에서 복수의 비휘발성 메모리 칩들(301b~308b)로부터의 데이터를 제1 메모리 모듈(100d)을 통하여 메모리 컨트롤러(15)로 전송할 수 있다.
스토리지 컨트롤러(350b)는 전송 라인(TL13)을 통하여 비휘발성 메모리 칩들(301b~308b)과 연결될 수 있다.
도 19는 본 발명의 실시예들에 따른 도 18의 비휘발성 메모리 칩들 중 하나를 나타내는 블록도이다.
도 19를 참조하면, 비휘발성 메모리 칩(또는 비휘발성 메모리 장치; 301)은 메모리 셀 어레이(310), 페이지 버퍼 회로(320), 로우 디코더(330), 전압 발생기(340), 입출력 버퍼 회로(360), 및 제어 회로(350)를 포함한다. 일 실시예에서, 비휘발성 메모리 장치(301)는 플래시 메모리 장치일 수 있다. 다른 실시예에서, 비휘발성 메모리 장치(301)는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FRAM(Ferroelectric random access memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
메모리 셀 어레이(310)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 18 및 도 19를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 NAND 플래시 메모리 셀일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)들일 수 있다.
각각의 멀티 레벨 셀은 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장할 수 있다. 멀티 레벨 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼 회로(320)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(310)에 프로그램될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼 회로(320)는 비휘발성 메모리 장치(301)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼 회로(320)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다.
입출력 버퍼 회로(360)는 제1 메모리 모듈(100)로부터 리드라이빙된, 메모리 셀 어레이(310)에 기입될 데이터를 수신하고, 메모리 셀 어레이(310)로부터 독출된 데이터를 상기 제1 메모리 모듈(100)을 통하여 상기 메모리 컨트롤러(15)로 전송할 수 있다.
로우 디코더(330)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(340)는 제어 회로(350)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압, 소거 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(350)는 메모리 셀 어레이(310)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼 회로(320), 로우 디코더(330), 전압 발생기(340) 및 입출력 버퍼 회로(360)를 제어할 수 있다.
도 20 및 도 21은 도 19의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 20을 참조하면, 메모리 셀 어레이(310a)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC1)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개 등의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(310a)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 311a) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(312a) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC1)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아 가며 순차적으로 수행될 수 있다.
도 21을 참조하면, 메모리 셀 어레이(310b)는 수직 구조를 가지는 복수의 스트링(313b)들을 포함할 수 있다. 스트링(313b)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(313b)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향(D2)으로 연장되며 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향(D3)으로 연장되며 상기 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(310b)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(313b)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 22는 본 발명의 실시예들에 따른 도 17의 메모리 시스템에서 제2 메모리 모듈의 구성을 나타내는 블록도이다.
도 22에서는 제2 메모리 모듈(300d)의 구성을 도시하였으나 제3 내지 제k 메모리 모듈들(400d, 500d)의 구성은 제2 메모리 모듈(300d)의 구성과 실질적으로 동일할 수 있다.
도 22를 참조하면, 제2 메모리 모듈(300db)은 SSD DIMM으로 구현될 수 있고, 모듈 기판(309b)에 실장되는 복수의 자기 메모리 칩들(301d~308d) 및 버퍼 칩(350d)을 포함할 수 있다. 복수의 자기 메모리 칩들(301d~308d)은 MRAM일 수 있다.
복수의 자기 메모리 칩들(301d~308d)은 제2 데이터 버스(23)를 통하여 기입 모드에서 복수의 데이터 전송 라인들(미도시) 각각을 통하여 제1 메모리 모듈(100a)로부터 리드라이빙되는 데이터(DQ)를 제2 데이터로서 저장하거나, 독출 모드에서 복수의 자기 메모리 칩들(301d~308d)로부터의 데이터를 제1 메모리 모듈(100a)를 통하여 메모리 컨트롤러(15)로 전송할 수 있다.
버퍼 칩(350d)은 제2 제어 버스(27)를 통하여 제1 메모리 모듈(100a)로부터 리드라이빙되는 커맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)를 수신하고 전송 라인(TL12)을 통하여 커맨드/어드레스(C/A), 제2 제어 신호(CTL2) 및 제2 클럭 신호(CLK2)를 복수의 메모리 칩들(301~308)에 제공할 수 있다.
스토리지 컨트롤러(350d)는 전송 라인(TL14)을 통하여 자기 메모리 칩들(301d~308d)과 연결될 수 있다.
도 23은 본 발명의 실시예들에 따른 도 22의 제2 메모리 모듈에서 자기 메모리 칩들 중 하나의 구성을 나타내는 블록도이다.
도 23에서는 자기 메모리 칩(301d)의 메모리 셀 어레이 중 하나의 뱅크 어레이에 관하여 설명한다.
도 23을 참조하면, 자기 메모리 칩(301d)은 뱅크 어레이(370), 로우 디코더(371), 워드라인 구동부(375), 기입 드라이버(391), 소스라인 전압 생성기(394), 칼럼 선택 회로(392), 컬럼 디코더(373) 및 센스 앰프(385)를 포함할 수 있다.
뱅크 어레이(370)는 복수개의 워드라인들(WL0~WLn, n은 2 이상의 자연수), 복수개의 비트라인들(BL0~BLm, m은 2 이상의 자연수) 복수개의 소스라인들(SL0~SLn, n은 2 이상의 자연수) 그리고 워드라인들(WL0~WLn)과 비트라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수개의 자기 메모리 셀(30)들을 포함한다. 자기 메모리 셀(30)은 STT-MRAM셀로 구현될 수 있다. 자기 메모리 셀(30)은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, MTJ 소자, 40)를 포함할 수 있다.
복수개의 자기 메모리 셀들(30)은 셀 트랜지스터(CT) 및 MTJ소자(40)를 포함할 수 있다. 복수개의 자기 메모리 셀들 중 하나의 자기 메모리 셀(30)을 살펴보면, 셀 트랜지스터(CT)의 드레인(제1 전극)은 MTJ 소자(40)의 고정 층(41)과 연결된다.
MTJ 소자(40)의 자유 층(43)은 비트라인(BL0)과 연결되고, 셀 트랜지스터(CT)의 소스(제2 전극)는 소스 라인(SL0)과 연결된다. 셀 트랜지스터(CT)의 게이트는 워드라인(WL0)과 연결된다.
MTJ 소자(40)들은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물 (Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체물질을 이용한 MRAM(Magnetic Random Access Memory) 등의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
워드라인(WL0)은 로우 디코더(371)에 의해 활성화되고, 워드라인 선택 전압을 구동하는 워드라인 구동부(375)와 연결된다. 워드라인 선택 전압은 MTJ 소자(40)의 로직 상태를 독출 또는 기입하기 위하여 워드라인(WL0)을 활성화시킨다.
소스 라인(SL0)은 소스 라인 전압 생성기(394)에 연결된다. 소스 라인 전압 생성기(394)는 어드레스 신호와 독출/기입 신호를 수신하고, 이를 디코딩하여 선택된 소스 라인(SL0)으로 소스 라인 전압을 생성한다. 비선택된 소스 라인들(SL1~SLN)로는 접지 전압을 제공한다.
비트라인(BL0)은 칼럼 선택 신호(CSL0-CSLm)에 의해 구동되는 칼럼 선택 회로(392)와 연결된다. 칼럼 선택 신호(CSL0-CSLm)는 제1 칼럼 디코더(270a)에 의해 선택된다. 예컨대, 선택된 칼럼 선택 신호(CSL0)는 칼럼 선택 회로(292)내 칼럼 선택 트랜지스터를 온시키고 비트라인(BL0)을 선택한다. 선택된 비트라인(BL0)으로 MTJ 소자(40)의 로직 상태가 센스 앰프(385)를 통해 출력 데이터(DOUT)로서 독출된다. 또는 선택된 비트라인(BL0)으로 기입 드라이버(391)를 통해 인가되는 기입 전류가 전달되어 MTJ 소자(40)에 기입된다.
도 24는 도 21의 STT-MRAM 셀의 구현 예를 나타내는 입체도이다.
도 24를 참조하면, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM 셀(30)의 기입 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온시킨다. 비트라인(BL0)과 소스 라인(SL0)에는 프로그램 전류, 즉 기입 전류가 인가된다. 기입 전류의 방향은 MTJ 소자(40)에 기입될 로직 상태에 의해 결정된다.
STT-MRAM 셀의 독출 동작을 하기 위해서, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온시키고, 비트라인(BL0)과 소스라인(SL0)으로 독출 전류를 인가한다. 이에 따라, MTJ 소자(40) 양단으로 전압이 디벨롭되고, 센스 앰프(285a)에 의해 센싱되고, MTJ 소자(40)에 기입된 로직 상태를 결정하기 위한 기준 전압과 비교된다. 이에 따라, MTJ 소자(40)에 저장된 데이터를 판별할 수 있다.
도 25a 및 도 25b는 도 24의 MTJ 소자의 기입된 데이터에 따른 자화 방향을 나타낸다.
MTJ 소자(40)의 저항 값은 자유 층(41)의 자화 방향에 따라 달라진다. MTJ 소자(40)에 독출 전류(IR)를 흘리면 MTJ 소자(40)의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기때문에, 독출 전류(IR)에 의해 자유 층(41)의 자화 방향이 변화되지 않는다.
도 25a를 참조하면, MTJ 소자(40)에서 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, MTJ 소자(40)는 낮은 저항 값을 가진다. 이 경우, 데이터 "0"을 독출할 수 있다.
도 25b를 참조하면, MTJ 소자(40)는 자유 층(41)의 자화 방향이 고정 층(43)의 자화 방향과 반-평행(antiparallel)으로 배치된다. 이 때, MTJ 소자(40)는 높은 저항 값을 가진다. 이 경우, 데이터 "1"을 독출할 수 있다.
본 실시예에서 MTJ 소자(40)는 자유 층(41)과 고정 층(43)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유 층(41)과 고정 층(43)은 수직 자기 소자를 이용할 수도 있다.
도 26은 본 발명의 실시예들에 따른 메모리 모듈들이 메모리 컨트롤러에 연결된 예시적 형태를 나타낸다.
도 26을 참조하면, 메인 보드(17)에 탑재된 메모리 컨트롤러(15)와, 복수의 연결 소켓(70)이 시스템 버스(20)를 통해 서로 전기적으로 연결되는 것이 나타나 있다. 연결 소켓(70)에는 도 1에 도시된 메모리 모듈들(100, 300, 400)이 필요한 개수만큼 장착될 수 있다. 한편, 임피던스 매칭을 위해 터미네이션 저항들(80)이 메인 보드(17)에 구비될 수도 있다. 터미네이션 저항들(80)과 같은 터미네이션 저항들이 메모리 모듈들(100, 300, 400) 각각에 포함되어 전송 라인에 대항 임피던스 매칭을 수행할 수 있다.
도 27은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 27을 참조하면, 메모리 컨트롤러(15)와 메모리 컨트롤러(15)에 제1 메모리 버스(MBUS1)를 통하여 직접적으로 연결되는 제1 메모리 모듈(100)과 제1 메모리 모듈(100)에 제2 메모리 버스(MBUS2)를 통하여 연결되는 제2 내지 제k 메모리 모듈들(300~500)을 구비하는 메모리 시스템의 동작 방법에서는, 제1 메모리 모듈(100)이 메모리 컨트롤러(15)로부터 기입 데이터(DQ) 및 기입 데이터(DQ)와 관련된 커맨드/어드레스(C/A) 및 제어 신호(CTL1)를 수신한다(S110). 제어 신호(CTL1)에 포함된 칩 선택 신호에 의하여 제1 메모리 모듈(100)이 선택되는 경우, 기입 데이터(DQ)를 제1 메모리 모듈(100)에 실장되는 메모리 칩들(201~208)에 저장한다(S120). 칩 선택 신호에 의하여 제2 내지 제k 메모리 모듈들(300~500) 중 하나가 선택되는 경우, 제1 메모리 모듈(100)이 기입 데이터(DQ)를 리드라이빙하여 제2 내지 제k 메모리 모듈들(300~500) 중 선택된 하나로 제공한다(S130).
도 28은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 28을 참조하면, 전자 시스템(600)은 호스트(610) 및 메모리 시스템(620)을 포함할 수 있다. 메모리 시스템(620)은 메모리 컨트롤러(630) 및 복수의 메모리 모듈들(641~64k)을 포함할 수 있다.
호스트(610)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(620)과 통신할 수 있다. 또한 호스트(610)와 메모리 시스템(622)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(630)는 메모리 시스템(620)의 동작을 전반적으로 제어하며, 호스트(610)와 메모리 모듈들(641~64k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(630)는 호스트(610)의 요청에 따라 메모리 모듈들(641~64k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
메모리 컨트롤러(630)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(641)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(641)은 메모리 컨트롤러(630)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(642~64k)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(641)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다. 제1 메모리 모듈(641)은 동작 스피드가 빠른 제1 메모리 칩들을 포함할 수 있고, 제2 내지 제k 메모리 모듈들(642~64k) 각각은 동작 스피드가 제1 메모리 칩들보다 느린 제2 메모리 칩들을 포함할 수 있다. 따라서 메모리 컨트롤러(630)는 직접 연결되는 제1 메모리 모듈(641)의 부하만을 감당하면 되므로 전자 시스템(600)은 저장 용량을 감소시키지 않으면서도 동작 스피드를 증가시킬 수 있다.
도 29는 본 발명의 실시예들에 따른 메모리 모듈을 모바일 다바이스에 응용한 예를 나타내는 블록도이다.
도 29를 참조하면, 모바일 디바이스(700)는 어플리케이션 프로세서(710), 통신(Connectivity)부(720), 사용자 인터페이스(730), 비휘발성 메모리 장치(740), 메모리 시스템(750) 및 파워 서플라이(760)를 포함한다. 실시예에 따라, 모바일 디바이스(700)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(710)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(710)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(710)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(710)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(720)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(720)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(720)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 시스템(750)은 어플리케이션 프로세서(710)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 시스템(750)은 메모리 컨트롤러(751)와 복수의 메모리 모듈들(761~76k)을 포함할 수 있다. 메모리 컨트롤러(751)는 제1 메모리 버스(MBUS1)를 통하여 제1 메모리 모듈(761)과 직접적으로 연결될 수 있다. 제1 메모리 모듈(761)은 메모리 컨트롤러(751)와 포인트-투-포인트 방식으로 연결될 수 있다. 제2 내지 제k 메모리 모듈들(762~76k)은 제2 메모리 버스(MBUS2)를 통하여 제1 메모리 모듈(761)과 멀티-드롭(multi-drop) 방식으로 연결될 수 있다. 제1 메모리 모듈(761)은 동작 스피드가 빠른 제1 메모리 칩들을 포함할 수 있고, 제2 내지 제k 메모리 모듈들(762~76k) 각각은 동작 스피드가 제1 메모리 칩들보다 느린 제2 메모리 칩들을 포함할 수 있다. 따라서 메모리 컨트롤러(751)는 직접 연결되는 제1 메모리 모듈(761)의 부하만을 감당하면 되므로 메모리 시스템(750)은 저장 용량을 감소시키지 않으면서도 동작 스피드를 증가시킬 수 있다.
비휘발성 메모리 장치(740)는 모바일 디바이스(700)를 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(740)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(730)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(760)는 모바일 시스템(700)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(700)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 디바이스(700) 또는 모바일 디바이스(700)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 30은 본 발명의 실시예들에 따른 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 30을 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 복수의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있다. 즉 메모리 모듈(840)은 도 2 내지 도 26을 참조하여 설명한 복수의 메모리 모듈들을 포함할 수 있다. 따라서 복수의 메모리 모듈들 중 제1 메모리 모듈은 메모리 컨트롤러(811)와 직접적으로 연결되고, 나머지 메모리 모듈들은 제1 메모리 모듈과 멀티-드롭 방식으로 연결될 수 있다. 따라서 메모리 컨트롤러(811)는 직접 연결되는 제1 메모리 모듈의 부하만을 감당하면 되므로 컴퓨팅 시스템(800)은 메모리 모듈(840)의 저장 용량을 감소시키지 않으면서도 동작 스피드를 증가시킬 수 있다.
입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 18에는 하나의 입출력 허브(820)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 메모리 컨트롤러;
    제1 메모리 버스를 통하여 상기 메모리 컨트롤러와 직접적으로 포인트-투-포인트 방식으로 연결되며 제1 데이터를 상기 메모리 컨트롤러와 교환하는 제1 메모리 모듈; 및
    제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 멀티-드롭 방식으로 연결되며, 제2 데이터를 상기 제1 메모리 모듈을 통하여 상기 메모리 컨트롤러와 교환하는 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 메모리 모듈은 상기 메모리 컨트롤러로부터의 데이터를 상기 제2 내지 제 k 메모리 모듈들 중 하나로 리드라이빙하는 리드라이빙 모드로 동작하고, 상기 제2 내지 제k 메모리 모듈들은 상기 리드라이빙된 데이터를 수신하는 노멀 모드에서 동작하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 제1 메모리 모듈은 상기 메모리 컨트롤러로부터의 데이터를 상기 제2 내지 제 k 메모리 모듈들 중 하나로 리드라이빙하는 리드라이빙 모드로동작하고, 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나는 상기 리드라이빙 모드로 동작하고, 상기 적어도 하나의 모듈을 제외한 나머지 모듈들은 상기 리드라이빙된 데이터를 수신하는 노멀 모드에서 동작하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 제1 메모리 모듈은 LRDIMM(load-reduced dual in-line memory module)이고,
    상기 제2 내지 제k 메모리 모듈들은 각각 RDIMM(registered dual in-line memory module)이고, 상기 제1 메모리 모듈은
    복수의 제1 메모리 칩들;
    칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 커맨드/어드레스, 제1 제어 신호 및 제1 클럭 신호를 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 커맨드/어드레스, 상기 제1 제어 신호 및 상기 제1 클럭 신호 중 적어도 하나의 타이밍을 조절하여 상기 커맨드/어드레스, 제2 제어 신호 및 제2 클럭 신호를 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙하는 제1 버퍼 칩; 및
    상기 메모리 컨트롤러로부터의 데이터를 상기 제1 데이터로서 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 제2 데이터로서 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 적어도 하나의 데이터 버퍼 칩은 상기 복수의 제1 메모리 칩들 각각과 공통으로 연결되는 하나의 데이터 버퍼 칩을 포함하고,
    상기 하나의 데이터 버퍼 칩은
    상기 제1 메모리 버스 중 제1 데이터 버스를 통하여 상기 메모리 컨트롤러와 연결되는 제1 버퍼 회로;
    상기 제2 메모리 버스 중 제2 데이터 버스를 통하여 상기 제2 내지 제k 메모리 모듈들과 연결되는 제2 버퍼 회로;
    상기 복수의 제1 메모리 칩들과 연결되는 제3 버퍼 회로;
    상기 제2 버퍼 회로와 연결되는 타이밍 조절 회로;
    선택 신호에 기초하여 상기 제1 버퍼 회로를 상기 제3 버퍼 회로와 상기 타이밍 조절 회로 중 하나와 선택적으로 연결하는 경로 선택 회로; 및
    상기 제1 제어 신호에 포함되는 칩 선택 신호 및 모드 신호에 응답하여 상기 선택 신호 및 타이밍 제어 신호를 생성하고, 상기 선택 신호는 경로 선택 회로에 제공하고, 상기 타이밍 제어 신호는 상기 타이밍 조절 회로에 제공하는 제어 신호 생성기를 포함하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 경로 선택 회로가 상기 선택 신호에 응답하여 상기 제1 버퍼 회로를 상기 타이밍 조절 회로에 연결하는 경우,
    상기 타이밍 조절 회로는 상기 타이밍 제어 신호에 기초하여 상기 메모리 컨트롤러로부터의 데이터의 전송 타이밍을 지연시켜 상기 제2 데이터로서 상기 제2 버퍼 회로를 통하여 상기 제2 내지 제k 메모리 모듈들 중 상기 칩 선택 신호에 응답하여 활성화된 메모리 모듈로 리드라이빙하는 메모리 시스템.
  7. 제4항에 있어서,
    상기 적어도 하나의 데이터 버퍼 칩은 상기 복수의 제1 메모리 칩들 각각과 연결되는 복수의 데이터 버퍼 칩들을 포함하는 메모리 시스템.
  8. 제4항에 있어서, 상기 제1 버퍼 칩은
    상기 제1 메모리 버스 중 제1 제어 버스를 통하여 상기 메모리 컨트롤러와 연결되는 제1 버퍼 회로;
    상기 제2 메모리 버스 중 제2 제어 버스를 통하여 상기 제2 내지 제k 메모리 모듈들과 연결되는 제2 버퍼 회로;
    상기 복수의 제1 메모리 칩들과 연결되는 제3 버퍼 회로;
    상기 제2 버퍼 회로와 연결되는 타이밍 조절 회로;
    상기 선택 신호에 기초하여 상기 제1 버퍼 회로를 상기 제3 버퍼 회로와 상기 타이밍 조절 회로 중 하나와 선택적으로 연결하는 경로 선택 회로; 및
    상기 칩 선택 신호 및 모드 신호에 응답하여 상기 선택 신호 및 타이밍 제어 신호를 생성하고, 상기 선택 신호는 상기 경로 선택 회로에 제공하고, 상기 타이밍 제어 신호는 상기 타이밍 조절 회로에 제공하는 제어 신호 생성기를 포함하는 메모리 시스템.
  9. 제4항에 있어서, 상기 제2 내지 제k 메모리 모듈들 각각은,
    복수의 제2 메모리 칩들; 및
    상기 칩 선택 신호에 응답하여 상기 커맨드/어드레스, 상기 제2 제어 신호 및 상기 제2 클럭 신호를 상기 복수의 제2 메모리 칩들로 제공하는 제2 버퍼 칩을 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 복수의 제1 메모리 칩들은 제1 클럭 주파수로 동작하는 DRAM(dynamic random access memory)이고,
    상기 복수의 제2 메모리 칩들은 제2 클럭 주파수로 동작하는 DRAM이고,,
    상기 제1 클럭 주파수는 상기 제2 클럭 주파수보다 높은 메모리 시스템.
  11. 제1항에 있어서,
    상기 제1 메모리 모듈은 DRAM(dynamic random access memory)을 기반으로 한 DRAM 모듈이고,
    상기 제2 내지 제k 메모리 모듈들은 각각 솔리드 스테이트 디스크(solid state disk; 이하 SSD)를 기반으로 한 SSD 모듈인 메모리 시스템.
  12. 제11항에 있어서,
    상기 제1 메모리 모듈은
    복수의 DRAM 칩들; 및
    칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 데이터를 상기 복수의 DRAM 칩들에 저장하거나 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 포함하고,
    상기 제2 내지 제k 메모리 모듈들은 각각
    복수의 비휘발성 메모리 칩들; 및
    상기 제2 메모리 버스에 연결되어 상기 제1 메모리 모듈로부터 리드라이빙된 커맨드/어드레스에 따라서 상기 복수의 비휘발성 메모리 칩들에 상기 제1 메모리 모듈로부터 리드라이빙된 데이터를 저장하는 스토리지 컨트롤러를 포함하고,
    상기 비휘발성 메모리 칩들은 플래시 메모리 장치인 메모리 시스템.
  13. 제11항에 있어서,
    상기 제1 메모리 모듈은
    복수의 DRAM 칩들; 및
    칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 데이터를 상기 복수의 DRAM 칩들에 저장하거나 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 포함하고,
    제11항에 있어서,
    상기 제2 내지 제k 메모리 모듈들은 각각
    복수의 비휘발성 메모리 칩들; 및
    상기 제2 메모리 버스에 연결되어 상기 제1 메모리 모듈로부터 리드라이빙된 커맨드/어드레스 및 제어 신호를 상기 복수의 비휘발성 메모리 칩들에 제공하는 버퍼 칩을 포함하고,
    상기 비휘발성 메모리 칩들은 자기 메모리 장치인 메모리 시스템.
  14. 메모리 컨트롤러;
    제1 메모리 버스를 통하여 상기 메모리 컨트롤러와 직접적으로 포인투-투-포인트 연결되며 제1 데이터를 상기 메모리 컨트롤러와 교환하며 복수의 제1 메모리 칩들을 구비하는 제1 메모리 모듈; 및
    제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 멀티-드롭 방식으로 연결되며, 제2 데이터를 상기 제1 메모리 모듈을 통하여 상기 메모리 컨트롤러와 교환하는 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함하고, 상기 제2 내지 제k 메모리 모듈들 각각은 복수의 제2 메모리 칩들을 구비하고,
    상기 제1 메모리 모듈은 상기 메모리 컨트롤러로부터의 데이터를 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 리드라이빙 모드를 구비하는 메모리 시스템.
  15. 제14항에 있어서, 상기 제1 메모리 모듈은 LRDIMM(load-reduced dual in-line memory module)이고,
    상기 제2 내지 제k 메모리 모듈들은 각각 RDIMM(registered dual in-line memory module)이고,
    상기 제1 메모리 모듈은
    칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 커맨드/어드레스, 제1 제어 신호 및 제1 클럭 신호를 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 커맨드/어드레스, 상기 제1 제어 신호 및 상기 제1 클럭 신호 중 적어도 하나의 타이밍을 조절하여 상기 커맨드/어드레스, 제2 제어 신호 및 제2 클럭 신호를 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙하는 제1 버퍼 칩; 및
    상기 메모리 컨트롤러로부터의 데이터를 상기 제1 데이터로서 상기 복수의 제1 메모리 칩들로 제공하거나, 상기 제2 데이터로서 상기 제2 내지 제k 메모리 모듈들 중 적어도 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 더 포함하는 메모리 시스템.
  16. 제15항에 있어서, 상기 제2 내지 제k 메모리 모듈들 각각은,
    상기 칩 선택 신호에 응답하여 상기 커맨드/어드레스, 상기 제2 제어 신호 및 상기 제2 클럭 신호를 상기 복수의 제2 메모리 칩들로 제공하는 제2 버퍼 칩을 더 포함하는 메모리 시스템.
  17. 제14항에 있어서,
    상기 복수의 제1 메모리 칩들은 제1 클럭 주파수로 동작하고 제1 레이턴시를 갖는 DRAM(dynamic random access memory)이고,
    상기 복수의 제2 메모리 칩들은 제2 클럭 주파수로 동작하고 제2 레이턴시를 갖는 DRAM이고,
    상기 제1 클럭 주파수는 상기 제2 클럭 주파수보다 높고, 상기 제1 레이턴시는 상기 제2 레이턴시보다 작은 메모리 시스템.
  18. 제14항에 있어서,
    상기 제1 메모리 모듈은 DRAM(dynamic random access memory)을 기반으로 한 DRAM 모듈이고,
    상기 제2 내지 제k 메모리 모듈들은 각각 솔리드 스테이트 디스크(solid state disk; 이하 SSD)를 기반으로 한 SSD 모듈이고,
    상기 복수의 제1 메모리 칩들은 DRAM이고,
    상기 복수의 제2 메모리 칩들은 비휘발성 메모리 칩들이고,
    상기 제1 메모리 모듈은 칩 선택 신호에 응답하여 상기 메모리 컨트롤러로부터의 데이터를 상기 복수의 DRAM 칩들에 저장하거나 상기 제2 내지 제k 메모리 모듈들 중 하나로 리드라이빙하는 적어도 하나의 데이터 버퍼 칩을 더 포함하고,
    상기 제2 내지 제k 메모리 모듈들은 각각 상기 제2 메모리 버스에 연결되어 상기 제1 메모리 모듈로부터 리드라이빙된 커맨드/어드레스에 따라서 상기 복수의 비휘발성 메모리 칩들에 상기 제1 메모리 모듈로부터 리드라이빙된 데이터를 저장하는 스토리지 컨트롤러를 더 포함하는 메모리 시스템.
  19. 메모리 컨트롤러, 상기 메모리 컨트롤러에 제1 메모리 버스를 통하여 직접적으로 연결되는 제1 메모리 모듈 및 제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 연결되는 제2 내지 제k 메모리 모듈들(k는 3 이상의 자연수)을 포함하는 메모리 시스템의 동작 방법으로서,
    상기 제1 메모리 모듈이 상기 메모리 컨트롤러로부터 기입 데이터 및 상기 기입 데이터와 관련된 커맨드/어드레스 및 제어 신호를 수신하는 단계;
    상기 제어 신호에 포함된 칩 선택 신호에 의하여 상기 제1 메모리 모듈이 선택되는 경우, 상기 기입 데이터를 상기 제1 메모리 모듈에 실장되는 메모리 칩들에 저장하는 단계; 및
    상기 칩 선택 신호에 의하여 상기 제2 내지 제k 메모리 모듈들 중 하나가 선택되는 경우, 상기 제1 메모리 모듈이 상기 기입 데이터를 리드라이빙하여 상기 제2 내지 제k 메모리 모듈들 중 선택된 하나로 제공하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 제1 메모리 모듈은 상기 제2 내지 제k 메모리 모듈들과 다른 종류이고,
    상기 제1 메모리 모듈은 상기 메모리 컨트롤러와 상기 제1 메모리 버스를 통하여 포인트-투-포인트 방식으로 연결되고,
    상기 제2 내지 제k 메모리 모듈들은 상기 제2 메모리 버스를 통하여 상기 제1 메모리 모듈과 멀티-드롭 방식으로 연결되는 메모리 시스템의 동작 방법.
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