KR20160102770A - 메모리 모듈, 이를 포함하는 메모리 시스템, 및 이를 포함하는 데이터 저장 시스템 - Google Patents

메모리 모듈, 이를 포함하는 메모리 시스템, 및 이를 포함하는 데이터 저장 시스템 Download PDF

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KR20160102770A
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memory
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박인영
서동윤
석종현
이영호
장동민
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 메모리 모듈은, 제1모듈을 포함하고, 상기 제1모듈은, 제1면과 제2면을 포함하고, 상기 제1면에 형성된 제1탭들과 상기 제2면에 형성된 제2탭들을 포함하는 제1PCB(printed circuit board), 상기 제1PCB에 부착된 제1버퍼, 및 상기 제1PCB에 부착된 제1메모리 장치들을 포함하고, 상기 제1버퍼는 상기 제1탭들과 상기 제2탭들을 통해 입력된 신호들을 상기 제1메모리 장치들로 전송하고, 상기 신호들 중에서 상기 제1버퍼에 의해 재-구동된 신호들은 상기 제2탭들을 통해 제2모듈로 전송된다.

Description

메모리 모듈, 이를 포함하는 메모리 시스템, 및 이를 포함하는 데이터 저장 시스템{MEMORY MODULE, MEMORY SYSTEM INCLUDING THE SMAE, AND DATA STORAGE SYSTEM INCLUDING THE MEMORY MODULE}
본 발명의 개념에 따른 실시 예는 메모리 모듈(memory module)에 관한 것으로, 특히 메모리 모듈에 재-구동(re-driving)을 위한 버퍼를 구현함으로써, 성능 열화 없이 상기 메모리 모듈의 용량을 증가시킬 수 있는 메모리 모듈, 이를 포함하는 메모리 시스템, 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
최근 PC(personal computer), 엔지니어링 워크 스테이션(engineering work station), 또는 서버 컴퓨터(server computer) 등의 컴퓨터 시스템 환경에는 고화질과 다양한 그래픽 환경이 요구되고, 다양하고 복잡한 소프트웨어가 등장함에 따라 상기 컴퓨터 시스템은 점차 고용량, 고집적, 고성능, 및 소형화되고 있다.
이에 따라 메모리 부품에서도 고속화와 고성능화를 위해 제어 신호들의 종류가 증가하고, 고속화에 따른 노이즈를 감소하기 위하여 전원 핀들의 개수가 증가하고, 메모리 모듈에 구현된 핀들의 개수가 증가하는 추세에 있다.
메모리 모듈의 핀들의 개수의 증가는 상기 메모리 모듈의 면적이나 적층되는 레이어들의 개수를 증가시켜 인쇄 회로 기판(printed circuit board(PCB))의 배선 설계를 어렵게 하여 컴퓨터 시스템의 소형화를 방해하고 상기 컴퓨터 시스템의 성능을 저해하는 요인으로 작용하고 있다.
본 발명이 이루고자 하는 기술적인 과제는 다른 모듈로 전송될 신호들을 재-구동(re-driving)하는 버퍼를 포함하는 메모리 모듈, 이를 포함하는 메모리 시스템, 및 이를 포함하는 데이터 저장 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 모듈은, 제1모듈을 포함하고, 상기 제1모듈은, 제1면과 제2면을 포함하고, 상기 제1면에 형성된 제1탭들과 상기 제2면에 형성된 제2탭들을 포함하는 제1PCB(printed circuit board), 상기 제1PCB에 부착된 제1버퍼, 및 상기 제1PCB에 부착된 제1메모리 장치들을 포함하고, 상기 제1버퍼는 상기 제1탭들과 상기 제2탭들을 통해 입력된 신호들을 상기 제1메모리 장치들로 전송하고, 상기 신호들 중에서 상기 제1버퍼에 의해 재-구동된 신호들은 상기 제2탭들을 통해 제2모듈로 전송된다.
상기 메모리 모듈은 상기 제2모듈을 더 포함하고, 상기 제2모듈은, 제3면과 제4면을 포함하고, 상기 제3면에 형성되고 상기 제2탭들을 통해 전송된 상기 재-구동된 신호들을 수신하는 제3탭들과 상기 제4면에 형성된 제4탭들을 포함하는 제2PCB, 상기 제2PCB에 부착된 제2버퍼, 및 상기 제2PCB에 부착된 제2메모리 장치들을 포함하고, 상기 제2버퍼는 상기 제3탭들을 통해 입력된 상기 재-구동된 신호들을 상기 제2메모리 장치들로 전송할 수 있다.
상기 제1PCB는 경성 인쇄회로기판(rigid printed circuit board)이고, 상기 제2PCB는 연성 인쇄회로기판(flexible printed circuit board)일 수 있다.
실시 예에 따라, 상기 제1버퍼는 상기 제1면 또는 상기 제2면에 부착될 수 있다.
상기 제2탭들의 개수는 상기 제4탭들의 개수보다 많고, 상기 제3탭들의 개수는 상기 제4탭들의 개수보다 많다.
상기 신호들은 클락 신호에 동기되어 상기 제1버퍼로부터 상기 제1메모리 장치들로 전송되고, 상기 재-구동된 신호들은 상기 클락 신호에 동기되어 상기 제2버퍼로부터 상기 제2메모리 장치들로 전송될 수 있다.
상기 제1메모리 장치들과 상기 제2메모리 장치들은 DRAM들(dynamic randon access memories)일 수 있다.
실시 예에 따라, 상기 제2버퍼는 상기 제3면 또는 상기 제4면에 부착될 수 있다. 상기 메모리 모듈은 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module) 형태로 구현될 수 있다.
상기 제1모듈은 상기 제1PCB에 부착되고, 상기 제1버퍼와 상기 제1메모리 장치들 각각으로 클락 신호를 전송하는 제3버퍼를 더 포함하고, 상기 제2모듈은 상기 제2PCB에 부착되고, 상기 제2버퍼와 상기 제2메모리 장치들 각각으로 상기 클락 신호를 전송하는 제4버퍼를 더 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 메인보드, 상기 메인보드에 장착되는 슬롯, 및 상기 슬롯에 삽입되고, 제1모듈을 포함하는 메모리 모듈을 포함하고, 상기 제1모듈은, 제1면과 제2면을 포함하고, 상기 제1면에 형성된 제1탭들과 상기 제2면에 형성된 제2탭들을 포함하는 제1PCB(printed circuit board), 상기 제1PCB에 부착된 제1버퍼, 및 상기 제1PCB에 부착된 제1메모리 장치들을 포함하고, 상기 제1버퍼는 상기 제1탭들과 상기 제2탭들을 통해 입력된 신호들을 상기 제1메모리 장치들로 전송하고, 상기 신호들 중에서 상기 제1버퍼에 의해 재-구동된 신호들은 상기 제2탭들을 통해 제2모듈로 전송된다.
상기 메모리 모듈은 상기 제2모듈을 더 포함하고, 상기 제2모듈은, 제3면과 제4면을 포함하고, 상기 제3면에 형성되고 상기 제2탭들을 통해 전송된 상기 재-구동된 신호들을 수신하는 제3탭들과 상기 제4면에 형성된 제4탭들을 포함하는 제2PCB, 상기 제2PCB에 부착된 제2버퍼, 및 상기 제2PCB에 부착된 제2메모리 장치들을 포함하고, 상기 제2버퍼는 상기 제3탭들을 통해 입력된 상기 재-구동된 신호들을 상기 제2메모리 장치들로 전송할 수 있다.
상기 신호들은 클락 신호에 동기되어 상기 제1버퍼로부터 상기 제1메모리 장치들로 전송되고, 상기 재-구동된 신호들은 상기 클락 신호에 동기되어 상기 제2버퍼로부터 상기 제2메모리 장치들로 전송될 수 있다.
실시 예들에 따라, 상기 제1버퍼는 상기 제1면 또는 상기 제2면에 부착되고, 상기 제2버퍼는 상기 제3면 또는 제4면에 부착될 수 있다.
상기 제2탭들의 개수는 상기 제4탭들의 개수보다 많고, 상기 제3탭들의 개수는 상기 제4탭들의 개수보다 많을 수 있다.
본 발명의 실시 예에 따른 데이터 저장 시스템은, 메모리 시스템, 및 상기 메모리 시스템의 작동을 제어하는 컨트롤러를 포함하고, 상기 메모리 시스템은 메인보드, 상기 메인보드에 장착되는 슬롯, 및 상기 슬롯에 삽입되는 메모리 모듈을 포함하고, 상기 메모리 모듈은 제1모듈을 포함하고, 상기 제1모듈은, 제1면과 제2면을 포함하고, 상기 제1면에 형성된 제1탭들과 상기 제2면에 형성된 제2탭들을 포함하는 제1PCB(printed circuit board), 상기 제1PCB에 부착된 제1버퍼, 및 상기 제1PCB에 부착된 제1메모리 장치들을 포함하고, 상기 제1버퍼는 상기 제1탭들과 상기 제2탭들을 통해 입력된 신호들을 상기 제1메모리 장치들로 전송하고, 상기 신호들 중에서 상기 제1버퍼에 의해 재-구동된 신호들은 상기 제2탭들을 통해 제2모듈로 전송된다.
실시 예에 따라, 상기 데이터 저장 시스템은 데이터 센터 또는 인터넷 데이터 센터일 수 있다.
상기 메모리 모듈은 상기 제2모듈을 더 포함하고, 상기 제2모듈은, 제3면과 제4면을 포함하고, 상기 제3면에 형성되고 상기 제2탭들을 통해 전송된 상기 재-구동된 신호들을 수신하는 제3탭들과 상기 제4면에 형성된 제4탭들을 포함하는 제2PCB, 상기 제2PCB에 부착된 제2버퍼, 및 상기 제2PCB에 부착된 제2메모리 장치들을 포함하고, 상기 제2버퍼는 상기 제3탭들을 통해 입력된 상기 재-구동된 신호들을 상기 제2메모리 장치들로 전송할 수 있다.
상기 제2탭들의 개수는 상기 제4탭들의 개수보다 많고, 상기 제3탭들의 개수는 상기 제4탭들의 개수보다 많을 수 있다.
본 발명의 실시 예에 따른 메모리 모듈은 상기 메모리 모듈에 다른 모듈로 전송될 신호들을 재-구동하는 버퍼를 구현하고, 성능 열화 없이 상기 메모리 모듈의 용량을 증가시킬 수 있는 효과가 있다.
본 발명의 실시 예에 따른 상기 메모리 모듈은 메모리 시스템의 설계를 변경하지 않고도 고밀도(high density)를 갖는 상기 메모리 모듈을 구현할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 데이터 저장 시스템의 블록도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템의 일부를 나타내는 사시도이다.
도 3은 도 2에 도시된 메모리 모듈의 일면을 나타내는 평면도이다.
도 4는 본 발명의 실시 예에 따른 메모리 모듈의 구조를 설명하기 위해 도 3의 Ⅳ-Ⅳ' 방향으로 절단한 단면도이다.
도 5는 도 4에 도시된 제1버퍼가 탭들을 통해 신호들을 수신하는 과정을 설명하기 위한 개념도이다.
도 6은 도 5에 도시된 과정에서 제3탭들과 제4탭들의 일 실시 예를 나타낸다.
도 7은 도 5에 도시된 과정에서 제5탭들과 제6탭들의 일 실시 예를 나타낸다.
도 8은 도 5에 도시된 과정에서 제5탭들과 제6탭들의 다른 실시 예를 나타낸다.
도 9는 도 4에 도시된 제1버퍼가 재-구동된 신호들을 탭들을 통해 제2버퍼로 전송하는 과정을 설명하기 위한 개념도이다.
도 10은 도 9에 도시된 과정에서 제2탭들과 제3탭들의 일 실시 예를 나타낸다.
도 11은 본 발명의 다른 실시 예에 따른 데이터 저장 시스템의 블록도를 나타낸다.
도 12는 본 발명의 또 다른 실시 예에 따른 데이터 저장 시스템의 블록도를 나타낸다.
도 13은 본 발명의 또 다른 실시 예에 따른 데이터 저장 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 데이터 저장 시스템의 블록도를 나타내고, 도 2는 본 발명의 실시 예에 따른 메모리 시스템의 일부를 나타내는 사시도이고, 도 3은 도 2에 도시된 메모리 모듈의 일면을 나타내는 평면도이다.
도 1을 참조하면, 데이터 저장 시스템(10)은 메모리 모듈(300)과 메모리 컨트롤러(400)를 포함할 수 있다.
메모리 모듈(300)은 제1모듈(100)과 제2모듈(200)을 포함할 수 있다. 제1모듈(100)과 제2모듈(200) 각각은 반도체 메모리 장치, 예컨대 다이들(RAM0~RAMp)을 포함할 수 있다. 각 모듈(100과 200)은 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module)으로 구현될 수 있다.
다이들(RAM0~RAMp) 각각은 메모리 컨트롤러(400)로부터 출력된 어드레스 신호(ADD), 명령 신호(CMD) 및/또는 제어 신호(CNT)에 응답하여 작동할 수 있고, 메모리 컨트롤러(400)와 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 주거나 받을 수 있다.
메모리 컨트롤러(400)는 메모리 모듈(300)의 전반적인 작동, 예컨대, 리드 (read) 작동, 라이트(write) 작동, 또는 리프레쉬(refresh) 작동을 제어할 수 있다. 메모리 컨트롤러(400)는 시스템 온 칩(system on chip(SoC))의 일부로 구현될 수 있다.
도 1부터 도 3을 참조하면, 메모리 시스템(20)은 메인 보드(41), 메모리 모듈(300), 및 커넥터들(connectors; 43)을 포함할 수 있다.
커넥터들(43)은 메인 보드(41)에 부착되고, 커넥터들(43)은 메모리 모듈 (300)과 메인 보드(41)를 전기적으로 접속시킬 수 있다. 메모리 모듈(300)은 커넥터들(43)에 삽입되어 메인 보드(41)와 전기적으로 접속될 수 있다. 커넥터들(43)은 슬롯들(slots)을 의미할 수 있다.
제1모듈(100)은 경성 인쇄 회로 기판(rigid printed circuit board; 50)과 제1메모리 장치들(71 및 73)을 포함할 수 있다. 제1메모리 장치들(71 및 73)은 경성 인쇄 회로 기판(50)의 한쪽 면 또는 양쪽 면들에 부착될 수 있다.
경성 인쇄 회로 기판(50)에는 제1버퍼(51), 제2버퍼(53), 및/또는 로직 칩 (54)이 부착될 수 있다.
제1버퍼(51)는 탭들(T1~T6)로부터 전송된 신호들을 제1메모리 장치들(71 및 73) 각각으로 전송할 수 있다. 상기 신호들은 메모리 컨트롤러(400)로부터 출력된 데이터 신호(DQ), 데이터 스트로브 신호(DQS), 어드레스 신호(ADD), 명령 신호(CMD), 및 제어 신호(CNT) 중에서 적어도 하나를 포함할 수 있다.
제2버퍼(53)는 탭들(T1~T6)로부터 전송된 신호들을 제1메모리 장치들(71 및 73) 각각으로 전송할 수 있다. 상기 신호들은 메모리 컨트롤러(400)로부터 출력된 어드레스 신호(ADD), 명령 신호(CMD), 제어 신호(CNT), 및 클락 신호(CLK) 중에서 적어도 하나를 포함할 수 있다.
제2버퍼(53)는 레지스터(register; 55)와 PLL 회로(phase locked loop; 56)를 포함할 수 있다. 실시 예에 따라 PLL 회로(56)는 DLL(delay locked loop) 회로로 대체될 수도 있다. 예컨대, 제2버퍼(53)는 메모리 컨트롤러(400)로부터 출력된 어드레스 신호(ADD) 및/또는 명령 신호(CMD)를 레지스터(55)에 저장하고, PLL 회로 (56)로부터 출력된 클락 신호를 제1버퍼(51)와 제1메모리 장치들(71 및 73) 각각으로 공급할 수 있다.
제2모듈(200)은 연성 인쇄 회로 기판(flexible printed circuit board; 60) 및 제2메모리 장치들을 포함할 수 있다. 상기 제2메모리 장치들은 연성 인쇄 회로 기판(60)의 한쪽 면 또는 양쪽 면들에 부착될 수 있다.
연성 인쇄 회로 기판(60)은 경성 인쇄 회로 기판(50)에 포함된 구성들(51, 53, 및 54)에 대응하는 구성들을 포함할 수 있다.
연성 인쇄 회로 기판(60)은 경성 인쇄 회로 기판(50)에 접속되도록 구부려지거나 접힐 수 있다. 예컨대, 연성 인쇄 회로 기판(60)의 일부분은 경성 인쇄 회로 기판(50)의 한쪽 에지(edge)를 감싸도록 형성할 수 있다.
경성 인쇄 회로 기판(50) 또는 연성 인쇄 회로 기판(60)의 한쪽 에지에 커넥터들(43)과 접속되는 탭들(T1~T6)이 형성될 수 있다.
메모리 모듈(300)은 탭들(T1~T6)을 통해 메모리 컨트롤러(400)로부터 어드레스 신호(ADD)와 명령 신호(CMD)를 수신할 수 있다. 메모리 모듈(300)은 탭들 (T1~T6)을 통해 메모리 컨트롤러(400)와 데이터 신호(DQ)와 데이터 스트로브 신호 (DQS)를 주거나 받을 수 있다.
탭들(T1~T6)은 구리(Cu), 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN), 금(Au), 및/또는 이들의 조합으로 구현될 수 있다. 예컨대, 탭들(T1~T6)은 구리(Cu)의 표면에 코팅된 금(Au)을 포함할 수 있다.
탭들(T1~T6)은 제1메모리 장치들(71 및 73), 제1버퍼(51), 제2버퍼(53), 및/또는 로직 칩(54)과 전기적으로 직렬 또는 병렬로 접속될 수 있다. 탭들(T1~T6)은 각 모듈(100과 200)에 부착된 메모리 장치들과 전기적으로 접속될 수 있다. 탭들(T1~T6)은 핀들을 의미할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 모듈의 구조를 설명하기 위해 도 3의 Ⅳ-Ⅳ' 방향으로 절단한 단면도이다.
도 1부터 도 4를 참조하면, 제1모듈(100)은 제1PCB(printed circuit board; 50), 제1PCB(50)에 부착된 제1버퍼(51), 및 제1PCB(50)의 제1면(101)과 제2면(102)에 부착된 제1메모리 장치들(71~74)을 포함할 수 있다.
제1PCB(50)는 제1면(101)에 형성된 제1탭들(T3)과 제2면(102)에 형성된 제2탭들(T4)을 포함할 수 있다. 이때, 제1PCB(50)는 경성 인쇄 회로 기판일 수 있다.
제1PCB(50)는 제1비아 플러그들(V2)을 포함하고, 제1비아 플러그들(V2)은 제1PCB(50)를 관통하여 제1탭들(T3)과 제2탭들(T4)에 접속될 수 있다.
제1버퍼(51)는 제1탭들(T3)과 제2탭들(T4)을 통해서 입력된 신호들을 제1메모리 장치들(71~74) 중에서 적어도 하나로 전송할 수 있다. 상기 신호들 중에서 제1버퍼(51)에 의해 재-구동된 신호들은 제2탭들(T4)을 통해 제2모듈(200)로 전송될 수 있다.
상기 신호들은 메모리 컨트롤러(400)로부터 출력된 데이터 신호(DQ), 어드레스 신호(ADD), 명령 신호(CMD), 및 제어 신호(CNT) 중에서 적어도 하나를 포함할 수 있다.
제1버퍼(51)는 도전성 접촉 수단들(59)을 통해 제1PCB(50)에 부착될 수 있다. 예컨대, 도전성 접촉 수단들(59)은 솔더 볼들(solder balls) 또는 범프들 (bumps)일 수 있으나 이에 한정되는 것은 아니다. 도 4에서 제1버퍼(51)는 제1면(101)에 부착된 실시 예가 도시되어 있으나, 실시 예에 따라 제1버퍼(51)는 제2면(102)에 부착될 수 있다.
제1메모리 장치들(71~74) 각각은 도전성 접촉 수단들(59)을 통해 제1PCB(50)의 제1면(101)과 제2면(102)에 부착될 수 있다. 예컨대, 도전성 접촉 수단들(59)은 솔더 볼들 또는 범프들일 수 있으나 이에 한정되는 것은 아니다.
제1메모리 장치들(71~74)은 휘발성 메모리 장치들 또는 불휘발성 메모리 장치들일 수 있다. 휘발성 메모리 장치는 RAM(random access memory), DRAM(dynamic RAM), SRAM(static RAM), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 예컨대, 제1메모리 장치들(71~74)은 DRAM들일 수 있다.
불휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM), 또는 저항 메모리(Resistive RAM(RRAM))일 수 있다.
제1메모리 장치들(71~74) 각각은 반도체 메모리 패키지일 수 있다. 상기 반도체 메모리 패키지는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP(wafer-level processed stack package)일 수 있다.
제1모듈(100)은 제1PCB(50)에 부착되고, 제1버퍼(51)와 제1메모리 장치들 (71~74)로 클락 신호를 전송하는 제3버퍼(53)를 더 포함할 수 있다. 상기 클락 신호는, 메모리 컨트롤러(400)의 제어에 따라, 클락 버퍼로부터 제3버퍼(53)로 전송될 수 있다.
제2모듈(200)은 제2PCB(60), 제2PCB(60)에 부착된 제2버퍼(52), 및 제2PCB (60)에 부착된 제2메모리 장치들(81~84)을 포함할 수 있다. 이때, 제2PCB(60)는 연성 인쇄 회로 기판일 수 있다.
제2PCB(60)는 제3면(201)과 제4면(202)을 포함하고, 제3면(201)에 형성되고 제2탭들(T4)을 통해 전송된 재-구동된 신호들을 수신하는 제3탭들(T5)과 제4면 (202)에 형성된 제4탭들(T6)을 포함할 수 있다. 제2PCB(60)는 제5면(203)과 제6면(204)을 포함하고, 제5면(203)에 형성된 제5탭들(T1)과 제6면(204)에 형성된 제6탭들(T2)을 포함할 수 있다.
제2PCB(60)는 제2비아 플러그들(V1)을 포함하고, 제2비아 플러그들(V1)은 제2PCB(60)를 관통하여 제5탭들(T1)과 제6탭들(T2)을 접속할 수 있다.
제2버퍼(52)는 제3탭들(T5)을 통해 입력되고 제1버퍼(51)에 의해 재-구동된 신호들을 제2메모리 장치들(81~84) 중에서 적어도 하나로 전송할 수 있다.
제2버퍼(52)는 도전성 접촉 수단들(59)을 통해 제2PCB(60)에 부착될 수 있다. 제2버퍼(52)는 제3면(201) 또는 제4면(202)에 부착될 수 있다.
실시 예에 따라, 제1탭들(T3)의 개수와 제4탭들(T6)의 개수는 동일하거나 다를 수 있고, 제2탭들(T4)의 개수와 제3탭들(T5)의 개수는 동일하거나 다를 수 있다. 제2탭들(T4)의 개수는 제1탭들(T3)의 개수 또는 제4탭들(T6)의 개수보다 많을 수 있고, 제3탭들(T5)의 개수는 제1탭들(T3)의 개수 또는 제4탭들(T6)의 개수보다 많을 수 있다.
제2메모리 장치들(81~84) 각각은 도전성 접촉 수단들(59)을 통해 제2PCB(60)에 부착될 수 있다. 제2메모리 장치들(81~84) 각각은 휘발성 메모리 장치들 또는 불휘발성 메모리 장치들일 수 있다. 제2메모리 장치들(81~84)은 DRAM들로 구현될 수 있다.
제2모듈(200)은 제2PCB(60)에 부착되고, 제2버퍼(52)와 제2메모리 장치들 (81~84)로 클락 신호를 전송하는 제4버퍼(미도시)를 더 포함할 수 있다. 상기 클락 신호는, 메모리 컨트롤러(400)의 제어에 따라, 클락 버퍼(미도시)로부터 상기 제4버퍼로 전송될 수 있다.
메모리 모듈(300)은 제2탭들(T4)과 제3탭들(T5) 사이에 형성된 도전성 접착 물질(91)을 더 포함할 수 있다. 또한, 메모리 모듈(300)은 제6탭들(T2)과 제1탭들 (T3) 사이에 형성된 도전성 접착 물질(91)을 더 포함할 수 있다.
제1PCB(50)와 제2PCB(60)는 도전성 접착 물질(91)을 통해 서로 접속될 수 있다. 예컨대, 도전성 접착 물질(91)은 ACF(aniostropic conductive film) 또는 ACP(aniostropic conductive paste)일 수 있으나 이에 한정되는 것은 아니다.
실시 예에 따라, 제2모듈(200)은 제2PCB(60)의 제3면(201)과 제4면(202)에 부착된 보조 기판들(67) 각각을 더 포함할 수 있다. 보조 기판들(67)이 제2PCB(60)의 양면(201과 202)에 부착됨으로써, 제2PCB(60)의 구부러지는 특성은 완화될 수 있다. 이때, 보조 기판들(67)은 프리프레그(prepreg)와 구리 박막(Cu foil)으로 형성될 수 있다.
제2PCB(60)의 양면(201과 202)에 보조 기판들(67)이 부착되면, 제2PCB(60) 중에서 보조 기판들(67)이 부착된 부분은 경연성 인쇄 회로 기판의 기능을 수행할 수 있다. 이때, 보조 기판들(67)이 부착되지 않은 제2PCB(60)의 부분은 플랙서블한 특성을 갖는다. 다른 실시 예에 따라, 보조 기판들(67)은 제2PCB(60)에 부착되지 않을 수 있다.
메모리 모듈(300)은 제1메모리 장치들(71~74) 중에서 일부(72 및 74)와 제2메모리 장치들(81~84) 중에서 일부(81 및 83) 사이에 형성된 접착성 물질(93)을 더 포함할 수 있다. 예컨대, 접착성 물질(93)은 방열판의 기능을 갖는 접착성 테이프 (adhesive tape)일 수 있다.
제1버퍼(51)로 입력된 신호들은 특정 클락 신호에 동기되어 제1버퍼(51)로부터 제1메모리 장치들(71~74) 중에서 적어도 하나로 전송되고, 제1버퍼(51)에 의해 재-구동된 신호들은 상기 특정 클락 신호에 동기되어 제2버퍼(52)로부터 제2메모리 장치들(81~84) 중에서 적어도 하나로 전송될 수 있다.
도 5는 도 4에 도시된 제1버퍼가 탭들을 통해 신호들을 수신하는 과정을 설명하기 위한 개념도이고, 도 6은 도 5에 도시된 과정에서 제3탭들과 제4탭들의 일 실시 예를 나타내고, 도 7은 도 5에 도시된 과정에서 제5탭들과 제6탭들의 일 실시 예를 나타내고, 도 8은 도 5에 도시된 과정에서 제5탭들과 제6탭들의 다른 실시 예를 나타낸다.
도 1부터 도 5를 참조하면, 제1모듈(100)에 포함된 제1버퍼(51)는 메모리 컨트롤러(400)로부터 전송된 신호들(DQ, ADD, CMD 및/또는 CNT)을 탭들(T1~T6)을 통해 수신할 수 있다.
도 5에서는 설명의 편의를 위해, 신호들의 경로를 제1PCB(50) 또는 제2PCB (60)의 외부에 도시하고 있으나, 상기 신호들은 제1PCB(50) 또는 제2PCB(60)의 내부를 통해 제1버퍼(51)와 제1메모리 장치들(71 및 72)로 전송될 수 있다.
제1경로(PATH1)를 통해, 신호들(DQ, ADD, CMD 및/또는 CNT)은 제4탭들(T6), 제3탭들(T5), 제2탭들(T4)을 순차적으로 통해 제1버퍼(51)로 전송될 수 있다.
도 1부터 도 6을 참조하면, 제4탭들(T6)은 6개의 탭들(T61~T66)로 구성되고, 제3탭들(T5)은 12개의 탭들(T51-1~T56-2)로 구성되어 있다고 가정한다. 제4탭들 (T6) 각각은 메모리 컨트롤러(400)로부터 전송된 신호들(DQ, ADD, CMD 및/또는 CNT)을 제3탭들(T5) 중에서 해당 탭들(T51-2~T56-2) 각각으로 전송할 수 있다.
제3탭들(T5)은, 제1버퍼(51)에 의해 재-구동된 신호들을 제2버퍼(52)로 전송하기 위한 6개의 탭들(T51-1~T56-1)과, 제4탭들(T6)로부터 전송된 신호들을 제2탭들(T4)로 전송하기 위한 6개의 탭들(T51-2~T56-2)을 포함한다고 가정한다.
본 명세서에서는, 설명의 편의를 위해 제4탭들(T6)이 6개의 탭들(T61~T66)을 포함하고, 제3탭들(T5)이 12개의 탭들(T51-1~T56-2)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 제한되지 않고, 제3탭들(T5)의 개수 및/또는 제4탭들(T6)의 개수는 설계 사양에 따라 다양하게 변경될 수 있다.
제2경로(PATH2)를 참조하면, 신호들(DQ, ADD, CMD 및/또는 CNT)은 제5탭들 (T1), 제6탭들(T2), 제1탭들(T3)을 순차적으로 통해 제1버퍼(51)로 전송될 수 있다.
도 1부터 도 7을 참조하면, 제5탭들(T1)은 6개의 탭들(T11~T16)로 구성되고, 제6탭들(T2)은 6개의 탭들(T21~T26)로 구성된다고 가정한다.
제5탭들(T1) 각각은 메모리 컨트롤러(400)로부터 전송된 신호들(DQ, ADD, CMD 및/또는 CNT)을 제6탭들(T2) 각각으로 전송할 수 있다. 제6탭들(T2) 각각은 제5탭들(T1) 각각으로부터 전송된 신호들을 제1탭들(T3)로 전송할 수 있다.
본 명세서에서는, 설명의 편의를 위해 제5탭들(T1)이 6개의 탭들(T11~T16)을 포함하고, 제6탭들(T2)이 6개의 탭들(T21~T26)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 제한되지 않고, 제5탭들(T1)의 개수 및/또는 제6탭들(T2)의 개수는 설계 사양에 따라 다양하게 변경될 수 있다.
도 1부터 도 8을 참조하면, 제5탭들(T1)은 6개의 탭들(T11~T16)을 포함하고, 제6탭들(T2)은 12개의 탭들(T21-1~T26-2)을 포함하는 것으로 가정한다. 제5탭들 (T1) 각각은 메모리 컨트롤러(400)로부터 전송된 신호들(DQ, ADD, CMD 및/또는 CNT)을 제6탭들(T2) 중에서 해당 탭들(T21-2~T26-2) 각각으로 전송할 수 있다.
제6탭들(T2)은 제1버퍼(51)에 의해 재-구동된 신호들을 제2버퍼(52)로 전송하기 위한 6개의 탭들(T21-1~T26-1)과, 제5탭들(T1)로부터 전송된 신호들을 제1탭들(T3)로 전송하기 위한 6개의 탭들(T21-2~T26-2)을 포함한다고 가정한다.
제1경로(PATH1) 및/또는 제2경로(PATH2)를 통해, 제1버퍼(51)로 전송된 신호들은 제3경로(PATH3)를 따라 제1버퍼(51)로부터 제1메모리 장치들(71 및 72) 중에서 적어도 하나로 전송될 수 있다.
도 9는 도 4에 도시된 제1버퍼가 재-구동된 신호들을 탭들을 통해 제2버퍼로 전송하는 과정을 설명하기 위한 개념도이고, 도 10은 도 9에 도시된 과정에서 제2탭들과 제3탭들의 일 실시 예를 나타낸다.
도 1부터 도 9를 참조하면, 제1모듈(100)에 포함된 제1버퍼(51)는 제1버퍼 (51)에 의해 재-구동된 신호들을 탭들(T4 및 T5)을 통해 제2모듈(200)에 포함된 제2버퍼(52)로 전송할 수 있다.
도 9에서는 설명의 편의를 위해 신호들의 경로를 제1PCB(50) 또는 제2PCB (60)의 외부에 도시하고 있으나, 상기 신호들은 제1PCB(50) 또는 제2PCB(60)의 내부를 통해 제1버퍼(51), 제2버퍼(52), 및 제2메모리 장치들(81 및 82)로 전송될 수 있다.
제4경로(PATH4)를 따라, 재-구동된 신호들은 제1버퍼(51)로부터 제2탭들 (T4)과 제3탭들(T5)을 순차적으로 통해 제2버퍼(52)로 전송될 수 있다.
제5경로(PATH5)를 따라, 제2버퍼(52)는 재-구동된 신호들을 제2메모리 장치들(81 및 82) 중에서 적어도 하나로 전송할 수 있다.
도 1부터 도 10을 참조하면, 제2탭들(T4)은 12개의 탭들(T41-1~T46-2)을 포함하고, 제3탭들(T5)은 12개의 탭들(T51-1~T56-2)을 포함한다고 가정한다. 제2탭들 (T4)중에서 해당 탭들(T41-1~T46-1) 각각은 제1버퍼(51)에 의해 재-구동된 신호들을 제3탭들(T5) 중에서 해당 탭들(T51-1~T56-1) 각각로 전송할 수 있다.
제2탭들(T4)은 제1버퍼(51)에 의해 재-구동된 신호들을 제3탭들(T5)로 전송하기 위한 6개의 탭들(T41-1~T46-1)과, 제3탭들(T5)로부터 전송된 신호들을 제1버퍼(51)로 전송하기 위한 6개의 탭들(T41-2~T46-2)을 포함한다고 가정한다.
제3탭들(T5)은 제2탭들(T4)로부터 전송된 신호들을 제2버퍼(52)로 전송하기 위한 6개의 탭들(T51-1~T56-1)과, 제4탭들(T6)로부터 전송된 신호들을 제2탭들(T4)로 전송하기 위한 6개의 탭들(T51-2~T56-2)을 포함한다고 가정한다.
본 명세서에서는, 설명의 편의를 위해 제2탭들(T4)이 12개의 탭들(T41-1~T46-2)을 포함하고, 제3탭들(T5)이 12개의 탭들(T51-1~T56-2)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 제한되지 않고, 제3탭들(T5)의 개수 및/또는 제2탭들(T4)의 개수는 설계 사양에 따라 다양하게 변경될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 데이터 저장 시스템의 블록도를 나타낸다. 도 1부터 도 11을 참조하면, 데이터 저장 시스템(10-1)은 메모리 모듈 (300), 메모리 컨트롤러(400), 클락 합성기(clock synthesizer; 410), 및 클락 버퍼(420)를 포함할 수 있다.
메모리 모듈(300)은 제1모듈(100)과 제2모듈(200)을 포함하고, 제1모듈(100)과 제2모듈(200) 각각은 도 1부터 도 10을 참조하여 설명된 제1모듈(100)과 제2모듈(200) 각각의 구조와 작동과 실질적으로 동일 또는 유사하다.
제1모듈(100)은 제1버퍼(51), 제3버퍼(53), 및 제1DRAM(71)을 포함하고, 제2모듈(100)은 제2버퍼(52), 제4버퍼(53-1), 및 복수의 제2DRAM(81)을 포함할 수 있다.
제1버퍼(51)는 탭들(T1~T6)을 통해 메모리 컨트롤러(400)로부터 데이터 신호 (DQ)와 데이터 스트로브 신호(DQS) 중에서 적어도 하나를 수신하고, 제3버퍼(53)는 탭들(T1~T6)을 통해 메모리 컨트롤러(400)로부터 어드레스 신호(ADD), 명령 신호(CMD), 및 제어 신호(CNT) 중에서 적어도 하나를 수신할 수 있다.
제1버퍼(51)는 제1PCB(50)에 부착된 탭들을 통해 메모리 컨트롤러(400)로부터 수신한 신호들(DQ 및/또는 DQS)을 제1DRAM(71)으로 전송하고, 신호들(DQ 및/또는 DQS) 중에서 일부를 재-구동할 수 있다. 제2버퍼(52)는 제2PCB(60)에 부착된 탭들을 통해 제1버퍼(51)에 의해 재-구동된 신호들을 수신하고, 상기 재-구동된 신호들을 제2DRAM(81)으로 전송할 수 있다.
제3버퍼(53)는 제1PCB(50)에 부착된 탭들을 통해 메모리 컨트롤러(400)로부터 수신한 신호들(ADD, CMD, 및/또는 CNT)을 제1DRAM(71)으로 전송하고, 상기 수신한 신호들(ADD, CMD, 및/또는 CNT) 중에서 일부를 재-구동할 수 있다. 제4버퍼(53-1)는 제2PCB(60)에 부착된 탭들을 통해 제3버퍼(53)에 의해 재-구동된 신호들을 수신하고, 상기 재-구동된 신호들을 제2DRAM(81)으로 전송할 수 있다.
제3버퍼(53)는 도 4 내지 도 10에서 설명된 제1버퍼(51)와 동일하거나 실질적으로 동일한 과정을 통해 신호들(ADD, CMD, 및/또는 CNT) 중에서 일부를 재-구동하고, 제4버퍼(53-1)는 도 4 내지 도 10에서 설명된 제2버퍼(52)와 동일하거나 실질적으로 동일한 과정을 통해 제3버퍼(53)에 의해 재-구동된 신호들을 처리할 수 있다.
실시 예에 따라, 제3버퍼(53)는 제1PCB(50)에 부착된 탭들을 통해 메모리 컨트롤러(400)로부터 수신한 클락 신호를 제1DRAM(71)으로 전송하고, 상기 클락 신호를 재-구동할 수 있다. 제4버퍼(53-1)는 제2PCB(60)에 부착된 탭들을 통해 제3버퍼(53)에 의해 재-구동된 클락 신호를 수신하고, 상기 재-구동된 클락 신호를 제2DRAM(81)으로 전송할 수 있다.
제3버퍼(53)는 클락 버퍼(420)로부터 클락 신호(CLK)를 수신하고, 클락 신호 (CLK)를 제1버퍼(51)와 제1DRAM(71) 각각으로 전송할 수 있다.
제4버퍼(53-1)는 클락 버퍼(420)로부터 클락 신호(CLK)를 수신하고, 클락 신호(CLK)를 제2버퍼(52)와 제2DRAM(81) 각각으로 전송할 수 있다.
제1버퍼(51)로 입력된 신호들은 클락 신호(CLK)에 동기되어 제1버퍼(51)로부터 제1DRAM(71)으로 전송되고, 제1버퍼(51)에 의해 재-구동된 신호들은 클락 신호 (CLK)에 동기되어 제2버퍼(52)로부터 제2DRAM(81)으로 전송될 수 있다.
클락 합성기(410)는 메모리 컨트롤러(400)로부터 출력된 제어 신호(CNT)에 따라 클락 신호(CLK)를 생성할 수 있다.
클락 버퍼(420)는 클락 합성기(410)로부터 생성된 클락 신호(CLK)를 버퍼링하고, 버퍼된 클락 신호를 제3버퍼(53)와 제4버퍼(53-1) 각각으로 전송할 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 데이터 저장 시스템의 블록도를 나타낸다. 도 1부터 도 12를 참조하면, 데이터 저장 시스템(500)은 데이터 센터 (510), 인터넷 네트워크(540), 및 복수의 클라이언트 컴퓨터들(550 및 551)을 포함할 수 있다.
데이터 센터, 인터넷 데이터 센터, 또는 클라우드 데이터 센터(510)는 데이터베이스(520)와 데이터베이스 서버(530)를 포함할 수 있다.
데이터베이스(520)는 복수의 데이터 저장 장치들(20)을 포함할 수 있다. 복수의 데이터 저장 장치들(20)은 랙(rack)에 설치될 수 있다. 각 데이터 저장 장치(20)의 구조와 작동은 도 1부터 도 10을 참조하여 설명된 메모리 모듈(300)을 포함하는 메모리 시스템(20)의 구조와 작동과 실질적으로 동일 또는 유사하다.
데이터베이스 서버(530)는 복수의 데이터 저장 장치들(20) 각각의 작동을 제어할 수 있다. 데이터베이스 서버(530)는 제1네트워크, 예컨대 LAN(Local Area Network)을 통해 인터넷 네트워크(540), 예컨대, 인터넷에 접속될 수 있다.
복수의 클라이언트 컴퓨터들(550과 551) 각각은 인터넷 네트워크(540)를 통해 데이터베이스 서버(530)에 접속할 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 데이터 저장 시스템의 블록도를 나타낸다. 도 1부터 도 13을 참조하면, 도 2에 도시된 메모리 시스템(20)를 포함하는 데이터 저장 시스템(600)은 PC(personal computer), 또는 네트워크 서버 (Network Server)로 구현될 수 있다.
데이터 저장 시스템(600)은 호스트(610), 메모리 시스템(20), 메모리 시스템 (20)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(620), 디스플레이 (630), 및 입력 장치(640)를 포함할 수 있다.
호스트(610)는 입력 장치(640)를 통하여 입력된 데이터에 따라 메모리 시스템(20)에 저장된 데이터를 디스플레이(630)를 통하여 디스플레이할 수 있다.
예컨대, 입력 장치(640)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(610)는 데이터 저장 시스템(600)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(620)의 동작을 제어할 수 있다. 메모리 컨트롤러(620)는 도 1에 도시된 메모리 컨트롤러(400)일 수 있다.
실시 예에 따라 메모리 시스템(20)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별도의 칩으로 구현될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 10-1, 500, 600: 데이터 저장 시스템
20: 메모리 시스템
50: 제1PCB
51: 제1버퍼
52: 제2버퍼
53: 제3버퍼
60: 제2PCB
71, 72, 73, 74: 제1메모리 장치들
81, 82, 83, 84: 제2메모리 장치들
T1, T2, T3, T4, T5, T6: 탭들
100: 제1모듈
200: 제2모듈
300: 메모리 모듈
400: 메모리 컨트롤러
410: 클락 합성기
420: 클락 버퍼

Claims (10)

  1. 제1모듈을 포함하는 메모리 모듈에 있어서,
    상기 제1모듈은,
    제1면과 제2면을 포함하고, 상기 제1면에 형성된 제1탭들과 상기 제2면에 형성된 제2탭들을 포함하는 제1PCB(printed circuit board);
    상기 제1PCB에 부착된 제1버퍼; 및
    상기 제1PCB에 부착된 제1메모리 장치들을 포함하고,
    상기 제1버퍼는 상기 제1탭들과 상기 제2탭들을 통해 입력된 신호들을 상기 제1메모리 장치들로 전송하고, 상기 신호들 중에서 상기 제1버퍼에 의해 재-구동된 신호들은 상기 제2탭들을 통해 제2모듈로 전송되는 메모리 모듈.
  2. 제1항에 있어서, 상기 메모리 모듈은 상기 제2모듈을 더 포함하고,
    상기 제2모듈은,
    제3면과 제4면을 포함하고, 상기 제3면에 형성되고 상기 제2탭들을 통해 전송된 상기 재-구동된 신호들을 수신하는 제3탭들과 상기 제4면에 형성된 제4탭들을 포함하는 제2PCB;
    상기 제2PCB에 부착된 제2버퍼; 및
    상기 제2PCB에 부착된 제2메모리 장치들을 포함하고,
    상기 제2버퍼는 상기 제3탭들을 통해 입력된 상기 재-구동된 신호들을 상기 제2메모리 장치들로 전송하는 메모리 모듈.
  3. 제2항에 있어서,
    상기 제1PCB는 경성 인쇄회로기판(rigid printed circuit board)이고, 상기 제2PCB는 연성 인쇄회로기판(flexible printed circuit board)인 메모리 모듈.
  4. 제2항에 있어서,
    상기 제2탭들의 개수는 상기 제4탭들의 개수보다 많고, 상기 제3탭들의 개수는 상기 제4탭들의 개수보다 많은 메모리 모듈.
  5. 제2항에 있어서,
    상기 신호들은 클락 신호에 동기되어 상기 제1버퍼로부터 상기 제1메모리 장치들로 전송되고, 상기 재-구동된 신호들은 상기 클락 신호에 동기되어 상기 제2버퍼로부터 상기 제2메모리 장치들로 전송되는 메모리 모듈.
  6. 제2항에 있어서,
    상기 제1메모리 장치들과 상기 제2메모리 장치들은 DRAM들(dynamic randon access memories)인 메모리 모듈.
  7. 제2항에 있어서,
    상기 제1모듈은 상기 제1PCB에 부착되고 상기 제1버퍼와 상기 제1메모리 장치들 각각으로 클락 신호를 전송하는 제3버퍼를 더 포함하고,
    상기 제2모듈은 상기 제2PCB에 부착되고 상기 제2버퍼와 상기 제2메모리 장치들 각각으로 상기 클락 신호를 전송하는 제4버퍼를 더 포함하는 메모리 모듈.
  8. 메인 보드;
    상기 메인 보드에 장착되는 슬롯; 및
    상기 슬롯에 삽입되고, 제1모듈을 포함하는 메모리 모듈을 포함하는 메모리 시스템에 있어서,
    상기 제1모듈은,
    제1면과 제2면을 포함하고, 상기 제1면에 형성된 제1탭들과 상기 제2면에 형성된 제2탭들을 포함하는 제1PCB;
    상기 제1PCB에 부착된 제1버퍼; 및
    상기 제1PCB에 부착된 제1메모리 장치들을 포함하고,
    상기 제1버퍼는 상기 제1탭들과 상기 제2탭들을 통해 입력된 신호들을 상기 제1메모리 장치들로 전송하고, 상기 신호들 중에서 상기 제1버퍼에 의해 재-구동된 신호들은 상기 제2탭들을 통해 제2모듈로 전송되는 메모리 시스템.
  9. 메모리 시스템; 및
    상기 메모리 시스템의 작동을 제어하는 컨트롤러를 포함하는 데이터 저장 시스템에 있어서,
    상기 메모리 시스템은 메인보드, 상기 메인보드에 장착되는 슬롯, 및 상기 슬롯에 삽입되는 메모리 모듈을 포함하고, 상기 메모리 모듈은 제1모듈을 포함하고,
    상기 제1모듈은,
    제1면과 제2면을 포함하고, 상기 제1면에 형성된 제1탭들과 상기 제2면에 형성된 제2탭들을 포함하는 제1PCB;
    상기 제1PCB에 부착된 제1버퍼; 및
    상기 제1PCB에 부착된 제1메모리 장치들을 포함하고,
    상기 제1버퍼는 상기 제1탭들과 상기 제2탭들을 통해 입력된 신호들을 상기 제1메모리 장치들로 전송하고, 상기 신호들 중에서 상기 제1버퍼에 의해 재-구동된 신호들은 상기 제2탭들을 통해 제2모듈로 전송되는 데이터 저장 시스템.
  10. 제9항에 있어서,
    상기 데이터 저장 시스템은 데이터 센터 또는 인터넷 데이터 센터인 데이터 저장 시스템.
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