CN1189890C - 具有多个低功耗模式的半导体存储器件 - Google Patents

具有多个低功耗模式的半导体存储器件 Download PDF

Info

Publication number
CN1189890C
CN1189890C CNB011412143A CN01141214A CN1189890C CN 1189890 C CN1189890 C CN 1189890C CN B011412143 A CNB011412143 A CN B011412143A CN 01141214 A CN01141214 A CN 01141214A CN 1189890 C CN1189890 C CN 1189890C
Authority
CN
China
Prior art keywords
signal
mode
memory
semiconductor memory
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011412143A
Other languages
English (en)
Other versions
CN1355536A (zh
Inventor
佐藤一
佐藤光德
川本悟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1355536A publication Critical patent/CN1355536A/zh
Application granted granted Critical
Publication of CN1189890C publication Critical patent/CN1189890C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一个半导体存储器器件，用于降低功率消耗和增加性能。这个半导体存储器器件包括必须进行刷新来维持数据的多个存储器单元。这个半导体存储器器件包括对存储器单元执行正常操作的一个正常操作模式，和当这个半导体存储器件处于一个待机状态下时，用于降低功率消耗的多个低功率消耗模式。这个半导体存储器件包括用于设置这多个低功率消耗模式中的一个模式的一个模式设置电路。

Description

具有多个低功耗模式的半导体存储器件
技术领域
本发明涉及一个半导体存储器件，更特别地，涉及由一个DRAM和主要被安装在移动设备中的一个非挥发性存储器形成的一个混合存储器系统。
背景技术
便携式设备，例如蜂窝电话，个人手提电话系统(PHS)，或者具有通信功能的个人数字助理(PDA)，可以变得很紧凑和小巧。进一步，便携式终端所处理的通信数据数量已经增加了。例如，除了通话功能，一个蜂窝电话可以被用于发送文本数据和图象数据。进一步，据预测，一个蜂窝电话将被用作使用互联网的一个信息终端(便携式个人计算机)。
另外，一个便携式设备的通信速度已经增加了，并且便携式设备的小型化已经导致能够容纳更小的电池。所以，被安装在便携式设备中的存储器需要具有高的工作速度，大的存储容量，和低的功耗。另外，需要蜂窝电话部件的成本能够降低到使蜂窝电话的价格更具竞争力。这样，所需要的工作存储器的价格是不昂贵的，并且其容量很大。
具有一预定存储容量(例如，大约4兆比特)的SRAM已经被安装在一个便携式终端中，例如蜂窝电话中，以用作一个保存在工作期间必要的数据的工作存储器。但是，已经提出了使用闪存和DRAM来代替SRAM的建议，以增加通信数据的数量和通信的速度。DRAM是与一个异步存储器系统的SRAM兼容的。
DRAM的优点在于其每比特的成本较低，并且能够以很高的速度执行读取/写入操作。但是，当处于一个待机状态而需要维持数据时，DRAM需要消耗功率。在待机状态所需要消耗的功率是几百微安，当DRAM的工作模式是一个单元刷新模式，在单元刷新模式中，DRAM自动地和连续地维持整个存储器中的数据。当DRAM处于不需要保持被写入数据的一个待机模式中时，其功率消耗为几十微安。
一个闪存的优点在于它不需要进行刷新，并且处于待机模式时，其消耗的功率为几个微安。但是，闪存需要几个毫秒到几十个毫秒来写入数据。这样，它就需要花较多的时间来写入数据。
所以，在通信期间，DRAM被用作一个大容量，高速度的工作存储器。在一个待机状态时，在去激活DRAM以前，需要被保持的数据被从DRAM转移到闪存。通过使用这样的方式来进行工作，一个蜂窝电话所消耗的功率降低了。
当整个蜂窝电话从一个待机模式切换到一个通话模式时，在重新激活了DRAM以后，在闪存中的数据必须被重新写入到DRAM中。这样的工作方式产生了一个等待(系统忙)时间，这反过来，又降低了整个系统(蜂窝电话)的性能。
为了解决这样的缺点，可以使用带部分刷新功能的一个DRAM。部分刷新功能仅刷新预定存储器部分的数据。在一个蜂窝电话中，当打开电源时，只要某些数据被保持了，剩余的数据不需要被保持。所以，需要被保持的数据的存储器区域可以被指定。替代地，需要被保持的数据可以被写入到被进行刷新的一个存储器部分。这样一个DRAM的功率消耗比刷新整个存储器单元的DRAM的功率消耗低。进一步，在闪存中，将数据重新写入到DRAM所需要的等待时间将减少。所以，蜂窝电话的性能就不会降低了。
但是，当在一个便携式设备中低功率消耗变为一个重要的因素时，优选地，在待机模式下，DRAM被完全去激活。进一步，可以设计这样一个系统，它根据便携式设备的状态，选择性地执行部分刷新或者完全去激活DRAM，来减少等待时间和降低功率消耗。使用这样一个工作方式，就需要能够允许一个用户设置不同低功率消耗模式的一个半导体存储器件。
发明内容
本发明的一个目的是提供能够降低功率消耗并且增加性能的一个半导体存储器件。
为了实现上面这个目的，本发明提供了包括多个存储器单元的一个半导体存储器件，其中对存储器单元进行刷新来保持数据。这个半导体存储器件包括对存储器单元执行正常操作的一个正常操作模式，和当这个半导体存储器件处于一个待机状态下时，用于降低功率消耗的多个低功率消耗模式。这个半导体存储器件包括用于设置这多个低功率消耗模式中的一个模式的一个模式设置电路。
从另外一个方面来看，本发明是一个半导体存储器件。这个半导体存储器件包括含多个存储器单元的一个存储器内核，其中对存储器单元进行刷新来保持数据。这个半导体存储器件包括对存储器单元执行正常操作的一个正常操作模式，和当这个半导体存储器件处于一个待机状态下时，用于降低功率消耗的多个低功率消耗模式。一个内部电源提供电路被连接到这个存储器内核，以向这个存储器内核提供工作电压。这多个低功率消耗模式包括一第一低功率消耗模式，一第二低功率消耗模式，和一第三低功率消耗模式中的一个。这第一低功率消耗模式停止对所有存储器单元进行刷新并且停止内部电源提供电路的工作。这第二低功率消耗模式停止对所有存储器单元进行刷新，而继续内部电源提供电路的工作。这第三低功率消耗模式对部分存储器单元进行刷新，并且继续内部电源提供电路的工作。这个半导体存储器件包括用于设置这多个低功率消耗模式中的一个模式的一个模式设置电路。
从另外一个方面来看，本发明是一个半导体存储器件。这个半导体存储器件包括被组织成在多个存储器部分中的多个存储器单元。其中对存储器单元进行刷新来保持数据。这个半导体存储器件包括用于对至少一个存储器部分中的存储器单元进行刷新的一个刷新模式。每一个存储器部分具有一个内在的刷新特性。一个选择电路选择具有最佳刷新特性的至少一个存储器部分。
从另外一个方面来看，本发明是一种半导体器件，包括第一半导体存储器器件，它不需要维持数据；以及第二半导体存储器器件，连接到第一半导体存储器器件，其中这第二半导体存储器器件包括必须进行刷新来维持数据的多个存储器单元，其中所述第二半导体存储器器件包括对存储器单元执行正常操作的一个正常操作模式，和当所述第二半导体存储器件处于待机状态时，用于降低功率消耗的多个低功率消耗模式，该半导体器件的特征是：所述第二半导体存储器器件包括用于设置所述多个低功率消耗模式中的一个模式的模式设置电路。
从另外一个方面来看，本发明是一个半导体存储器件。这个半导体存储器件包括含多个存储器单元，其中对存储器单元进行刷新来保持数据。这个半导体存储器件包括对存储器单元执行正常操作的一个正常操作模式，和当这个半导体存储器件处于一个待机状态下时，用于降低功率消耗的多个低功率消耗模式。一个命令解码器接收一个命令，并且根据这个命令产生一第一程序模式信号和一个正常工作模式信号。一个输入控制电路被连接到这个命令解码器，以从这个命令解码器中接收这第一程序模式信号并且根据这个第一程序模式信号来产生一个程序模式输入信号。一个模式设置电路被连接到这个输入控制电路，来对这个程序模式输入信号作出响应，设置这多个低功率消耗模式中的一个模式。
从另外一个方面来看，本发明是一个半导体存储器件。多个存储器单元被进行刷新来保持数据。这个半导体存储器件包括对存储器单元执行正常操作的一个正常操作模式，和当这个半导体存储器件处于一个待机状态下时，用于降低功率消耗的多个低功率消耗模式。一个模式设置电路产生与多个低功率消耗模式中一个相应的一个刷新工作模式信号。一个刷新控制电路被连接到这个模式设置电路，对这个刷新工作模式信号作出响应，将需要被刷新的存储器第一的一个设置地址与刷新计数器地址进行比较，并且当设置地址与刷新计数器地址匹配时就产生刷新信号。
从下面的描述中，并且参考附图，可以更清楚本发明的其它方面与优点，这些附图仅仅是本发明的原理示例。
附图说明
通过下面关于本发明优选实施方式的描述，并且参考附图，可以更好地理解本发明，其目的和优点。
图1是根据本发明的第一实施方式的一个半导体存储器件的一个示意图框图；
图2是显示了图1的半导体存储器件中状态切换的一个图；
图3是显示在一个功率关闭模式期间，一个内部电源提供电路和一个刷新操作的状态的表；
图4是包括图1的半导体存储器件的一个蜂窝电话的一个示意图框图；
图5是显示图4的蜂窝电话的工作的一个流图；
图6是显示图1中半导体存储器件的模式切换的一个波形流图；
图7是显示图1中半导体存储器件的一个模式设置周期的一个波形流图；
图8是被提供给图1中半导体存储器件的命令表；
图9是显示图1中半导体存储器件的模式设置周期的一个波形流图；
图10A到10C是模式设置地址代码的表；
图11A是图1中半导体存储器件的一个输入控制电路的一个示意图电路，图11B是输入控制电路的一个脉冲产生电路的一个示意图电路；
图12是图1中半导体存储器件的一个模式锁存电路的一个示意图电路；
图13是图1中半导体存储器件的一个电源关闭模式判断电路的一个示意图电路；
图14是图1中半导体存储器件的一个刷新控制电路的一个示意图电路；
图15A和15B是显示图11A中输入控制电路的波形的图；
图16是显示图11A中输入控制电路的波形的一个图；
图17A和17B是显示图12中模式锁存电路的一个合成输入信号产生电路的波形的图；
图18是显示图12中模式锁存电路的一个模式设置地址缓冲器的波形的一个图；
图19是显示图12中模式锁存电路的一个模式设置地址缓冲器的波形的一个图；
图20是显示图12中模式锁存电路的一个模式设置解码器的波形的一个图；
图21是显示图13的电源关闭模式判断电路的波形的一个图；
图22是显示图14中刷新控制电路的波形的一个图；
图23是显示图14中刷新控制电路的波形的一个图；
图24是一个地址扰乱电路的一个示意图电路；
图25是显示地址扰乱的一个图；和
图26是一个存储器阵列的一个示意图框图。
实施方式描述
在图中，类似的数字标号被用于表示类似的部件。
根据本发明的一个优选实施方式的一个半导体存储器件现在就被参考图1到23进行描述。
根据这个优选实施方式的半导体存储器件是具有一个SRAM接口的一个DRAM。这个DRAM包括一个存储器内核，它具有用于保存信息的动态存储器单元，一个行解码器，一个列解码器，和一个读出放大器。这个DRAM是一个异步存储器，它不需要有信号或者命令被提供到与一个外部设备相连的一个接口，来对存储器单元进行刷新。进一步，这个DRAM具有一个自刷新功能，它能够在一个正常的工作模式期间，保持存储器单元中的信息。所以，这个DRAM替代了一个SRAM而不需要执行刷新的附加电路。
图2是显示根据这个优选实施方式的半导体存储器件(DRAM)中的状态切换的一个图。这个DRAM工作在一个正常工作模式下，在这个模式期间，执行正常的读取和写入操作，并且这个DRAM也可以在一个电源关闭的模式下，在这个模式期间，功率消耗较低。在电源关闭模式期间，选择包括一个睡眠模式，一个刷新停止模式(Nap模式)，和一部分自刷新模式(S-Ref模式)的多个低功率消耗模式中的一个。对一个器件内部电源提供的控制和对存储器内核刷新的控制被组合在一起来设置每一个功率消耗模式。
当电源在提供时，DRAM从一个冷启动(CST)状态进入功率关闭模式中的一个(在优选实施方式中，是睡眠模式)，然后切换到正常工作模式的一个待机模式(STB)。DRAM从一个冷启动状态进入的功率关闭模式可以是Nap模式或者S-Ref模式。这个DRAM具有一个自刷新功能，它能够在正常工作模式期间，自动地保持每一个存储器单元部分中的数据。
当在待机模式下，提供了一个读取命令或者一个写入命令时，DRAM切换到一个读取模式(RD)或者一个写入模式(WR)并且执行一个读取操作或者一个写入操作。在执行一个读取操作或者一个写入操作后，DRAM根据所接收的命令进入到一个待机模式或者一个输出非使能模式(OD)，或者从这个输出非使能模式进行到待机模式。DRAM也可以根据所接收的命令(写入后进行读取的命令)从读取模式转换到写入模式。
当在待机模式下提供了一个程序命令时，DRAM切换到一第一程序模式(PRO)。进一步，当DRAM在待机模式期间检测到一个程序模式信号/PE时，DRAM切换到一第二程序模式(PE)。在第一和第二程序模式中，DRAM根据从一个外部设备所提供的一个设置代码，选择电源关闭模式中低功率消耗模式中的一个模式，并且根据一特定设置模式设置被选择的低功率消耗模式。在完成了这个设置后，DRAM自动地切换到待机模式。
当这个DRAM在待机模式期间，检测到一个芯片使能信号CE2时，这个DRAM就立即进入到被选择的低功率消耗模式。从电源关闭模式切换到正常工作模式所需要的功率消耗数量和等待时间对每一个低功率消耗模式来说是不同的。所以，一个用户可以通过选择低功率消耗模式之一来选择所希望的功率消耗。进一步，在正常工作模式(程序模式)期间，预先设置了低功率消耗模式。这样，在当这个芯片使能信号CE2发生改变时起的一个很短的时间内，DRAM就从正常工作模式切换到低功率消耗模式。
图3是显示根据这个模式而设置的内部电源提供和刷新工作的表。DRAM根据每一个低功率消耗模式而切换内部电源提供电路和刷新工作。
当被提供到DRAM的一个模式端子上的这个芯片使能信号CE2为高电平时，这个DRAM就工作在正常工作模式下。在这个正常工作模式下，DRAM激活了所有的内部电源提供电路，并且对存储器内核中的每一个存储器部分的存储器单元进行刷新，每一个内部电源提供电路是在一个相关的低功率消耗模式中被激活的。
例如，DRAM包括5个内部电源提供电路。第一内部电源提供电路向存储器内核提供电源。第二内部电源提供电路向驱动存储器内核的外围电路提供电源。第三内部电源提供电路向一个外部设备和一个接口提供电源。第四内部电源提供电路向一个用于确定例如电源关闭模式期间的模式的电路提供电源。第五内部电源提供电路向这个衬底提供一个负的电压或者一个跃升电压。
当被提供到DRAM的这个模式端子上的这个芯片使能信号CE2为低电平时，这个DRAM就进入到低功率消耗模式中的一个。在睡眠模式下，这个DRAM去激活第一，第二和第五内部电源提供电路，在Nap模式下或者S-Ref模式下，DRAM激活这些电路。在睡眠模式和Nap模式下，DRAM停止进行刷新，而在S-Ref模式下，DRAM根据一预定的程序执行一个选择性刷新操作。
在睡眠模式下，DRAM去激活某些内部电源提供电路，并且停止刷新操作，以进一步减少功率消耗。但是，当DRAM从睡眠模式切换到正常工作模式时，就需要一第一等待时间，直到使能了对存储器内核中的数据进行读取和写入，并且需要一第二等待时间，以将数据写入到存储器单元中。这第一等待时间是从内部电源提供电路被激活的时刻到这个存储器内核被提供了具有一预定电压的一个内部电源提供的时刻之间的时间。
在Nap模式下，DRAM停止刷新操作并且减少功率消耗。在这个情形下，不需要第一等待时间，因为内部电源提供电路被激活了。所以，仅需要一第二等待时间，直到DRAM的操作被使能。
在S-Ref模式下，DRAM仅对预定存储器部分执行自刷新操作。这样，与对每一个存储器部分进行刷新相比，减少了功率消耗。在这个情形下，根据一预定程序，DRAM在电源关闭模式下，将数据保存在进行自刷新的存储器部分中。这样，就缩短了访问DRAM所需要的时间。
现在参考图1来讨论根据优选实施方式的DRAM 10，图1仅显示了与DRAM 10的电源关闭模式相关的电路。
DRAM 10包括一个命令解码器11，一个外部信号输入电路12，一个输入控制电路13，一个模式设置地址缓冲器14，一个模式锁存电路15，一个缓冲器16，一个电源关闭模式判断电路17，一个刷新操作判断电路18，一个自刷新振荡器19，一个刷新控制电路20，一个行控制电路21，一个内部电源提供电路22，和一个DRAM内核23。
DRAM内核23包括一个存储器单元阵列，一个列控制电路，和一个输入/输出(I/O)电路。这个存储器单元阵列具有以矩形的方式被排列在字线和比特线之间的交叉部分上的多个存储器单元23a。列控制电路选择比特线，并且I/O电路从和向存储器单元输入和输出数据。
一个外部设备向命令解码器11提供一第一芯片使能信号/CE1，一个写入使能信号/WE，一个输出使能信号/OE，一个高有效位比特/UB，和一个低有效位比特信号/LB。在每一个字母标识符前的这个“/”表示这个信号具有负的逻辑。
在读取操作或者写入操作期间，第一芯片使能信号/CE1变低，并且激活DRAM 10。在写入操作期间，写入使能信号/WE变低，并且使能对数据的写入。在读取操作期间，输出使能信号/OE变低，并且使能数据的输出。高有效位比特/UB，和低有效位比特信号/LB用于对输入/输出数据进行掩码。
命令解码器11对这些信号进行解码，并且产生各种类型的命令。当产生了用于执行正常工作(读取/写入操作)的一个命令时，命令解码器11产生一个相应的读取/写入信号RD/WR。命令解码器11向行控制电路21和输入控制电路13提供读取/写入信号RD/WR。
当产生了用于设置电源关闭模式的一个命令时，命令解码器11产生一个相应的第一程序模式信号Pro，并且将这个第一程序模式信号Pro提供到输入控制电路13。这个第一程序模式信号Pro被用于根据外部命令设置DRAM 10的输入模式。
禁止操作或者对正常操作没有任何意义的(非法模式)的信号/CE1，/WE，/OE，/UB，/LB的组合可以被用作设置电源关闭模式的命令。从这样的组合中形成的一个命令被称作一个非法命令。
当这第一芯片使能信号/CE1非使能了正常操作时，外部信号输入电路12对从一个外部设备提供的一第二程序模式信号/PE进行放大，并且将这个被放大的第二程序模式信号/PE提供到输入控制电路13。更具体地，当这第一芯片使能信号/CE1为高电平时，外部信号输入电路12向输入控制电路13提供第二程序模式信号/PE。第二程序模式信号/PE被用于根据这个外部信号设置DRAM 10的一个输入模式。
在一个外部命令或者一个外部命令所决定的一个模式设置周期中，DRAM 10从正常工作模式切换到电源关闭模式中的一个低功率消耗模式。
根据第一程序模式信号Pro和取/写入信号RD/WR，输入控制电路13产生一第一地址使能信号proaddz和一第一输入信号proentz。然后，输入控制电路13将第一地址使能信号proaddz和第一输入信号proentz提供到这个模式设置地址缓冲器14和模式锁存电路15。
更具体地，输入控制电路13对第一程序模式信号Pro被输入的次数进行计数，并且当这个计数值达到了一预定值时，产生第一地址使能信号proaddz和第一输入信号proentz。当在计数值达到这个预定值以前，提供了读取/写入信号RD/WR，输入控制电路13就清除这个计数值。所以，当第一程序模式信号Pro被连续提供了一预定次数时(即，当命令解码器11连续预定次数地接收了一个非法命令)，输入控制电路13就产生第一地址使能信号proaddz和第一输入信号proentz。输入控制电路13避免因为噪声或者类似的因素而错误地输入了一个程序模式。
当命令解码器11连续预定次数地接收了一个非法命令时，可以产生第一程序模式信号Pro。在这个情形下，输入控制电路13根据这个第一程序模式信号Pro产生第一地址使能信号proaddz和第一输入信号proentz。。
输入控制电路13根据一第二程序模式信号/PE产生一第二地址使能信号peaddz和一第二输入信号peentz，并且将第二地址使能信号peaddz和第二输入信号peentz提供给模式设置地址缓冲器14和模式锁存电路15。
更具体地，输入控制电路15检测第二程序模式信号/PE是否已经根据一预定模式进行转换，并且当已经检测到这样的状态切换时就产生第二地址使能信号peaddz和第二输入信号peentz。在这个优选实施方式中，第二程序模式信号/PE通常是高电平。当第二程序模式信号/PE从高电平切换到低电平并且然后又转换到高电平时，就产生第二地址使能信号peaddz和第二输入信号peentz。输入控制电路13通过一个外部输入信号使能进入到这个程序模式。
所以，DRAM 10根据来自一个外部终端101的一个外部命令或者一个外部信号而进入到程序模式PRO，PE。这样的模式进入使这个用户的需求能够被满足。
模式设置地址缓冲器14从一个外部设备接收一个地址信号ADD，并且对第一和第二地址使能信号proaddz，peaddz作出响应，向这个模式锁存电路15提供由模式设置所需要的地址信号ADD的比特所形成的一个地址信号A<0:3>(在这个情形下，是4个比特)。代码A<0:3>表示地址信号ADD的比特A0到A3。
模式锁存电路15根据第一和第二地址使能信号proaddz，peaddz，和第一与第二输入信号proentz，peentz来锁存地址信号A<0:3>，并且向刷新控制电路20提供一个刷新地址信号paz<0:3>。刷新地址信号paz<0:3>包括在S-Ref模式期间应被进行选择性刷新的存储器部分的信息。
进一步，模式锁存电路15解码刷新地址信号paz<0:3>，并且产生一个刷新停止模式信号(Nap模式信号)napz，一个选择性刷新模式信号(S-Ref模式信号)srefz，和一个睡眠模式信号sleepz。
更具体地，对第一和第二地址使能信号proaddz，peaddz作出响应，模式锁存电路15将地址信号A<0:3>作为一个代码而锁存。这个代码包括输入模式的信息和用于设置输入模式工作的信息(在选择性刷新模式期间的存储器部分选择信息)。
在这个优选实施方式中，地址信号A0，A1是模式选择信息，地址信号A2，A3是存储器选择信息。所以，在S-Ref模式中，DRAM 10将DRAM内核划分为4个存储器部分，并且根据地址信号A2，A3选择性地刷新存储器部分中的一个。
根据被锁存的代码(模式选择信息)，模式锁存电路15促使Nap模式信号napz，S-Ref模式信号srefz，和一个睡眠模式信号sleepz中的一个为高电平。
模式锁存电路15向刷新控制电路20提供Nap模式信号napz和S-Ref模式信号srefz，并且向内部电源提供电路22提供睡眠模式信号sleepz。
缓冲器16对从一个外部设备接收的一第二芯片使能信号CE2进行放大，并且将这个被放大的第二芯片使能信号CE2提供到电源关闭模式判断电路17。第二芯片使能信号CE2被用于在正常工作模式和电源关闭模式之间进行切换。电源关闭模式判断电路17也接收从刷新工作判断电路18输出的一个刷新请求信号psrtz。
这个刷新工作判断电路18根据从自刷新振荡器19输出的一个时钟信号CLK而产生刷新请求信号psrtz。这个自刷新振荡器19产生为一个预定频率的一个时钟信号CLK，并且将这个时钟信号CLK提供到刷新工作判断电路18。这个刷新工作判断电路18对时钟信号CLK进行除法运算或者进行计数，并且产生为一预定周期的刷新(REF)请求信号psrtz。这个刷新请求信号psrtz具有与刷新DRAM内核23中所有存储器单元的信息所需要的时间相应的一个周期。这个刷新工作判断电路18向电源关闭模式判断电路17和刷新控制电路20提供刷新请求信号psrtz。
在S-Ref模式中，刷新请求信号可以根据其中需要被执行刷新的存储器电单元部分的信息保持特征而进行改变。进一步，这个刷新请求信号在地址扰乱期间可以以相同的方式被改变，这在后面将要描述。
这个电源关闭模式判断电路17根据第二芯片使能信号CE2判断模式，并且与刷新请求信号psrtz同步，将一个电源关闭(PD)模式信号pdmodez切换到与判断模式相应的一个电平。例如，当从正常工作模式切换到电源关闭模式时(当第二芯片使能信号CE2变为低电平时)，电源关闭模式判断电路17促使PD模式信号pdmodez变为高电平，并且变化与刷新请求信号psrtz变为低电平是同步的。当从电源关闭模式切换到正常工作模式时，电源关闭模式判断电路17促使PD模式信号pdmodez变为低电平，并且变化与刷新请求信号psrtz变为低电平是同步的。通过使用这个方式来产生PD模式信号，正在被执行的自刷新操作被禁止停止，并且避免由此而产生的对存储器单元中信息的破坏，即使与一个外部设备异步的刷新请求信号psrtz被在DRAM 10中产生。
在正常工作模式中，对这个电源关闭模式信号pdmodez作出响应，刷新控制电路20产生一个刷新信号srtz，这个刷新信号的脉冲基本上是刷新请求信号psrtz相同的。
对从刷新控制电路20所提供的刷新信号srtz作出响应，行控制电路21激活被一个刷新地址计数器(没有显示)所选择的DRAM内核23的一个字线。使用这个方式，连接到被激活字线的存储器单元的信息被进行刷新。
在电源关闭模式中，对这个电源关闭模式信号pdmodez作出响应，刷新控制电路20根据Nap模式信号napz，S-Ref模式信号srefz，和刷新地址信号paz<0:3>从刷新请求信号psrtz产生一个刷新信号srtz。
更具体地，当Nap模式信号napz变为高电平时，刷新控制电路20促使刷新信号srtz变为低电平。对低电平的刷新信号srtz作出响应，行控制电路21不激活字线。所以，在Nap模式信号napz为高电平的Nap模式中，就停止对DRAM内核23进行刷新。
当S-Ref模式信号srefz变为高电平时，刷新控制电路20根据刷新地址信号paz<0:3>的存储器部分信息，产生为脉冲的刷新信号srtz。更具体地，当刷新地址计数器的输出(即DRAM内核23的地址)与刷新地址信号paz<0:3>的存储器部分信息(地址信号A2，A3)匹配时，刷新控制电路20产生其脉冲基本上与刷新请求信号psrtz是相同的刷新信号srtz。对这个刷新信号srtz作出响应，行控制电路21激活字线。这对存储器部分信息(地址信号A2，A3)所指定的存储器部分的存储器单元进行刷新。
内部电源提供电路22控制对包括DRAM内核23的电路进行供电。对从模式锁存电路15所接收的睡眠模式信号sleepz作出响应，内部电源提供电路22被激活和去激活。被激活的内部电源提供电路22产生被提供到包括DRAM内核23的电路的内部电压。去激活的内部电压提供电路22停止产生内部电压。
除了被睡眠模式信号sleepz所控制的内部电源提供电路22外，DRAM10包括不被睡眠模式信号sleepz所控制的一个内部电源提供电路。
图4是包括了DRAM 10的一个蜂窝电话的一个示意图框图。这个蜂窝电话30包括一个CPU 31和一个MCP 31，其中每一个被排列在一个半导体电路的衬底上。MCP 32包括DRAM 10和一个闪存33。MCP是由多个具有类似于一个DRAM和一个闪存的不同功能的芯片所形成的一个多芯片组。
CPU 31控制了将数据写入到DRAM 10和闪存33，并且控制了从DRAM 10和闪存33中对数据的读取。DRAM 10被用作一个工作存储器，而当蜂窝电话30的电源被关闭时或者当蜂窝电话30处于待机模式时，闪存33被用作一个备份存储器。
图5是显示了蜂窝电话30的操作的一个流图。
当关闭蜂窝电话30的电源时，CPU 31将必要的数据从DRAM 10转移到闪存33。
当打开电源时，蜂窝电话30进入待机模式。在这个状态下，CPU 31将DRAM 10设置在一个低电源消耗模式下。当DRAM 10处于睡眠模式时，DRAM 10所消耗的功率基本上与处于待机模式下的闪存33所消耗的功率相同。必要的数据被保存在闪存33中。
随后，当蜂窝电话33从待机模式切换到一个通话模式时，CPU 31促使芯片使能信号CE2变为高电平。在DRAM 10进入了待机模式后(图2)，CPU 31转移被保存在闪存33中的数据。通话包括对数据的转移。
当从通话模式切换到待机模式时，CPU 31将DRAM 10的必要数据保存在闪存33中。然后，CPU 31促使这个芯片使能信号CE2变为低电平，并且将DRAM 10切换到电源关闭模式。当电源关闭模式被设置在睡眠模式或者Nap模式中时，DRAM 10不执行刷新操作。这样，就删除了DRAM 10中的所有数据。当电源关闭模式被设置在S-Ref模式时，对被选择的存储器部分进行刷新操作。这样，DRAM 10保持必要的数据并且删除不必要的数据。这在蜂窝电话30处于待机模式时，减少了功率消耗。
当蜂窝电话30从待机模式切换为通话模式时，CPU 31促使这个芯片使能信号CE2变为高电平。结果，DRAM 10进入待机模式。在这个状态下，当DRAM 10从睡眠模式切换到正常工作模式时，DRAM 10激活了内部电源提供电路22，并且重新向DRAM内核23进行供电。在启动了电源提供后的时间t1后，CPU 31将被保存在闪存33中的数据传送到DRAM 10。数据传输需要时间t2。所以，在睡眠模式下，需要时间t1+t2来激活通话。但是，在这个情形下，内部电源提供电路22在睡眠模式中被去激活。这样，功率消耗降低的效果就更显著了。
当DRAM 10从Nap模式切换到正常工作模式时，内部电源提供电路22已经被激活了。这样，CPU 31立即将被保存在闪存33中的数据传送到DRAM 10。数据传输需要时间t2。所以，在Nap模式下所消耗的功率比当维持DRAM 10中的所有数据所消耗的功率小。因为时间t1是不必要的，与睡眠模式相比，就改进了蜂窝电话的性能。
当DRAM 10从S-Ref模式切换到正常工作模式时，仅维持DRAM 10中必要的数据。这样，就立即使能通话。所以，在S-Ref模式中，蜂窝电话30的性能基本上保持相同，因为在待机模式和通话模式之间的等待时间基本上是零(或者基本上为零)。这样，通过选择合适的低功率消耗模式，就可以改进功率降低的效果和改进蜂窝电话30的性能。
一个专用存储器控制器可以被用于替代CPU 31来控制DRAM 10和闪存33。进一步，数据的传输不局限于在待机模式和通话模式之间进行切换的时刻，并且当必要时，可以在一个通话期间执行数据的传输。进一步，一个SRAM可以被用作数据备份存储器，而不使用闪存33。进一步，在待机模式中，数据可以被保存在一个本地数据库的一个服务器中，或者蜂窝电话30的类似数据库中。
图6是显示模式切换的一个波形流图。
DRAM 10根据被提供到模式端子的第二芯片使能信号CE2来控制在正常工作模式与电源关闭模式之间的模式切换。提供在正常工作模式期间，设置下一个电源关闭模式，就减少了从正常工作模式切换到电源关闭模式所需要的时间。
DRAM 10对刷新请求信号psrtz作出响应来决定模式。执行决定是为了避免因为当第二芯片使能信号CE2与刷新请求信号psrtz相互异步时所导致的错误刷新。即，如果当在正常工作模式期间，对刷新请求信号psrtz作出响应而正在刷新DRAM内核23时，模式被切换到电源关闭模式，这个刷新就可能被中断，并且可能删除信息。
当退出电源关闭模式(电源关闭模式退出)时，DRAM 10保持模式设置信息。通过首先将模式设置在正常工作模式，模式设置信息的保持消除了重新设置模式的负担。模式设置信息可以在电源关闭模式退出期间被自动地设置为一个缺省值。在这个情形下，缺省值可以是可变的。这样的设置消除了当系统临时改变低功率消耗模式时重新将模式设置为初始模式的负担。
图7是显示模式设置周期的一个波形流图。
DRAM 10通过一个模式设置外部终端101来接收电源关闭模式所需要的数据。通过使用这个方法来接收信息，就可以确保在正常工作模式期间进行安全的操作。
更具体地，当第一芯片使能信号/CE1为高电平时，DRAM 10不执行正常工作。当第一芯片使能信号/CE1为高电平时，对被提供到专用终端101的第二程序模式信号/PE作出响应，根据这个地址信号ADD，DRAM 10获得地址代码。换句话说，当第二程序模式信号/PE变为低电平时，DRAM 10激活地址代码输入电路，当第二程序模式信号/PE变为高电平时，DRAM 10对地址代码信息进行锁存。
当第一芯片使能信号/CE1为低电平时，根据这个读取命令，DRAM 10获得地址信号ADD。
在图7中，t1到t5是外部规定时间条件。
在图7的时序中，当第二程序模式信号/PE变为低电平时，连接到一个外部专用端的一个输入电路(没有显示)被激活。这启动了对地址信号的一个解码过程。当第二程序模式信号/PE变为高电平时，就决定解码结果，并且去激活输入电路。通过使用这个方法来选择性地激活输入电路，就减少了功率消耗。在模式设置周期中，第二程序模式信号的逻辑电平可以被反转。进一步，地址代码可以被提供到一个时间端子(DQ)。
图8是一个命令表。命令C1到C6和C8到C10在正常工作模式期间被使用。命令C7，C11在正常工作模式期间没有任何意义。在写入(WR)操作期间，虽然使用了命令C7，但是信号/LB，/UB为高电平，并且这样就不输入数据(即，数据被进行掩码)。命令C11在读取(RD)操作期间被使用。但是，因为数据被信号/LB，/UB进行了掩码，所以不输出数据。
使用这个方法，通过获得在正常工作模式期间不使用的命令(非法命令)来作为电源关闭模式所需要的信息，就不需要一个专用终端来设置模式信息。
图9是显示一个模式设置周期的一个波形流图。图9显示了何时通过连续低输入图8的多个命令而获得了作为一个地址代码的、模式设置所需要的信息的一个示例。
对命令C11作出响应，DRAM 10获得作为一个地址代码的地址信号ADD。地址代码的获取被重复N次。当对第一命令到第N个命令作出响应而获得的N个地址代码中的每一个均匹配时，DRAM 10判断这个地址代码是有效的，并且设置这个模式。如果证实命令C11的N-1次地址代码匹配时，也可以设置这个模式。进一步，用于获得地址代码所需要的次数也可以根据需要而改变(例如，一次)。
图10A到10C是模式设置地址代码表。地址信号A0到A3作为地址代码而被获取，并且根据这个地址代码来设置模式。
DRAM 10根据用作地址代码的地址信号A0，A1来设置低功率消耗模式，并且根据地址信号A2，A3(例如，在S-Ref模式中的刷新模块选择)设置模式的工作。
更具体地，当地址信号A0，A1均为低电平(0)时，就设置Nap模式。当地址信号A0是低电平，而地址信号A1是高电平(1)时，就设置S-Ref模式。当地址信号A0，A1均是高电平时，就设置睡眠模式。进一步，当地址信号A2，A3均是低电平时，就指定模块选择#00。当地址信号A2是低电平，并且地址信号A3是高电平时，就指定模块选择#10。当地址信号A2是高电平，地址信号A3是低电平时，就指定模块选择#01。当地址信号A2，A3均是高电平时，就指定模块选择#11。
模块选择不是非分成4个，并且可以根据需要分成2个或者8个。进一步，可以同时指定多个存储器部分。例如，当刷新存储器部分的一半时，就可以指定两个四分之一的存储器部分。这可以使各种需求获得满足，并且改进了这个系统的性能。
现在参考图11到图23来讨论输入控制电路13，模式锁存电路15，电源关闭模式判断电路17，和刷新控制电路20。
图11A是输入控制电路13的一个示意图框图。输入控制电路13包括一第一输入电路13a和一第二输入电路13b。第一输入电路13a根据第一程序模式信号PRO和读取/写入信号RD/WR产生第一地址使能信号proaddz和第一输入信号proentz。第二输入电路13b根据第二程序模式信号/PE产生第二地址使能信号peaddz和第二输入信号preentz。
第一输入电路13a包括一个计数器电路41，一个脉冲产生电路42，多个反相器电路43，44，45，和一个或非门电路46。第一程序模式信号PRO被提供到计数器电路41和脉冲产生电路42。
如图11B所显示的，脉冲产生电路42包括一个反相器电路47和一个与非门电路48。第一程序模式信号PRO被提供到这个反相器电路47和与非电路48的一第一输入端子。反相器电路47的输出信号被提供到与非电路48的一第二输入端子。反相器电路的数目除了必须是奇数外，没有其它任何限制。
对第一程序模式信号PRO的上升沿作出响应，脉冲产生电路42产生一个单触发脉冲，这个单触发脉冲具有一预定脉冲宽度，并且为低电平。反相器电路43从这个脉冲产生电路42接收这个脉冲信号，并且向计数器电路41提供一个逻辑信号，该逻辑信号是这个脉冲信号的反相信号。
计数器电路41包括4个触发器电路41a，41b，41c，和41d。触发器电路41a到41c中的每一个的输出端子被连接到相邻触发器电路41b-41d的数据输入端子。第一级触发器电路41a的数据输入端子被提供了第一程序模式信号PRO。触发器电路41a-41d中每一个的时钟端子被提供了反相器电路43的输出信号。第三级触发器电路41c的输出端子输出第一地址使能信号proaddz，最后一级(第四级)触发器电路41d的输出端子输出第一输入信号proentz。
第一输入信号proentz通过反相器电路44，45被提供到或非电路46的一第一输入端子。或非电路的一第二输入端子被提供了一个读取/写入信号RD/WR。或非电路46的输出信号被提供到每一个触发器电路41a-41d的复位端子。
第二输入电路13b包括反相器电路51，52和一个脉冲产生电路53。外部信号输入电路12给一个外部端子54提供了第二程序模式信号/PE，该信号被进一步提供到反相器电路51和脉冲产生电路53。
反相器电路51对第二程序模式信号/PE进行反相，并且产生第二地址使能信号peaddz。脉冲产生电路53具有与脉冲产生电路42相同的结构，并且给反相器电路52提供了一个单触发脉冲信号，该单触发脉冲信号具有一预定脉冲宽度，当第二程序模式信号/PE变为高电平时。反相器电路52对这个脉冲信号进行反相，并且产生第二输入信号peentz。
图15A和15B是显示用作一个程序模式设置电路的输入控制电路13的第一输入电路13a的波形的图。
参考图15A，第一输入电路13a促使第一地址使能信号proaddz在第三周期内变为高电平，并且促使第一输入信号proentz在第四周期内变为高电平。第一输入电路13a同时复位第一地址使能信号proaddz和第一输入信号proentz。
参考图15B，当接收到一个读取命令RD(读取/写入信号RD/WR)时，第一输入电路13a复位这个计数值，并且将第一地址使能信号proaddz和第一输入信号proentz维持在一个低电平。
图16是显示用作一个程序模式设置电路的输入控制电路13的第二输入电路13b的波形的图。
当第二输入模式信号/PE变为低电平时，第二输入电路13b产生为一高电平的一第二地址使能信号peaddz。然后，当第二输入模式信号/PE变为高电平时，第二输入电路13b产生为一高电平的一第二输入信号peentz。
图12是模式锁存电路15的一个示意图电路。这个模式锁存电路15包括一个合成输入信号产生电路15a，一个模式设置地址缓冲器15b，一个模式设置地址锁存器15c，和一个模式设置解码器15d。
这个合成输入信号产生电路15a包括一个或非电路61和一个反相器电路62。或非电路61被提供了第一输入信号proentz和一第二输入信号peentz。或非电路61的输出端子被连接到反相器电路62的输入端子。反相器电路62输出一个合成信号entz。
参考图17A，合成输入信号产生电路15a对这个第一输入信号proentz作出响应，产生合成信号entz。进一步，参考图17B，这个合成输入信号产生电路15a对第二输入信号peentz作出响应，产生合成信号entz。
返回到图12，这个模式设置地址缓冲器15b包括3个与非电路63，64，65。第一与非电路63被提供了第一地址使能信号proaddz和地址信号A<0:3>，这个信号被一个外部端子66所接收。第二与非电路64被提供了地址信号A<0:3>和第二地址使能信号peaddz。第一和第二与非电路63，64的输出信号被提供到第三与非电路65。第三与非电路65输出一个地址信号az<0:3>。这个模式设置地址缓冲器15b与图1的模式设置地址缓冲器14相应。
图18是显示这个模式设置地址缓冲器15b的工作的一个波形图。地址缓冲器15b激活这个输入电路，当第二地址使能信号peaddz变为高电平时，并且输出地址信号az<0:3>。进一步，地址缓冲器15b对第一地址使能信号proaddz作出响应，以相同的方式输出这个地址信号az<0:3>。
返回到图12，这个模式设置地址锁存器15c包括触发器电路67(在这个图中仅显示了一个触发器电路)，触发器的数目与这个地址信号az<0:3>的比特数目相应。这个触发器电路64具有其上提供了这个地址信号az<0:3>的一个数据端子，其上提供了合成信号entz的一个时钟端子，和其上提供了一个清除信号pcrz的一个复位端子。所以，触发器电路67对这个合成信号entz作出响应而锁存这个地址信号az<0:3>，并且输出一个刷新地址信号paz<0:3>。
图19是显示模式设置地址锁存器15c的工作的一个波形图。对这个合成信号entz作出响应，地址锁存器15c将这个地址信号az<0:3>作为一个代码而进行锁存，并且将被锁存的代码作为一个刷新地址信号paz<0:3>而进行输出。地址锁存器15c对第一地址使能信号proaddz作出响应，以相同的方式输出这个刷新地址信号paz<0:3>。
返回到图12，模式设置解码器15d对这个刷新地址信号paz<0:3>进行解码，并且输出Nap模式信号napz，S-Ref模式信号srefz，和睡眠模式信号sleepz。
图20是显示模式设置解码器15d的工作的一个波形图。这个解码器15d对这个刷新地址信号paz<0:3>进行解码，选择模式信号napz，srefz，和sleepz中的一个(在图20中，是睡眠模式信号sleepz)，并且产生一个高电平的模式信号。
图13是电源关闭模式判断电路17的一个示意图电路。这个电源关闭模式判断电路17包括一个脉冲产生电路71和一个触发器电路72。这个脉冲产生电路71具有与脉冲产生电路42的结构相同的结构，并且对刷新请求信号psrtz的下降沿作出响应，产生高电平的、具有预定脉冲宽度的一个单触发脉冲信号。
图1的缓冲器电路16通过一个外部端子73，给触发器电路72的数据输入端子提供第二芯片使能信号CE2。这个触发器电路72对来自脉冲产生电路71的脉冲信号作出响应，锁存第二芯片使能信号CE2，并且产生电源关闭模式信号pdmodez。
图21是显示电源关闭模式判断电路17的工作的一个波形图。当这个刷新请求信号psrtz变为低电平时这个电源关闭模式判断电路17锁存第二芯片使能信号CE2，并且产生这个电源关闭模式信号pdmodez。
图14是刷新控制电路20的一个示意图电路。刷新控制电路20包括异或电路81，82，一个或非电路83，一个与非电路84，反相器电路85，86，和一个选择器87。这个异或电路被提供了一个刷新地址信号paz<1>和一个刷新地址计数器信号rfaz<1>，并且异或电路82被提供了一个刷新地址信号paz<0>和一个刷新地址计数器信号rfaz<0>。异或电路81，82的两个输出端子中的每一个均被连接到或非电路83的两个输入端子。当刷新地址信号paz<1>和刷新地址计数器信号rfaz<1>匹配时，异或电路81产生一个高电平的判断信号。当刷新地址信号paz<0>和刷新地址计数器信号rfaz<0>匹配时，异或电路82产生一个高电平的判断信号。
或非电路83的输出端子被连接到与非电路84的一第一输入端子。与非电路84的一第二输入端子和一第三输入端子分别被提供了刷新请求信号psrtz和S-Ref信号srefz。与非电路84的输出端子通过一个反相器电路85被连接到选择器87的一个输入端子B。选择器87的一个输入端子A被提供了刷新请求信号psrtz。选择器87对一个选择端子所接收的电源关闭模式信号pdmodez作出响应，对刷新请求信号psrtz或者反相器电路85的输出信号进行反相。然后，选择器87将被反相的输出信号提供到反相器电路86。反相器电路86进一步对被反相的输出信号进行反相，并且产生刷新信号srtz。
图22是显示刷新控制电路20的工作的一个波形图。当被提供到DRAM10的第二芯片使能信号CE2变为高电平时，电源关闭模式信号pdmodez变为低电平。对这个低电平的电源关闭模式信号pdmodez作出响应，这个刷新控制电路20产生其波形与刷新请求信号psrtz的波形相同的刷新信号srtz。这个刷新信号srtz对DRAM内核23的每一个存储器单元进行刷新。
当被提供到DRAM10的第二芯片使能信号CE2变为低电平时，电源关闭模式信号pdmodez变为高电平。如果选择了这个睡眠模式，这个刷新控制电路20就产生一个低电平的刷新信号srtz(Sleep)。在这个情形下，DRAM内核23的存储器单元不被全部刷新。在这个睡眠模式下，内部电源提供电路22被去激活。所以，当DRAM 10从睡眠模式切换到正常工作模式时，这个内部电源提供电路22首先产生一个预定电压，并且然后重新启动存储器的刷新。
在Nap模式中，刷新控制电路20产生一个低电平的刷新信号srtz(Nap)。在这个情形下，DRAM内核23的存储器单元不被全部刷新。在这个Nap模式下，内部电源提供电路22被激活。所以，当DRAM 10从Nap模式切换到正常工作模式时，就立即启动存储器的刷新。
在S-Ref模式中，这个刷新控制电路20将刷新地址计数信号rfaz<0:1>和刷新地址信号paz<0:1>进行比较。参考图23，仅当这个刷新地址计数信号rfaz<0:1>和刷新地址信号paz<0:1>匹配时，刷新控制电路20才输出其波形与这个刷新请求信号psrtz的波形相同的一个刷新信号srtz(S-Ref)。这个刷新信号srtz(S-Ref)对DRAM内核23中的预定存储器部分的存储器单元进行刷新。
这个优选实施方式的DRAM 10具有如下面所讨论的优点。
(1)在这个电源关闭模式下，DRAM 10工作在睡眠模式，刷新停止模式(Nap模式)，或者部分自刷新模式(S-Ref模式)，这些模式是通过组合对提供到包括存储器单元的存储器内核的电压进行控制和对刷新存储器内核进行控制而设置的。提供选择一个合适的模式，就降低了电源消耗，并且以一个灵活的方式改进了性能。
(2)在正常工作模式中，可以选择睡眠模式，Nap模式，或者S-Ref模式。对第二芯片使能信号CE2的电平改变作出响应，DRAM 10立即从正常工作模式切换到被选择的模式。这样，所进入的模式不需要在模式切换时间时来决定。这减少了模式切换所需要的时间长度。
(3)根据一个外部命令或者第二程序模式信号/PE来选择睡眠模式，Nap模式，或者S-Ref模式。结果，以一个灵活的方式来满足了这个用户的要求(命令，信号改变)。
(4)通过连续地输入多个非法命令，DRAM 10切换到程序模式PRO，它选择睡眠模式，Nap模式，或者S-Ref模式。这避免了DRAM 10错误地切换到这个程序模式。
(5)DRAM 10在这个正常工作模式下执行自刷新。所以，可以使用DRAM 10来替代一个SRAM，而不需要增加一个用于执行刷新的电路。这减少了因为电路改变(设计改变)时而需要的负荷和成本。
该领域内的技术人员很清楚，可以使用很多其它专用的形式来实现本发明，而不会偏离本发明的精神或者范围。特别地，应理解，可以使用下面的形式来实现本发明。
在S-Ref模式中不是设置一特定刷新部分，而是可以根据外部规定来固定刷新部分。在这个情形下，优选选择具有令人满意的刷新特性(存储器单元的电荷漏电较少)的一个存储器模块。选择这样的存储器模块使刷新间隔变长了，并且进一步降低了S-Ref模式中的功率消耗。
优选地，执行地址扰乱来决定具有令人满意刷新特性的刷新部分。图24是显示了一个地址扰乱电路90的一个示例的一个示意图框图。这个地址扰乱电路90被连接在一个地址缓冲器91和一个地址解码器92之间。这个地址缓冲器91具有一个用于放大一个地址信号A0的地址缓冲器91a，和用于放大一个地址信号A1的地址缓冲器91b。
这个地址扰乱电路90包括反相器电路93，94，四个异或非门电路95-98，和一个保险丝电路99。地址缓冲器91a的输出信号被提供到异或非门电路96的一第一输入端子。地址缓冲器91b的输出信号被提供到这个反相器电路94和异或非门电路97的一第一输入端子。反相器电路94的输出信号被提供到异或非门电路98的一第一输入端子。
保险丝电路99向异或非门电路95，96的第二输入端子提供了一个保险丝信号f<0>，向异或非门电路97，98的第二输入端子提供了一个保险丝信号f<1>。异或非电路95-98的输出信号被提供到解码器92。解码器92输出对一个DRAM内核的存储器块的选择信号(#00-#11)。
保险丝电路99包括一个非挥发性元件(例如，可以被一个激光或者类似的所打破的一个保险丝)。这个保险丝电路99可能包括一个非挥发性元件，例如一个PROM。
保险丝电路99保存预先通过一个测试电路100对存储器进行的特性试验而获得的保险丝信息。根据这个信息，保险丝电路99输出保险丝信号f<0:1>。
这个地址扰乱电路90使用保险丝信号f<0:1>和地址信号A0，A1来执行一个异或逻辑操作。然后，这个地址扰乱电路90使用与这个保险丝信号f<0:1>相应的存储器模块号替代与地址信号A0，A1相应的存储器模块号。图25是显示了在这个保险丝信号f<0:1>和地址信号A0，A1之间的关系的一个表。
当这个保险丝信号f<0:1>变为低电平时，根据这个地址信号A0，A1来选择一个存储器块。例如，当地址信号A0，A1均是低电平时，就选择存储器块#00。
当至少一个保险丝信号f<0:1>为高电平时，就根据这个保险丝信号f<0:1>和地址信号A0，A1来选择一个存储器块。例如，当这个保险丝信号f<0:1>分别是低电平和高电平，并且地址信号A0，A1均是低电平时，就选择一个存储器块#01。
被保存在这个保险丝电路99中的保险丝信息的读取信号S1或者扰乱地址信息(信号S2)可以别提供到这个外部测试电路100。这使一个外部设备能够证实存储器区域的替代。
图26是显示地址扰乱的一个图。一个存储器阵列110包括4个子阵列111，112，113，114。外部地址定义了与每一个子阵列相应的块#00，#01，#10，#11。根据一个特性试验的结果，可以认为块#00，-#11分别具有400毫秒，800毫秒，1.2秒和600毫秒的特性。根据这个特性，可以根据块#00的刷新特性而将在正常工作模式中的存储器阵列自刷新周期设置为400毫秒。所以，在S-Ref模式中，DRAM的刷新部分被设置到#00。但是，块#10的刷新特性比块#00的刷新特性好。所以，地址扰乱根据这个外部规定，使用物理的S-Ref部分来替代逻辑的S-Ref部分。因为这样进行了地址扰乱，已经被替代的块#10的刷新间隔是S-Ref模式中块#00的刷新间隔的3倍。当执行了地址扰乱时，在S-Ref模式中所消耗的功率比当不执行地址扰乱时消耗的功率少，并且用于刷新整个存储器阵列110所需要的功率消耗是4分之一或者更少。
在S-Ref模式中，DRAM内核23被划分的存储器部分的数目可以根据需要而进行改变。进一步，与划分部分数目改变相关的信息可以被增加到作为一个代码而被接收的地址信号中。
不是根据一个程序周期和一个外部专用端子而进入电源模式的一个半导体存储器器件，本发明可以被实现在根据一个程序周期或者根据一个外部专用端子而进入电源关闭模式的一个半导体存储器器件中。
本发明可以被用于一个半导体存储器器件，例如一个快速周期的RAM(FCRAM)。
用于制造DRAM 10的过程不局限于CMOS过程，而且可以使用一个Bi-CMOS的处理过程。
本发明的示例和实施方式仅仅是用于进行说明的，而不具有任何限制性，并且本发明不局限于这里所给出的细节，而是可以在后附权利要求书的范围和等价范围内进行修改。

Claims (30)

1.一种半导体存储器器件，包括必须进行刷新来维持数据的多个存储器单元(23a)，其中该半导体存储器器件包括对存储器单元执行正常操作的一个正常操作模式，和当该半导体存储器件处于待机状态时，用于降低功率消耗的多个低功率消耗模式，该半导体存储器件的特征是：
用于设置所述多个低功率消耗模式中的一个模式的模式设置电路(15)。
2.如权利要求1的半导体存储器器件，其中所述半导体存储器器件在正常工作模式下，周期性地自刷新所有的存储器单元。
3.如权利要求1或者2的半导体存储器器件，其特征是：
一个判断电路(17)，用于根据一个外部信号和该半导体存储器器件的一个内部信号来判断所述模式是正常工作模式或者是包括低功率消耗模式的一个电源关闭模式。
4.如权利要求1或者2的所述半导体存储器器件，其中所述判断电路对所述内部信号作出响应而接收所述外部信号，并且产生所述电源关闭模式信号，所述半导体存储器器件的特征是：
一个刷新控制电路(20)，被连接到所述模式设置电路和判断电路，用于产生与对该电源关闭模式信号作出响应而被所述模式设置电路所设置的一个低功率消耗模式相应的一个刷新信号。
5.如权利要求1或者2的半导体存储器器件，进一步包括用于接收所述外部信号的一个外部端子。
6.一种半导体存储器器件，包括：
含多个存储器单元的一个存储器内核(23)，其中对存储器单元进行刷新来保持数据，其中该半导体存储器件包括对存储器单元执行正常操作的一个正常操作模式，和当该半导体存储器件处于待机状态时，用于降低功率消耗的多个低功率消耗模式；
一个内部电源提供电路(22)，被连接到这个存储器内核，以向这个存储器内核提供工作电压，其中所述多个低功率消耗模式包括：
第一低功率消耗模式、第二低功率消耗模式、和第三低功率消耗模式中的一个，第一低功率消耗模式停止对所有存储器单元进行刷新并且停止内部电源提供电路的工作，第二低功率消耗模式停止对所有存储器单元进行刷新，而继续内部电源提供电路的工作；和
第三低功率消耗模式对部分存储器单元进行刷新，并且继续内部电源提供电路的工作；该半导体存储器件的特征是：
用于设置所述多个低功率消耗模式中的一个模式的模式设置电路(15)。
7.如权利要求6的半导体存储器器件，其中所述正常工作模式包括一个待机模式和从待机模式进入的一个程序模式，并且其中所述模式设置电路在程序模式期间，设置在第三低功率消耗模式下需要被刷新的一部分存储器单元。
8.如权利要求6的半导体存储器器件，其中所述正常工作模式包括一个待机模式和从待机模式进入的一个程序模式，并且其中所述模式设置电路在程序模式期间，设置多个低功率消耗模式中的一个。
9.如权利要求8的半导体存储器器件，其中根据一个命令或者一个外部信号，该半导体存储器器件从待机模式切换到程序模式。
10.如权利要求9的半导体存储器器件，其中所述命令包括在正常工作模式期间不使用的一个非法命令。
11.如权利要求10的半导体存储器器件，其特征是：
一个命令解码器(11)，用于接收所述非法命令，其中当连续地接收到多个非法命令时，该命令解码器决定切换到程序模式。
12.如权利要求11的半导体存储器器件，其中当在接收到所述非法命令后，所述命令解码器接收到与该非法命令不同的一个命令时，所述命令解码器就停止切换到程序模式。
13.如权利要求9的半导体存储器器件，其中所述模式设置电路接收用于设置第三低功率消耗模式的信息，并且在程序模式期间根据该信息设置在第三低功率消耗模式下需要被刷新的一部分存储器单元。
14.如权利要求9的半导体存储器器件，其中所述外部信号包括一个程序模式信号。
15.如权利要求14的半导体存储器器件，其中所述半导体存储器器件接收一个程序模式信号，并且根据该程序模式信号的模板变化来决定是否需要切换到程序模式。
16.如权利要求6的半导体存储器器件，其中所述多个存储器单元被安排在多个块部分中，并且其中在第三工作模式下可以选择一个任意的块部分。
17.如权利要求6的半导体存储器器件，其中所述多个存储器单元被安排在多个块部分中，并且其中在第三工作模式下可以选择一个任意数目的块部分。
18.如权利要求6的半导体存储器器件，其中所述多个存储器单元被安排在多个块部分中，每一个块部分均具有不同的刷新特性，并且其中具有最佳刷新特性的块部分被选择作为在第三工作模式期间需要被刷新的部分。
19.一种半导体存储器器件，包括：
被组织在多个存储器部分中的多个存储器单元(23a)，其中对存储器单元进行刷新来保持数据，并且其中该半导体存储器件包括用于对至少一个存储器部分中的存储器单元进行刷新的一个刷新模式，每一个存储器部分具有一个内在的刷新特性，所述半导体存储器器件的特征是：
一个选择电路(90)，用于选择具有最佳刷新特性的至少一个存储器部分。
20.如权利要求19的半导体存储器器件，其中所述多个存储器部分包括预先设置成用于刷新的一第一存储器部分和具有最佳刷新特性的一个第二存储器部分，其中所述选择电路包括一个地址扰乱电路(90)，该地址扰乱电路(90)用于接收指定第一存储器部分的第一地址信息，并且用于将该第一地址信息转换成指定第二存储器部分的第二地址信息。
21.如权利要求20的半导体存储器器件，其中所述地址扰乱电路(90)包括用于保存转换信息的一个非挥发性元件(99)，以将第一地址信息转换为第二地址信息。
22.如权利要求21的半导体存储器器件，进一步包括用于输出第二地址信息的一个电路(100)。
23.一种半导体器件，包括
第一半导体存储器器件(33)，它不需要维持数据；以及
第二半导体存储器器件(10)，连接到第一半导体存储器器件，其中这第二半导体存储器器件包括必须进行刷新来维持数据的多个存储器单元(23a)，其中所述第二半导体存储器器件包括对存储器单元执行正常操作的一个正常操作模式，和当所述第二半导体存储器件处于待机状态时，用于降低功率消耗的多个低功率消耗模式，该半导体器件的特征是：
所述第二半导体存储器器件包括用于设置所述多个低功率消耗模式中的一个模式的模式设置电路(15)。
24.一种半导体存储器器件，包括进行刷新来维持数据的多个存储器单元(23a)，其中该半导体存储器器件包括对存储器单元执行正常操作的一个正常操作模式，和当该半导体存储器件处于待机状态时，用于降低功率消耗的多个低功率消耗模式，一个命令解码器(11)用于接收一个命令并且根据该命令来产生一个第一程序模式信号和一个正常工作模式信号，所述半导体存储器件的特征是：
一个输入控制电路(13)，连接到该命令解码器，用于从该命令解码器接收第一程序模式信号并且根据该第一程序模式信号来产生一个程序模式输入信号；和
一个模式设置电路(15)，被连接到输入控制电路，用于对该程序模式输入信号作出响应，设置所述多个低功率消耗模式中的一个模式。
25.如权利要求24的半导体存储器器件，其中当在第一程序模式信号后被提供了一个正常工作模式信号时，所述输入控制电路停止产生程序模式输入信号。
26.如权利要求24的半导体存储器器件，其特征是：
一个外部信号输入电路(12)，被连接到所述输入控制电路，用于接收一个第二程序模式信号并且将该第二程序模式信号提供到输入控制电路。
27.如权利要求24的半导体存储器器件，其特征是：
一个刷新控制电路(20)，被连接到所述模式设置电路，用于产生与被该模式设置电路所设置的低功率消耗模式之一相应的一个刷新信号。
28.如权利要求27的半导体存储器器件，其特征是：
一个判断电路(17)，被连接到所述刷新控制电路，用于根据一个外部信号和该半导体存储器器件的一个内部信号来判断所述模式是否是正常工作模式或者是包括低功率消耗模式的一个电源关闭模式，其中当所述模式是电源关闭模式时，该判断电路将电源关闭模式信号提供到刷新控制电路。
29.如权利要求28的半导体存储器器件，其中所述外部信号是一个芯片使能信号，并且所述内部信号是一个刷新请求信号，所述半导体存储器器件的特征是：
一个刷新操作判断电路(18)，被连接到判断电路，用于产生所述刷新请求信号。
30.一种半导体存储器器件，包括：
进行刷新来维持数据的多个存储器单元(23a)，其中该半导体存储器器件包括对存储器单元执行正常操作的一个正常操作模式，和当该半导体存储器件处于待机状态时，用于降低功率消耗的多个低功率消耗模式，所述半导体存储器件的特征是：
用于对一个低功率消耗模式作出响应，产生一个刷新操作模式信号的一个模式设置电路(15)；和
一个刷新控制电路(20)，被连接到该模式设置电路，用于对该刷新操作命令信号作出响应，将需要被刷新的存储器单元的一个设置地址与一个刷新计数器地址进行比较，并且当该设置地址和该刷新计数器地址匹配时产生刷新信号。
CNB011412143A 2000-11-30 2001-09-28 具有多个低功耗模式的半导体存储器件 Expired - Fee Related CN1189890C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP364583/2000 2000-11-30
JP2000364583A JP4216457B2 (ja) 2000-11-30 2000-11-30 半導体記憶装置及び半導体装置

Publications (2)

Publication Number Publication Date
CN1355536A CN1355536A (zh) 2002-06-26
CN1189890C true CN1189890C (zh) 2005-02-16

Family

ID=18835496

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011412143A Expired - Fee Related CN1189890C (zh) 2000-11-30 2001-09-28 具有多个低功耗模式的半导体存储器件

Country Status (7)

Country Link
US (1) US6515928B2 (zh)
EP (1) EP1225589B1 (zh)
JP (1) JP4216457B2 (zh)
KR (1) KR100771059B1 (zh)
CN (1) CN1189890C (zh)
DE (1) DE60121720T2 (zh)
TW (1) TW517234B (zh)

Families Citing this family (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563746B2 (en) * 1999-11-09 2003-05-13 Fujitsu Limited Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode
JP2011090778A (ja) * 2000-03-30 2011-05-06 Renesas Electronics Corp 半導体記憶装置
JP4767401B2 (ja) * 2000-10-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
KR100421904B1 (ko) * 2001-03-21 2004-03-10 주식회사 하이닉스반도체 반도체 소자의 리프래쉬 회로
JP4707255B2 (ja) * 2001-04-26 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4392740B2 (ja) * 2001-08-30 2010-01-06 株式会社ルネサステクノロジ 半導体記憶回路
KR100437610B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 정상 모드와 부분 어레이 셀프 리프레쉬 모드를 갖는저전력 반도체 메모리 장치
JP4262912B2 (ja) * 2001-10-16 2009-05-13 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP2003131935A (ja) * 2001-10-25 2003-05-09 Nec Microsystems Ltd シンクロナスｄｒａｍコントローラおよびその制御方法
US20030097519A1 (en) * 2001-11-21 2003-05-22 Yoon Ha Ryong Memory subsystem
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
WO2004001761A1 (ja) * 2002-06-25 2003-12-31 Fujitsu Limited 半導体メモリ
US6650594B1 (en) * 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
KR100481918B1 (ko) * 2002-07-15 2005-04-13 주식회사 하이닉스반도체 반도체 메모리 장치
EP1388864A3 (en) * 2002-08-08 2005-02-09 Fujitsu Limited Semiconductor memory device and method for controlling semiconductor memory device
JP2004102508A (ja) 2002-09-06 2004-04-02 Renesas Technology Corp 半導体記憶装置
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
KR100502659B1 (ko) * 2002-10-31 2005-07-22 주식회사 하이닉스반도체 저전력 셀프 리프레쉬 장치를 구비한 반도체 메모리 장치
EP1818831B1 (en) * 2003-06-27 2008-11-12 Fujitsu Ltd. Data transfer method and system
EP1640872B1 (en) * 2003-06-27 2008-10-15 Fujitsu Limited Data transfer method and system
KR100691485B1 (ko) * 2003-07-29 2007-03-09 주식회사 하이닉스반도체 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치
JP2005078518A (ja) * 2003-09-02 2005-03-24 Renesas Technology Corp マイクロコントローラユニットおよびそのコンパイラ
KR100591759B1 (ko) * 2003-12-03 2006-06-22 삼성전자주식회사 반도체 메모리의 전원 공급장치
KR100594439B1 (ko) * 2004-06-18 2006-06-30 엘지전자 주식회사 메모리 제어를 이용한 휴대장치의 사용시간 연장 방법
JP4569921B2 (ja) * 2004-08-04 2010-10-27 パナソニック株式会社 省電力メモリアクセス制御装置
KR100608373B1 (ko) * 2004-12-28 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 내부전압 제어 방법
KR100607334B1 (ko) * 2004-12-30 2006-08-01 주식회사 하이닉스반도체 슈도 에스램의 리프레쉬 제어 회로
JP4620504B2 (ja) * 2005-03-10 2011-01-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム装置
US7369451B2 (en) * 2005-10-31 2008-05-06 Mosaid Technologies Incorporated Dynamic random access memory device and method for self-refreshing memory cells
JP2007200504A (ja) * 2006-01-30 2007-08-09 Fujitsu Ltd 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法
US7598166B2 (en) * 2006-09-08 2009-10-06 International Business Machines Corporation Dielectric layers for metal lines in semiconductor chips
US8443134B2 (en) * 2006-12-06 2013-05-14 Fusion-Io, Inc. Apparatus, system, and method for graceful cache device degradation
US9104599B2 (en) 2007-12-06 2015-08-11 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for destaging cached data
US20080140724A1 (en) 2006-12-06 2008-06-12 David Flynn Apparatus, system, and method for servicing object requests within a storage controller
US8489817B2 (en) 2007-12-06 2013-07-16 Fusion-Io, Inc. Apparatus, system, and method for caching data
US8706968B2 (en) * 2007-12-06 2014-04-22 Fusion-Io, Inc. Apparatus, system, and method for redundant write caching
KR100909965B1 (ko) * 2007-05-23 2009-07-29 삼성전자주식회사 버스를 공유하는 휘발성 메모리 및 불휘발성 메모리를구비하는 반도체 메모리 시스템 및 불휘발성 메모리의 동작제어 방법
US7836226B2 (en) 2007-12-06 2010-11-16 Fusion-Io, Inc. Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment
US9519540B2 (en) 2007-12-06 2016-12-13 Sandisk Technologies Llc Apparatus, system, and method for destaging cached data
WO2009076511A2 (en) * 2007-12-12 2009-06-18 Zmos Technology, Inc. Memory device with self-refresh operations
US8156320B2 (en) * 2008-08-27 2012-04-10 Wireless Silicon Group, Llc Method and apparatus for fast booting a portable computing device allowing for immediate operation
WO2010057312A1 (en) * 2008-11-24 2010-05-27 Certicom Corp. System and method for hardware based security
JP4723679B2 (ja) * 2009-01-14 2011-07-13 エルピーダメモリ株式会社 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
US9223514B2 (en) 2009-09-09 2015-12-29 SanDisk Technologies, Inc. Erase suspend/resume for memory
US9021158B2 (en) 2009-09-09 2015-04-28 SanDisk Technologies, Inc. Program suspend/resume for memory
US8429436B2 (en) * 2009-09-09 2013-04-23 Fusion-Io, Inc. Apparatus, system, and method for power reduction in a storage device
US8972627B2 (en) 2009-09-09 2015-03-03 Fusion-Io, Inc. Apparatus, system, and method for managing operations for data storage media
US8984216B2 (en) 2010-09-09 2015-03-17 Fusion-Io, Llc Apparatus, system, and method for managing lifetime of a storage device
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US10817421B2 (en) 2010-12-13 2020-10-27 Sandisk Technologies Llc Persistent data structures
US9047178B2 (en) 2010-12-13 2015-06-02 SanDisk Technologies, Inc. Auto-commit memory synchronization
US9208071B2 (en) 2010-12-13 2015-12-08 SanDisk Technologies, Inc. Apparatus, system, and method for accessing memory
US10817502B2 (en) 2010-12-13 2020-10-27 Sandisk Technologies Llc Persistent memory management
US9218278B2 (en) 2010-12-13 2015-12-22 SanDisk Technologies, Inc. Auto-commit memory
US8527693B2 (en) 2010-12-13 2013-09-03 Fusion IO, Inc. Apparatus, system, and method for auto-commit memory
WO2012106362A2 (en) 2011-01-31 2012-08-09 Fusion-Io, Inc. Apparatus, system, and method for managing eviction of data
WO2012115839A1 (en) * 2011-02-23 2012-08-30 Rambus Inc. Protocol for memory power-mode control
US9141527B2 (en) 2011-02-25 2015-09-22 Intelligent Intellectual Property Holdings 2 Llc Managing cache pools
KR20130030096A (ko) * 2011-09-16 2013-03-26 삼성전자주식회사 전력 제어 회로, 이를 포함하는 반도체 장치 및 상기 전력 제어 회로의 동작방법
JP5728370B2 (ja) 2011-11-21 2015-06-03 株式会社東芝 半導体記憶装置およびその駆動方法
US9767032B2 (en) 2012-01-12 2017-09-19 Sandisk Technologies Llc Systems and methods for cache endurance
US9251086B2 (en) 2012-01-24 2016-02-02 SanDisk Technologies, Inc. Apparatus, system, and method for managing a cache
KR20150098649A (ko) * 2012-12-22 2015-08-28 퀄컴 인코포레이티드 비-휘발성 메모리의 이용을 통한 휘발성 메모리의 전력 소비 감소
US9286985B2 (en) * 2013-02-12 2016-03-15 Kabushiki Kaisha Toshiba Semiconductor device with power mode transitioning operation
US9412432B2 (en) * 2013-03-15 2016-08-09 Ps4 Luxco S.A.R.L. Semiconductor storage device and system provided with same
TW201437805A (zh) * 2013-03-29 2014-10-01 Wistron Corp 電子裝置及其電源管理方法
KR20140122567A (ko) * 2013-04-10 2014-10-20 에스케이하이닉스 주식회사 파워 온 리셋 회로를 포함하는 반도체 장치
CN103811047B (zh) * 2014-02-17 2017-01-18 上海新储集成电路有限公司 一种基于分块dram的低功耗刷新方法
US9666244B2 (en) 2014-03-01 2017-05-30 Fusion-Io, Inc. Dividing a storage procedure
KR102174818B1 (ko) * 2014-04-07 2020-11-06 에스케이하이닉스 주식회사 휘발성 메모리, 이를 포함하는 메모리 모듈 및 메모리 모듈의 동작 방법
CN103956181B (zh) * 2014-05-12 2017-02-01 北京兆易创新科技股份有限公司 一种电压刷新装置及存储系统
US9881680B2 (en) * 2014-06-03 2018-01-30 Qualcomm Incorporated Multi-host power controller (MHPC) of a flash-memory-based storage device
DE102014211111A1 (de) * 2014-06-11 2015-12-17 Robert Bosch Gmbh Refresh eines Speicherbereichs einer nichtflüchtigen Speichereinheit
CN105824760B (zh) * 2015-01-09 2022-04-22 华邦电子股份有限公司 存储装置和其电力控制方法
US9933950B2 (en) 2015-01-16 2018-04-03 Sandisk Technologies Llc Storage operation interrupt
US10009438B2 (en) 2015-05-20 2018-06-26 Sandisk Technologies Llc Transaction log acceleration
CN106293534A (zh) * 2016-08-12 2017-01-04 深圳市金泰克半导体有限公司 一种具有多种工作模式的固态硬盘及其实现方法
US10754564B2 (en) 2016-11-01 2020-08-25 Samsung Electronics Co., Ltd. Memory device having a plurality of low power states
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10607660B2 (en) * 2017-07-20 2020-03-31 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of the same
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) * 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11586383B2 (en) 2018-10-16 2023-02-21 Micron Technology, Inc. Command block management
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
US11561603B2 (en) * 2018-12-20 2023-01-24 Micron Technology, Inc. Memory device low power mode
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11243596B2 (en) * 2019-08-26 2022-02-08 Micron Technology, Inc. Architecture-based power management for a memory device
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
KR20220031793A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
CN117222965A (zh) * 2021-04-28 2023-12-12 美光科技公司 用于存储器的轻度休眠模式
US11450403B1 (en) * 2021-08-04 2022-09-20 Micron Technology, Inc. Semiconductor memory device capable of performing soft-post-package-repair operation
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
US5365487A (en) 1992-03-24 1994-11-15 Texas Instruments Incorporated DRAM power management with self-refresh
US5404543A (en) * 1992-05-29 1995-04-04 International Business Machines Corporation Method and system for reducing an amount of power utilized by selecting a lowest power mode from a plurality of power modes
JPH07182857A (ja) * 1993-12-24 1995-07-21 Toshiba Corp マイコンシステム
US5893135A (en) * 1995-12-27 1999-04-06 Intel Corporation Flash memory array with two interfaces for responding to RAS and CAS signals
US5901103A (en) * 1997-04-07 1999-05-04 Motorola, Inc. Integrated circuit having standby control for memory and method thereof
JP3556446B2 (ja) * 1997-10-31 2004-08-18 株式会社東芝 半導体集積回路
US6134167A (en) * 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
JP4056173B2 (ja) 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法

Also Published As

Publication number Publication date
KR20020042408A (ko) 2002-06-05
US20020064079A1 (en) 2002-05-30
JP2002170383A (ja) 2002-06-14
JP4216457B2 (ja) 2009-01-28
DE60121720D1 (de) 2006-09-07
TW517234B (en) 2003-01-11
KR100771059B1 (ko) 2007-10-30
EP1225589A2 (en) 2002-07-24
EP1225589B1 (en) 2006-07-26
EP1225589A3 (en) 2004-01-02
US6515928B2 (en) 2003-02-04
CN1355536A (zh) 2002-06-26
DE60121720T2 (de) 2006-11-23

Similar Documents

Publication Publication Date Title
CN1189890C (zh) 具有多个低功耗模式的半导体存储器件
CN1300801C (zh) 半导体存储装置中执行部分阵列自更新操作的系统和方法
CN1153221C (zh) 可以减少备用时耗电的同步式半导体存储器
CN1113362C (zh) 减少其输入缓冲电路所消耗的电流的同步型半导体存储器
CN1612267A (zh) 半导体存储器
CN1100324C (zh) 具有改进的分级电源线结构的半导体存储装置
CN1452177A (zh) 半导体存储器
CN1190784A (zh) 半导体存储装置
CN1416574A (zh) 半导体存储器件
CN1297009C (zh) 半导体存储器
CN1494156A (zh) 根据集成电路的温度变化实施的操作控制
CN1783341A (zh) 多端口半导体存储装置
CN1774768A (zh) 低功率高性能存储电路及相关方法
CN1771565A (zh) 半导体存储器以及半导体存储器的操作方法
CN1614781A (zh) 半导体集成电路
CN1701387A (zh) 半导体存储器设备
CN1941196A (zh) 半导体存储装置
CN1825481A (zh) 半导体器件
CN1892893A (zh) 集成电路记忆体及其操作方法
CN1426586A (zh) 半导体存储器件
CN1441954A (zh) 半导体存储装置和控制方法
CN1477642A (zh) 存储3值数据信号的半导体存储装置
CN1207721C (zh) 时钟同步电路和半导体存储器
CN1491418A (zh) 半导体存储器以及其动作模式的输入方法
CN1502109A (zh) 半导体存储器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081219

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081219

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU LTD

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050216

Termination date: 20200928

CF01 Termination of patent right due to non-payment of annual fee