CN1825481A - 半导体器件 - Google Patents

Abstract

课题是实现具备CAM的半导体器件的高速化或功耗的降低。把不同相位的控制时钟分配给已分割成多个存储区BK1、BK2的存储区阵列，用不同的相位进行词条和检索关键字的处理(读出动作、检索动作)。存储区化的存储区阵列，由分割得更小的多个子阵列SARYU、SARYL构成，在2个子阵列SARYU、SARYL中共用读写检索电路群RWSBK内的读出放大器。这时，就成为从双方的子阵列SARYU、SARYL把位线每个一条地连接到读出放大器上的所谓的开放位线构成。把同一个检索表登录在多个存储区BK1、BK2内，依次反复地将连续输入的检索关键字输入到多个存储区BK1、BK2中，与不同相位的控制时钟同步地进行检索动作。

Description

半导体器件

技术领域

本发明涉及半导体器件，特别涉及在包括对在存储节点上所存储的信息和输入进来的信息进行比较的内容寻址存储单元(CAM单元)的半导体器件中，对在器件内部具备存储或比较编码后的信息的CAM阵列的半导体器件用之有效的技术。

背景技术

伴随着因特网的爆发性的普及，网络的路由器或开关所需要的表规模急剧地增加起来，表检索的高速化就成为一个课题。作为解决该课题的硬件性的解决方式，三态内容寻址存储器(TCAM)引起了人们的注意。

例如，在专利文献1中，就给出了把2个动态型存储单元用于存储‘0’/‘1’/‘X’(随意)这3个值的TCAM单元的构成。借助于这种构成，在通过减小单元的占有面积而使大容量化成为可能的同时，还使检索动作的低功耗化和高速化成为可能。

此外，例如，在非专利文献1中，记述了用来实现消除TCAM的容量不足和功耗增大的CAM的词条或检索关键字的编码方式和存储器阵列的构成。在本技术中，可以使用叫做单热点块编码的编码方式。

在这里，在TCAM中，作为与在DRAM或SRAM中广为人们使用的语句对应的单词通常要使用‘词条’。由于词条是指示存储在各个语句中的信息的单词，故在本说明书中，按照惯例决定把存储信息叫做词条，把比较信息叫做检索关键字。

[专利文献1]特开2003-272386号公报

[非专利文献1]‘(IEEE 2004 Symposium on VLSI Circuits，Digest of Technical Papers)’、2004年6月、p.382-385

在本申请之前，本申请的发明人等对使用单热点块编码的CAM的高速化进行了研究。另外，在本申请之前，本申请发明人等还与使用单热点块编码的CAM相关联地提出了非众所周知的‘特愿2003-429505号’(以下，叫做参考文献1)和非众所周知的‘特愿2004-169314号’(以下，叫做参考文献2)这2个专利申请。本发明人，在详细地对包括这些技术的特别是在存储器阵列的检索动作所需要的周期进行研究时发现了下述2个问题。

第1个问题在于：在主要使用CAM的通信领域中，相对于线路速度以10年1000倍的势头提高，由于半导体器件的性能提高是缓慢的，故可以预测作为CAM的心脏部分的存储器阵列的检索动作周期时间缩短的比率小。在网(web)上等公开了在CAM折弯器(bender)中，采用对于1个检索关键字加上若干个屏蔽，分别用单独的检索表进行检索动作的办法，提高单位时间的检索次数的方式。但是，由于要想在维持线路速度的同时进行信息包转送处理，就需要多个CAM，故存在着安装价格上涨的可能。要想抑制安装价格上涨，用不同的相位进行按照顺序输入到CAM中的检索关键字的并列处理是理想的。

为了实现这样的处理，在上边所说专利文献1的图11中，示出了预先把同一检索表存储到2分割后的三态内容寻址存储单元阵列(TCAM单元阵列)中，交互地向它们输入检索关键字进行检索动作的所谓的交错方式。此外，作为其详细的存储器阵列构成，在专利文献1的图12中，示出了在TCAM单元阵列间共用读出放大器，在同一个TCAM单元阵列中存在着已经连接到各个读出放大器的位线对的、所谓的折叠式位线构成。此外，还把上边所说的2个动态型存储单元连接到该位线对上。

但是，在折叠式位线构成中，不能正确地向2个动态型存储单元的存储节点中读写逻辑值‘00’或‘11’的信息。此外，在动态型单元的情况下，也不能正确地进行再写入(刷新)动作。为了防止误动作，理想的是在TCAM单元阵列间做成为所谓开放型位线构成的读出放大器配置。此外，在专利文献1中，由于搜索线驱动电路成为在搜索线对中产生互补的信号的构成，而不能进行给检索关键字的任意的位加上屏蔽强制性地把相应的位看作是一致的检索动作。因此，理想的是把搜索线驱动电路也置换成新的构成。

第2个问题在于：检索动作的周期时间由配合线的充电时间限制了其速度。为了说明该问题，示出了在非专利文献1或参考文献1中所示的存储器阵列构成。图2的电路块示出了作为本发明的前提所研究的CAM的存储器阵列构成。图3的电路图示出了图2的各个电路块的详细的构成。

图2所示的存储器阵列，配合线将形成由主配合线MMLm(m＝0、1、......)和副配合线SMLmj(m＝0、1、......，j＝0、1、......)构成的分层构造。存储单元DMC，分别配置在多条字线WLm(m＝0、1、......)与多条位线BLnx(n＝0、1、......，x＝0、1、2、3)的交点上，多条搜索线中的每一条，都被字驱动器群WDB驱动，多条位线都被读写电路群RWB驱动。

在位线BLnx(n＝0、1、......，x＝0、1、2、3)上分别平行地配置对应的多条搜索线SLnx(n＝0、1、......，x＝0、1、2、3)。多条搜索线中的每一个，都被搜索驱动器群SDB驱动。此外，在字线WLm(m＝0、1、......)上分别平行地配置对应的多条主配合线MMLm(m＝0、1、......)。

此外，多条副配合线SMLmj(m＝0、1、......，j＝0、1、......)则被配置为分别与对应的主配合线MMLm(m＝0、1、......)平行，并分别通过对应的副匹配判定电路SMDmj(m＝0、1、......，j＝0、1、......)进行连接。在副配合线上，例如就像副配合线SML00那样，分别可连接4个存储单元DMCi(i＝0、1、2、3)。在参考文献1和非专利文献1中分别把由这4个存储单元DMCi(i＝0、1、2、3)构成的集合叫做存储器块MBmj(m＝0、1、......，j＝0、1、......)。

存储单元DMC中的每一个，如图3所示，都由3个NMOS晶体管T311、T312、T313和电容器C构成。此外，副匹配判定电路SMD由用来使对应的副配合线SML进行预充电的NMOS晶体管321和PMOS晶体管331和用来进行在副配合线SML上发生的微小信号的辨别的NMOS晶体管T322构成。

此外，图2的主匹配判定电路群MMDB，如图3所示，由多个主匹配判定电路MMDm(m＝0、1、......)构成，分别由驱动对应的主配合线MML的PMOS晶体管T331和用来区分对应的主配合线上边的词条的比较结果的读出放大器SA构成，输出与比较结果对应的电压的命中信号(在这里，是HIT0)。

在这样的构成中，在进行检索动作时，首先例如要比较存储在图3的存储单元DMC0中的数据(N00)和已输入到搜索线SL00上的数据，与其一致/不一致相对应地决定已预先充电的副配合线SML00的电荷保持或电荷放电。此外，与此同时，还要决定副匹配判定电路SMD00内的NMOS晶体管T322的ON/OFF。

在这里，由为了借助于主匹配判定电路MMD00读出副配合线SML00的信息，就要进行借助于PMOS晶体管使预先保持有接地电压VSS的主配合线MML00慢慢地充电，并查明有无由NMOS晶体管T322进行放电的动作。这时，由于该充电的电流值，已被设定为比NMOS晶体管T322的ON电流更小的值，故不一致时(NMOS晶体管T322为ON时)的主配合线MML00，就被抑制为比读出放大器SA的逻辑阈值更低的电压。

但是，如上所述，在使主配合线MML00慢慢地充电的方式的情况下，却存在着读出放大器的起动定时变晚的可能。即，一般地说，由于NMOS晶体管的驱动能力比PMOS晶体管高，故为了使读出放大器的起动定时更早一点，借助于匹配判定电路内的NMOS晶体管来驱动已经充电到高的电压的主配合线，可以更快地产生与一致/不一致对应的信号。

发明内容

所以，本发明的目的在于鉴于这样的问题，实现含有CAM的半导体器件的高速化或功耗降低。

另外。在参考文献2中，示出了使用在参考文献1和非专利文献1中所述的单热点块编码的CAM的接口电路方式。具体地说，示出的是用来或者根据数据区域对多个信息进行压缩后再进行存储或者加上屏蔽后再进行存储的输入输出信号的格式和编码以及解码电路构成。在根据该文献所得到的CAM中，在输入输出IP地址等时就要处理与最小值之差的组合。把这样的格式的输入输出信号叫做4值信号。

在输入输出其它的信息时则要处理数据与屏蔽的组合。把这样的格式的输入输出信号叫做3值信息。采用使用该文献的技术的办法，外加的CAM控制器就可以容易地监视词条的存放情况，增加使用单热点块编码的CAM的便利性。

本发明的上述以及其它的目的和特征，将会从本说明书的讲述和附图中了解明白。

在本申请中公开的发明之内，简单地说来代表性的概要如下。

本发明的半导体器件，具备多个存储区，此外，在各个存储区内还具备多个CAM阵列。在这里，要在共用状态下把读出放大器、读出电路、写入电路和搜索线驱动电路配置在各个存储区内的多个CAM阵列之间。另外CAM内的位线与读出放大器之间的连接关系，成为从双方的CAM阵列把位线每个一条地连接到读出放大器上的所谓开放位线构成。此外，CAM阵列内的存储单元，可以做成为例如动态型的存储单元。

倘采用这样的构成，则可以正确地进行对存储单元的写入和刷新这样的动作。此外，通过进行使用多个存储区的交错动作，就可以实现高速的检索处理。

在该情况下，可以分别把不同相位的控制块分配给多个存储区，用不同的相位进行词条和检索关键字的处理(读出动作、写入动作、检索动作)。再有，也可以采用依次向多个存储区输入要向多个存储区登录、连续地输入同一检索表的检索关键字的办法与不同相位的控制块同步地进行检索动作。

此外，本发明的半导体器件，具有在进行CAM阵列的检索动作时，发生其检索结果的判定定时的虚设电路。该虚设电路例如具备正规的CAM阵列所具备的存储单元、与字线和配合线等同样的构成的虚设存储单元、虚设字线和虚设配合线等，在进行检索动作时，总是要进行固定于一致或不一致的动作。此外虚设电路，则监视与一致或不一致中的任何一方相对应地进行变动的虚设配合线的电压，以最佳的定时起动正规的CAM阵列内的配合线的判定电路(读出放大器)。借助于该定时的最佳化，高速化或功耗的降低就成为可能。

此外，在进行配合线和虚设配合线的判定时，可以做成为根据放电路径的有无检测急速地充电后的配合线的电压是否下降的方式而不是就如在上边所说的课题中所述的那样，边使配合线慢慢地充电边根据放电路径的有无检测电压是否上升的方式。借助于此就可以实现检索动作的高速化。此外，配合线的电压电平，可以预先做成为在系统缺省状态下不一致时的电压电平。借助于此，就可以减少实际使用上的功耗。

在本申请中公开的发明之内，可借助于代表性的发明得到的效果，简单地说来，可以实现半导体器件的高速化或功耗的降低。

附图说明

图1的框图示出了在本发明的实施形态1的半导体器件中含于其中的CAM的主要部分框图的基本构成例。

图2的框图示出了作为本发明的前提进行了研究的CAM的存储器阵列构成。

图3的电路图示出了图2的各个电路块的详细的构成。

图4的电路框图示出了图1的存储区BK1、BK2的构成的一个例子。

图5的电路图以图4的读写检索电路RWSCT00为例示出了其构成的一个例子。

图6的波形图示出了在图1的CAM中，用基本模式检索2个检索关键字D1、D2的情况下的动作的一个例子。

图7的框图示出了在图1的CAM中用交错模式检索4个检索关键字D1、D2、D3、D4的情况下的动作的一个例子。

图8的框图示出了在本发明的实施形态2的半导体器件中，含于其中的CAM的主要部分块的基本构成例。

图9的波形图示出了在图8的CAM中用基本模式检索比数据总线DQ的总线宽度更宽的2k位宽的2个检索关键字的情况下的动作的一个例子。

图10的波形图示出了在图8的CAM中用交错模式检索2k位宽的4个检索关键字的情况下的动作的一个例子。

图11的电路框图示出了在本发明的实施形态3的半导体器件中，含于其中的CAM的与图2不同的存储器阵列构成例。

图12的电路图示出了图11的虚设副匹配判定电路、虚设主匹配判定电路、主匹配判定电路的详细的构成例。

图13的波形图示出了在图12的副阵列中，检测一致词条的情况下的检索动作的一个例子。

图14的波形图示出了在图12的副阵列中，检测不一致词条的情况下的检索动作的一个例子。

图15的说明图模式地示出了路由器的构成例。

图16的说明图模式地示出了用图15的路由器进行转送处理的信息包的构成例。

具体实施方式

以下，根据图面详细地对本发明的实施形态进行说明。另外，在用来说明实施形态的所有的图中，作为原则对于同一个构件赋予同一标号而省略重复的说明。此外，构成实施形态的各个功能块的电路元件，虽然没有什么特别限制，但是，却可以采用众所周知的CMOS(互补型MOS晶体管)等的集成电路技术在单晶硅之类的半导体衬底上边形成。

另外，在实施形态中，作为MISFET(金属-绝缘体-半导体场效应晶体管)的一个例子，要使用MOS(金属-氧化物-半导体)晶体管。在图面中，决定采用对P沟型MOS晶体管(PMOS晶体管)给栅极加上箭头符号的办法，对N沟型MOS晶体管(NMOS晶体管)加以区别。在图面上虽然并未特别表明MOS晶体管的衬底电位的连接，但是，只要MOS晶体管是可正常动作的范围，其连接方法就没有什么特别限定。

(实施形态1)

首先，对CAM的全体构成进行说明。

图1的框图示出了在本发明的实施形态1的半导体器件中含于其中的CAM的主要部分框图的基本构成例。本构成具有：指令译码器CDEC；CAM控制电路CAMCTL1；数据输入输出电路DIO；各种寄存器群REGBK；编码电路群ENCBK；解码电路群DECBK；存储区化的存储器阵列BK1、BK2；RAM控制电路RAMCTL。在同图中，为简化起见，注目于发送接收检索动作的数据的路径，作为与地址有关的电路块的刷新计数器或行译码器等已被省略。

指令译码器CDEC，进行指令信号CMD[j：1]的接收和编码，通过指令总线CBS向各种寄存器群REGBK输出用来选择后述的寄存器的信号。或者，向后述的CAM控制电路CAMCTL1等芯片内的控制电路块输出读出使能信号RDE、写入使能信号WTE、搜索使能信号SCE。

CAM控制电路CAMCTL1，在接收已连接到本发明的CAM上的控制器(或叫做网络处理器或检索引擎等的控制电路)所要产生的主时钟MCLK和多存储区使能信号MBKE的同时，还根据上述的读出使能信号RDE、写入使能信号WTE、搜索使能信号SCE产生存储区控制时钟BCLK1、BCLK2、数据时钟DCLK、内容寻址时钟ACLK。

数据输入输出电路DIO，配置在数据总线DQ[k：1]与内部数据总线DBS[k：1]之间，进行地址信号或数据以及定义芯片的各种设定的控制信号的授受。特别是在进行数据的授受时，要与上述的数据时钟DCLK同步起来进行数据的授受。另外，把总线宽度k假定为偶数，继续进行以下的说明。

各种寄存器群REGBK，可分别用与数据总线DQ的信号线数(在这里为k条)对应的多位寄存器构成。在同图中，作为通过内部数据总线DBS进行信号授受的寄存器，示出了4个寄存器群。

第1输入屏蔽/差寄存器群INMD1～INMDs，与要进行输入的词条或检索关键字的数据区域相对应地存放屏蔽信息或差。第2输出屏蔽/差寄存器群OUTMD1～OUTMDs，与要进行读出的词条的数据区域相对应地存放屏蔽信息或差。

第3数据区域识别寄存器群DFI1～DFIs，存放用来对每一位都要区别CAM所要处理的信息形式的识别信息。第4匹配地址寄存器MA1～MAs，被插入到后述的匹配地址MABS与内部数据总线DBS之间，存放在检索动作时所发生的匹配地址(详细情况后述)。另外，在存在着多个一致的词条的情况下，具有从与最高位(例如，对应的行地址为最小的序号的行)的词条对应的地址信号依次输出的功能。另外，在以上所述的寄存器群，分别由同样构成的多个寄存器构成，借助于上述的指令信号群或地址信号选择所希望的寄存器。

编码电路群ENCBK，具有与数据总线DQ的信号线数(在这里为k条)对应的k位的3值信息-单热点块编码电路群TOBENC和4值信息-单热点块编码电路群QOBENC，根据要通过数据区域识别总线DFIBS输入的上述的数据识别寄存器群DFI1～DFIs的值，对每个编码块使任意一个编码电路激活化。

例如，在每2位进行编码的情况下，根据与编码块相应的信息是3值还是4值对每2位设定编码电路群ENCBK的构成。此外，接收从上述的输入屏蔽/差寄存器群INMD1～INMDs通过输入屏蔽/差总线INMDBS得到的信息(在这里是差和屏蔽)和通过内部数据总线DBS输入进来的信息(在这里是最小值和数据)使词条或检索关键字单热点块编码化，向由2k条的信号线构成的编码信息总线ENCBS输出。

另一方面，解码电路群DECBK，具有与数据总线DQ的信号线数(在这里为k条)对应的多位单热点块编码-3值信息解码电路群OBTDEC和单热点块编码-4值信息解码电路群OBQENC，与要通过数据区域识别总线DFIBS输入的上述数据区域识别寄存器群DFI1～DFIs的值相对应，对每个编码块使任意一个解码电路激活化。

例如，在每2位进行编码的情况下，根据与编码块相应的信息是3值还是4值相对应地对每2位设定解码电路群DECBK的构成。然后，对通过由2k条信号线构成的编码信息总线ENCBS读出的词条进行解码，通过输出屏蔽/差总线OUTMDBS在上述的输出屏蔽/差寄存器群OUTMD1～OUTMDs暂时存放屏蔽和差，同时，通过内部数据总线DBS向数据输入输出电路DIO输出数据和最小值。

另外，这些各种寄存器群REGBK、编码电路群ENCBK和解码电路群DECBK的详细情况已在参考文献2中进行了讲述。

存储区BK1、BK2分别具有对存储区化后的存储器阵列再次分割后的子阵列SARYU、SARYL，读写检索电路群RWSBK，存储器控制电路MC、和优先度编码器PE。子阵列SARYU、SARYL的构成为从图2所示的构成中省略了搜索驱动器群SDB和读写电路群RWB。例如，按每2位对词条或检索关键字进行编码的情况下，在1条字线上把k/2个存储器块连接为使得可以根据数据总线DQ的总线宽度存储k位的词条。此外，虽然详细情况要在后边讲述，但是读写检索电路群RWSBK在子阵列SARYU、SARYL中可以共用。

存储器控制电路MC，分别接收上述的读出使能信号RDE、写入使能信号WTE、搜索使能信号SCE，在这些信号中的任何一个根据动作被激活化后，就会产生与存储区控制块BCLK1、BCLK2同步的多个内部控制信号(详细情况将在后边讲述)。

优先度编码器PE，在检索动作中，通过一致信号总线HBSU、HBSL接收存储区BK1、BK2内的子阵列SARYU、SARYL的主匹配判定电路群MMDB的输出信号(即，接收图3所示的命中信号HIT0等)，产生对应于与检索关键字一致的词条的地址(以下，叫做匹配地址)信号。该地址信号，通过匹配地址总线MABS向RAM控制电路RAMCTL和匹配地址寄存器群MA0～MAs输入。

RAM控制电路RAMCTL，与内容寻址时钟ACLK相对应地从内容寻址信号群CADD[r：1]向DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)输出匹配地址。在这里，r是与本实施形态的CAM的存储器阵列构成相对应地决定的整数。

另外，形成本实施形态的CAM的构成要素，并不限于图1所画的电路块或信号，可以包括各种各样的要素块或信号。例如，在图1中为了简单起见，时钟的相位调整用的相位锁定环PLL或延迟锁定环DLL、测试电路、控制级连连接的芯片的控制器、控制外加的内容存储器(例如SRAM或DRAM)的RAM用时钟、RAM控制信号群等都已被省略。

其次，对存储器阵列构成和动作进行说明。

图4的电路框图示出了图1的存储区BK1、BK2的构成的一个例子。以下所示的符号的附标‘n’是0、1、......、(k/2)-1中的任何一个(‘k’是偶数)。此外，附标‘x’是0、1、2、3中的任何一个。

编码数据线ENCLnx，是上边所说的2k条的编码信息总线ENCBS的构成要素。读写检索电路群RWSBK，具有2k个读写检索电路RWSCTnx。编码信息总线ENCBS通过对应的RWSCTnx分别连接到搜索线SLnx上。搜索线SLnx中的每一个，为子阵列SARYU、SARYL所共用，并连接到双方的子阵列内的对应的存储单元上。此外，与搜索线SLnx对应的子阵列SARYU内的位线BLnxU和子阵列SARYL内的位线BLnxL，则分别连接到对应的读写检索电路RWSCTnx上。

图5的电路图以图4的读写检索电路RWSCT00为例示出了其构成的一个例子。本实施形态的读写检索电路，由读出放大器SA、均衡电路EQ、读出电路RCKT、写入电路WCKT、搜索线驱动电路SCKT构成。

读出放大器SA，就如在DRAM中广为使用的那样，是把2个PMOS晶体管P500、P501和2个NMOS晶体管N500、N501交叉耦合连接起来的众所周知的构成。采用在待机时把位线BL00U、BL00L都已成为参考电压VREF(在这里，是电源电压VDD与接地电压VSS之间的中间电压)的公共源极线CSP驱动成电源电压VDD，把公共源极线CSN驱动成接地电压VSS的办法进行激活化，放大在位线对上发生的微小的电压信号。

均衡电路EQ，就如在DRAM中广为使用的那样，是由3个NMOS晶体管N510、N511、N512构成的众所周知的电路构成。采用在待机时把已连接了各自的栅极的位线均衡信号BLEQ驱动成升压电压VPP(在这里升压电压VPP已被设定为比电源电压VDD恰好高一个NMOS晶体管的阈值电压VTN或者是设定为比之更高的电压)的办法，使晶体管N511和N512导通把参考电压VFER供往位线对，同时，使晶体管N510导通以使位线对短路。

借助于以上的读出放大器SA和均衡电路EQ的构成，就可以进行与众所周知的开放位线构造的DRAM同样的动作的词条的读写和再写入(刷新)动作。

读出电路RCKT，由PMOS晶体管P520、P521和NMOS晶体管N520、N521、N522、N523构成。分别把晶体管N520、N521的源极或漏极的一方连接到位线BL00U、BL00L上，把另一方彼此连接起来。把该公共节点叫做IN50。此外，分别把晶体管N520、N521的栅极电极连接到读出起动信号RDL、RDU上，把晶体管N522、N523串联连接到编码数据线ENCL00和接地电压VSS端子之间，在电源电压VDD端子与编码数据线ENCL00之间插入晶体管P520使得形成电流路径。

此外，在电源电压VDD端子与公共节点IN50之间插入晶体管P521使得形成电流路径。此外，还分别把晶体管P520、N522的栅极电极连接到公共节点IN50上，把晶体管P521、N523的栅极电极分别连接到读出起动信号RD上。借助于以上的连接，晶体管P520、N522、N523就将形成驱动编码数据线ENCL00的驱动器电路的构成。另外，这些读出类电路(和后述的写入类电路以及搜索线驱动用的电路)，就成为位线对BL00U/BL00L都将成为同一负载能力那样的电路构成。

在这样的电路构成中，在待机时，由于读出起动信号RDL、RDU和RD的全体都保持为接地电压VSS，故晶体管N520、N521、N523处于截止状态，因此就可以使位线对和公共节点IN50断开。此外，采用使晶体管P521导通，把公共节点IN50驱动成电源电压VDD的办法，晶体管P520就将成为截止状态，驱动器电路成为高阻状态。

另一方面，在要读出子阵列SARYU一侧的词条的情况下，就要采用在使用读出放大器SA放大了已读出到位线对上的微小信号后，在使读出起动信号RDL保持为接地电压VSS不变地把已成为接地电压VSS的读出起动信号RD、RDU驱动成升压电压VPP的办法，使晶体管N521导通以使位线BL00L与公共节点IN50短路。此外，采用使驱动器电路成为激活化的办法向编码数据线ENCL00输出与位线BL00L极性相反的电压信号。

相反，在要读出子阵列SARYL一侧的词条的情况下，就要采用把信号RD、RDL驱动成升压电压VPP的办法，使晶体管N520导通，使位线BL00U与公共节点IN50短路。此外，采用使驱动器电路成为激活化的办法，向编码数据线ENCL00输出极性与位线BL00U相反的电压信号。归因于这样的构成和动作，在可以维持读出动作的位线对的负载能力的平衡的同时，还可以高速地把与词条同一极性的读出信号读出到负载能力大的编码数据线上。

写入电路WCKT，由NMOS晶体管N530、N531构成。把晶体管N530、N531的源极或漏极中的一方分别连接到位线BL00U、BL00L上，把另一方连接到编码数据线ENCL00上。此外。把晶体管N530、N531的栅极分别连接到写入起动信号WTU、WTL上。

在这样的电路构成中，在要向子阵列SARYU一侧写入词条的情况下，就要采用在使用读出放大器SA放大了已读出到位线对上的微小信号后，在使写入起动信号WTL保持为接地电压VSS不变地把已成为接地电压VSS的写入起动信号WTU驱动成升压电压VPP的办法，使晶体管N530导通以使位线BL00U与编码数据线ENCL00短路。

相反，在要写入子阵列SARYL一侧的词条的情况下，就要采用把信号WTL驱动成升压电压VPP的办法，使晶体管N531导通，把位线BL00L与编码数据线ENCL00连接起来。归因于这样的构成和动作，在可以维持读出动作的位线对的负载能力的平衡的同时，还可以进行与开放型位线构成的DRAM同样的写入动作。

搜索线驱动电路SCKT，由PMOS晶体管P540、P541和NMOS晶体管N540、N541、N542构成。PMOS晶体管P540、P541和NMOS晶体管N540、N541形成所谓的时钟反相器型的驱动器电路构成，把晶体管P540、N541的栅极电极分别连到检索起动信号SCEB、SCET上，把晶体管P541、N540的栅极电极连接到编码数据线ENCL00上，把输出节点连接到搜索线SL00上。在搜索线SL00与接地电压VSS端子之间插入NMOS晶体管N542使得形成电流路径，把栅极电极连接到检索起动信号SCEB上。

在这样的电路构成中，由于检索起动信号SCEB已保持为电源电压VDD，故采用使晶体管N542导通的办法，就可以使待机时的搜索线SL00保持为接地电压VSS。当检索动作开始后，采用把已经成为接地电压VSS的检索起动信号SCET驱动成电源电压VDD，把已经成为电源电压VDD的检索起动信号SCEB驱动成接地电压VSS的办法，在可以使晶体管N542成为截止状态的同时，还可以使驱动器电路激活化。此外，采用向待机时已经成为电源电压VDD的编码数据线ENCL00输入与已编码的检索关键字极性相反的信号的办法，就可以把搜索线SL00驱动成与检索关键字对应的电压。

归因于这样的构成和动作，就可以缩短检索动作的搜索线的驱动时间，提高存储器阵列的周期。此外，采用使位线和搜索线共用编码信息总线的办法，就可以削减总线布线的条数，可以抑制芯片面积。

其次，对使用图1的CAM的基本模式的检索动作进行说明。

图6的波形图示出了在图1的CAM中，用基本模式检索2个检索关键字D1、D2的情况下的动作的一个例子。本模式的特征在于跨越2个存储区BK1、BK2地登录1个检索表，进行检索动作这一点。

首先，在第1个周期中，与屏蔽时钟MCLK同步地通过指令信号群CMD输入搜索指令S1，搜索使能信号SCE被激活化。与此相对应，CAM控制电路CAMCTL1，采用产生对屏蔽时钟MCLK进行了分频的数据时钟DCLK的办法，与该上升边同步地通过数据输入输出电路DIO和编码电路群ENCBK向编码信息总线ENCBS输入检索关键字D1。

同时，CAM控制电路CAMCTL1，分别在存储区控制时钟BCLK1、BCLK2上产生脉冲信号。存储区BK1、BK2的各个存储器控制电路MC采用与这些存储区控制时钟和搜索使能信号SCE相对应，分别使搜索使能信号SCET(1)、SCEB(1)、SCET(2)和SCEB(2)激活化的办法，就可以向存储器阵列输入检索关键字D1。即，借助于图5所示的搜索线驱动电路SCKT，把搜索线SL00(1)、SL00(2)驱动成与检索关键字D1的对应的位对应的电压，就可以在各个存储区中进行检索动作。另外，括弧内的数字是与存储区BK1、BK2的附标对应的数字。

在其次的第2周期中，接在第1周期后边输入搜索指令S2，使搜索使能信号SCE保持为激活化状态。此外，与数据时钟DCLK的下降沿同步起来，通过编码电路群ENCBK向编码信息总线ENCBS输入检索关键字D2。此外，采用与搜索使能信号SCE相对应地再次依据存储区控制时钟BCLK1、BCLK2分别产生短的脉冲信号的办法，CAM控制电路CAMCTL1，就可以向存储区BK1、BK2输入检索关键字D2。即，可以进行第2次的检索动作。

在同图中，假定存储区BK1、BK2以周期时间tARY进行检索动作，从检索关键字D1、D2的输入开始数在4个周期后输出与该结果对应的匹配地址A1、A2。因此，在第5个周期中，在CAM控制电路CAMCTL1中，就会产生已对主时钟MCLK进行了分频的地址时钟ACLK，并与其上升边同步地从RAM控制电路RAMCTL输出匹配地址A1。此外，在第6个周期中，与该地址时钟ACLK的下降沿同步地从RAM控制电路RAMCTL输出匹配地址A2。借助于以上的动作，就可以用1个CAM实现大规模的表检索。

其次，对使用图1的CAM的交错模式的检索动作进行说明。

图7的波形图示出了在图1的CAM中用交错模式检索4个检索关键字D1、D2、D3、D4的情况下的动作的一个例子。本动作的特征在于把同一检索表登录到存储区BK1、BK2内，交互地输入不同的检索关键字进行检索动作这一点。

首先，在第1个周期中，使多存储区使能信号MBKE上升把检索动作设定成交错模式。同时，与主时钟MCLK同步地通过指令信号群CMD输入搜索指令S1，使搜索使能信号SCE激活化。与这些信号相对应，CAM控制电路CAMCTL1，产生对主时钟MCLK进行了分频的数据时钟DCLK。与该上升边同步起来通过数据输入输出电路DIO和编码电路群ENCBK向编码信息总线ENCBS输入检索关键字D1。

CAM控制电路CAMCTL1，还产生存储区控制时钟BCLK1。存储区BK1的存储器控制电路MC采用与该存储区控制时钟和搜索使能信号SCE相对应地分别使搜索使能信号SCET(1)、SCEB(1)激活化的办法，就可以向存储器阵列输入检索关键字D1。即，借助于图5所示的搜索线驱动电路SCKT就可以把搜索线SL00(1)驱动成与检索关键字D1对应的位对应的电压，在存储区BK1中进行检索动作。

其次，与主时钟MCLK的下降沿同步地输入搜索指令S2，与数据时钟DCLK的下降沿同步地通过数据输入输出电路DIO和编码电路群ENCBK向编码信息总线ENCBS输入检索关键字D2。此外，采用在CAM控制电路CAMCTL1中由存储区控制时钟BCLK2产生与搜索使能信号SCE对应的脉冲信号，在存储区BK2内的存储器控制电路MC中与搜索使能信号SCE相对应地分别使搜索使能信号SCET(2)、SCEB(2)激活化的办法，向存储区BK2输入检索关键字D2。即，借助于图5所示的搜索线驱动电路SCKT就可以把搜索线SL00(2)驱动成与检索关键字D2的对应位对应的电压，在存储区BK2中进行检索动作。

在接着的第2个周期中，与第1周期同样，交互地向存储区BK1、BK2输入检索关键字D3、D4，进行检索动作。在同图中，与图6同样，假定在从检索关键字的输入开始数4个周期后输出匹配地址。因此，就可以在第5个周期后，借助于CAM控制电路CAMCTL1与在和主时钟MCLK同一周期中所产生的地址时钟ACLK的上升边和下降沿同步地分别从RAM控制电路RAMCTL输出匹配地址A1、A2、A3、A4。

借助于以上的动作，就可以实现用检索动作周期时间为tARY的存储区BK1、BK2以图6的动作的加倍的速度接收检索关键字进行检索处理的CAM。但是，为了实现本动作，由于要在2个存储区中登录同一检索表，故存储器容量就减少了一半。但是，就如在上边所说的非专利文献1中所示的那样，借助于可以压缩存储词条的单热点块编码方式和基于高集成化优良的通用DRAM单元库的存储单元之间的组合所得到的CAM，由于存储器容量比现有的3态CAM可以成倍增加，故减小了招致存储器不足的担心。

此外，在用交错模式进行的检索动作中，由于要同时使2个存储区激活化故存在着功耗增加的问题。但是，由于要使用单热点块编码方式而使得可以压缩存储词条，故可以使可在1个存储区内激活化的存储器区域变得比现有的3态CAM更窄，可以抑制功耗。因此，本发明特别是在应用于使用单热点块编码方式的存储器阵列的CAM的情况下是满意的，借助于此，从大容量化和低功率化的观点看，借助于多个存储区的交错动作实现应对网络的线路速度的提高的倾向的高速CAM就成为可能。

另外，以上虽然一直对检索动作进行说明，但是，即便是在读出动作或写入动作中，也可以采用从指令信号群CMD输入读出指令或写入指令的办法产生读出使能信号RDE或写入使能信号WTE，然后再从CAM控制电路CAMCTL1产生存储区控制时钟BCLK1、BCLK2使存储区BK1、BK2激活化，这是可以容易理解的。此外，可以借助于交错模式，边在一个存储区中进行检索动作边在另一个存储区中进行刷新动作，这也是可以容易理解的。在该情况下，还可以缓和由刷新动作引起的检索速度降低的不利后果。

归因于使用本实施形态1的CAM而产生的代表性的效果，归纳起来如下。

首先，由图1、图4、图5的CAM的构成所产生的第1效果，在于因在同一存储区内成为所谓开放型位线构成的读出方式而使得正确地读写和在写入(刷新)词条成为可能这一点。第2个效果在于由于位线和搜索线要通过读写检索电路连接到公共的编码数据线上，故可以削减编码信息总线的布线条数，可以抑制芯片面积这一点。

第3个效果，如图6和图7的动作所示，在于因使用多存储区使能信号MBKE和2个存储区而可以根据用途切换检索动作模式这一点。即，在基本模式中，可采用跨越2个存储区登录大规模的检索表的办法实现大容量的CAM。另一方面，在交错模式中，采用把同一个词条登录在2个存储区内，交互地输入不同的检索关键字的办法，使得实现以比存储区的检索动作周期时间更短的周期时间接收、检索处理检索关键字的高速CAM成为可能。此外，还使得边在一个存储区中进行检索动作边在另一个存储区中进行刷新动作成为可能。

另外，存储区数并不限于2个，也可以使更多的存储区分别与不同相位的时钟同步地进行各种动作，这是可以容易理解的。在该情况下，实现以更高的频率接收检索关键字进行检索处理的高速CAM就成为可能。

(实施形态2)

在本实施形态2中，对在实施形态1所说明的CAM的另外的构成例和动作例进行说明。

图8的框图示出了在本发明的实施形态2的半导体器件中，含于其中的CAM的主要部分块的基本构成例。

该构成的特征在于存储区化后的存储器阵列成为分层构造，使用具有2个由多个存储区构成的主存储区的存储器阵列构成进行比数据总线DQ的总线宽度更宽的检索关键字的检索动作这一点。以下，对图8的构成，注目于与图1所示的构成不同之处进行说明。

CAM控制电路CAMCTL8，在接收已连接到本发明的CAM上的控制器(或被叫做网络处理器或检索引擎等的控制电路)所产生的主时钟MCLK和多存储区使能信号MBKE的同时，还与读出使能信号RDE、写入使能信号WTE、搜索使能信号SCE相对应地产生存储区控制时钟BCLKA1、BCLKB1、BCLKA2、BCLKB2、数据时钟DCLK、内容寻址时钟ACLK。此外，还要产生全局IO控制时钟GCLKWS、GCLKR、多存储区使能信号GMBKEN。

多路解调器WSDMUX，通过编码信息总线ENCBS接收在编码电路群ENCBK中编码的词条和检索关键字，并与全局IO控制时钟GCLKWS和多存储区使能信号GMBKEN相对应地适宜分配给2个全局IO(GIOA、GIOB)，向后述的主存储区转送。相反，多路复用器RMUX，与全局IO控制时钟GCLKR和多存储区使能信号GMBKEN相对应地从2个全局IO(GIOA、GIOB)适宜接收从主存储区读出来的词条，并通过编码信息总线ENCBS向解码电路群DECBK输出。

主存储区MBK1、MBK2中的每一个，都由存储区BKA、BKB和主优先度编码器MPE构成。存储区BKA、BKB的构成，分别与图1所示的存储区BK1、BK2相同。主存储区MBK1内的存储区BKA，与存储区控制信号BCLKA1同步，在与全局IO(GIOA)之间进行信息的授受。主存储区MBK1内的存储区BKB，与存储区控制信号BCLKB1同步，在与全局IO(GIOB)之间进行信息的授受。主存储区MBK2内的存储区BKA，与存储区控制信号BCLKA2同步，在与全局IO(GIOA)之间进行信息的授受。主存储区MBK2内的存储区BKB，与存储区控制信号BCLKB2同步，在与全局IO(GIOB)之间进行信息的授受。

然后，用这些存储区构成的主存储区MBK1、MBK2，进行与读出使能信号RDE、写入使能信号WTE、搜索使能信号SCE对应的动作，主优先度编码器MPE，在匹配地址总线MABS上产生与通过副匹配地址总线SMABSA、SMABSB接收到的存储区BKA、BKB内的优先度编码器PE的输出对应的匹配地址。

其次，对使用图8的CAM的基本模式的检索动作进行说明。

图9的波形图示出了在图8的CAM中用基本模式检索比数据总线DQ的总线宽度更宽的2k位宽的2个检索关键字的情况下的动作的一个例子。

首先，在第1个周期内，与主时钟MCLK同步地通过指令信号群CMD输入搜索指令S1A，使搜索使能信号SCE激活化。同时，与主时钟MCLK同一周期的数据时钟DCLK的上升边同步地通过数据输入输出电路DIO和编码电路群ENCBK向编码信息总线ENCBS输出第1检索关键字的前半位D1A。

此外，采用在多存储区使能信号GMBKEN为非激活状态下使与主时钟MCLK同一周期的全局IO控制时钟GCLKWS上升的办法，从多路解调器WSDMUX向全局IO(GIOA)转送检索关键字。然后，采用在CAM控制电路CAMCTL8中，分别用存储区控制时钟BCLKA1、BCLKA2产生与搜索使能信号SCE对应的脉冲信号，在主存储区MBK1、MBK2内的存储区BKA的存储器控制电路MC中与搜索使能信号SCE相对应地分别使搜索使能信号SCET(A1)、SCET(A2)激活化的办法(为了简单起见，省略了搜索使能信号SCEB(A1)、SCEB(A2))，分别向主存储区MBK1和MBK2内的存储区BKA输入检索关键字。

即，借助于图5所示的搜索线驱动电路SCKT，就可以分别把搜索线SL00(A1)、SL00(A2)驱动成与检索关键字的对应的位对应的电压，分别在主存储区MBK1、MBK2内的存储区BKA中同时进行检索动作。另外，括弧内的英文字母和数字是与主存储区和存储区的附标对应的数字，示出了存储区的位置。例如，SCET(A1)，意味着主存储区MBK1内的存储区BKA的搜索使能信号。

其次，与主时钟MCLK的下降沿同步地输入搜索指令S1B，与数据时钟DCLK的下降沿同步地通过数据输入输出电路DIO和编码电路群ENCBK向编码信息总线ENCBS输入第1检索关键字的后半位D1B。此外，采用在多存储区使能信号GMBKEN为非激活状态下使与主时钟MCLK同一周期的全局IO控制时钟GCLKWS下降的办法，从多路解调器WSDMUX向全局IO(GIOB)转送检索关键字。

然后，采用在CAM控制电路CAMCTL8中，分别用存储区控制时钟BCLKB1、BCLKB2产生与搜索使能信号SCE对应的脉冲信号，在主存储区MBK1、MBK2内的存储区BKB的存储器控制电路MC中分别使与搜索使能信号SCE相对应的搜索使能信号SCET(B1)、SCET(B2)激活化的办法(为了简单起见，省略了搜索使能信号SCEB(B1)、SCEB(B2))，分别向主存储区MBK1和MBK2内的存储区BKB输入检索关键字。

即，借助于图5所示的搜索线驱动电路SCKT，就可以分别把搜索线SL00(B1)、SL00(B2)驱动成与检索关键字的对应的位对应的电压，分别在主存储区MBK1、MBK2内的存储区BKB中进行检索动作。

在接下来的第2个周期中，与第1个周期同样，分割成前半位D2A和后半位D2B地输入第2检索关键字，在主存储区MBK1、MBK2中，分别进行检索动作。在同图中，与图6同样，假定从检索关键字的输入开始数在4个周期后输出匹配地址，在5个周期以后与已对主时钟MCLK进行了倍频的地址时钟ACLK的上升边和下降沿同步地分别从RAM控制电路RAMCTL输出匹配地址A1、A2。借助于以上的构成和动作，就可以用与图6所示的动作相同的6个周期进行位宽度宽的检索关键字的检索动作。

其次，对使用图8的CAM的交错模式的检索动作进行说明。

图10的波形图示出了在图8的CAM中用交错模式检索2k位宽的4个检索关键字的情况下的动作的一个例子。本动作的特征在于把主时钟MCLK的周期时间设定得比存储器阵列的检索动作周期时间tARY更短(在这里为tARY/2)，高速地接收检索关键字进行检索处理这一点。

首先，在第1个周期内，使多存储区使能信号MBKE激活化，把检索动作设定成交错模式，用CAM控制电路CAMCTL8由与数据时钟DCLK和全局IO控制时钟GCLKWS分别产生与主时钟MCLK同一周期的脉冲信号。此外，与多存储区使能信号MBKE相对应地使多存储区使能信号GMBKEN上升。

然后，与主时钟MCLK同步地通过指令信号群CMD输入搜索指令S1A，使搜索使能信号SCE激活化。同时，与数据时钟DCLK的上升边同步地通过数据输入输出电路DIO和编码电路群ENCBK向编码信息总线ENCBS输入第1检索关键字的前半位D1A，多存储区使能信号GMBKEN为激活状态下使全局IO控制时钟GCLKWS上升，从编码电路群ENCBK通过多路解调器WSDMUX向全局IO(GIOA)转送检索关键字。

然后，采用在CAM控制电路CAMCTL8中，用存储区控制时钟BCLKA1产生与搜索使能信号SCE和多存储区使能信号MBKE对应的脉冲信号，在主存储区MBK1内的存储区BKA的存储器控制电路MC中与搜索使能信号SCE相对应地使搜索使能信号SCET(A1)激活化的办法(为了简单起见，省略了搜索使能信号SCEB(A1))，向主存储区MBK1内的存储区BKA输入检索关键字。即，借助于图5所示的搜索线驱动电路SCKT，就可以把搜索线SL00(A1)驱动成与检索关键字的对应的位对应的电压，在主存储区MBK1内的存储区BKA中进行检索动作。

其次，与主时钟MCLK的下降沿同步地输入搜索指令S1B，与数据时钟DCLK的下降沿同步地通过数据输入输出电路DIO和编码电路群ENCBK向编码信息总线ENCBS输入第1检索关键字的后半位D1B。采用在多存储区使能信号GMBKEN为激活状态下，使与主时钟MCLK同一周期的全局IO控制时钟GCLKWS下降的办法，从多路解调器WSDMUX向全局IO(GIOB)转送检索关键字。

然后，采用在CAM控制电路CAMCTL8中，用存储区控制时钟BCLKB1产生与搜索使能信号SCE对应的脉冲信号，然后，在主存储区MBK1内的存储区BKB的存储器控制电路MC中，与搜索使能信号SCE相对应地使搜索使能信号SCET(B1)激活化的办法(为了简单起见，省略了搜索使能信号SCEB(B1))，向主存储区MBK1内的存储区BKB输入检索关键字。即，可以把搜索线SL00(B1)驱动成与检索关键字的对应的位对应的电压，在主存储区MBK1内的存储区BKB中进行检索动作。

在接下来的第2个周期中，与第1个周期同样，分割成前半位D2A和后半位D2B地输入第2检索关键字，与存储区控制时钟BCLKA2、BCLKB2依次上升相对应地，在主存储区MBK2内的存储区BKA、BKB中进行检索动作。

采用从第3个周期到第4个周期进行以上动作的办法，就可以分别在主存储区MBK1、MBK2中检索第3、第4个检索关键字。在同图中，假定从检索关键字的输入到输出多地址为止的时间与图6同样。如上所述，由于主时钟MCLK的频率已经成为存储区的检索动作频率的加倍，故在与图6所示的动作时间同等的8个周期后，在CAM控制电路CAMCTL8中就可以分别从RAM控制电路RAMCTL与对主时钟MCLK进行分频所产生的地址时钟ACLK的各个边同步地输出匹配地址A1、A2、A3、A4。

借助于以上的构成和动作，就可以用比存储器阵列的检索动作周期时间tARY更短的周期时间接收位宽度宽的检索关键字进行检索动作。此外，即便是在为了可在遍及芯片的宽广的范围内对全局IO进行布线而使得负载能力增加，全局IO的动作周期时间变得难于缩短的情况下，采用交互地使用2个全局IO的办法，就可以高速地向存储区转送检索关键字和词条进行检索动作。

另外，存储区数并不限于2个，也可以使更多的存储区分别与不同相位的时钟同步地进行各种动作，这与实施形态1同样，也是可以容易理解的。在该情况下，实现以更高的频率接收检索关键字进行检索处理的高速CAM是可能的。此外，在图8中，示出的是在芯片内分配用2个全局IO编码后的信息的构成，但是，全局IO的个数并不限于此。只要全局IO的动作周期时间比检索关键字的接收动作所需要的周期时间更短，也可以成为1个全局IO，可以抑制芯片面积。

(实施形态3)

在本实施形态3中，对在实施形态1和实施形态2中所说明的CAM中使用的子阵列的另外的构成和动作进行说明。图11的电路框图示出了在本发明的实施形态3的半导体器件中，含于其中的CAM的与图2不同的存储器阵列构成例。以下注目于与图2的存储器阵列构成的不同进行说明。

图11所示的存储器阵列构成的特征在于：除去图2和图3所示的通常的存储器块之外，还要把与之相同构成的虚设存储器块MBD0、MBD1、......配置到虚设字线WLD上边，产生读出放大器起动定时这一点。可在虚设存储器块MBD0、MBD1、......内的虚设副配合线SMLD0、SMLD1、......与虚设主配合线MMLD之间，分别插入对应的虚设副匹配判定电路SMDD0、SMDD1、......。

此外，虚设存储器块MBD0、MBD1、......内的存储单元DMC0、DMC1、DMC2、DMC3中的每一个，都连接到虚设字线WLD上，各个存储单元内的晶体管T312、T313的栅极电极被固定到接地电压VSS上。虚设主匹配判定电路MMDD由读出放大器使能信号SAEB、SAET产生与虚设主配合线MMLD的电压变化对应的脉冲信号。此外，与正规的存储器块MB00、MB01、......对应的主匹配判定电路群MMDB11，可借助于上述的读出放大器使能信号SAEB、SAET进行控制。

图12的电路图示出了图11的虚设副匹配判定电路、虚设主匹配判定电路、主匹配判定电路的详细的构成例。同图的虚设副匹配判定电路SMDD0、SMDD1、......，具有与副匹配判定电路SMD00、SMD01、......相同的晶体管，在虚设副匹配判定电路SMDD0以外的虚设副匹配判定电路SMDD1、......中，成为晶体管T202的栅极电极已从虚设副配合线切断开来接地的构成。此外，晶体管T201的栅极电极由于已经固定到升压电压VPP上故已经导通，虚设副配合线SMLD0、SMLD1、......平时被驱动成预充电电压VPC。

在这里，预充电电压VPC虽然比阵列电压VDL更低，但是却已设定为晶体管T202充分导通的电压电平。为此，虚设副匹配判定电路SMDD0内的晶体管T202导通，除此之外的虚设副匹配判定电路内的晶体管T202则成为截止状态。即，假定只有1个存储器块(在这里是虚设存储器块MBD0)已成为不一致状态的词条，在虚设主配合线MMLD上产生与之对应的信号。另外，阵列电压VDL，则被设定为比在实施形态1中所说明的电源电压VDD更低的电压。

虚设主匹配判定电路MMDD，由PMOS晶体管T211，反相器电路IV21、IV22、IV23，NAND电路ND21，延迟电路DLY构成。晶体管T211，其栅极尺寸被设定为使得成为比副匹配判定电路内的晶体管T202的驱动能力更大，与已连接到栅极电极上的检索使能信号(检索使能信号线)SEB相对应地高速地充电虚设主配合线MMLD。

反相器电路IV21，向节点IN20输出与已连接到输入端子上的虚设主配合线MMLD的电压变化对应的信号。反相器电路IV22、IV23、NAND电路ND21和延迟电路DLY，成为实现与节点IN20的电压变化相对应地产生单触发脉冲的电路构成的连接。延迟电路DLY，是例如把偶数个反相器电路进行从属连接的构成，在用反相器电路IV22将节点IN20的信号进行了反转后使之延迟，向NAND电路ND21的一个输入端子输入。把节点IN20直接连接到NAND电路ND21的另一个输入端子上，从NAND电路ND21的输出端子产生读出放大器使能信号SAEB。此外，用反相器电路IV23使读出放大器使能信号SAEB反转，产生读出放大器使能信号SAET。

主匹配判定电路MMD110，是构成图11的主匹配判定电路群MMDB11的多个主匹配判定电路之一，由PMOS晶体管T221、T222，和时钟反相器电路CIV21和锁存器电路LA构成。晶体管T221，被设定为与虚设主匹配判定电路MMDD内的晶体管T211同一栅极尺寸，与已连接到栅极电极上的检索使能信号SEB相对应高速地对主配合线MML0进行充电。

时钟反相器电路CIV21，相当于图3所示的读出放大器SA，可借助于读出放大器使能信号SAET、SAEB进行激活化，向命中信号节点HIT0输出与主配合线MML0的电压对应的信号。晶体管T222的源极电极和漏极电极分别被连接到阵列电压VDL端子和命中信号节点HIT0上。此外，栅极电极还被连接到读出放大器使能信号SAET上，在待机时把命中信号节点HIT0驱动成阵列电压VDL。命中信号节点HIT0的电压变化，可借助于锁存器电路LA进行保持。

在这样的构成的存储器阵列中，检索动作可如下那样地进行。

首先，根据图13说明检索关键字与词条一致的情况下的检索动作。在这里，为了使说明简单起见，假定图11所示的存储器阵列的构成为每一条字线具有2个存储器块。此外，还假定在注目的字线WL0上边的存储器块内存储有与1～3(10进数)的范围对应的词条，进行与3(10进数)对应的检索关键字之间的比较。

因此，在图11中，与每2位进行了块编码的词条‘0001 1110’相对应，把存储器块MB00内的存储节点N00和存储器块MB01内的存储节点N11～N13保持为接地电压VSS，把存储器块MB00内的存储节点N01～N03和存储器块MB01内的存储节点N10保持为电源电压VDD。此外，假定虚设字线WLD上边的存储器块的存储节点都成为接地电压VSS。

首先，在待机状态中，由于副匹配判定电路内的晶体管T201因把预充电起动信号线PC驱动成升压电压VPP而处于导通状态，故副配合线SML00、SML01分别被驱动成预充电电压VPC。在这里，预充电电压VPC，如上所述，由于副匹配判定电路内的晶体管T202是充分导通的那种程度的电压电平，故主配合线MML0被驱动成接地电压VSS。

此外，虚设副匹配判定电路内的晶体管T201，由于已经向栅极电极输入了升压电压VPP故处于导通状态，虚设副配合线SMLD0、SMLD1平时分别被驱动成预充电电压VPC。为此，由于虚设副匹配判定电路SMDD0内的晶体管T202已经导通，故虚设主配合线MMLD就被驱动成接地电压VSS。

当检索动作开始后，在已成为升压电压VPP的预充电起动信号线PC被驱动成接地电压VSS，副配合线的预充电停止后，与检索关键字相对应地把已成为接地电压VSS的搜索线驱动成阵列电压VDL。在同图中，例示的是这样的例子：与编码后的检索关键字‘0001 1110’相对应地分别使搜索线SL00～SL02，SL11～SL13保持为接地电压VSS的原状不变，分别把已成为接地电压VSS的搜索线SL03、SL10驱动成阵列电压VDL。

在这里，在存储器块MB00内的存储单元DMC3和存储器块MB01内的存储单元DMC0中，由于晶体管T312、T313都将导通，故已成为预充电电压VPC的副配合线SML00、SML01就可以分别放电。因此，副匹配判定电路SMD00、SMD01内的晶体管T202成为截止。在该状态下，当把已成为阵列电压VDL的检索使能信号线SEB驱动成接地电压VSS时，由于虚设主匹配判定电路MMDD和主匹配判定电路MMD110内的晶体管T211就将导通，故已成为接地电压VSS的虚设主配合线MMLD和主配合线MML0就可以朝向阵列电压VDL高速地充电。

之后，归因于在把虚设主配合线MMLD和主配合线MML0充电到比参考电压VREF充分高的电压的定时处，把已保持为接地电压VSS的检索使能信号线SEB驱动成阵列电压VDL，晶体管T211成为截止状态，停止充电。接着，由于虚设副匹配判定电路SMDD0的晶体管T202已经导通，故虚设主配合线MMLD的电压就将朝向接地电压VSS不断降低。

在这里，虚设主匹配判定电路MMDD，检测虚设主配合线MMLD的电压低于参考电压VREF时的定时，并根据该定时，使主匹配判定电路MMD110内的时钟反相器电路CIV21(读出放大器SA)激活化，同时，决定该要进行激活化的时间宽度。

即，图12的虚设主匹配判定电路MMDD，通过反相器电路IV21在节点IN20内产生与虚设主配合线MMLD的电压变化对应的脉冲信号。然后，通过NAND电路ND21把已成为阵列电压VDL的读出放大器使能信号SAEB驱动成接地电压VSS，把已成为接地电压VSS的读出放大器使能信号SAET驱动成阵列电压VDL。借助于此，主匹配判定电路MMD110的晶体管T222将成为截止状态，时钟反相器电路CIV21被激活化。在这里，由于主配合线MML0已经保持为高电压，故已成为阵列电压VDL的命中信号节点HIT0就向接地电压VSS放电。

然后，虚设主匹配判定电路MMDD，用单触发脉冲产生电路，把已成为接地电压VSS的读出放大器使能信号SAEB驱动成阵列电压VDL，把已成为阵列电压VDL的读出放大器使能信号SAET驱动成接地电压VSS，使时钟反相器电路CIV21成为非激活状态。此外，还可以采用使晶体管T222导通的办法把命中信号节点HIT驱动为阵列电压VDL。此外，通过把成为接地电压VSS的预充电起动信号线PC驱动成升压电压VPP，把副配合线SML00、SML01驱动成预充电电压VPC，把主配合线MML0驱动成接地电压VSS，再次返回到待机状态。

其次，根据图14说明检索关键字与词条不一致的情况下的检索动作。在这里，与图13同样，假定在字线WL0上边的存储器块内存储有与1～3(10进数)的范围对应的词条(‘0001 1110’)，进行与0(10进数)对应的检索关键字之间的比较。另外，预充电动作或各个信号的驱动定时，由于与图13的说明是相同的，故以下予以省略。

当检索动作开始后，与编码后的检索关键字‘0001 0001’相对应地分别使搜索线SL01～SL03，SL11～SL13保持为接地电压VSS的原状不变，分别把已成为接地电压VSS的搜索线SL00、SL10驱动成阵列电压VDL。在这里，在存储器块MB01内的存储单元DMC0中，晶体管T312、T313都将导通，故已成为预充电电压VPC的副配合线SML01就被放电。

但是，在存储器块MB00中要成为导通状态的晶体管，由于是存储单元DMC0内的晶体管T312和存储单元DMC1～DMC3内的晶体管T313，故在任何一个存储单元中都不能在副配合线SML00与接地电极之间形成电流路径。即，副配合线SML00，可保持为预充电电压VPC，主匹配判定电路SMD00内的晶体管T202可保持为导通状态。

因此，伴随着检索使能信号线SEB的激活化而从晶体管T211注入进来的电荷，由于与虚设主配合线MMLD同样地经由晶体管T202从主配合线MML0放电，故可以把虚设主配合线MMLD与主配合线MML0的电压抑制为比读出放大器的逻辑阈值VREF更低的电平。因此，即便是主匹配判定电路MMD110内的时钟反相器电路CIV21归因于上边所说的读出放大器使能信号SAET、SAEB被激活化，命中信号节点HIT0也可以保持为阵列电压VDL。

借助于以上的构成和动作，图11和图12所示的存储器阵列，就会得到以下的3个效果。第1，可采用把主匹配判定电路MMD110内的PMOS晶体管T211的栅极尺寸设定为使得成为比副匹配判定电路内的NMOS晶体管T202更大的驱动能力，在先把主配合线驱动成高电压之后，用晶体管T202进行放电的办法，在主配合线上高速地产生与检索关键字和词条之间的比较结果对应的电压信号。

第2，采用配置虚设存储器块MBD0、MBD1、......，虚设副匹配判定电路SMDD0、SMDD1、......和虚设主匹配判定电路MMDD，在虚设主配合线MMLD上产生与1个存储器块不一致的情况下的词条对应的信号的办法，即便是在不一致词条中，也可以用与在信号的发生方面最需要时间的动作对应的定时产生读出放大器使能信号SAET、SAEB。这样，采用使读出放大器使能信号的起动定时最佳化办法，就可以抑制因起动定时过早而产生的功耗的增加或因起动定时过晚而产生的动作速度的降低。

第3，采用使时钟反相器电路CIV21的输出在缺省状态下成为不一致信号电平的办法，就可以大幅度地抑制检索动作的功耗。即，通常一致词条只存在很少的检索表，仅仅与该为数不多的一致词条对应的时钟反相器电路CIV21才进行使输出反转的动作。因此，实际使用上的功耗，就限定于与一致词条对应的时钟反相器电路CIV21和与之对应的锁存器电路LA。

另外，在图12中，还示出了把使虚设主配合线MMLD放电的虚设副匹配判定电路做成为距虚设主匹配判定电路MMDD最近的虚设副匹配判定电路SMD00的构成。但是，使虚设主配合线MMLD放电的虚设副匹配判定电路的配置并不限于此，种种的配置是可能的。一般地说，由于信号的传播时间依赖于从发送部分(或驱动电路。在这里是虚设副匹配判定电路)到接收部分(在这里，是虚设主匹配判定电路MMDD)的距离，故例如采用把位于虚设主匹配判定电路MMDD的最远端的虚设副匹配判定电路，做成为使虚设主配合线MMLD放电的虚设副匹配判定电路的办法，就可以提高读出放大器使能信号SAET、SAEB的起动定时精度。

以上，根据发明的实施形态具体地说明了由本发明人所完成的发明。最后，依据图15，对使用本发明的CAM的网络路由器NR的构成例进行说明。在同图中，为了使说明简单起见，作为主要部分框图，示出了路由器管理器群RMB、纵横开关群CBSWB和信息包处理器单元PPU0～PPUy。

路由器管理器群RMB由多个中央处理单元(CPU)构成，进行网络路由器全体的设定、控制。纵横开关群CBSWB与要进行处理的信息包的转送路径相对应地把所希望的信息包处理器单元彼此间连接起来。信息包处理器单元PPU0～PPUy是和对应的网络IPN0～IPNy之间分别进行信息包的授受的单元块。

另外，130模式性地示出了本网络路由器要进行处理的信息包PCT。信息包PCT，可粗分成2个区域。140是标题区域HDR，131是净荷区域(payload-field)PYLD。标题区域HDR140，由图16所示的多个(在这里是3个)区域141、142、143构成。

区域141是第2层的标题L2HDR，具有发送源MAC地址(源地址媒体存取控制)或目的地MAC地址(目标地址媒体存取控制)等。区域142是第3层的标题L3HDR，具有发送源IP地址(源IP地址)或目的地IP地址(目标IP地址)等。区域143是第4层标题L4HDR，具有表示协议即表示高位应用程序的发送源端口(源端口)或目的地端口(目标端口)等。

净荷区域PYLD，具有电子邮件的正文或文本文件等的发送者所指定的信息等。另外，同图所示的箭头132，是信息包PCT的转送路径，箭头133是标题区域的转送路径。以下，边注目于这些路径边说明信息包处理器单元PPU0～PPUy的详细的构成。

信息包处理器单元PPU0～PPUy中的每一个，都由网络接口NIF、信息包发送处理器PFP、检索引擎SE、使用本实施形态的内容寻址存储器CAM和DRAM等的内容存储器CM和信息包处理器单元用中央运算单元PPUP等构成。

网络接口NIF和信息包发送处理器PFP已用系统总线SBS连接起来。信息包发送处理器PFP和检索引擎SE，已用内部总线IBS连接起来。检索引擎SE和内容寻址存储器CAM已用数据总线DQ、主时钟MCLK、多存储区使能信号MBKE连接起来，检索引擎SE和内容存储器CM已用内容数据总线CBS连接起来，内容寻址存储器CAM和内容存储器CM，已用内容寻址总线CADD连接起来。

路由器NR，例如在因特网IPN0与信息包处理器单元PPU0之间，通过网络接口NIF进行信息包PCT的发送接收。信息包发送处理器PFP，在解读所接收的信息包的内容，保持其净荷区域PYLD的同时，向检索引擎SE转送标题区域HDR。检索引擎SE，使用通过信息包处理总线PPBS连接起来的信息包处理单元用中央处理单元PPUP从标题区域抽出所希望的信息作为检索关键字向内容寻址存储器CAM转送。

内容寻址存储器CAM，就如在实施形态1或实施形态2中所说明的那样，与主时钟MCLK同步地接收检索关键字，以与多存储区使能信号MBKE对应的模式进行检索动作。在内容寻址存储器CAM内存放有多个用与检索关键字同一形式的信息构成的词条，借助于检索动作产生与一致的词条对应的地址。采用通过内容寻址总线CADD把该地址向内容存储器CM输入的办法，就可以从内容存储器CM中读出与该词条有关的信息，通过检索引擎SE转送给信息包发送处理器PFP。

在这里所读出的信息，例如是含有到目的地为止的最佳的路径信息等的转送控制信息。信息包发送处理器PFP，根据该转送控制信息改写标题区域HDR的内容，与上边所说的净荷区域PYLD一起对信息包PCT进行再构筑。然后，通过由纵横开关群CBSWB指定的信息包处理单元向已连接到作为其次的中继点的网络路由器上的网络转送该信息包PCT。

在这样的路由器NR的构成中，检索关键字可以用检索引擎SE和信息包处理器单元用中央运算单元PPUP产生。另一方面，要存储在内容寻址存储器CAM内的词条，要边用路由器管理器群RMB或信息包处理器单元用中央运算单元PPUP进行解析边产生、登录路由器NR的管理者所设定的信息ETR。

以上，虽然根据实施形态具体地说明了由本发明人所完成的发明，但是，本发明并不限定于上述实施形态，在不偏离其要旨的范围内理所当然地可进行种种变更。

例如，本发明的CAM，并不限于独立芯片即不限于单体器件，在要装载到被叫做所谓的芯片上的系统(SoC)的系统LSI上的CAM块中也可以应用，而且可以得到与迄今为止所说明的实施形态同样的效果。此外，存储单元，也可以做成为以图3的DRAM单元为基础的构成以外的构成。例如，由于可采用做成为SRAM单元的办法使CAM的制造工序简化，故可以抑制芯片单价。

作为另外的例子，也可以应用闪速存储器或强电介质RAM(铁电随机存取存储器)、MRAM(磁阻随机存取存储器)等的存储单元。在该情况下，由于不论哪一方都是非易失性的存储单元构造，故即便是发生了电源切断事故，也可以在短时间内重新进行检索动作。

此外，在图3和图12中，虽然示出的是在副配合线与接地电极之间按照T312、T313的顺序把NMOS晶体管串联连接起来的存储单元构成，但是，即便是把顺序颠倒过来同样的检索动作也是可能的。再有，在图1或图8中，虽然示出的是具有与3值信息和4值信息对应的编码电路群和解码电路群的构成，但是，外围电路的构成并不限于此，只要是处理单热点块编码后的词条和检索关键字的CAM，种种的变形是可能的。例如，就如在参考文献1的图8中所示的那样，即便是在芯片内部具备压缩电路和扩张电路的电路构成也可以得到同样的效果。

另外，在本实施形态中，以图2和图3所示的存储器块为例，示出了每2位进行编码对检索关键字和词条进行检索和存储的CAM构成。但是，CAM构成并不限于此，编码位数，就如在参考文献1的图21中所示的那样，3位或3位以上也是可能的。例如，在每3位进行编码的情况下，就如在参考文献1的图12中所示的那样就成为由8个存储单元构成存储器块的构成，与之相对应地成为对编码信息总线或传达全局IO等的编码信息的总线宽度进行了扩张的构成。由于要成为这样的构成，故可以提高每一个词条的信息量，可以有效地实现容量大的CAM。

此外，实现在实施形态1和实施形态2中所说明的交错动作的CAM构成，对于3态CAM也可以应用。即，3态CAM单元的构成，就如在参考文献1的图4中所示的那样，由于与把2个本说明书的图2和图3所示的存储单元组合起来的构成是同样的，故采用把使用图4和图5所示的构成进行正确的读写和刷新动作的办法，就可以实现高可靠、高速的3态CAM。

工业上利用的可能性

本发明的半导体器件，采用使多个存储区化的存储器阵列进行交错动作的办法，就可以在比存储器阵列的检索动作周期更快的周期中接收检索关键字，没有迟滞地进行检索动作，适合于进行数据检索而不要求急剧提高的线路速度的网络路由器技术。

Claims (5)

1.一种具有第1存储区、第2存储区和已连接到上述第1存储区和上述第2存储区上的总线的半导体器件，其特征在于：

上述第1和上述第2存储区中的每一个，都具有第1CAM阵列、第2CAM阵列和配置在上述第1CAM阵列与上述第2CAM阵列之间的读出放大器群、读出电路群、写入电路群和搜索线驱动电路群，

上述第1和上述第2CAM阵列，具有多条位线、被配置为分别与上述多条位线平行的多条搜索线、与上述多条位线垂直相交的多条字线、分别配置在上述多条位线和上述多条字线的交点上的多个CAM单元，

上述读出放大器群，具有个数与含于上述第1或上述第2CAM阵列内的多条位线的条数恰好相同的多个读出放大器，

上述读出电路群，具有个数与含于上述第1或上述第2CAM阵列内的多条位线的条数恰好相同的多个读出电路，

上述写入电路群，具有个数与含于上述第1或上述第2CAM阵列内的多条位线的条数恰好相同的多个写入电路，

上述搜索线驱动电路群，具有个数与含于上述第1或上述第2CAM阵列内的多条搜索线的条数恰好相同的多个搜索线驱动电路，

上述多个读出放大器中的每一个，都连接到含于上述第1CAM阵列内的上述多条位线中的一条位线和含于上述第2CAM阵列内的上述多条位线中的一条位线上，

已连接到上述多个读出放大器中的每一个上的成对的上述位线，通过上述多个读出电路中的任何一个和上述多个写入电路中的任何一个连接到上述总线上，

上述多条搜索线，通过上述多个搜索线驱动电路连接到上述总线上。

2.根据权利要求1所述的半导体器件，其特征在于：

上述第1存储区与第1时钟同步地被激活化，

上述第2存储区与第2时钟同步地被激活化，

上述第1时钟和上述第2时钟的相位彼此不同，

上述第1存储区和上述第2存储区以不同的相位进行检索动作。

3.根据权利要求2所述的半导体器件，其特征在于：

上述总线连接到编码电路和解码电路上，

上述编码电路，把基于第1映象的3值信息或基于第2映象的4值信息变换成编码信息向上述总线输出，

上述解码电路，把从上述第1和上述第2存储区读出且通过上述总线输入进来的编码信息变换成基于第1映象的3值信息或基于第2映象的4值信息。

4.一种半导体器件，具备：

多条位线，

分别与上述多条位线相对应地设置且被配置为与上述多条位线平行的多条搜索线，

与上述多条位线交叉的多条字线，

配置在上述多条位线和上述多条字线的交点上的多个存储单元，

分别与上述多条字线相对应地设置且被配置为与上述多条字线平行的多条主配合线，

与上述多条主配合线中的每一个相对应地设置多条，被配置为与上述多条主配合线平行，分别连接到上述多个存储单元中规定个数的存储单元上的多条副配合线，

分别连接于上述多条副配合线和与上述多条副配合线对应的任何一条主配合线之间的多个副匹配判定电路，

分别连接到上述多条主配合线上且分别包括读出放大器的多个主匹配判定电路，

进行通过上述多条搜索线输入进来的信息和保持在上述多个存储单元内的信息之间的比较，用上述多个主匹配判定电路内的读出放大器放大上述比较后的结果，

其特征在于：

上述多个主匹配判定电路，在进行检索动作时，首先，把上述多条主配合线充电到比上述多个读出放大器的逻辑阈值更高的电压，在上述充电停止后，通过用上述多个虚设副匹配判定电路使上述多条主配合线的电荷放电，在成为比上述多个读出放大器的逻辑阈值更低的电压的阶段起动上述多个读出放大器。

5.根据权利要求4所述的半导体器件，其特征在于，还具有：

被配置为与上述多条字线平行的虚设主配合线，

与上述虚设主配合线相对应地设置多条且被配置为与上述虚设主配合线平行的多条虚设副配合线，

分别连接于上述多条虚设副配合线与上述虚设主配合线之间的多个虚设副匹配判定电路，

连接到上述虚设主配合线上的虚设主匹配判定电路，

上述多个虚设副匹配判定电路与上述多个副匹配判定电路是同一构成，

上述虚设主匹配判定电路具有与上述多个主匹配判定电路同一构成的读出放大器，

用读出放大器使能信号线把上述虚设主匹配判定电路和上述多个主匹配判定电路连接起来，

上述虚设主匹配判定电路，在进行检索动作时，用与上述多个主匹配判定电路相同的定时和驱动能力，把上述虚设主配合线充电到比上述读出放大器的逻辑阈值更高的电压，在上述充电停止后，通过用上述多个虚设副匹配判定电路内的规定的虚设副匹配判定电路使上述虚设主配合线的电荷放电，在成为比上述读出放大器的逻辑阈值更低的电压的阶段产生上述读出放大器的起动信号。

Images