JP2006228325A - 半導体装置 - Google Patents
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Abstract
【解決手段】 複数のバンクBK1,BK2に分割したメモリアレイに異なる位相の制御クロックを分配して、異なる位相でエントリおよび検索キーの処理(読み書き動作、検索動作)を行う。バンク化されたメモリアレイは、さらに小さく分割された複数のサブアレイSARYU,SARYLで構成され、二つのサブアレイSARYU,SARYLで読み書き検索回路群RWSBK内のセンスアンプを共有する。この際に、双方のサブアレイSARYU,SARYLからビット線を一本ずつセンスアンプに接続した所謂開放ビット線構成とする。複数のバンクBK1,BK2に同一の検索テーブルを登録し、連続して入力される検索キーを複数のバンクBK1,BK2に順繰りに入力して、異なる位相の制御クロックに同期させて検索動作を行う。
【選択図】 図1
Description
まず、CAMの全体構成について説明する。
本実施の形態2では、実施の形態1で説明したCAMの別な構成例および動作例について説明する。
本実施の形態3では、実施の形態1および実施の形態2で説明したCAMに用いられるサブアレイの別な構成と動作の例について説明する。図11は、本発明による実施の形態3の半導体装置において、それに含まれるCAMの図2とは異なるメモリアレイ構成例を示す回路ブロック図である。以下、図2のメモリアレイ構成との違いに注目して説明を行う。
T211,T221,T222,P500,P501,P520,P521,P540,P541 PMOSトランジスタ
C キャパシタ、
DMC0,DMC1,DMC2,DMC3 メモリセル
MMLm(m=0,1,…) メインマッチ線
MMLD ダミー・メインマッチ線
SMLmj(m=0,1,…、j=0,1,…) サブマッチ線
SMLDj(j=0,1,…) ダミー・サブマッチ線
WLm(m=0,1,…) ワード線
WLD ダミー・ワード線
BLnx(n=0,1,…、x=0,1,…) ビット線
SLnx(n=0,1,…、x=0,1,…) サーチ線
PC プリチャージ起動信号線
SEB 検索イネーブル信号線
Nnx(n=0,1,…、x=0,1,…) 記憶ノード
MBmj(m=0,1,…、j=0,1,…) メモリブロック
MBDj(m=0,1,…、j=0,1,…) ダミー・メモリブロック
SMDmj(m=0,1,…、j=0,1,…) サブマッチ判定回路
SMDDj(m=0,1,…、j=0,1,…) ダミー・サブマッチ判定回路
WDB ワード・ドライバ群
MMDB,MMDB11 メインマッチ判定回路群
SDB サーチ線駆動回路群
RWB 読み書き回路群
RWSBK 読み書き検索回路群
SARYU,SARYL サブアレイ
MMD0,MMD110 メインマッチ判定回路
MMDD ダミー・メインマッチ判定回路
RWSBKnx(n=0,1,…、x=0,1,…) 読み書き検索回路
SA センスアンプ
EQ イコライズ回路
RCKT 読み出し回路
WCKT 書き込み回路
SCKT サーチ線駆動回路
VDD 電源電圧
VSS 接地電圧
VDL アレイ電圧
VPC プリチャージ電圧
CSP,CSN 共通ソース線
BLEQ ビット線イコライズ信号
RDU,RDL,RD 読み出し起動信号
WTU,WTL 書き込み起動信号
SCET,SCEB 検索起動信号
IV21,IV22,IV23 インバータ回路
CIV21 クロックド・インバータ回路
LA ラッチ回路
ND NAND回路
DLY 遅延回路
HIT0 ヒット信号ノード
CADD コンテント・アドレス・バス
DQ データ・バス
DBS 内部データ・バス
DIO データ入出力回路
BK1,BK2,BKA,BKB バンク
MC メモリ制御回路
MBK1,MBK2 メイン・バンク
CAMCTL1,CAMCTL8 CAM制御回路
TOBENC,QOBENC 符号化回路群
ENCBK 符号化回路群
OBTDEC,OBQDEC 復号回路群
DECBK 復号回路群
MPE メイン・プライオリティ・エンコーダ
PE プライオリティ・エンコーダ
RAMCTL RAM制御回路
CDEC コマンド・デコーダ
WSDMUX デマルチプレクサ
RMUX マルチプレクサ
REGBK 各種レジスタ群
INMD1〜INMDs 入力マスク/差レジスタ群
OUTMD1〜OUTMDs 出力マスク/差レジスタ群
DFI1〜DFIs データ領域識別レジスタ群
MA1〜MAs マッチ・アドレス・レジスタ
CMD 外部コマンド信号群
MCLK マスタ・クロック
MBKE,GMBKEN マルチ・バンク・イネーブル信号
INMDBS 入力マスク/差バス
OUTMDBS 出力マスク/差バス
HBSU,HBSL ヒット信号バス
MABS マッチ・アドレス・バス
SMABSA,SMABSB サブ・マッチ・アドレス・バス
DFIBS データ領域識別バス
ENCBS 符号化情報バス
GIOA,GIOB グローバルIO
ENCLnx(n=0,1,…、x=0,1,…) 符号化データ線
RDE リード・イネーブル信号
WTE ライト・イネーブル信号
SCE サーチ・イネーブル信号
ACLK コンテント・アドレス・クロック
DCLK データ・クロック
BCLK1,BCLK2,BCLKA1,BCLKA2,BCLKB1,BCLKB2 バンク制御クロック
GCLKWS,GCLKR グローバルIO制御クロック
130 パケット
131 ペイロード領域
140 ヘッダ領域
141 第2層ヘッダ領域
142 第3層ヘッダ領域
143 第4層ヘッダ領域
NR ネットワーク・ルータ
NIF ネットワーク・インタフェイス
PFP パケット・フォワーディング・プロセッサ
SE 検索エンジン
CAM コンテント・アドレッサブル・メモリ
CM コンテント・メモリ
PPU パケット・プロセッシング・ユニット
PPUP パケット・プロセッシング・ユニット用中央演算処理装置
RMB ルーティング・マネージャ群
CBSWB クロスバ・スイッチ群
CBS コンテント・バス
PPBS パケット・プロセッシング・バス
IPNx(x=0,1,…,y) ネットワーク
SBS システム・バス
IBS 内部バス
ETR ルータNRの管理者が設定した情報
Claims (5)
- 第一のバンクと、第二のバンクと、前記第一のバンクと前記第二のバンクに接続されたバスとを有する半導体装置であって、
前記第一および前記第二のバンクのそれぞれは、第一のCAMアレイと、第二のCAMアレイと、前記第一のCAMアレイと前記第二のCAMアレイの間に配置されたセンスアンプ群、読み出し回路群、書き込み回路群、およびサーチ線駆動回路群とを有し、
前記第一および前記第二のCAMアレイは、複数のビット線と、前記複数のビット線にそれぞれ平行に配置された複数のサーチ線と、前記複数のビット線に直交する複数のワード線と、前記複数のビット線と前記複数のワード線との交点にそれぞれ配置された複数のCAMセルとを有し、
前記センスアンプ群は、前記第一または前記第二のCAMアレイに含まれる複数のビット線の本数と同じ数だけの複数のセンスアンプを有し、
前記読み出し回路群は、前記第一または前記第二のCAMアレイに含まれる複数のビット線の本数と同じ数だけの複数の読み出し回路を有し、
前記書き込み回路群は、前記第一または前記第二のCAMアレイに含まれる複数のビット線の本数と同じ数だけの複数の書き込み回路を有し、
前記サーチ線駆動回路群は、前記第一または前記第二のCAMアレイに含まれる複数のサーチ線の本数と同じ数だけの複数のサーチ線駆動回路を有し、
前記複数のセンスアンプのそれぞれは、前記第一のCAMアレイに含まれる前記複数のビット線の中の一本のビット線と前記第二のCAMアレイに含まれる前記複数のビット線の中の一本のビット線とに接続され、
前記複数のセンスアンプのそれぞれに接続された対となる前記ビット線は、前記複数の読み出し回路のいずれか一つおよび前記複数の書き込み回路のいずれか一つを介して前記バスに接続され、
前記複数のサーチ線は、前記複数のサーチ線駆動回路を介して前記バスに接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第一のバンクは、第一のクロックに同期して活性化され、
前記第二のバンクは、第二のクロックに同期して活性化され、
前記第一のクロックと前記第二のクロックの位相は互いに異なり、
前記第一のバンクと前記第二のバンクは、異なる位相で検索動作を行うことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記バスは、符号化回路と復号回路に接続され、
前記符号化回路は、第一のマッピングに基づく3値情報または第二のマッピングに基づく4値情報を符号化情報に変換して前記バスに出力し、
前記復号回路は、前記第一および前記第二のバンクから読み出され前記バスを介して入力された符号化情報を、第一のマッピングに基づく3値情報または第二のマッピングに基づく4値情報に変換することを特徴とする半導体装置。 - 複数のビット線と、
前記複数のビット線にそれぞれ対応して設けられ、前記複数のビット線と平行に配置された複数のサーチ線と、
前記複数のビット線に交差する複数のワード線と、
前記複数のビット線と前記複数のワード線との交点に配置された複数のメモリセルと、
前記複数のワード線にそれぞれ対応して設けられ、前記複数のワード線と平行に配置された複数のメインマッチ線と、
前記複数のメインマッチ線のそれぞれに対応して複数設けられ、前記複数のメインマッチ線と平行に配置され、それぞれが前記複数のメモリセルの中の所定の数のメモリセルに接続された複数のサブマッチ線と、
前記複数のサブマッチ線と前記複数のサブマッチ線に対応するいずれかのメインマッチ線との間にそれぞれ接続された複数のサブマッチ判定回路と、
前記複数のメインマッチ線にそれぞれ接続され、それぞれセンスアンプを含む複数のメインマッチ判定回路とを備え、
前記複数のサーチ線を介して入力された情報と前記複数のメモリセルに保持された情報との比較を行い、前記比較した結果を前記複数のメインマッチ判定回路内のセンスアンプで増幅する半導体装置であって、
前記複数のメインマッチ判定回路は、検索動作に際し、まず、前記複数のメインマッチ線を前記複数のセンスアンプの論理しきい値より高い電圧に充電し、前記充電を停止後、前記複数のメインマッチ線の電荷が、前記複数のダミー・サブマッチ判定回路によって放電されることで前記複数のセンスアンプの論理しきい値より低い電圧になった段階で前記複数のセンスアンプを起動することを特徴とする半導体装置。 - 請求項4記載の半導体装置において、さらに、
前記複数のワード線と平行に配置されたダミー・メインマッチ線と、
前記ダミー・メインマッチ線に対応して複数設けられ、前記ダミー・メインマッチ線と平行に配置された複数のダミー・サブマッチ線と、
前記複数のダミー・サブマッチ線と前記ダミー・メインマッチ線との間にそれぞれ接続された複数のダミー・サブマッチ判定回路と、
前記ダミー・メインマッチ線に接続されたダミー・メインマッチ判定回路とを有し、
前記複数のダミー・サブマッチ判定回路は前記複数のサブマッチ判定回路と同じ構成であり、
前記ダミー・メインマッチ判定回路は前記複数のメインマッチ判定回路と同じ構成のセンスアンプを有し、
前記ダミー・メインマッチ判定回路と前記複数のメインマッチ判定回路がセンスアンプ・イネーブル信号線で接続され、
前記ダミー・メインマッチ判定回路は、検索動作に際し、前記複数のメインマッチ判定回路と同じタイミングおよび駆動能力で前記ダミー・メインマッチ線を前記センスアンプの論理しきい値より高い電圧に充電し、前記充電を停止後、前記ダミー・メインマッチ線の電荷が、前記複数のダミー・サブマッチ判定回路内の所定のダミー・サブマッチ判定回路によって放電されることで前記センスアンプの論理しきい値より低い電圧になった段階で前記センスアンプの起動信号を発生することを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005040885A JP4343859B2 (ja) | 2005-02-17 | 2005-02-17 | 半導体装置 |
US11/354,131 US7388768B2 (en) | 2005-02-17 | 2006-02-15 | Semiconductor device |
CNA2006100085965A CN1825481A (zh) | 2005-02-17 | 2006-02-17 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005040885A JP4343859B2 (ja) | 2005-02-17 | 2005-02-17 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009014159A Division JP2009117031A (ja) | 2009-01-26 | 2009-01-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006228325A true JP2006228325A (ja) | 2006-08-31 |
JP4343859B2 JP4343859B2 (ja) | 2009-10-14 |
Family
ID=36931792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005040885A Expired - Fee Related JP4343859B2 (ja) | 2005-02-17 | 2005-02-17 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7388768B2 (ja) |
JP (1) | JP4343859B2 (ja) |
CN (1) | CN1825481A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008126229A1 (ja) * | 2007-03-29 | 2008-10-23 | Fujitsu Limited | 半導体集積回路および制御信号分配方法 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4487237B2 (ja) | 2003-12-25 | 2010-06-23 | エルピーダメモリ株式会社 | 半導体装置 |
US20080285367A1 (en) * | 2007-05-18 | 2008-11-20 | Chang Ho Jung | Method and apparatus for reducing leakage current in memory arrays |
JP4890369B2 (ja) * | 2007-07-10 | 2012-03-07 | エルピーダメモリ株式会社 | デューティ検知回路及びこれを用いたdll回路、半導体記憶装置、並びに、データ処理システム |
US9063840B1 (en) * | 2009-08-21 | 2015-06-23 | Broadcom Corporation | Multiple match detection for multiple flows in a content addressable memory |
US9576630B2 (en) | 2010-07-09 | 2017-02-21 | Cypress Semiconductor Corporation | Memory devices and methods having multiple address accesses in same cycle |
US8705310B2 (en) | 2012-08-24 | 2014-04-22 | Cypress Semiconductor Corporation | Access methods and circuits for memory devices having multiple banks |
US9640237B1 (en) * | 2012-08-24 | 2017-05-02 | Cypress Semiconductor Corporation | Access methods and circuits for memory devices having multiple channels and multiple banks |
TWI651839B (zh) | 2013-02-27 | 2019-02-21 | 半導體能源研究所股份有限公司 | 半導體裝置、驅動電路及顯示裝置 |
US9041453B2 (en) | 2013-04-04 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Pulse generation circuit and semiconductor device |
JP2015225682A (ja) * | 2014-05-27 | 2015-12-14 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US20160358653A1 (en) * | 2015-06-08 | 2016-12-08 | Altera Corporation | Hardware programmable device with integrated search engine |
JP6533129B2 (ja) | 2015-08-28 | 2019-06-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2017097940A (ja) * | 2015-11-26 | 2017-06-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN106205687B (zh) * | 2016-06-30 | 2018-06-05 | 湖南恒茂高科股份有限公司 | 存储器及其搜索控制电路 |
US9728258B1 (en) * | 2016-10-04 | 2017-08-08 | National Tsing Hua University | Ternary content addressable memory |
CN109460569B (zh) * | 2018-09-25 | 2023-04-07 | 嘉兴倚韦电子科技有限公司 | 集成电路后端半定制设计高效rdl设计方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6373738B1 (en) * | 2000-11-20 | 2002-04-16 | International Business Machines Corporation | Low power CAM match line circuit |
JP2003272386A (ja) | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | Tcamセル、tcamセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置 |
JP2004355691A (ja) * | 2003-05-28 | 2004-12-16 | Hitachi Ltd | 半導体装置 |
-
2005
- 2005-02-17 JP JP2005040885A patent/JP4343859B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-15 US US11/354,131 patent/US7388768B2/en not_active Expired - Fee Related
- 2006-02-17 CN CNA2006100085965A patent/CN1825481A/zh active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008126229A1 (ja) * | 2007-03-29 | 2008-10-23 | Fujitsu Limited | 半導体集積回路および制御信号分配方法 |
US7999594B2 (en) | 2007-03-29 | 2011-08-16 | Fujitsu Limited | Semiconductor integrated circuit and control signal distribution method |
JP4774119B2 (ja) * | 2007-03-29 | 2011-09-14 | 富士通株式会社 | 半導体集積回路および制御信号分配方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4343859B2 (ja) | 2009-10-14 |
US7388768B2 (en) | 2008-06-17 |
US20060193160A1 (en) | 2006-08-31 |
CN1825481A (zh) | 2006-08-30 |
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JPH11273349A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090616 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130717 Year of fee payment: 4 |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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R350 | Written notification of registration of transfer |
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