CN1156887A - 能适应高频系统时钟信号的同步半导体存储器 - Google Patents

能适应高频系统时钟信号的同步半导体存储器 Download PDF

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Abstract

在流水线脉冲串式EDO工作中，延迟电路215检测第一周期中内部列地址选通信号ZCASF从激活态到非激活态的改变，并使信号OEMB变成激活态。当写操作方式被指定且内部输出启动信号ZOEF处于激活态时，信号OEMB启动之后响应于内部列地址选通信号ZCASF的第一启动边，输出缓冲器控制信号OEM达到激活态。由于信号OEMB在信号ZCASF的第一周期中已处于激活态，响应于第二周期中信号ZCASF启动的信号OEM改变的延迟时间可缩短。

Description

能适应高频系统时钟信号的 同步半导体存储器
本发明一般涉及到半导体存储器件，更确切地说是涉及到高速运行的动态半导体存储器件。更确切地说，本发明涉及到顺序高速输出与外部信号的改变周期同步地同时从多个存储单元读出的数据的半导体存储器件。
虽然已知所谓的半字节方式、超级页面方式之类是高速半导体存储器件的工作方式，但流水线脉冲串式是可使数据读出操作有更高的速度的工作方式。
图21是一个时间图，示出了具有这种流水线脉冲串式的半导体存储器件的数据读出操作。以下参照图21来描述流水线脉冲串式的数据读出操作。
在时间t1，响应于达到逻辑低电平即L电平的外部行地址选通信号EXT./RAS(在本说明书及附图中，信号前的/表示低电平被激活)，输入一个X地址信号X1。然后在时间t2，响应于达到L电平的外部列地址选通信号EXT./CAS，输入一个Y地址信号Y1。结果，例如四位存储单元就被每个数据输出端DQ所选择。只要列地址选通信号EXT./CAS从下一个EXT./CAS周期亦即从时间t3被变成激活态(L电平)，就顺序提供了四位存储单元数据的每一位。更具体地说，在时间t3、t4、t5和t6，借助于下拉列地址选通信号EXT./CAS，就将数据D1、D2、D3和D4提供给数据输出端DQ。
在这种流水线脉冲串式中，由列地址输入在时间t2所选取的存储单元的数据可以从下一个EXT./CAS周期，亦即包括列地址选通信号EXT./CAS达到L电平的时间t3的周期中提供。因此，数据读取时的周期时间tpc可以短于从列地址指定至读取数据所需的时间tA。更具体地说，可以在时钟信号clock的一个周期内提供数据，使数据得以高速读取。
在流水线脉冲串方式中，若在数据输出过程中输入另一个列地址，则四个地址的存储单元数据根据此列地址被选择。因此，借助于顺序输入另一个列地址到同一行的存储单元中，就能够连续地读出数据。
换言之，能够将大量数据高速地传送给外部提供的CPU(中央处理器)。响应于信号EXT./RAS和EXT./CAS二者的逻辑高电平即H电平，就完成了数据读取，且数据输出端DQ被变为高阻抗态。
工作于上述这种高速工作模式的半导体存储器件一般被用作微处理器的主存储器。这种半导体存储器件通常用控制器(DRAM控制器)来控制，这种控制器根据微处理器给出的指令来产生行地址信号、列地址信号、行地址选通信号EXT./RAS、列地址选通信号EXT./CAS、输出启动信号EXT./OE和写启动信号EXT./WE。
微处理器和控制器与时钟信号CLOCK同步地工作。因此，由控制器产生的行地址信号、列地址信号以及信号EXT./RAS、EXT./CAS、EXT./OE和EXT./WE都与时钟信号CLOCK同步。
参照图21，由时间t1时输入的行地址(X地址)X1和时间t2时输入的列地址(Y地址)Y1所指定的4个存储单元的数据被读出。然后，当列地址选通信号EXT./CAS响应于时间t3时信号CLOCK的上升沿而从非激活态(H电平)改变为激活态(L电平)时，为了将第一位读出的数据D1输出到数据输出端DQ而启动了输出缓冲器电路。
如上所述，为了一般地缩短周期时间tpc，在包括输入列地址Y1时的信号CLOCK的启动沿的周期之后，由信号CLOCK的启动沿(时间t3)来触发第一数据D1的输出。
更具体地说，在半导体存储器件的内部电路中，在检测例如信号EXT./CAS的启动(从H电平改变到L电平)之后，计算了启动的数目。在例如检测第二启动之后，在检测至驱动输出缓冲器所需的预定时间tout之后，开始将数据输出到数据输出端DQ。
由于此预定时间tout决定于内部电路中信号EXT./CAS的启动计数操作和基于计数操作的输出缓冲器的启动操作所需要的时间，它有一个下限值。因此，即使有意靠缩短信号CLOCK的周期时间tpc来实现较高速的工作，仍然存在这一时间tout所造成的对高速运行的限度。
为了详细解释这种情况，图22示出了流水线脉冲串工作的时间图，其中信号CLOCK的周期时间tpc被缩短了。
更具体地说，图22的时间图相当于时间tout恒定而信号CLOCK的周期时间tpc已经缩短了的图21的情况。
参照图22，在时间t2时，响应于列地址选通信号EXT./CAS的第一启动沿，输入列地址信号Y1，并开始自属于相应存储单元列的存储单元进行数据读取操作。然后在时间t3检测到信号EXT./CAS的第二启动沿之后隔tout的时间，开始第一位数据D1向数据输入/输出端DQ的输出操作。在半导体存储器件之外部，从数据输入/输出端DQ的数据读取操作在时间t4时从信号CLOCK的上升沿进行，亦即从包括t3时间信号EXT./CAS的启动沿的周期之后的周期起点进行。
但是，若周期时间tpc足够短，且短如tout，则第一数据在时间t4时可能不输出到数据输入/输出端DQ，或者输出数据值可能不够确定。
更具体地说，响应于列地址Y1的输入，在时间t2从存储单元开始数据读取操作。但是，数据到数据输入/输出端DQ的输出操作由时间t3所触发，t3是下一周期的开始时间。因此，当周期时间tpc足够短时，从输出缓冲器到数据输入/输出端DQ的数据输出可能不按时在时间t4(这是下一周期之后的周期开始时间)。
另一方面，当外部时钟信号CLOCK的周期时间tpc足够短时，与时钟信号CLOCK同步改变的列地址选通信号EXT./CAS的激活周期(L电平周期)对周期时间tpc的比率可能由于信号相位偏移之类的影响而降低。
通常，在半导体存储器件中与列地址选通信号EXT./CAS的改变同步地产生内部列地址选通信号ZCASF，并基于这一信号来控制半导体存储器件中的与列有关的操作。如果列地址选通信号EXT./CAS的改变的占空比由于信号相位偏移之类的影响而被减小，则内部列地址选通信号ZCASF的占空比也相应减小，从而不能确保受内部列地址选通信号ZCASF控制的与列有关的读出电路的充足的驱动时间。例如，在数据输入/输出端DQ的输出数据值被充分确定之前，信号ZCASF就被变为非激活态(H电平)并转变到了下一周期，从而妨碍了正常的数据读取操作。
本发明的目的是提供一种即使在系统时钟信号的周期变短的情况下仍能确保数据输出操作有足够的裕度并且能高速运行的半导体存储器件。
本发明的另一目的是提供一种即使在外部控制信号的占空率由于信号相位偏移之类的影响而被改变了的情况下仍能确保读出操作有足够的裕度并且能高速运行的半导体存储器件。
简而言之，根据本发明的一种情况，半导体存储器件包括一个存储单元阵列、一个列选择电路、多个数据读出和放大电路、一个数据输出电路以及一个输出缓冲器控制电路。
存储单元阵列有多个排列成行和列的存储单元。在列地址选通信号启动时，列选择电路被启动以根据列地址信号同时选择存储器阵列的多个列。数据读出和放大电路对多个列中相应列存储单元的数据进行放大。数据输出电路将被多个数据读出和放大电路放大了的数据与列地址选通信号的启动同步地顺序加于输出缓冲器。输出缓冲器控制电路响应于列地址选通信号从激活态到非激活态的任一转变而启动输出缓冲器
根据本发明的另一种情况，半导体存储器件包括一个存储单元阵列、一个同步信号发生电路、一个列选择电路以及一个数据输入/输出电路。
存储单元阵列有多个排列成行和列的存储单元。同步信号发生电路与列地址选通信号的启动转变同步地产生一个预定脉冲长度的内部时钟信号。在内部时钟信号启动时，列选择电路被启动以根据列地址信号同时选择存储单元阵列的多个列。数据输入/输出电路与内部时钟信号的启动同步地在多个列中相应列的存储单元和外部之间顺序发射和接收数据。
根据本发明的又一种情况，半导体存储器件包括一个存储单元阵列、一个同步信号发生电路、一个列选择电路、多个数据读出和放大电路、一个数据输出电路以及一个输出缓冲器控制电路。
存储单元阵列有多个排列成行和列的存储单元。同步信号发生电路与列地址选通信号的启动同步地产生一个预定脉冲长度的内部时钟信号。在内部时钟信号启动时，列选择电路被启动以根据列地址信号同时选择存储单元阵列的多个列。数据读出和放大电路对多个列中相应列存储单元的数据进行放大。数据输出电路与内部时钟信号的启动同步地将被多个数据读出和放大电路放大了的数据顺序提供给输出缓冲器。输出缓冲器控制电路响应于内部时钟信号从激活态到非激活态的任一转变而启动输出缓冲器。
由于输出缓冲器的启动时刻相应于外部时钟信号从激活态到非激活态的转变，故比起输出缓冲器相应于外部时钟信号从非激活态到激活态的转变而被控制的情况来说，工作裕度至少提高了半个周期。这时本发明的主要优点。
更具体地说，即使外部时钟信号的周期时间变短，仍可以进行正常的数据读出操作。
根据本发明，读出操作由内部时钟信号控制。因此，即使在外部时钟信号中有相位偏移之类，半导体存储器件仍能够稳定地高速运行。这是本发明的又一优点。
结合附图从本发明的下列详细描述中，本发明的上述和其它的目的、特点、情况和优点将变得更为明显。
图1示意方框图示出了根据本发明第一实施例的半导体存储器件1000的结构。
图2是主要部分的电路图，示出了根据第一实施例的半导体存储器件的存储单元阵列和IO线对的结构。
图3示意方框图示出了数据读出电路和输入电路的结构。
图4电路方框图示出了输出电路和输出缓冲器控制电路的结构。
图5是一个时间图，示出了图4所示输出电路和输出缓冲器控制电路的工作。
图6时间图示出了根据第一实施例的半导体存储器件的流水线脉冲串EDO(扩展数据输出)模式的读出操作。
图7电路方框图示出了延迟电路215的结构。
图8时间图示出了延迟电路215的工作。
图9是主要部分的电路方框图，示出了根据第二实施例的半导体存储器件的读出放大器及IO电路的结构。
图10是第一时间图，示出了根据第二实施例的半导体存储器件的流水线脉冲串EDO模式的读出操作。
图11时间图示出了读出操作中占空率降低时的操作。
图12电路方框图示出了根据第二实施例的内部时钟发生电路900的结构。
图13是第一时间图，示出了图12所示内部时钟发生电路900的工作。
图14是第二时间图，示出了图12所示内部时钟发生电路900的工作。
图15时间图示出了根据第二实施例的半导体存储器件的写入操作。
图16电路方框图示出了根据第二实施例的半导体存储器件的输入电路。
图17是用来描述输入电路工作的时间图。
图18是第一时间图，示出了根据第二实施例的半导体存储器件的写入操作。
图19是第二时间图，示出了根据第二实施例的半导体存储器件的写入操作。
图20时间图示出了根据第三实施例的半导体存储器件的流水线脉冲串EDO模式的读出操作。
图21时间图示出了常规半导体存储器件的流水线脉冲串EDO模式的读出操作。
图22时间图示出了常规半导体存储器件中周期时间被缩短了的情况下的写入操作。
第一实施例
参照图1，半导体存储器件1000包括一个接收经外部控制信号输入端2-5所加的外部控制信号EXT./W、EXT./OE、EXT./RAS和EXT./CAS以产生内部控制信号的控制信号发生电路11、一个带有排列成行和列的存储单元的存储单元阵列15、一个接收经地址信号输入端8所加的外部地址信号Ao-Ai以在控制信号发生电路11的控制下产生内部行地址信号和内部列地址信号的地址缓冲电路12、以及一个在控制信号发生电路11的控制下被启动以便对地址缓冲电路12所加的内部行地址信号进行译码并选择存储单元阵列15的一个行(字线)的X译码器电路206。
加于外部控制信号输入端2的信号EXT./W是一个指定数据写入的写启动信号。加于外部控制信号输入端3的信号EXT./OE是指定数据输出的输出启动信号。加于外部控制信号输入端4的信号EXT./RAS是开始半导体存储器件内部操作并确定内部操作的激活周期的行地址选通信号。当信号EXT./RAS启动期间，与选择存储单元阵列15的行的X译码电路206的操作有关的电路被变为激活态。加于外部控制信号输入端5的信号EXT./CAS是列地址选通信号，它使选择存储单元阵列15的列的电路变成激活态。
控制信号发生电路11响应于外部行选通信号EXT./RAS、外部列选通信号EXT./CAS、外部写启动信号EXT./W和外部输出启动信号EXT./OE，分别输出内部行地址选通信号ZRASF、内部列地址选通信号ZCASF、内部写启动信号WBE以及内部输出启动信号OEM。
半导体存储器件1000还包括一个在控制信号发生电路11的控制下被启动以便对地址缓冲电路12送出的内部列地址信号进行译码并产生选择存储单元阵列15的列的列选择信号的Y译码器电路203。为下面将要描述的那样，对于一个传送列选择信号的列选择互连线，4个列被同时选择，并且由属于选定行和这些同时被选定的四个列的交点的4个存储单元同时读出4位数据。
半导体存储器件1000还包括一个对连接于存储单元阵列15选定行的存储单元的数据进行读出和放大的读出放大器、一个响应于Y译码器电路203送出的列选择信号而将存储单元阵列15的选定列连接于相应的内部数据总线的I/O电路、以及在数据读出期间从内部数据总线上的内部读出数据RD0-RD3产生外部读出数据DQ0-DQ3以便在控制信号发生电路11的控制下将它们输出到数据输A/输出端20a-20d的输入/输出缓冲电路19a-19d。
在图1中，读出放大器和I/O电路示作一个方框14(16)。在读出操作中，根据响应于外部列地址选通信号EXT./CAS而产生于控制信号发生电路11中的内部输出启动信号OEM的启动(改变到H电平)，输入/输出缓冲电路19a-19d进入激活态。在写入操作中，根据响应于外部写启动信号EXT./W而产生于控制信号发生电路11中的内部写启动信号WBE的启动，输入/输出缓冲电路19a-19d进入激活态。
图2示出了一例图1存储单元阵列15的具体结构以及一个对应于它而安排的阵列控制电路202。参照图2，存储单元阵列中的阵列方框201包括多个排列成行和列的存储单元MC。在图2中，典型地示出了同时被选定的4位存储单元MC4n-MC4n＋3。
阵列方框201还包括对应于每列存储单元安排的成对的位线BL和ZBL以及多个对应于每行存储单元安排的字线WL。在图2中，典型地示出了4对位线BL4n、ZBL4n-BL4n＋3、ZBL4n＋3以及一个字线Wli。彼此互补的数据信号在位线BL(BL4n-BL4n＋3)和位线ZBL(ZBL4n-ZBL4n＋3)上传送。
存储单元MC4n对应于字线WLi和位线BL4n的交点安排。存储单元MC4n包括一个用来储存信息的存储单元电容器429和一个响应于字线WLi上的信号电位而导通以便将电容器429连接到位线BL4n的存取晶体管401。此处，存取晶体管401由n沟MOS晶体管组成。存储单元MC4n＋1对应于字线WLi和位线BL4n＋1的交点安排。存储单元MC4n＋1包括一个电容器430和一个存取晶体管402。存储单元MC4n＋2对应于字线WLi和位线BL4n＋2的交点安排。存储单元MC4n＋2包括一个电容器431和一个存取晶体管403。存储单元MC4n＋3对应于字线WLi和位线BL4n＋3的交点安排。存储单元MC4n＋3包括一个电容器432和一个存取晶体管404。
阵列控制电路202包括一个使成对的位线BL和ZBL预充电并均衡到预定电位(Vcc/2，其中Vcc＝工作电源电位)的预充电/均衡电路P/E、一个对成对的位线BL和ZBL上的信号电位进行差分放大的读出放大器区SA、以及一个根据Y译码器203送出的列选择信号Yn将四对位线BL4n、ZBL4n-BL4n＋3、ZBL4n＋3连接到内部输入/输出总线IOa的选择门区SG。
成对位线BL4n和ZBL4n的预充电/均衡电路包括导通时将中间电位Vcc/2发送到位线BL4n和ZBL4n的n沟MOS晶体管405和406以及一个导通时电连接位线BL4n和ZBL4n的n沟MOS晶体管413。为成对位线BL4n＋1和ZBL4n＋1而设置的预充电/均衡电路包括导通时将中间电位Vcc/2发送到位线BL4n＋1和ZBL4n＋1的n沟MOS晶体管407和408以及一个导通时电连接位线BL4n＋1和ZBL4n＋1的n沟MOS晶体管414。
为成对位线BL4n＋2和ZBL4n＋2而设置的预充电/均衡电路包括导通时将中间电位Vcc/2发送到位线BL4n＋2和ZBL4n＋2的n沟MOS晶体管409和410以及一个导通时电连接位线BL4n＋2和ZBL4n＋2的n沟MOS晶体管415。
为成对位线BL4n＋3和ZBL4n＋3而设置的预充电/均衡电路包括导通时将中间电位Vcc/2发送到位线BL4n＋3和ZBL4n＋3的n沟MOS晶体管411和412以及一个导通时电连接位线BL4n＋3和ZBL4＋3的n沟MOS晶体管416。当位线预充电指令信号BLEQ处于H电平时，这些MOS晶体管405-416都变成导通。位线预充电指令信号BLEQ在半导体存储器件处于待机状态时(或在复位操作中处于行地址选通信号ZRAS的去启动时)进入激活态(H电平)。
读出放大器区SA包括一个为成对位线BL4n和ZBL4n设置的读出放大器425、一个为成对位线BL4n＋1和ZBL4n＋1设置的读出放大器426、一个为成对位线BL4n＋2和ZBL4n＋2设置的读出放大器427、以及一个为成对位线BL4n＋3和ZBL4n＋3设置的读出放大器428。
选择门区SG包括导通时将位线BL4n和ZBL4n连接到数据输入/输出线I/O Oa和ZI/O 0a的传送门417和418、导通时将位线BL4n＋1和ZBL4n＋1连接到输入/输出线I/O 1a和ZI/O 1a的传送门419和420、导通时将位线BL4n＋2和ZBL4n＋2连接到输入/输出线I/O 2a和ZI/O 2a的传送门421和422、以及导通时将位线BL4n＋3和ZBL4n＋3连接到输入/输出线I/O 3a和ZI/O 3a的传送门423和424。
现简要地描述一下其运行。
当响应于X译码器206送出的字线驱动信号而选定字线WLi时(其电位增大)，存取晶体管401-404的栅电位增高。在字线被选定之前，预充电/均衡指令信号BLEQ为非激活态的L电平，且预充电/均衡电路的MOS晶体管405-416都处于非导通态。因此，位线BL4n-BL4n＋3上的电位根据储存在电容器429-432中的电荷而被从预充电电位(中间电位Vcc/2)改变。然后读出放大器区SA的读出放大器425-428被启动，而传送到位线BL4n-BL4n＋3上的数据被放大。同时，这些数据被读出放大器425-428锁存。
然后，响应于Y译码器203送出的列选择信号CSLO，列选择线Yn上的电位处于表示选定态的H电平，且传送门417-424都变成导通。结果，4位存储单元MC4n-MC4n＋3的储存数据(被读出放大器425-428放大了的数据)被传送到输入/输出线I/O 0a、ZI/O 0a-I/O3a，ZI/O 3a。
如下面将要描述的那样，这些输入/输出成对线I/O 0a，  ZI/O0a-I/O 3a，ZI/O 3a中的一对被输A/输出电路选定，致使数据被写入或读出。
图3示意地示出了有关各数据输入/输出端20a-20d的数据读出部分的结构。参照图3，对应于各个数据输入/输出端的读出部分都具有基本相同的结构。例如，对应于数据输入/输出端20a的读出部分包括一个读出放大器RAP(其输入连接于成对的IO线IO0，ZIO0-IO3，ZIO3中的成对IO线IO0和ZIO0，响应于前置放大器启动信号PAE而发送同时被选定的4位储存单元数据并放大读出的数据)、一个接收读出放大器RAP的输出并被响应于前置放大器启动信号PAE的启动而启动的信号DOT所控制的时钟倒相电路1918、一个由倒相电路1915和1916组成的用来接收并保持时钟倒相电路1918的输出的第一锁存电路、以及接收第一锁存电路的输出的输出缓冲电路19a。
时钟倒相电路1918由信号DOT和信号DOT被倒相电路1917倒相所得到的信号控制。
输出缓冲电路19a包括一个在响应于内部列地址选通信号ZCASF的启动而启动的信号DT的控制下、使第一锁存电路形成输入的、接收倒相电路1915的输出的数据输出电路192a以及一个在信号OEM的控制下接收数据输出电路192a的输出以输出相当于数据输入/输出端20a的读出数据DQO的输出驱动电路190a。
数据输出电路192a包括一个接收信号DT的倒相电路1913、一个由信号DT和倒相电路1913的输出所控制并接收倒相电路1915的输出的时钟倒相电路1914、一个接收时钟倒相电路1914的输出以输出读出数据线RBUS上的倒相信号的倒相电路1912、以及一个由倒相电路1910和1911组成的用来接收并保持倒相电路1912的输出以便将相应的信号输出到读出数据总线ZRBUS的第二锁存电路。
输出驱动电路190a包括一个接收输出缓冲器启动信号OEM和读出数据总线ZRBUS上信号的双输入NAND门1904、一个对NAND门1904的输出信号进行倒相的倒相器1906、一个当倒相器1906的输出信号处于H电平时变成导通的用来向数据输出端DQ馈送电流的n沟MOS晶体管(绝缘栅型场效应晶体管)1908、一个接收读出数据总线ZRBUS上的信号并输出缓冲器启动信号OEM的NAND门1905、一个对NAND门1905的输出信号进行倒相的倒相器1907、以及一个当倒相器1907的输出信号处于H电平时变成导通的用来使数据输出端DQ放电到地电位Vss电平的n沟MOS晶体管1909。
图4示意方框图示出了图3所示输出驱动电路190a-190d(以下通称为“OEM”)和产生控制其运行的控制信号OEM的电路216的结构。
参照图4，输出驱动电路190a-190d包括对应的数据输入/输出端DQ0-DQ3。这些电路由信号OEM共同控制。输出驱动电路190a-190d包括在图1所示半导体存储器件结构中的输出缓冲器电路和输入缓冲器电路19a-19d中。由于输出驱动电路190a-190d的结构与图3所示的输出驱动电路OEM相同，故相同或相当的部位用相同的参考号标注，并且不再重复描述。
为参照图2所述，从同时被相同列选择互连线Yn所选定的4个存储单元读出的数据，经由IO总线被读出放大器RAP放大。然后，其输出时间由数据输出电路192a-192d控制的读出数据加至相应的输出驱动电路190a-190d。更具体地说，输出驱动电路190a-190d接受相当于从各个相应存储单元读出的数据作为输入信号RD0、ZRD0-RD3，ZRD3，亦即，当信号DT被启动时，读取从数据输出电路192a-192d输出的数据。此时，当信号OEM进入激活态(H电平)时，各输入/输出端的电位电平分别被驱动至相当于读出数据DQ0-DQ3的电位电平。
输出缓冲器控制电路216包括一个接收内部列地址选通信号ZCASF以检测信号ZCASF改变的预定时刻使其输出信号OEMB进入激活态的延迟电路215、一个接收由控制信号发生电路11基于外部输出启动信号EXT./OE而产生的内部输出启动信号ZOEF的倒相电路211、一个接收信号ZCASF作为输入的NAND电路212、一个接收NAND电路212的输出、倒相电路211的输出和信号OEMB作为输入且其输出节点连接于NAND电路212的另一输入节点的三端输入NAND电路213、以及一个接收NAND电路213的输出以提供信号OEM的倒相电路214。
NAND电路212的输出连接于NAND电路213的一个输入，反之亦然。这些NAND电路212和213用作受信号ZCASF、信号ZOEF和信号OEMB控制的触发电路。
更具体地说，当外部输出启动信号处于非激活态且信号ZOEF处于非激活态(H电平)时，NAND电路213的一个输入获得L电平。因此，NAND电路213的输出被固定于H电平，而信号OEM总是处于L电平。
另一方面，当信号ZOEF处于激活态(L电平)时，延迟电路215检测到一个预定时间，而且其输出信号OEMB处于激活态(H电平)，响应于输入到NAND电路212的信号ZCASF从H电平到L电平的改变，信号OEM从L电平改变为H电平。然后，当信号ZOEF和信号OEMB都处于激活态时，信号OEM保持H电平而不管信号ZCASF的改变。对应于信号ZOEF的非激活态(H电平)，信号OEM也转变成非激活态(L电平)。
图5是用来描述图4所示输出驱动电路OEM和输出缓冲器控制电路216的工作的时间图。
在此时间图中，在数据输入/输出端中只注意到了提供信号DQ0的端点。
响应于外部输出启动信号EXT./OE在时间t2向激活态(L电平)的改变，内部输出启动信号ZOEF也进入激活态。另一方面，响应于当外部列地址选通信号EXT./CAS在t3时间向L电平改变时外部行地址选通信号EXT./RAS处于L电平而信号EXT./W处于H电平，读出操作被指定。同时，响应于信号EXT./CAS的下降，内部列地址选通信号ZCASF也变到激活态。
响应于信号EXT./CAS在时间t4再次达到H电平，信号ZCASF也达到H电平。如下面将要描述的那样，延迟电路215的输出信号OEMB在时间t6进入激活态(H电平)。因此，输出缓冲器控制电路216中三端输入NAND电路213的二个输入节点的电位电平此时都处于H电平。
另一方面，响应于信号EXT./CAS在时间t3的下降，与读出有关的电路被驱动。响应于信号EXT./CAS在时间t7再次达到L电平，内部列地址选通信号ZCASF在时间t8降到L电平。响应于此，输出缓冲器控制电路216中三端输入NAND电路213的各输入节点的电位电平都达到H电平，且其输出信号变成L电平。更具体地说，在时间t10，输出缓冲器控制信号OEM改变成激活态。另一方面，在时间t9，至数据输出电路192a的输入信号RD0和ZRD0的电平对应于读出数据而改变。响应于此，在时间t11从输出驱动电路190a得到读出数据DQ0。
只有在流水线脉冲串式EDO模式中检测到信号ZCASF第二次改变成激发态之后，亦即在图5中时间t9 ZCASF从H电平改变成L电平，常规输出缓冲器控制电路216才开始使输出缓冲器控制信号OEM相应地变成激活态(H电平)。
相反，在本实施例中，响应于流水线脉冲串EDO模式中信号ZCASF第一次改变到非激活态，亦即在图5中时间t5从L电平改变成H电平，信号OEMB被变为激活态。因此，相对于信号ZCASF第二次转变到激活态(时间t9)，输出缓冲控制信号OEM有可能以最小的延迟时间改变为激活态。
图6是用来描述根据第一实施例的基于图4所示输出驱动电路OEM和输出缓冲器控制电路的半导体存储器件的读出操作的时间图，此图应与图22所示流水线脉冲串EDO模式中常规半导体存储器件的时间图进行比较。
在时间t1，响应于外部行地址选通信号的改变，内部行地址选通信号ZRASF进入激活态。响应于此，行地址X1被输入。因时间t2，响应于外部列地址选通信号的启动，信号ZCASF进入激活态。响应于此，列地址Y1被输入并开始从相应存储单元的读出操作。
更具体地说，响应于时间t2时信号ZCASF的下降沿，存储单元中的储存数据被读出放大器放大并提供给相应的IO线对。然后，启动读出放大器RAP的前置放大器启动信号PAE进入激活态(H电平)，且读出放大器RAP放大从相应的成对IO线作为输出传送出来的读出数据。
响应于信号PAE的启动，信号DOT也进入激活态(H电平)，且图3中的时钟倒相电路1918进入激活态。结果，被读出放大器RAP放大了的读出数据被倒相器电路1915和1916所组成的第一锁存电路保持。
然后，响应于时间t2-t3一个周期中信号ZCASF变为非激活态，亦即响应于信号ZCASF变为H电平的上升沿，输出缓冲器控制电路216开始工作。
响应于时间t3处第二周期中信号ZCASF向激活态的转变，亦即响应于信号ZCASF向L电平的下降沿，信号DT进入激活态，且图3中的时钟倒相电路1914进入激活态。接收时钟倒相器电路1914的输出的倒相电路1912的输出被倒相器1910和1911所组成的第二锁存电路保持。倒相电路1912的输出和第二锁存电路的输出被提供给输出驱动电路190a之类，而读出数据DQ0-DQ3被提供给相应的数据输入/输出端20a-20d。
另一方面，响应于时间t3时信号ZCASF的下降沿，输出缓冲器启动信号OEM进入激活态，开始输出读出数据DQ。由于这种情况下控制输出缓冲器的电路操作在t2-t3周期中已经开始，故对分配用于控制输出缓冲器的时间tout可确保足够的时间。因此，在时间t4信号ZCASF的第三周期的启动沿处，输出信号DQ已被确定，从而启动正常读出操作。
在下面的各周期中，即在t6-t7的各数据读出时间，输出缓冲器启动信号OEM已进入激活态。响应于信号ZCASF的下降，只要信号DT被启动，数据就顺序输出。因此，即使系统时钟CLOCK的周期时间tpc变短，也可以进行正常的数据读出操作。
图7是主要部分的电路图，示出了图4所示输出缓冲控制电路216中的延迟电路215的结构。
延迟电路215包括一个接收内部列地址选通信号ZCASF的倒相器电路401、倒相器电路403、404、405和406顺序串联连接于用来接收倒相器电路401的输出的倒相器电路402、一个接收倒相器电路401的输出和倒相器电路406的输出以提供信号ZCT0的NAND电路407、一个接收NAND电路407的输出以输出第一总计信号CT0的倒相器电路408、一个接收信号ZCASF和倒相器电路405的输出以提供信号ZCF1的NAND电路409、以及一个接收NAND电路409的输出以提供第二总计信号CT1的倒相器电路410。
更具体地说，信号ZCT0和CT0以与倒相器电路408的延迟时间差互补的方式改变。信号CT1和ZCT1以与倒相器电路410的延迟时间差互补的方式改变。
信号CT0和ZCT0响应于信号ZCASF从H电平到L电平的下降而产生。信号CT0和ZCT0的脉冲长度对应于串联的倒相器电路402-406的延迟时间。
另一方面，信号CT1和ZCT1响应于信号ZCASF从L电平到H电平的上升沿而产生。信号CT1和ZCT1的脉冲长度对应于串联的倒相器电路401-405的延迟时间。
延迟电路215还包括一个连接在馈有电源电位Vcc的节点与节点n1之间的第一传输门电路、一个连接在节点n1和n2之间的馈存电路417、一个连接在节点n2和n3之间的第二传输门、以及一个带有一个连接于节点n3的输入节点且输出信号DEMB的锁存电路420。
第一传输门电路包括一个连接在电源节点和节点n1之间的并在其栅上接收互补于第一总计信号的信号ZCT0的P沟MOS晶体管411和一个连接在电源节点和节点n1之间的并在其栅上接收第一总计信号CT0的n沟MOS晶体管412。
锁存电路417包括一个其输入节点连接于节点n1的倒相器电路413、一个接收倒相器电路413的输出且其输出节点连接于节点n1的倒相器电路415、一个接收倒相器电路413的输出且其输出节点连接于节点n2的倒相器电路414、以及一个连接在节点n1和地节点之间的且在其栅上接收复位信号RST0的n沟MOS晶体管416。
第二传输门电路包括一个连接在节点n2和n3之间且在其栅上接收互补于第二总计信号的信号ZCT1的P沟MOS晶体管417以及一个连接在节点n2和n3之间且在其栅上接收第二总计信号CT1的n沟MOS晶体管418。
锁存电路420包括一个其输入节点连接于节点n3的倒相器电路421、一个接收倒相器电路421的输出的其输出节点连接于节点n3的倒相器电路423、一个接收倒相器电路421的输出且提供信号OEMB的倒相器电路422、以及一个连接在节点n3和地节点之间且在其栅上接收复位信号RST0的n沟MOS晶体管424。
现描述延迟电路215的工作。
图8时间图示出了延迟电路215的工作。
在时间t1，外部行地址选通信号EXT./RAS降到L电平，由于此时复位信号RST0处于H电平，故图7中n沟MOS晶体管416和423都被变成导通，且节点n1和n3都处于L电平。因此，信号OEMB也处于非激活态(L电平)。
在时间t2，复位信号RST0降到L电平。但节点n1和n3的电位电平被锁存电路418和419保持在L电平。
响应于时间t3时外部列地址选通信号EXT./CAS降到L电平，内部列地址选通信号ZCASF也降到L电平。因此，互补于第一总计信号的信号ZCT0有一预定脉冲长度，且进入L电平的激活态。另一方面，第一总计信号CT0也有一预定脉冲长度，且进入H电平的激活态。
因此，由晶体管411和412组成的第一传输门被变为导通，节点n1的电位电平到达H电平，且这一状态被锁存电路417保持。因此，作为锁存电路417的输出节点的节点n2的电位电平也达到H电平。
响应于外部列地址选通信号EXT./CAS在时间t4从L电平升为非激活态，内部列地址选通信号ZCASF也从L电平上升。因此，第二总计信号CT1变为H电平，且信号ZCT1变为L电平。这些信号都进入有预定脉冲长度的激活态。
因此，由晶体管418和419组成的第二传输门也被变成导通，且节点n3的电位电平也升至H电平。这一电位电平被锁存电路420保持。作为锁存电路420的输出信号的信号OEMB在时间t3从L电平变成激活态的H电平。
此后，响应于信号ZCASF的改变，第一总计信号和第二总计信号都进入有预定脉冲长度的激活态。但节点n1、n2和n3的电位电平不变，因此，信号OEMB保持H电平。
由于外部行地址选通信号EXT./RAS变为非激活态，信号OEMB再次变为非激活态(L电平)，且复位信号RSTO因此达到H电平，节点n1和n3的电位电平从而达到L电平。
因此，响应于第一周期中外部列地址选通信号EXT./CAS从激活态转变为非激活态，亦即在时间t4时发生从L电平到H电平的转变，信号OEMB在时间t5变为激活态。
在上述的描述中，延迟电路215构建成响应于第一周期中信号ZCASF从激活态到非激活态的转变而变为激活态。但借助于改变延迟电路215的结构，这一启动时间可适应于另一周期中信号ZCASF从激活态到非激活态的转变。
例如，延迟电路215可构建成使第三传输门连接于第二锁存电路的输出节点，第三传输门受第一总计信号CT0和信号ZCT0控制，第三锁存电路进一步通过第三传输门连接，由信号CT1和ZCT1控制的第四传输门接收第三锁存电路的输出，以致第四锁存电路接收第四传输门的输出以提供信号OEMB。此时，信号OEMB响应第二周期中信号ZCASF从激活态到非激活态的转变而变为激活态。
信号OEMB可以在另一周期中响应从激活态到非激活态的转变而改变。
第二实施例
根据第二实施例的半导体存储器件的结构与图1所示的根据第一实施例的半导体存储器件1000基本相同。图9示出了图1中读出放大器及I/O电路16和存储单元阵列15的一部分的结构。图9电路图比图2更详细地示出了读出放大器部分。
图9只示出了读出放大器610和存储单元部分612的主要部分。
参照图9，n沟MOS晶体管601连接在数据总线IO0和位线BL0之间且在其栅上接收列选择线信号CSL0。n沟MOS晶体管602连接在数据总线ZIO0和位线ZBL0之间且在其栅上接收列选择信号CSL0。更具体地说，成对的位线BL0、ZBL0和数据总线IO0、ZIO0被列选择信号CSL0连接/断开。
读出放大器包括n沟MOS晶体管603和604以及P沟MOS晶体管605和606。
n沟MOS晶体管603在其源上接收第一读出放大器驱动信号S2N，其漏连接于位线BL0而其栅连接于位线ZBL0。n沟MOS晶体管604在其源上接收第一读出放大器驱动信号S2N，其漏连接于位线ZBL0而其栅连接于位线BL0。
p沟MOS晶体管605在其源上接收第二读出放大器驱动信号S2P，其漏连接于位线BL0而其栅连接于位线ZBL0。p沟MOS晶体管606在其源上接收第二读出放大器驱动信号S2P，其漏连接于位线ZBL0而其栅连接于位线BL0。
n沟MOS晶体管607连接在位线BL0和节点n61之间，其栅连接于字线WL0。
存储单元电容608连接于节点n61和单元板电源节点Vcp之间。
因此，读出放大器根据第一读出放大器驱动信号S2N和第二读出放大器驱动信号S2P的启动而启动。存储单元电容器608的一端根据字线WL0的启动(变成H电平)而连接到位线BL0。
图10时间图示出了图9所示半导体存储器件在流水线脉冲串EDO模式中的读出操作。
响应于外部时钟信号，内部行地址选通信号ZRASF在时间t1进入激活态(L电平)。此时，加于地址信号输入端的信号被输入作为行地址信号X1。
响应于信号ZRASF的启动，第一和第二读出放大器驱动信号S2N和S2P被启动。根据储存在存储单元电容器608中的储存信息，成对位线BL0和ZBL0之间的电位差被读出放大器放大。
响应于内部列地址选通信号ZCASF在时间t2向激活态(从H电平变到L电平)的改变，加于地址输入端的信号此时被输入作为列地址信号Y1。因此，相应存储单元列的列选择信号CSL0被启动。其结果是，成对的位线BL0和ZBL0同相应的成对IO线IO0和ZIO0被连接，且对应于读出数据的电位差出现在IO线对上。
另一方面，例如若四个存储单元列被列选择信号CSL0同时选定，则其余三个IO线对IO1、ZIO1、IO2、ZIO2和IO3、ZIO3被连接于它们对应的位线对。各个IO线对的电位电平也根据各相应存储单元中的储存信息而改变。响应于此，例如对相应于数据输出端20a的输出电路的输入信号RD0和ZRD0也根据相应的读出数据而改变成互补电位电平。
此时，在普通流水线脉冲串EDO模式工作中，输出缓冲器控制信号DEM响应于第二周期时间t3时信号ZCASF的启动沿而进入激活态。因此，读出数据DQ0被输出到数据输入/输出端20a。
这一操作适用于其它的数据输入/输出端20b-20d。
在上面的描述中，外部时钟信号CLOCK改变的周期时间相对于半导体存储器件的读出操作所需要的时间有一个裕度。
图11时间图示出了在外部时钟信号以较高速度改变，且半导体存储器件的读出操作所需要的时间与外部时钟信号CLOCK的周期时间大致相同的情况下，流水线脉冲串EDO模式下的读出操作。
此时，问题是控制信号相位偏移等引起的控制信号激活周期缩短。
更具体地说，即使当激活周期对外部时钟信号周期时间的比率即当占空率例如为1时，与此外部时钟信号同步改变的内部时钟信号即内部列地址选通信号ZCASF有时也由于信号相位偏离等而具有减小了的占空率。换言之，即使信号相位偏离等引起的激活周期减小的绝对值相同，由于周期时间本身变小，激活周期的这一减小也不能忽略。
下面将参照图11更详细地描述这种情况。
在时间t1时，内部行地址选通信号ZRASF被启动。响应于此，行地址信号X1被输入，且读出放大器开始工作。因此，例如成对位线BL0和ZBL0之间的电位差也根据属于选定行的存储单元中的储存信息而变成相应的电位差。在时间t2，响应于外部时钟信号的启动，内部列地址选通信号ZCASF被启动。响应于此，列地址信号Y1被输入，且列选择信号CSL0被启动。此时，若信号ZCASF的占空率被减小，则列选择信号CSL0启动周期的减小大于周期时间的减小。因此，借助于在成对IO线IO0和ZIO0(利用列选择信号CSL0使之连接到成对位线BL0和ZBL0)之间的电位差充分改变之前使信号CSL0变成非激活态，成对位线BL0和ZBL0以及成对IO线IO0和ZIO0之间的连接被切断。同样的情况适用于同时选定的其它成对的IO线IO1、ZIO1-IO3、ZIO3。
因此，根据从相应存储单元读出的信息的互补电位差将不产生于例如对应于数据输入/输出端20a的输出电路的输入信号RD0和ZRD0中。
因此，即使输出缓冲器控制信号OEM在时间t3响应于信号ZCASF的启动而启动，也只从相应于数据输入/输出端20a的输出缓冲器得到错误数据。
为了防止上述问题，在第二实施例中，图1所示半导体存储器件中的控制信号发生电路11包括一个如图12所示的产生第二内部列地址选通信号ZCASB的内部时钟发生电路900。
内部时钟发生电路900包括一个接收信号ZCASF并含有串联在偶数级中的倒相器的倒相器串901、一个接收倒相器串901的输出和信号ZCASF的触发电路902、一个接收触发电路902的输出的倒相电路905、以及一个接收倒相器电路905的输出以输出第二内部列地址选通信号ZCASB的倒相器电路906。
触发电路902包括一个接收倒相器串901的输出作为一个输入的NAND电路903以及一个在一个输入端接收信号ZCASF而在另一输入端接收NAND电路903的输出且其输出节点连接于NAND电路903的另一输入节点的NAND电路904。
现描述图12所示内部时钟发生电路900的工作。
图13和14时间图示出了信号ZCASF和ZCASB相对于外部列地址选通信号EXT./CAS的变化的改变。
在图13中，外部列地址选通信号EXT./CAS与系统时钟CLOCK的改变同步地改变，且占空率约为1。另一方面，在图14中，由于系统时钟CLOCK的改变受到信号相位偏移等的影响，外部列地址选通信号EXT./CAS对周期时间Tc的占空率小于1。
参照图13，当外部列地址选通信号EXT./CAS处于非激活态H电平时，第一内部列地址选通信号ZCASF和倒相器串901的输出都处于H电平。因此，触发电路902的输出电平也处于H电平，且第二内部列地址选通信号ZCASB也处于H电平。
响应于外部列地址选通信号EXT./CAS从H电平到L电平的改变，第一内部列地址选通信号ZCASF也降到L电平。因此，就触发电路902的输入而论，信号ZCASF处于L电平，而倒相器串901的输出处于L电平。因此，触发电路902的输出也从H电平变到L电平，且第二内部列地址选通信号ZCASB也降到L电平。响应于倒相器串901的输出信号在倒相器串901的延迟时间之后降到L电平，触发电路902的二个输入都达到L电平，且其输出升至H电平。因此，第二内部列地址选通信号ZCASB也变成H电平。
更具体地说，内部时钟信号发生电路900响应于第一内部列地址选通信号ZCASF的下降而使输出信号电平从H电平变为L电平，并使输出电平在包含偶数级串联倒相器的倒相器串901的延迟时间之后从L电平变为H电平。
因此，不管第一内部列地址选通信号ZCASF的占空率即外部列地址选通信号EXT./CAS的占空率如何，都提供具有恒定脉冲长度的第二内部列地址选通信号ZCASB。
如图14所示，当外部列地址选通信号EXT./CAS的占空率减小时，这一特性显得更为重要。
更具体地说，即使当第一内部列地址选通信号ZCASF的占空率随外部列地址选通信号EXT./CAS的占空率的减小而减小时，第二内部列地址选通信号ZCASB的占空率也不改变，并且总是如具有恒定脉冲长度的信号那样改变。
即使外部列地址选通信号EXT./CAS的占空率被减小，根据第二实施例的半导体存储器件借助于用第二内部列地址选通信号ZCASB代替控制根据第一实施例的半导体存储器件的列相关操作的内部列地址选通信号CASF，也可以进行正常的读出操作。
上述情况不仅在工作于流水线脉冲串EDO模式中的半导体存储器件的读出操作中，而且在其写入操作中导致相似的效果。
图15时间图示出了可工作于流水线脉冲串EDO模式中的半导体存储器件的数据写入操作。
响应于外部行地址选通信号EXT./RAS在时间t1降到L电平，选定字线的驱动信号WL0在时间t2变成H电平，且存储单元中的存储单元电容和一个相应的成对位线BL0和ZBL0被连接起来。响应于读出放大器启动信号S2N在时间t3的启动，读出放大器开始工作，且成对位线BL0和ZBL0的电位电平开始改变。而且，响应于第二读出放大器启动信号S2P在时间t4的启动，成对位线BL0和ZBL0之间的电位差被放大。另一方面，根据外部写入数据，成对IO线IO0和ZIO0开始根据写入数据改变到相应的电位电平。
参照图15，由于成对位线BL0和ZBL0在第一周期中外部列地址选通信号EXT./CAS的改变中未被选定，故成对IO线IO0和ZIO0的电位电平对成对位线BL0和ZBL0的电位电平无任何影响。
响应于信号EXT./CAS在第二周期的时间t6的启动，列选择信号CSL0被启动。响应于此，成对IO线IO0和ZIO0(其电位电平根据写数据而改变)和成对位线位线BL0和ZBL0被连接。成对位线的电位电平根据写入数据改变，且信息被写入存储单元。
图16电路图示出了包括在图1所示半导体存储器件中输出缓冲器电路及输入缓冲电路19a-19d中的输入电路结构的一部分。
倒相器801接收写入控制信号WBE。NOR电路802和803在各自一个输入端接收倒相器801的输出，并在各自其它输入端接收写入信号ZWD0和WD0。
倒相器804接收NOR电路802的输出。p沟MOS晶体管806和n沟MOS晶体管807串联连接在电源电位Vcc和地电位Vss之间。p沟MOS晶体管806的栅接收倒相器804的输出，而n沟MOS晶体管807的栅接收NOR电路803的输出。
倒相器805接收NOR电路803的输出。p沟MOS晶体管808和n沟MOS晶体管809串联连接在电源电位Vcc和地电位Vss之间。p沟MOS晶体管808的栅接收倒相器805的输出，而n沟MOS晶体管809的栅接收NOR电路802的输出。
p沟MOS晶体管806和n沟MOS晶体管807之间连接点处的电位电平被输出作为写入数据IO0，而p沟MOS晶体管808和n沟MOS晶体管809之间连接点处的电位电平被输出作为写入数据ZIO0。
图17时间图描述了图16所示输入电路的工作。
在时间t1，外部行地址选通信号EXT./CAS降低，且外部写操作控制信号EXT./W在时间t2也降到L电平。
在时间t3，写入数据DQ0被加至数据输入/输出端20a。响应于此，图16中的写入数据WD0和ZWD0改变成相应的电位电平。
响应于外部写入操作控制信号EXT./W在外部列地址选通信号EXT./CAS降为L电平时的L电平，写入操作模式在时间t4被指定。响应于此，内部写入操作控制信号WBE在时间t5变为激活态。根据信号WBE的启动，晶体管806和807以及晶体管808和809分别响应于加到NOR电路802和803的信号WD0和ZWD0而被驱动。成对IO线IO0和ZIO0的电位电平也变为相应于写入数据的值。
对于此后信号EXT./CAS的每一个改变周期，相应的数据被相似地写入。
图18和19时间图示出了写入操作如何对应于外部列地址选通信号EXT./CAS的占空率的改变而改变。
在图18中，外部列地址选通信号EXT./CAS对周期时间Tc的占空率约为1，而在图19中，外部列地址选通信号EXT./CAS对周期时间Tc的占空率小于1。
在图18中，信号EXT./CAS的占空率约为1，且此信号有足够的激活时间。因此，由根据信号EXT./CAS而改变的内部列地址选通信号ZCASF所控制的内部写入操作控制信号和列选择信号CSL0也有足够的脉冲长度。因此，若例如相应的列选择信号CSL0响应于信号ZCASF在时间t1的启动而被启动，则相应的成对IO线IO0和ZIO0以及成对的位线BL0和ZBL0被连接。响应于写入操作控制信号WBE的启动，成对IO线IO0和ZIO0的电位电平被传送到成对位线BL0和ZBL0，且成对位线的电位电平根据写入数据改变。
另一方面，当信号EXT./CAS的占空率变小且信号CSL0和WBE具有较短激活周期(从t2到t4的时间)时，成对IO线IO0和ZIO0的电位电平不足以传送到成对位线BL0和ZBL0，从而妨碍了正常的数据写入操作。
即使在这种情况下，借助于用来自图12所示的内部时钟发生电路900的输出信号ZCASB来控制列选择信号CSL0和写入操作控制信号WBE，也可以不管外部列地址选通信号EXT./CAS的占空率而确保足够的激活周期，使正常的写入操作得以实现。
第三实施例
图20时间图示出了包含第一实施例所示流水线脉冲串EDO模式的读出操作控制电路(输出缓冲器控制电路216)以及第二实施例所示内部时钟发生电路900二者的半导体存储器件在流水线脉冲串EDO模式下的读出操作。
响应于外部时钟信号CLOCK在时间t1的上升，内部行地址选通信号ZRASF下降。此时，地址信号被输入作为行地址X1。
响应于系统时钟CLOCK在时间t2的上升沿，内部列地址选通信号ZCASF也达到激活态(L电平)。此时，地址信号被输入作为列地址信号Y1。在此情况下，即使内部列地址选通信号ZCASF的占空率被减小，第二内部列地址选通信号ZCASB的占空率也不改变。因此，利用响应于第二内部列地址选通信号ZCASB而控制列有关的电路工作，可以实现相似于根据第一实施例的半导体存储器件的工作。
更具体地说，响应于系统时钟CLOCK在时间t2的上升，从相应存储单元列至成对IO线的读出操作就开始。
另一方面，响应于信号ZCASB在t2-t3的周期中从激活态到非激活态(从L电平到H电平)的转变，输出缓冲电路的控制操作就开始。由于即使第一位数据在系统时钟CLOCK的上升沿时间t4处被读出也可确保足够的与输出有关的电路运行时间tout，故可进行正常的读出操作。
更具体地说，在第三实施例中，当系统时钟信号CLOCK的周期时间变短时，即使内部列地址选通信号ZCASF等的占空率减小，也可实现正常的读出操作。
虽然对本发明已进行了详细描述，但应清楚地了解，这仅仅是一种举例的描述而不是一种限制，本发明的构思和范围只受所附权利要求条文的限定。

Claims (11)

1.一种半导体存储器件，它包含：
一个带有多个排列成行和列的存储单元的存储单元阵列(15)；
根据列地址信号用来同时选择上述存储单元阵列的多个列而在列地址选通信号的启动时刻被启动的列选择装置(14、16、203)；
各自用来放大上述多个列中相应列存储单元的数据的多个数据读出和放大装置(RAP)；
用来与上述列地址选通信号的启动同步地将上述多个数据读出和放大装置所放大了的数据顺序提供给输出缓冲器的数据输出装置(192a、192b)；以及
对上述列地址选通信号从激活态到非激活态的转变进行响应的、用来启动上述输出缓冲器的输出缓冲器控制装置(216)。
2.一种半导体存储器件，它按预定工作模式与列地址选通信号的改变周期同步地顺序提供从同时选定的多个存储单元读出的数据，这种半导体器件包含：
一个带有多个排列成行和列的存储单元的存储单元阵列(15)；
用来同时选择由外部地址信号所指定的上述存储单元阵列的多个列而对上述列地址选通信号的第一启动转变进行响应的列选择装置(14、16、203)；
各自用来放大上述多个列中相应列存储单元的数据的多个数据读出和放大装置(RAP)；
用来接收和保持上述多个数据读出和放大装置的输出的锁存装置(1915、1916)；
接收上述锁存装置的输出并且对上述列地址选通信号的启动转变进行响应以顺序输出上述锁存装置的上述输出的数据输出装置(192a、192b)；
接收上述数据输出装置的输出并且对输出缓冲器启动信号进行响应以向外输出相应信号的输出驱动装置(190a、190b)；以及
对上述列地址选通信号的第一去启动转变进行响应以输出上述输出缓冲器启动信号的输出缓冲器控制装置(216)。
3.根据权利要求2的半导体存储器件，其中所述的第一启动转变和所述的第一去启动转变都包含在上述列地址选通信号的同一个改变周期中。
4.根据权利要求2的半导体存储器件，其中所述的输出缓冲器控制装置包括
对上述列地址选通信号的第一去启动转变进行响应以输出一个激活的内部输出控制信号(OEMB)的装置(215)，以及
用来读出上述列地址选通信号的启动以便在外部读出操作控制信号(EXT./OE)和上述内部输出控制信号都起作用的期间保持上述输出缓冲器控制信号处于激活态的装置(212、213)。
5.一种半导体存储器件，它包含：
一个带有多个排列成行和列的存储单元的存储单元阵列(15)；
用来与列地址选通信号的启动转变同步地产生具有预定脉冲长度的内部时钟信号的同步信号发生装置(900)；
在上述内部时钟信号启动的时刻被启动的用来根据列地址信号而同时选择上述存储单元阵列的多个列的列选择装置(14、16、203)；以及
用来与上述内部时钟信号的启动同步地在上述多个列中相应列的存储单元和外部之间顺序传送和接收数据的数据输入/输出装置(19a-19d)。
6.一种半导体存储器件，它包含：
一个带有多个排列成行和列的存储单元的存储单元阵列(15)；
用来与列地址选通信号的启动转变同步地产生具有预定脉冲长度的内部时钟信号的同步信号发生装置(900)；
在上述内部时钟信号启动的时刻被启动的用来根据列地址信号而同时选择上述存储单元阵列的多个列的列选择装置(14、16、203)；
各自用来放大上述多个列中相应列存储单元的数据的多个数据读出和放大装置(RAP)；以及
用来与上述内部时钟信号的启动同步地顺序输出由上述多个数据读出和放大装置所放大了的数据的输出控制装置(192a、192b)。
7.一种按预定工作方式与列地址选通信号的启动周期同步地从同时选定的多个存储单元输出多个读出数据的半导体存储器件，它包括：
一个带有多个排列成行和列的存储单元的存储单元阵列；
用来与上述列地址选通信号的启动转变同步地产生具有预定脉冲长度的内部时钟信号的同步信号发生装置；
对上述内部时钟信号的第一启动转变进行响应以同时选择由外部地址信号所指定的上述存储单元阵列的多个列的列选择装置；
各自用来放大上述多个列中相应列存储单元的数据的多个数据读出和放大装置；
用来接收并保持上述多个数据读出和放大装置的输出的锁存装置(1915、1916)；以及
接收上述锁存装置的输出并且对上述内部时钟信号的上述第一启动转变之后的启动转变进行响应以顺序地向外提供上述锁存装置的上述输出的输出控制装置(192a、192b)。
8.根据权利要求7的半导体存储器件，其中所述的同步信号发生装置包括：
一个带有第一和第二输入节点并且对任一输入节点的输入信号的启动进行响应以对输出信号进行倒相的逻辑电路，以及
一个接收上述列地址选通信号以便以对应于上述预定脉冲长度的延迟时间将其输出到上述第一输入节点的延迟电路，
上述列地址选通信号加于上述第二输入节点。
9.一种半导体存储器件，它包括：
一个带有多个排列成行和列的存储单元的存储单元阵列；
用来与列地址选通信号的启动转变同步地产生具有预定脉冲长度的内部时钟信号的同步信号发生装置；
在上述内部时钟信号启动的时刻被启动的用来根据列地址信号而同时选择上述存储单元阵列的多个列的列选择装置；
各自用来放大上述多个列中相应列存储单元的数据的多个数据读出和放大装置；
用来与上述内部时钟信号的启动同步地将上述多个数据读出和放大装置所放大了的数据顺序加至输出缓冲器的数据输出装置；以及
对上述内部时钟信号从激活态到非激活态的任何转变进行响应以启动上述输出缓冲器的输出缓冲器控制装置。
10.一种用来按预定工作方式与列地址选通信号的启动周期同步地从同时选定的多个存储单元读出多个数据的半导体存储器件，它包括：
一个带有多个排列成行和列的存储单元的存储单元阵列；
用来与上述列地址选通信号的启动转变同步地产生具有预定脉冲长度的内部时钟信号的同步信号发生装置；
对上述内部时钟信号的第一启动转变进行响应以同时选定由外部地址信号指定的上述存储单元的多个列的列选择装置；
各自用来放大上述多个列中相应列存储单元的数据的多个数据读出和放大装置；
用来接收并保持上述多个数据读出和放大装置的输出的锁存装置；以及
接收上述锁存装置的输出并且对上述内部时钟信号的启动转变进行响应以顺序提供上述锁存装置的上述输出的数据输出装置；
接收上述数据输出装置的输出并且对输出缓冲器启动信号进行响应以向外输出相应信号的输出驱动装置；以及
对上述内部时钟信号的第一去启动转变进行响应以输出上述输出缓冲器启动信号的输出缓冲器控制装置。
11.根据权利要求10的半导体存储器件，其中所述的第一启动转变和所述的第一去启动转变包括在上述列地址选通信号的同一个改变周期中。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10106257A (ja) * 1996-09-06 1998-04-24 Texas Instr Inc <Ti> 集積回路のメモリ装置及びプリチャージ動作を与える方法
KR100245078B1 (ko) * 1996-11-15 2000-02-15 김영환 고속 버스트 제어 방법 및 장치
JP4221764B2 (ja) * 1997-04-25 2009-02-12 沖電気工業株式会社 半導体記憶装置
KR100477327B1 (ko) * 1997-06-11 2005-07-07 삼성전자주식회사 동기디램용다이나믹클럭발생회로
US5862072A (en) * 1997-08-22 1999-01-19 Micron Technology, Inc. Memory array architecture and method for dynamic cell plate sensing
JPH1186547A (ja) * 1997-08-30 1999-03-30 Toshiba Corp 半導体集積回路装置
JP2000067577A (ja) 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100378191B1 (ko) * 2001-01-16 2003-03-29 삼성전자주식회사 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치
US7242624B2 (en) 2005-06-14 2007-07-10 Qualcomm Incorporated Methods and apparatus for reading a full-swing memory array

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2555900B2 (ja) * 1990-02-06 1996-11-20 日本電気株式会社 半導体メモリの出力制御回路
JPH03237680A (ja) * 1990-02-13 1991-10-23 Mitsubishi Electric Corp 半導体メモリ装置
KR920004417B1 (ko) * 1990-07-09 1992-06-04 삼성전자 주식회사 낮은 동작 전류를 갖는 sam 데이터 억세스회로 및 그 방법
JPH04263191A (ja) * 1991-02-18 1992-09-18 Nec Corp 半導体記憶装置
JPH0520868A (ja) * 1991-07-10 1993-01-29 Toshiba Corp メモリアクセス方法
US5278803A (en) * 1991-09-11 1994-01-11 Compaq Computer Corporation Memory column address strobe buffer and synchronization and data latch interlock
JPH07192470A (ja) * 1993-03-08 1995-07-28 Nec Ic Microcomput Syst Ltd 半導体メモリの出力回路
KR940026946A (ko) * 1993-05-12 1994-12-10 김광호 데이타출력 확장방법과 이를 통한 신뢰성있는 유효데이타의 출력이 이루어지는 반도체집적회로
US5349566A (en) * 1993-05-19 1994-09-20 Micron Semiconductor, Inc. Memory device with pulse circuit for timing data output, and method for outputting data
JP3277603B2 (ja) * 1993-05-19 2002-04-22 富士通株式会社 半導体記憶装置
KR950014086B1 (ko) * 1993-11-11 1995-11-21 현대전자산업주식회사 반도체 메모리 소자의 데이타 출력장치
US5402388A (en) * 1993-12-16 1995-03-28 Mosaid Technologies Incorporated Variable latency scheme for synchronous memory
JPH07182864A (ja) * 1993-12-21 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
US5452261A (en) * 1994-06-24 1995-09-19 Mosel Vitelic Corporation Serial address generator for burst memory

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