JPH10106257A - 集積回路のメモリ装置及びプリチャージ動作を与える方法 - Google Patents

Abstract

(57)【要約】 【課題】メモリバンクのプリチャージサイクルと中央処
理装置のアクセス間のコンフリクトを除くこと。 【解決手段】メモリ装置３０に第１と第２のセンスアン
プアレイが設けられる。メモリ装置の蓄積セル３１は、
両方のセンスアンプアレイに結合される。２つのセンス
アンプアレイの動作を制御する制御装置３４が設けられ
る。制御装置は、どのセンスアンプアレイを介してデー
タが蓄積セルへ、および蓄積セルから転送されるかを決
定する。信号をＩ／Ｏ端子と交換しないセンスアンプア
レイがプリチャージ動作と書き込み動作を行う。メモリ
装置とデータ処理装置の同期動作は、現在のメモリアク
セス動作を行うセンスアンプアレイを交代することによ
って維持される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路の半導体
メモリ装置に関し、特にメモリバンクのプリチャージサ
イクルとそのメモリバンクの中央処理装置のアクセスの
間のコンフリクトを除く同期型ダイナミック・ランダム
・アクセス・メモリ（ＳＤＲＡＭ）のためのアーキテク
チャーに関する。

【０００２】

【従来の技術】同期型ダイナミック・ランダム・アクセ
ス・メモリ（ＳＤＲＡＭ）装置において、メモリ装置の
素子は、中央処理装置によるアクセス前にプリチャージ
されなければならない。プリチャージ動作は、数クロッ
クサイクルかかるので、この動作は、中央処理装置によ
るメモリ装置のアクセスと対立関係（コンフリクト）に
あり、それにより、データ処理システムの有効バンド幅
を制限する。従来技術において、プリチャージ動作と中
央処理装置によるアクセスのオーバラップを減少するた
めに、メモリ蓄積セルのアレイは２つ以上のメモリバン
クに分割された。この構成において、１つのメモリバン
クは、中央処理装置が第２のメモリバンクにアクセスす
る間に、プリチャージ動作を実現することができる。し
かし、この構成は、オーバラップ問題を除去していな
い。図１を参照すると、本発明の説明のために必要なメ
モリ装置の一部１０が示されている。制御信号はメモリ
制御装置１４に加えられ、ｘアドレス信号はｘアドレス
レジスタ１５に加えられ、ｙアドレス信号はｙアドレス
レジスタ１７に加えられ、そしてデータ信号はデータＩ
／Ｏ装置（図示せず）およびセンスアンプ（センス増幅
器）アレイ１２Ａとセンスアンプアレイ１２Ｂ間で交換
される。メモリ制御装置１４からの制御信号はセンスア
ンプアレイ１２Ａに、センスアンプアレイ１２Ｂに、且
つｘアドレスレジスタ１５に加えられる。ｘアドレスレ
ジスタ１５の内容は、ｘアドレスデコーダ１３Ａおよび
ｘアドレスデコーダ１３Ｂに加えられる。センスアンプ
アレイ１２Ａはメモリバンク１１Ａと信号を交換し、セ
ンスアンプアレイ１２Ｂはメモリバンク１１Ｂと信号を
交換する。ｘアドレスデコーダ１３Ａは、アドレス信号
をメモリバンク１１Ａに与え、ｘアドレスデコーダ１３
Ｂは、アドレス信号をメモリバンク１１Ｂに与える。ｙ
アドレスデコーダ装置１６は、ｙアドレスレジスタ１７
からｙアドレス信号を受信し、デコードされたｙアドレ
ス信号をセンスアンプアレイ１２Ａとセンスアンプアレ
イ１２Ｂへ与える。

【０００３】図２Ａおよび図２Ｂを参照すると、メモリ
装置１０に対して選択された信号に対する時間の関数と
しての関係が、２つのメモリアレイに分割されたメモリ
蓄積セルのアレイを有するメモリ装置における、プリチ
ャージ動作と中央処理装置のアクセス間の非コンフリク
ト状態（図２Ａ）およびコンフリクト状態（図２Ｂ）に
対して示されている。これらの図面は、３クロックサイ
クルの待ち時間と８クロックサイクルのバースト長を有
する読み取り動作を示す。この２つの図面において、ｘ
アドレスＡｘは、第１クロックサイクル中にメモリバン
ク１２Ａへ与えられ、ｙアドレスＡｙは、第３クロック
サイクル中にメモリバンク１２Ａへ与えられる。メモリ
バンク１２Ａからのデータは、この２つの図面では、第
４から第１１クロックサイクルにおいて読み出される。
ｘアドレスＸｂはメモリバンク１２Ｂに位置される場
合、プリチャージ動作および蓄積セルのアクセスにコン
フリクトは存在しない。ｘアドレスは、第９クロックサ
イクル中にメモリバンク１２Ｂへ与えられ、ｙアドレス
は、第１１クロックサイクル中に与えられ、且つデータ
は第１２から第１９サイクル中にメモリバンク１２Ｂか
ら読み出される。図１２Ｂにおいて、ｘアドレスＸｂが
メモリバンク１２Ａに位置されると、プリチャージ動作
とアクセス動作の間にコンフリクトが存在する。ｘアド
レスは、第１３クロックサイクルまでメモリバンク１２
Ａに与えられることができず、ｙアドレスは、第１５ク
ロックサイクルの中に与えられ、且つデータは、第１６
から第２３クロックサイクル中に読み出される。

【０００４】明らかなように、プリチャージ動作とメモ
リアクセス動作間のコンフリクトはメモリ装置と中央処
理装置の間で同期動作をよぎなくする。プリチャージ動
作とメモリアクセス動作間のコンフリクトを減少するた
めの１つの技術は、メモリバンクの数を増加することで
ある。しかし、この技術は、問題を完全に除去しない
し、メモリ装置１０を複雑にする。従って、メモリ装置
のプリチャージ動作と中央処理装置のアクセス動作間の
コンフリクトを除くための装置、および関連方法に対す
る必要性がある。この装置および関連方法は、中央処理
装置の同期動作が複数の独立してアドレス可能なメモリ
アレイを持つことなく維持されるようにしなければなら
ない。

【０００５】

【発明の概要】本発明によると、本発明の上述の、およ
び他の特徴は、２組のセンスアンプと関連メモリ装置の
制御装置を有する単一のメモリアレイを備えることによ
って達成される。各メモリ装置の蓄積セルは、両方の組
のセンスアンプに結合される。制御信号に応答して、第
１組のセンスアンプはメモリロケーションにアクセスす
る。必要なデータ信号が、メモリアレイから第１組のセ
ンスアンプへ転送された後およびＩ／Ｏ端子へ転送され
た後、もし、前のメモリアクセスサイクルがＲＥＡＤ
（読み取り）動作、ＷＲＩＴＥ（書き込み）動作、或い
はＲＥＡＤとＷＲＩＴＥの混合動作であったなら、第２
組のセンスアンプは、データ信号を第２組のセンスアン
プからメモリ装置の蓄積セルへ書くであろう。前のＲＥ
ＡＤ、ＷＲＩＴＥ、或いはＲＥＡＤとＷＲＩＴＥの混合
動作に含まれる信号の蓄積が完了した後、メモリアレイ
のプリチャージが実行される。その後、次のメモリアク
セスが第２組のセンスアンプによって行われる。このよ
うにして、同期動作が中央処理装置とメモリ装置の間で
維持されることができる。

【０００６】図面を参照して以下の記載を読めば、本発
明のこれらの、および他の特徴は、理解されるであろ
う。

【０００７】

【実施の形態】図１、図２（Ａ）および図２（Ｂ）は従
来技術に関して記載されている。図３を参照すると、本
発明によるメモリ部分３０の概略図が示されている。ｘ
アドレス信号がｘアドレスレジスタ３５Ａとｘアドレス
レジスタ３５Ｂへ与えられる。ｘアドレスレジスタ３５
Ａとｘアドレスレジスタ３５Ｂは、信号をｘデコーダ装
置３３へ与える。ｘデコーダ装置３３はメモリアレイ３
１へのアクセスロケーションを制御する。メモリアレイ
３１は、そこへ結合されたセンスアンプアレイ３２Ａと
３２Ｂを有し、そしてｘアドレスレジスタ３５Ａとｘア
ドレスレジスタ３５Ｂはメモリ制御装置３４から制御信
号を受信する。ｙアドレスデコーダ装置３６はそこへ与
えられたｙアドレス信号を有し、信号をセンスアンプ３
２Ａと３２Ｂへ与える。（図示されていないｙアドレス
レジスタは、ｙアドレスデコーダ装置３６と与えられた
ｙアドレス信号間に位置されることができるし、或いは
ｙアドレスデコーダ装置３６の一部として含まれてもよ
い。） 図４（Ａ）と図４（Ｂ）を参照すると、ＷＲＩＴＥ動作
（図４（Ａ））およびＲＥＡＤ動作（図４（Ｂ））に対
して選択された信号のタイミング図が示されている。各
々の図において、クロック信号ＣＬＫ、ｘアドレス信号
Ａｘ、ｙアドレス信号Ａｙおよびデータ信号（Ｄｉｎに
おいけるデータ、或いはＤｏｕｔにおけるデータ）が示
されている。メモリ装置の動作は同期していることに留
意されたい。

【０００８】図５を参照すると、図３に示されたブロッ
ク図の第１の実施形態が示されている。センスアンプア
レイアレイ３２Ａと３２Ｂの各々は、複数のセンスアン
プ（Ｓ／Ａ）５１を有する。センスアンプアレイ３２Ａ
は、要素のセンスアンプ５１に結合された制御信号Ｓ１
１とＳ１２を有する。センスアンプ５１からのビットラ
イン導体対は、センスアンプとメモリアレイ３１の蓄積
セル５５間に配置されたトランジスタゲート５２を有す
る。トランジスタゲート５２はＰ１信号に結合された制
御グリッドを有する。各々のセンスアンプのビットライ
ン導体対間に結合された、等化トランジスタ５３はＰｅ
ｑ（等化）信号に結合されたゲート端子を有する。メモ
リ３１の蓄積セル５５のトランジスタ素子のゲート端子
は、ワードライン導体Ｗ１−Ｗｎに結合されている。メ
モリ制御装置３４は、Ｓｍｎ信号、Ｐｑ信号およびＰｅ
ｑ信号を発生する。

【０００９】図６を参照すると、選択された信号が図３
のメモリ装置の動作を示している。示された信号はクロ
ック信号（ＣＬＫ）；ワードライン信号Ｗａ，Ｗｘ，お
よびＷｂ；プリチャージ信号Ｐ１，Ｐ２，およびＰ３；
制御信号Ｓ１１，Ｓ１２，およびＳ２２；およびビット
ライン導体信号ＢｉｔとＢｉｔ を含んでいる。等化信
号は、プリチャージ動作を終了する信号である。図７を
参照すると、本発明の第２の実施形態が示されている。
各々のセンスアンプ５１は、それと関連する２つのビッ
トライン導体対を有する。このように、アクセスされる
蓄積セルの数は倍化される。更に、プリチャージ制御信
号の数は倍化されなければならない。即ちＰ１とＰ２の
制御信号は、Ｐ１，Ｐ２，Ｐ３とＰ４の制御信号にな
る。

【００１０】図８を参照すると、本発明の第３の実施形
態が示されている。この実現によって、図７におけるよ
うに、各センスアンプ５１は２組の蓄積セル５５にアク
セスすることができる。再び、４つの制御信号Ｐ１，Ｐ
２，Ｐ３およびＰ４は、２つのアンプ５１のいずれがビ
ットラインの導体対へのアクセスするかを選択するため
に必要である。しかし、この実施形態において、等化ト
ランジスタ５３の数は２分の１に減少される。図９を参
照すると、蓄積セル５５の実施形態が示されている。キ
ャパシタ８１はＮ＋がドープされた基板領域である。ワ
ードライン８３は金属１の層から形成され、一方ワード
ライン８５は金属３の層から形成されている。結合トラ
ンジスタは、トランジスタ８５のゲートとして働く、ポ
リシリコン層から形成された導体層８２を有する領域８
５に配置される。金属３の層から形成された導体８４
は、ワードライン８３と８５の一方を導体８２へ結合す
る。ビットライン（図示せず）は図９に示された素子上
に配置される。

【００１１】好適な実施形態の動作 再び図３を参照すると、本発明のメモリアレイは、２つ
のセンスアンプアレイ（即ち、３２Ａと３２Ｂ）を有す
る。各々のセンスアンプアレイはメモリアレイのいかな
る位置へもアクセスすることができる。２つのセンスア
ンプアレイは、インターリーブして用いられる。このよ
うに、一方のセンスアンプアレイがデータをＩ／Ｏ端子
へ転送している間に、他方のセンスアンプはプリチャー
ジ動作を実行することができる。本発明の動作は、メモ
リ装置のアクティブ要素がＲＥＡＤ動作において特定の
サイクルと関係される図１０（Ａ）から図１８（Ｂ）に
より詳細に示される。ＲＥＡＤ動作は、３のＲＥＡＤ待
ち時間と８のバースト長を有する。図６と共に、図１０
（Ａ）と図１０（Ｂ）を参照すると、第１サイクル中
に、メモリ装置はＭＲＥＱ（MEMORY REQUEST) 信号によ
って活性化される。ビットラインの等化信号Ｐｅｑはロ
ーであると仮定する。ｘアドレスレジスタ３５Ａの内容
は、ｘアドレスデコーダ装置３３へ与えられる。ある時
間遅延の後、ｘアドレスデコーダ３３はメモリアレイの
ワードラインＷａの一方を活性化する。そのワードライ
ンＷａに結合された蓄積セルの各々は活性化される。蓄
積セルのキャパシタは、ビットラインの導体対に結合さ
れる。電荷転送の結果として、小さな電位差がビットラ
インとビットライン 間に発生する。この電位差はセン
スアンプ内で増幅され、（ｙアドレス信号に基づいて）
Ｉ／Ｏ端子へ選択的に与えられる。

【００１２】図１１（Ａ）と図１１（Ｂ）を参照する
と、第２サイクルにおいて、センスアンプのアクティブ
信号Ｓ１１はハイに駆動される。ビットラインとビット
ライン 導体間の小さな電位差が増幅される。ここに述べ
られた具現化において、従来の２ステップのセンススキ
ームが想定される。従って、Ｓ１１は差動電圧が比較的
ゆっくりと増幅される（図６参照）ようにセンスアンプ
を駆動する。或る時間遅延の後、ビットライン分離信号
Ｐ１は降下する。センスアンプのアクティブ信号Ｓ１２
は、ハイ値を有している。センスアンプのデータ信号
は、フルＶＤＤまたはＶＧＮＤレベルに増幅される。蓄
積セルのキャパシタとビットライン導体間の電荷交換の
結果、蓄積セルのキャパシタ上の電荷は、最早データ信
号を表さない。

【００１３】図１２（Ａ）と図１２（Ｂ）、および図６
を参照すると、第３サイクルにおいて、ｙアドレスＹａ
はメモリ装置３０へ加えられる。ｙアドレスデコーダ装
置３６は、そこに与えられたｙアドレスを有し、ｙアド
レスをデコードする。アドレスされたデータ信号Ｄａａ
は、センスアンプアレイ３２Ａの出力端子に加えられ
る。同時に、ビットラインとビットライン の導体対の
全てはＰｅｑ信号によって等化される。この動作と並行
に、ｘアドレスレジスタ３５Ｂにおいてラッチされた前
のｘアドレス（この場合、意味のないｘアドレスＷｘ）
は、ワードラインＷａがデコードされた後、ｘアドレス
デコーダ３３へ送られる。図１３（Ａ）と図１３
（Ｂ）、および図６を参照すると、第４サイクルにおい
て、ｙアドレスＹｂはメモリ装置に加えられる。ｙデコ
ーダ装置３６は、そこに与えられたＹｂを有し、アドレ
スをデコードする。センスアンプアレイ３２Ａはアドレ
スされたデータＤａｂを出力端子へ与える。Ｐｅｑ信号
ロー値を有し、Ｐ２はハイ値を有する。センスアンプあ
れい３５Ｂは信号Ｐ２によってメモリアレイに結合され
る。その手順において、センスアンプあれい３２Ｂのデ
ータ信号は、ワードラインＷｘに結合されたメモリセル
へ転送され（書き込まれる）、それにより、ＲＥＡＤ動
作、ＷＲＩＴＥ動作、またはＲＥＡＤとＷＲＩＴＥの混
合動作によって余儀なくされたデータ信号を再蓄積す
る。

【００１４】図１４（Ａ）と図１４（Ｂ）、および図６
を参照すると、第５サイクルにおいて、Ｄａｃデータ信
号の出力への適用に加えて、メモリアレイ３１は、Ｗｘ
が不活性化された後、プリチャージ動作を開始し、セン
スアンプアレイ３２Ｂは信号Ｓ２１とＳ２２のロー値に
よって不活性化される。第６から第８サイクルにおい
て、メモリアレイからアドレスされたデータはセンスア
ンプあれい３２Ａの出力端子へ加えられている。この同
じ期間中に、メモリアレイ３１はプリチャージ動作を続
ける。図１５（Ａ）と図１５（Ｂ）、および図６を参照
すると、第９サイクルにおいて、新しいｘアドレスＸｂ
がメモリ装置へ加えられている。アドレスＸｂはｘアド
レスレジスタ３５Ｂにおいてラッチされ、ｘアドレスデ
コーダ装置３３に加えられる。ある時間遅延の後、ｘア
ドレスデコーダ装置３３は、メモリアレイ３１のワード
ラインＷｂの一方をアクティブにする。ワードラインＷ
ｂに結合された蓄積セルのデータ信号は、ビットライン
とビットライン の導体対に加えられる。そしてＲＥＡ
Ｄ動作が継続する。

【００１５】センスアンプアレイ３２Ａのデータは、メ
モリアレイ３１に書き込まれる。従って、もし、データ
ＷＲＩＴＥ（書き込み）動作は第３と第１０サイクル間
で要求されると、ＷＲＩＴＥ動作は第１２のサイクルに
おいて生じるであろう。本発明は、メモリあれい３１の
各蓄積素子がそこに結合された２つのセンスアンプを有
することを提供している。このセンスアンプはアレイ３
２Ａと３２Ｂに編成されている。蓄積セルからのデータ
信号は、ビットライン導体へ転送され、第１のセンスア
ンプアレイにおいて関連したセンスアンプによって増幅
される。関連したビットラインの導体対上の信号を増幅
する、第１のセンスアンプアレイのセンスアンプは、ト
ランジスタゲートによるビットラインの導体対から絶縁
される。第１のセンスアンプは、（増幅された）データ
信号をＩ／Ｏ端子へ転送することができる。その間に、
第２のセンスアンプアレイは、（トランジスタの）ゲー
トを介してビットラインの導体へ結合されることができ
る。この点で、前のＲＥＡＤ，ＷＲＩＴＥ，またはＲＥ
ＡＤとＷＲＩＴＥの混合動作からの信号は、適切な蓄積
セルに再蓄積される。それから、第２のセンスアンプア
レイはビットラインのために分離され、等化信号（Ｐｅ
ｑ）はメモリアレイのビットラインの導体対に加えら
れ、それにより、プリチャージ動作を与える。従って、
センスアンプの一方のアレイがメモリ装置のＩ／Ｏ端子
と相互作用をしている間に、他方の（第２の）センスア
ンプアレイは、前の動作からのデータを蓄積素子へ書き
戻すことができ、プリチャージ動作が行われる。このよ
うに２つのセンスアンプの使用によって、同期メモリ装
置としてのメモリ装置の動作は、メモリ装置と関連した
データ処理動作間のデータ信号の流れに影響を与えるこ
となく、プリチャージ動作を達成する。

【００１６】本発明は、好適な実施形態を参照して説明
されたが、いろいろな変更が行われ、また同等な物が本
発明から逸脱することなく好適な実施形態の素子で置き
換えられることは、当業者によって理解されるであろ
う。更に、本発明の本質的な教示から逸脱することなく
本発明の教示に対して、特別な状態および材料を適用す
るように多くの変更がなされる。前述の説明から明らか
なように、本発明のある特徴は例示された特別な細部に
限定されず、従って、他の変更および応用が当業者によ
って行われることが考えられる。よって、特許請求の範
囲は、本発明の精神および範囲から逸脱しない全ての変
更および応用を含むことが意図される。以上の記載に関
連して、以下の各項を開示する。 （１）集積回路のメモリ装置であって、複数のデータ蓄
積セルを有するメモリアレイと、第１の制御信号に応答
して、データ信号を交換するための前記蓄積セルの各々
に結合された第１のセンスアンプアレイと、第１の制御
信号に応答して、データ信号を交換するための前記蓄積
セルの各々に結合された第２のセンスアンプアレイと、
前記第１および第２のセンスアンプアレイに結合された
制御装置を備え、前記制御装置は、前記センスアンプア
レイの一方へ前記第１の制御信号を与え、前記第１の制
御信号は、前記メモリアレイと前記一方のセンスアンプ
アレイ間でデータ信号の交換を生じ、前記制御装置は、
前記第１の制御信号が除去された後に、第２の制御信号
を他方のセンスアンプアレイに与え、前記第２の制御信
号は、前記他方のセンスアンプがプリチャージ動作を行
うようにすることを特徴とするメモリ装置。 （２）前記メモリ装置は、同期ダイナミック・ランダム
・アクセス・メモリ装置であることを特徴とする前記
（１）に記載のメモリ装置。 （３）前記メモリアレイは、そこに結合された前記蓄積
セルを有するビットラインの導体対を含み、各々のセン
スアンプアレイは複数のセンスアンプを含み、前記第１
のセンスアンプアレイの各々のセンスアンプは、前記メ
モリアレイを介して前記第２のセンスアンプアレイの関
連したセンスアンプへ伸びるビットラインの導体対を有
しており、トランジスタのゲートが各ビットライン上の
前記蓄積セルと各センスアンプ間に結合されていること
を特徴とする前記（１）に記載のメモリ装置。 （４）前記各々のセンスアンプおよび前記関連したセン
スアンプは２つのビットラインの導体対に結合され、前
記ゲートトランジスタは、前記前記各々のセンスアンプ
および前記関連したセンスアンプは何方のビットライン
対にアクセスしたかを決定することを特徴とする前記
（３）に記載のメモリ装置。 （５）前記第１のセンスアンプアレイの各センスアンプ
は、前記第２のアレイから隣合ったセンスアンプを有
し、前記各センスアンプおよび前記隣合ったセンスアン
プは前記メモリ装置の蓄積セルに結合されるビットライ
ンの導体対を有し、前記各センスアンプと前記隣合った
センスアンプは、前記センスアンプと前記ビットライン
の導体対間に結合された第１のトランジスタゲートを有
しており、前記各センスアンプの前記ビットラインの導
体対と前記隣合ったセンスアンプの前記ビットラインの
導体対は一緒に結合され、前記２つのビットラインの導
体対の一方は、制御信号に応答して第２のトランジスタ
ゲートによって選択されることを特徴とする前記（１）
に記載のメモリ装置。 （６）各々のビットラインの導体対は、それらの間に結
合された単一の等化トランジスタを有することを特徴と
する前記（５）に記載のメモリ装置。 （７）各々の蓄積セルは、キャパシタ板とｎ^+-ドープさ
れた層から形成されたトランジスタの一部と、前記トラ
ンジスタのゲート端子として働くポリシリコン層から形
成された制御導通路と、第１の金属層から形成された第
１組の導通路と、第２の金属層ら形成された結合導通路
と、第３の金属層から形成された第２組の導通路を備
え、前記結合導通路は前記第１と前記第２組の導通路の
一方を前記制御導通路に結合することを特徴とする前記
（６）に記載のメモリ装置。 （８）更に、前記制御装置からの信号に応答する第１と
第２のｘアドレスレジスタを有し、一方のｘアドレスレ
ジスタは、現在のメモリアクセス動作に対してｘアドレ
スを有し、且つ他のｘアドレスレジスタは、２つ前のメ
モリアクセス動作のｘアドレスを蓄積することを特徴と
する前記（１）のメモリ装置。 （９）前記メモリ装置は、少なくとも３つの待ち時間と
少なくとも８つのバースト長を有することを特徴とする
前記（１）のメモリ装置。 （10) 中央処理装置によるメモリアレイの蓄積セルへの
アクセスを妨害しない集積回路のメモリ装置のためのプ
リチャージ動作を与える方法であって、前記方法は、前
記メモリ装置に第１と第２のセンスアンプアレイを設け
るステップ、各々の蓄積セルは、前記第１と第２のセン
スアンプアレイの双方に結合され、前記センスアンプア
レイの一方を介して前記蓄積セルアレイにアクセスする
ステップと、前記一方のセンスアンプアレイを前記蓄積
セルから電気的に分離するステップと、他方のセンスア
ンプアレイで、前記プリチャージ動作を行うステップ、
を有することを特徴とする方法。

【００１７】(11) 更に、第１のレジスタに現在のｘア
ドレスを蓄積するステップと、第２のレジスタに最も最
近の前のアドレスを蓄積するステップと、前記第２のレ
ジスタに次のｘアドレスを蓄積するステップであって、
前記次のｘアドレスは更新された新しい現在のアドレス
になり、前記現在のアドレスは更新された最も最近の前
のアドレスになるステップ、を有する方法。 (12) 前記最も最近の前のアドレスは、現在のメモリ装
置のアクセス動作中に、蓄積信号の読み取りからデータ
信号を書き込むために用いられることを特徴とする請求
項１１に記載の方法。 (13) 前記メモリ装置は、同期ダイナミック・ランダム
・アクセス・メモリ装置として動作することを特徴とす
る請求項１０に記載の方法。

【００１８】(14) 集積回路のメモリ装置であって、蓄
積セルのアレイ、各々の蓄積セルはワードラインに結合
されており、複数のセンスアンプを含む第１のセンスア
ンプアレイ、各々のセンスアンプはそこから伸びるビッ
トラインの導体対を有し、各々の蓄積セルはビットライ
ン導体に結合されており、複数のセンスアンプを含む第
２のセンスアンプアレイ、前記第２のセンスアンプアレ
イの各々のセンスアンプは、ビットラインの導体対に結
合され、それにより、各々のビットラインの導体対は、
前記第１のセンスアンプアレイの第１のセンスアンプに
結合され、且つ前記第２のセンスアンプアレイの第２の
センスアンプに結合されており、制御信号を与えるため
の制御装置、多数のゲート素子であって、前記ゲート素
子の第１組は、第１の制御信号に応答して、前記第１の
センスアンプを前記ビットラインの導体対に電気的に結
合するための、前記第１のセンスアンプと前記ビットラ
イン導体間に結合され、前記ゲート素子の第２組は、第
２の制御信号に応答して、前記第２のセンスアンプを前
記ビットラインの導体対に電気的に結合するための、前
記第２のセンスアンプと前記ビットライン導体間に結合
され、前記ゲート素子の第３組は、第３の制御信号に応
答して、前記ビットラインの導体対を電気的に結合する
ための、ビットラインの導体対の各導体間に結合されて
いるゲート素子、を有することを特徴とするメモリ装
置。

【００１９】(15) 更に、第１と第２のｘアドレスレジ
スタを備え、前記第１と第２のレジスタは、現在のメモ
リアクセス動作のｘアドレスと最も最近の前のメモリア
クセス動作のｘアドレスを蓄積することを特徴とする請
求項１４に記載のメモリ装置。 (16) 前記蓄積された最も最近の前のｘアドレスによっ
て決められた蓄積セルのロケーションへの、最も最近の
前の読み取り動作の書き戻し動作は、現在のメモリ装置
のアクセスサイクル中に行われることを特徴とする請求
項１５に記載のメモリ装置。 (17) 前記第３の制御信号は、プリチャージ動作をアク
ティブにすることを特徴とする請求項１６に記載のメモ
リ装置。 (18) 前記メモリ装置は、同期ダイナミック・ランダム
・アクセス・メモリ装置であることを特徴とする請求項
１４に記載のメモリ装置。

【００２０】(19) 各々の蓄積セルは、キャパシタ板と
ｎ^+-のドープ層から形成されたトランジスタの一部、前
記トランジスタのゲート端子として働くポリシリコン層
から形成された制御導通路、第１の金属層から形成され
た第１組の導通路、第２の金属層から形成された結合導
通路、および第３の金属層から形成された第２組の導通
路を備え、前記結合導通路は、前記第１と第２組の導通
路の一方を前記制御導通路に結合することを特徴とする
請求項１４に記載のメモリ装置。 (20) 前記第１と第２組の導通路は、メモリ装置のワー
ドラインであることを特徴とする請求項１９に記載のメ
モリ装置。

【００２１】(21) 前記メモリ装置は、少なくとも３の
待ち時間と少なくとも８のバースト長を有することを特
徴とする請求項１４に記載のメモリ装置。 (22) メモリ装置であって、第１の多数の蓄積セル、第
２の多数のビットラインの導体対、第３の多数のワード
ラインを有するメモリアレイ、各々の蓄積セルはワート
ラインおよび選択されたビットラインの導体対に結合さ
れ、ビットライン対に結合された各々のセンスアンプを
有する第１のセンスアンプアレイ、第１の制御信号に応
答して、前記ビットラインを前記センスアンプアレイに
電気的に結合するための第１の結合手段、ビットライン
対に結合された各々のセンスアンプを有する第２のセン
スアンプアレイ、前記ビットラインを前記センスアンプ
アレイに電気的に結合するための第２の結合手段、各々
のビットラインの導体対の導体を電気的に結合するため
の第３の結合手段、および前記第１、第２、および第３
の制御信号を与えるためのメモリ制御装置であって、前
記メモリ制御装置は、前記第１と第２のセンスアンプア
レイが前記ビットラインの導体対に電気的に結合されて
いないとき、前記第３の制御信号を与える制御装置、を
有することを特徴とするメモリ装置。

【００２２】(23) 更に、第１と第２のレジスタを有
し、前記第２のレジスタの内容は、前記第１のセンスア
ンプアレイが最早ビットラインの導体対に電気的に結合
されないとき、前記第２のセンスアンプアレイのデータ
信号が書き込まれるべき蓄積セルを選択するために用い
られことを特徴とする請求項２２に記載のメモリ装置。 (24) 前記メモリ装置は、同期ダイナミック・ランダム
・アクセス・メモリ装置であることを特徴とする請求項
２３に記載のメモリ装置。 (25) メモリ装置３０に第１と第２のセンスアンプアレ
イが設けられる。メモリ装置の蓄積セル３１は、両方の
センスアンプアレイに結合される。２つのセンスアンプ
アレイの動作を制御する制御装置３４が設けられる。制
御装置は、どのセンスアンプアレイを介してデータが蓄
積セルへ、および蓄積セルから転送されるかを決定す
る。信号をＩ／Ｏ端子と交換しないセンスアンプアレイ
がプリチャージ動作と書き込み動作を行う。メモリ装置
とデータ処理装置の同期動作は、現在のメモリアクセス
動作を行うセンスアンプアレイを交代することによって
維持される。

【図面の簡単な説明】

【図１】本発明による同期ダイナミック・ランダム・ア
クセス・メモリ装置の一部のブロック図である。

【図２】（Ａ）は、図１に対するプリチャージ動作とメ
モリアクセス動作間のコンフリクト状態にない選択され
た信号の関係を示すタイミング図である。（Ｂ）は、図
１に対するプリチャージ動作とメモリアクセス動作間の
コンフリクト状態にある選択された信号の関係を示すタ
イミング図である。

【図３】本発明による同期ダイナミック・ランダム・ア
クセス・メモリ装置の一部のブロック図である。

【図４】（Ａ）は、本発明によるダイナミック・ランダ
ム・アクセス・メモリ動作における書き込み動作のため
の選択された信号の関係を示すタイミング図である。
（Ｂ）は、本発明によるダイナミック・ランダム・アク
セス・メモリ動作における読み取り動作のための選択さ
れた信号の関係を示すタイミング図である。

【図５】センスアンプ装置の２つのバンクによってアク
ティブにされたメモリ蓄積セルのブロックを有する同期
ダイナミック・ランダム・アクセス・メモリ装置の第１
の実施形態である。

【図６】図５に示された本発明の実施形態のための、選
択された信号の時間依存性を示すタイミング図である。

【図７】センスアンプ装置の２つのバンクによってアク
ティブにされたメモリ蓄積セルのブロックを有する同期
ダイナミック・ランダム・アクセス・メモリ装置の第２
の実施形態である。

【図８】センスアンプ装置の２つのバンクによってアク
ティブにされたメモリ蓄積セルのブロックを有する同期
ダイナミック・ランダム・アクセス・メモリ装置の第３
の実施形態である。

【図９】図８のメモリ装置の実施形態のための、蓄積セ
ルの具現化を示す図である。

【図１０】（Ａ）は、ＲＥＡＤ動作の第１サイクル中に
アクティブである素子を示す、本発明のブロック図であ
る。（Ｂ）は、ＲＥＡＤ動作の第１サイクル中に選択さ
れた信号の時間依存性を示すタイミング図である。

【図１１】（Ａ）は、ＲＥＡＤ動作の第２サイクル中に
アクティブである素子を示す、本発明のブロック図であ
る。（Ｂ）は、ＲＥＡＤ動作の第２サイクル中に選択さ
れた信号の時間依存性を示すタイミング図である。

【図１２】（Ａ）は、ＲＥＡＤ動作の第３サイクル中に
アクティブである素子を示す、本発明のブロック図であ
る。（Ｂ）は、ＲＥＡＤ動作の第３サイクル中に選択さ
れた信号の時間依存性を示すタイミング図である。

【図１３】（Ａ）は、ＲＥＡＤ動作の第４サイクル中に
アクティブである素子を示す、本発明のブロック図であ
る。（Ｂ）は、ＲＥＡＤ動作の第４サイクル中に選択さ
れた信号の時間依存性を示すタイミング図である。

【図１４】（Ａ）は、ＲＥＡＤ動作の第５サイクル中に
アクティブである素子を示す、本発明のブロック図であ
る。（Ｂ）は、ＲＥＡＤ動作の第５サイクル中に選択さ
れた信号の時間依存性を示すタイミング図である。

【図１５】（Ａ）は、ＲＥＡＤ動作の第９サイクル中に
アクティブである素子を示す、本発明のブロック図であ
る。（Ｂ）は、ＲＥＡＤ動作の第９サイクル中に選択さ
れた信号の時間依存性を示すタイミング図である。

【図１６】（Ａ）は、ＲＥＡＤ動作の第１０サイクル中
にアクティブである素子を示す、本発明のブロック図で
ある。（Ｂ）は、ＲＥＡＤ動作の第１０サイクル中に選
択された信号の時間依存性を示すタイミング図である。

【図１７】（Ａ）は、ＲＥＡＤ動作の第１１サイクル中
にアクティブである素子を示す、本発明のブロック図で
ある。（Ｂ）は、ＲＥＡＤ動作の第１１サイクル中に選
択された信号の時間依存性を示すタイミング図である。

【図１８】（Ａ）は、ＲＥＡＤ動作の第１２サイクル中
にアクティブである素子を示す、本発明のブロック図で
ある。（Ｂ）は、ＲＥＡＤ動作の第１２サイクル中に選
択された信号の時間依存性を示すタイミング図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】集積回路のメモリ装置であって、 複数のデータ蓄積セルを有するメモリアレイと、 第１の制御信号に応答して、データ信号を交換するため
   の前記蓄積セルの各々に結合された第１のセンスアンプ
   アレイと、 第１の制御信号に応答して、データ信号を交換するため
   の前記蓄積セルの各々に結合された第２のセンスアンプ
   アレイと、 前記第１および第２のセンスアンプアレイに結合された
   制御装置を備え、前記制御装置は、前記センスアンプア
   レイの一方へ前記第１の制御信号を与え、前記第１の制
   御信号は、前記メモリアレイと前記一方のセンスアンプ
   アレイ間でデータ信号の交換を生じ、前記制御装置は、
   前記第１の制御信号が除去された後に、第２の制御信号
   を他方のセンスアンプアレイに与え、前記第２の制御信
   号は、前記他方のセンスアンプがプリチャージ動作を行
   うようにすることを特徴とするメモリ装置。
2. 【請求項２】中央処理装置によるメモリアレイの蓄積セ
   ルへのアクセスを妨害しない集積回路のメモリ装置のた
   めのプリチャージ動作を与える方法であって、前記方法
   は、 前記メモリ装置に第１と第２のセンスアンプアレイを設
   けるステップ、各々の蓄積セルは、前記第１と第２のセ
   ンスアンプアレイの双方に結合され、 前記センスアンプアレイの一方を介して前記蓄積セルア
   レイにアクセスするステップと、 前記一方のセンスアンプアレイを前記蓄積セルから電気
   的に分離するステップと、 他方のセンスアンプアレイで、前記プリチャージ動作を
   行うステップ、を有することを特徴とする方法。