CN1992079A - 半导体器件 - Google Patents

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竹村理一郎
秋山悟
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Abstract

本发明提供一种半导体器件，在包含DRAM等半导体存储器的半导体器件中，实现动作余量的增大和消耗功率的降低。例如，具有由副放大器(SAMP)对从读出放大器阵列(SAA)读出到本地输入输出线(LIO)上的信号进行放大并传送到主输入输出线(MIO)的列系统电路。在各副放大器(SAMP)中，设有例如可以按照读起动信号(RD1、2)设定2种电流的电流控制电路(IC)。读起动信号(RD1、2)，通过时序控制电路的控制，在与突发读出动作的周期数对应的时刻生成。在存储体激活后紧接着的突发读出动作周期中，由(RD1)将电流控制电路(IC)的电流设定得较大，在后续的读出周期中，由(RD2)将电流控制电路(IC)的电流设定得较小。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及应用于包含存储容量大、且要求高速读出动作的半导体存储器的半导体器件有效的技术。
背景技术
随着CPU的高速化，提高半导体存储器的动作频率的要求逐年高涨。在现有的同步动态随机存取存储器(SDRAM)中，通过微细化而提高了集成度，因此实现了高速化。在当前作为主流的双倍数据传送速率同步动态随机存取存储器(DDR SDRAM)中，通过预先从存储器阵列读出多个位的预取动作和将该多个信息与时钟脉冲的两个边沿同步地按时间序列输出的接口方式，提高了数据传送速度。
由DDR SDRAM的预取动作从存储器阵列一次读出的信息量与数据传送速度有关，随世代而不同。例如，在DDR SDRAM的第1代(以下，称DDR)中，通过一次读出2位存储信息的2位预取动作，实现了每秒200兆位～400兆位的数据传送速度。而在第2代(以下，称DDR-II)中，要通过一次读出4位存储信息的4位预取动作实现每秒400兆位～800兆位的数据传送速度。进一步，在第3代(以下，称DDR-III)中，通过一次读出8位存储信息的8位预取动作，数据传送速度预计可以达到每秒800兆位～1600兆位。根据这种世代间的预取数的不同，特将DDR SDRAM中的预取方式称为“2N位预取方式(N为整数)”。
今后，当随着微细化的推进可以实现具有千兆位级存储容量的DDRSDRAM时，预计芯片面积将超过100平方毫米，因此很难将存储器阵列和输入输出总线(芯片内部)的动作速度保持恒定，因而可能使存取时间增加。例如，由于低电压化和微细化，存储单元晶体管或构成读出放大器的MOS晶体管的器件特性偏差增加，因此有可能使存储器阵列的动作余量变差。另外，因读出信号量的增大而采用了对增大动作余量有效的多分割位线和多分割字线的存储器阵列结构，由于将导致读出放大器或字驱动器等的直接外围电路的增加，在其分割数上是有限度的，因此很难获得引人注目的效果。此外，在将从存储器阵列读出的信息传送到输出缓存器的路径上，其布线长度增加，因此有可能因RC延迟的增加而使芯片内部动作速度降低。
关于输入输出总线的动作速度，例如在专利文献1中公开了一种关于缩短将从存储器阵列读出的信息传送到输入输出电路的时间的方法。具体地说，着眼于上述路径内所包含的主放大器～输出缓存器之间，用高速主放大器和低阻抗的全局输入输出线(GIO)读出所预取的2N位信息中的最先输出的信息。而后续的信息则用通常的主放大器读出。通过这种结构和动作，抑制了功耗并缩短了存取时间。
[专利文献1]日本特开2002-25625号公报
发明内容
本申请的发明人，在本申请之前，研究了千兆位级DDR SDRAM的动作速度。特别是，在研究了芯片内部的动作时间后，发现了下述2个问题。
第1问题在于，预料到存储信息的读出所需的时间因RC延迟(此处，R表示布线电阻、C表示负载电容)而增加。图2是表示DDR SDRAM的读出动作中的动作时序图的例子的图。图中，示出当从激活指令ACTV的输入到读指令RD或写指令输入的等待时间tRCD(Active toRead/Write delay：激活读/写延迟)为8个周期、从读指令RD输入到数据输出所需的时间CL(/CAS等待时间)为7个周期时，作为目标的芯片内部动作时间的详细内容。在行系统电路的动作中，示出这样的例子，即、在7个周期以内完成行选择动作后起动字线(WL)，在12周期以内将存储信息读出到读出放大器。在列系统电路的动作中，示出这样的例子，即、由预先输入的读指令RD进行列选择动作，在向读出放大器的读出动作完成后紧接着起动列选择信号(YS)，从而将存储信息传送到数据端子(DQ)，在第16周期与时钟脉冲CLK和CLKB的边沿同步地读出存储信息。图2中示出的YS起动时序余量，是为避免错误读出而设定的。
但是，当根据千兆位级DDR SDRAM的芯片面积考虑RC延迟时，如图3所示，行选择动作时间增加，因此可能使字线起动时刻延迟时间TRD0。关于从存储单元向读出放大器的读出时间，从抑制芯片面积的观点考虑要限制位线的分割数，因而可能使RC之积增大。另外，在将存储单元的存储信息读出到位线上时，必须在位线上产生几百毫伏的信号电压，以使读出放大器正确地进行动作，但当考虑单元选择晶体管的特性偏差(例如，阈值电压的偏差)时，有可能进一步增加读出时间。因此，当想要增大动作余量时，对读出放大器的读出动作就要延迟TRD1，可以预计到行系统电路动作时间将超过目标值。
这些影响，也将影响到列系统电路动作。即、YS起动时刻将延迟TD0(＝TRD0+TRD1)，因此CAS等待时间CL不能满足作为目标的7个周期，例如需要8个周期。另外，由于芯片面积的增大，在从存储器阵列到数据端子之间的路径(所谓数据通路)上RC延迟增加，所以有可能使CAS等待时间CL进一步超出。因此，最好是通过各电路部件的高速化避免芯片性能的恶化。但是，行系统电路的动作速度，由用于进行地址信号的解码和缺陷位的解救判断的逻辑级数、存储器阵列的驱动时间和基于电荷共享(charge share)的存储信息的读出时间所限定，所以很难高速化。因此，希望允许行系统电路动作的延迟，缩短列系统电路中的动作时间。
第2个问题在于，当与数据传送速度提高一致地增加预取数时，列系统电路动作的消耗功率增大。该电流增加，与由DRAM的标准规格所决定的突发读出操作电流(Burst Read Operating Current)IDD4R的增大相关，所以希望抑制数据通路上的消耗电流。
因此，鉴于上述的问题等，本发明的目的在于，实现半导体存储器中的动作余量的增大和功耗的减低。本发明的上述目的和新的特征，从本说明书的记述和附图将得以明确。
在本申请书所公开的发明中，如简单地说明代表性发明的概要，则如下所述。
本发明的半导体器件，具有以DRAM阵列为代表的存储器阵列、分层结构的输入输出线、副放大器、时序控制电路。副放大器，用于放大通过存储器阵列内的读出放大器读出到下层的输入输出线上的微小电压信号，例如具有电导不同的多个电流源，各电流源由多个读起动信号独立地激活。主放大器，用于放大通过副放大器读出到上层的输入输出线上的微小电压信号。时序控制电路，检测突发读出动作的周期数，在与周期数对应的时刻产生列选择信号和多个读起动信号。在激活存储体后紧接着的突发读出动作周期中，时序控制电路，在比后续的周期延迟的时刻将列选择信号和第1读起动信号激活。由第1读起动信号将电导大的电流源激活，副放大器的驱动能力被设定得较高，所以能够缩短输入输出线的数据传送时间(高速模式)。因此，在存储器阵列中，能增大读出动作余量，因而能够实现高速且高可靠性的读出动作。在后续的周期中，由时序控制电路将第2读起动信号激活，将电导小的电流源激活，抑制副放大器的驱动能力，所以能抑制输入输出线的传送数据时的消耗电流。因此，能够实现低功率的读出动作(低功率模式)。
另外，本发明的半导体器件，具有主放大器。主放大器，还具有第1放大器和前置放大器。时序控制电路，检测突发读出动作的周期数，在与周期数对应的时刻产生前置放大器起动信号。在存储体激活后紧接着的读出动作周期中，时序控制电路将前置放大器起动信号激活。由前置放大器使输入到第1放大器的信号电压增加，所以能够缩短作为主放大器整体的放大时间即输入输出线的数据传送时间(高速模式)。因此，在存储器阵列中，可以进一步扩大读出动作余量。在后续的周期中，时序控制电路使前置放大器起动信号为非激活状态，仅由第1放大器进行放大。因此，能够削减由前置放大器消耗的电流(低功率模式)。
另外，本发明的半导体器件，在各输入输出线上有选择地产生读起动信号和前置放大器起动信号。此处，时序控制电路，接收突发动作控制信号群，并产生多个读起动信号和前置放大器起动信号。在存储体激活后紧接着的读出动作周期中，在传送被突发读出的多个位的一部分(例如8位预取方式时的前4位)的输入输出线上，该多个第1读起动信号和前置放大器起动信号被激活，数据通路呈高速模式的电路设定。另一方面，在传送上述多个位的剩余部分(例如后4位)的输入输出线上，该多个前置放大器起动信号保持非激活状态、而由该多个第2读起动信号将数据通路激活，从而呈低功率模式的电路设定。因此，在存储器阵列中，可以增大读出动作余量，并且能够在抑制输入输出线的传送数据时的消耗电流的同时，实现高速且高可靠性的读出动作。
简单地说明由本申请书所公开的发明中代表性发明所取得的效果如下，即、能实现半导体存储器中的动作余量的增大和功率消耗的降低。
附图说明
图1是表示本发明的实施方式1的半导体器件中DDR SDRAM的主要部分结构例的电路框图。
图2是表示理想的DDR SDRAM的读出动作中的时序图的例子的图。
图3是表示作为本发明的前提而研究的DDR SDRAM的读出动作时序图的例子的图。
图4是表示根据图3研究的列系统电路的页面打开时的最佳读出动作时间的详细内容的例子的图。
图5是表示图1的DDR SDRAM中的列系统电路的最佳的突发读出的动作时间的详细内容的例子的图。
图6是表示图1的DDR SDRAM中其芯片整体的布局结构例的俯视图。
图7是表示图6的存储体中的主要部分的布局结构例的俯视图。
图8是表示图7的存储体的电路结构例的主要部分框图。
图9是表示在图8的存储体结构中其列系统电路的结构例的主要部分框图。
图10是表示图9中的列系统电路的详细结构例的电路图。
图11是表示图10中的列系统电路的读出动作中的时序图的例子的图。
图12是表示图1中的时序控制电路的主要部分块结构的例子的图。
图13是表示图12中的主要部分块的详细结构的例子的图。
图14是表示图13中的时序控制电路的时序图的例子的图。
图15是表示本发明的实施方式2的半导体器件中与图10不同的列系统电路的结构例的电路图。
图16是表示图15的列系统电路中的读出动作的时序图的例子的图。
图17是表示图1中的时序控制电路的主要部分块结构的另一例的图。
图18是表示图17中的主要部分块的详细结构的例子的图。
图19是表示本发明的实施方式3的半导体器件中与图10等不同的列系统电路的结构例的电路图。
图20是表示图19的列系统电路的读出动作中的时序图的例子的图。
图21是表示本发明的实施方式4的半导体器件中与图9不同的列系统电路的结构例的主要部分框图。
图22是表示图21中的列系统电路的详细结构例的电路图。
图23是表示图22的列系统电路的读出动作中的时序图的例子的图。
图24是表示图1中的时序控制电路的主要部分块结构的另一例子的图。
图25是表示图24中的主要部分块的详细结构的例子的图。
图26是表示图25中的时序控制电路的时序图的例子的图。
图27是表示本发明的实施方式5的半导体器件中与图9等不同的列系统电路的结构例的主要部分框图。
图28是表示图27中的列系统电路的详细结构例的电路图。
图29是表示图28的列系统电路的读出动作中的时序图的例子的图。
图30是表示图1中的时序控制电路的主要部分块结构的另一例子的图。
图31是表示图30中的主要部分块的详细结构的例子的图。
图32是表示本发明的实施方式6的半导体器件中其所包含的列系统电路的突发读出的动作时间的详细内容的另一例的图。
图33是表示本发明的实施方式6的半导体器件中将图21的列系统电路变形后的结构例的主要部分框图。
图34是表示图1中的时序控制电路的主要部分块结构的另一例子的图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有图中，原则上对同一部件标以同一符号，其重复的说明从略。另外，实施方式的构成各功能块的电路元件，并无特别的限制，利用众所周知的CMOS(互补型MOS晶体管)等的集成电路技术在单晶硅之类的半导体衬底上形成。
此外，在实施方式中，作为MISFET(Metal Insulator SemiconductorField Effect Transistor)的一例采用MOS(Metal Oxide Semiconductor)晶体管。在图中，在P沟道型MOS晶体管(PMOS晶体管)中，对栅极标以箭头符号，以此区别于N沟道型MOS晶体管(NMOS晶体管)。图中没有特别地指明MOS晶体管的衬底电位的连接，但只要MOS晶体管是在可正常动作的范围内，其连接方法就无特别的限定。
(实施方式1)
首先，根据图4和图5，说明从动作时序图看出的本实施方式的特征。本实施方式有2个主要特征。第1特征在于，在列系统电路中使从存储器阵列到主放大器的读出电路动作高速化。即、将该部分的电路动作缩短行系统电路动作中的超过时间TD0。图4与上述的图3相对比，示出紧接在行系统电路动作(所谓页面打开)后的列系统电路动作中的最佳读出动作时间的详细内容。TD1F，是从起动列选择信号YS到将主放大器起动信号MAE激活所需的时间，主要是通过缩短该时间来补偿超过时间TD0。
此外，TD2是从激活主放大器起动信号MAE到将接收放大器起动信号RAE激活所需的时间，TD3是从激活接收放大器起动信号RAE到将读出数据输入到多路复用器MUX所需的时间，TD4是从激活数据输出起动信号群DOESG到将数据输出起动信号DOE激活所需的时间，TD5是从激活数据输出起动信号DOE到将数据输出到数据端子DQ所需的时间。这些信号的含义，将在后述的DDR SDRAM的总体结构中说明。
第2特征在于，按照突发读出的周期，切换上述的从存储器阵列到主放大器的读出动作的控制和动作时间。图5与图4相对比，示出列系统电路中的读出动作时间的详细内容。图中，所谓突发读出的第1周期，是指紧接在页面打开之后的突发读出。因此，为等待行系统电路动作的完成，从列选择动作结束起经过行系统电路动作的延迟时间TD0后将列选择信号YS激活。另一方面，所谓突发读出的第2周期(及其以后)，是指与行系统电路动作无关地从存储信息已被读出到读出放大器的状态起的读出。因此，在突发读出的第2周期以后，不存在行系统电路动作的延迟TD0的影响。所以，可以将列选择信号YS的起动时刻提前，进行使从存储器阵列到主放大器的读出动作时间TD1N延长了的电路动作。关于实现这些特征的电路结构，将在下文中详细说明。
《DDR SDRAM的总体结构》
图1是表示本发明的实施方式1的半导体器件中DDR SDRAM的主要部分结构例的电路框图。在图1中简单起见，只关注要选择的1位的存储单元MC，示出涉及读出动作和写入动作的主要部分电路块。存储单元阵列MCA，具有将由单元选择晶体管CT和电容器CAP构成的公知的存储单元配置在矩阵上的结构。图1的DRAM有以下2个特征。第1特征在于，将在存储器阵列和输入输出电路之间传送存储信息的输入输出线构成所谓的分层结构。在图1中，作为一例，示出由本地输入输出线LIO、主输入输出线MIO、全局输入输出线GIO这3个层构成的结构的例子。第2特征在于，配置在本地输入输出线LIO和主输入输出线MIO之间的所谓交叉点区域电路XP内的副放大器的控制信号(在图1中，为读起动信号群RSG或均衡起动信号群EQSG)、和控制由列地址指定的读出放大器和本地输入输出线的连接的列选择信号YS的激活时刻，随突发读出周期而不同。
内部电源发生电路VGEN，利用从电源端子供给的像电源电压VDD、接地电压VSS那样的电压，产生施加于存储单元内的电容器CAP的板电极电压VPL、预充电电压VDD/2(＝VDLR、基准电压)、内部升压电压VPP、外围电路电压VCL、内部降压电压VDL、衬底施加电压VBB那样的各种内部电压。互补时钟脉冲CLK、CLKB，通过时钟脉冲缓存器CLKBF输入，向芯片内部供给内部时钟脉冲ICLK。内部时钟脉冲ICLK，还输入到时钟脉冲发生电路CLKGEN，向各电路块供给任意脉宽和时序的时钟脉冲。在图1中，示出了将参考时钟脉冲RCLK输入到控制逻辑电路CLGC和时序控制电路TMCTL的例子。此外，内部时钟脉冲的脉宽和时序，也可以在各电路块进行适当调整。
行地址选通信号RASB、列地址选通信号CASB、允许写入(writeenable)信号WEB和芯片选择信号CSB分别为控制信号。上述控制信号，与互补时钟脉冲CLK、CLKB同步地输入。通过指令缓存器CMDB输入的内部控制信号群ICMD，与上述的参考时钟脉冲RCLK和后述的行地址信号或列地址信号一起输入到控制逻辑电路CLGC，生成多个控制信号。在图1中简单起见，示出在由多个存储体构成的DDR SDRAM中，关于对任意的存储体内的存储器阵列的读出动作的信号的例子。
读出信号BRD，是当从被分割为多个存储体的存储器阵列之一读出存储信息时呈激活状态的信号。读写起动信号RWE，是接收读指令或写指令的输入而生成的信号。预充电起动信号PRB，是用于将待机时的存储器阵列内的位线预充电到VDD/2的信号。阵列激活信号AX，是用于接收激活指令的输入而产生后述的阵列控制信号群ACSG的信号。突发动作控制信号群BTSG，是与芯片起动时进行了初始设定的突发序列的值对应的多个控制信号。例如，在时序控制电路TMCTL中，用于产生信号群DOESG(数据输出起动信号群)，该信号群DOESG控制按时间序列输出由后述的多路复用器MUX读出的存储信息时的顺序。
刷新信号REF，是接收刷新指令的输入而产生的控制信号。通过将刷新信号REF输入到刷新计数器RCNT，来生成刷新地址RADD，输入到后述的行解码器XDEC。读写信号BRW，是当在被分割为多个存储体的存储器阵列之一中读出或写入存储信息时呈激活状态的信号。列选择起动信号YSE，是接收读指令和写指令的输入而决定在由列地址指定的读出放大器和本地输入输出线LIO之间进行信息收发的时序的信号。
行地址信号和列地址信号，与互补时钟脉冲CLK、CLKB同步地从共用的地址端子ADD按时间序列输入。在通过地址缓存器ADDBF输入的内部地址信号IADD中，将行地址信号的一部分通过行预解码器XPDEC和行解救电路XRDC提供给行解码器XDEC，而其余的行地址信号直接提供给行解码器XDEC。行解码器XDEC，从字信号群WSG中将与行地址信号对应的一条激活，选择字驱动器串WLDA内的多个字驱动器WLD。其结果是，将所需的字线WL激活，在存储器阵列的位线BL上产生微小的读出信号，由读出放大器SA进行信号的放大。此外，在刷新动作中，行解码器XDEC，接收上述的刷新地址RADD，并依次将字信号群WSG中的一条激活。而且，行解码器XDEC，除字信号群WSG以外，还将行信号群XSG输出到列解救电路YRDC和阵列控制电路ACC，并只将后述的列解码器YDEC和本地输入输出线LIO中属于所希望的子阵列的电路块激活。
列地址信号的一部分，通过列预解码器YPDEC和列解救电路YRDC提供给列解码器YDEC。在图1中简单起见，作为列解救电路YRDC的输出信号的例子，示出列信号群YSG0、读出动作的列系统读起动信号YRSG、列系统均衡起动信号YEQ、列系统读写起动信号YRW、列系统主放大器起动信号YMA。这些列解救电路输出信号群，与上述的控制逻辑电路CLGC的输出信号群一起输入到时序控制电路TMCTL，进行逻辑运算，进一步调整脉宽和输出时序，用于在适当的时刻驱动如上述那样将由读出放大器读出的存储信息传送到输出电路的列系统电路。
在存储器阵列的位线BL上产生的微小读出信号，将从行系统电路控制信号群XCSG通过阵列控制电路ACC所得到的阵列控制信号群ACSG激活，由此由读出放大器SA放大。之后，在后述的时序控制电路TMCTL中，由列解码器YDEC对从列信号群YSG0产生的列信号群YSG进行解码，从而将列选择信号YS激活。其结果是，存储信息被从读出放大器输出到本地输入输出线LIO，再通过交叉点区域电路XP和主输入输出线MIO传送到主放大器/写驱动器MA/WD。
在读出动作中，主放大器MA由主放大器控制信号群MCSG激活，将在主输入输出线MIO上产生的微小信号放大，并将所读出的存储信息输出到全局输入输出线GIO。该读出的信号，再经由接收放大器RAMP、多路复用器MUX、输出缓存器OUTBF被传送到数据端子DQ。接收放大器RAMP由接收放大器起动信号RAE激活，将在全局输入输出线GIO上产生的微小信号放大，输出到多路复用器MUX。多路复用器MUX，是将从存储器阵列同时读出的多个存储信息顺次地按时间序列向输出缓存器OUTBF传送的所谓并行—串行转换电路。输出的顺序，由上述的数据输出起动信号群DOESG控制。在图中，简单起见只示出1位大小的列系统电路块和输入输出线。但是，实际的输入输出线和放大器、驱动器，为实现2N预取动作而形成各种总线结构。
输出缓存器OUTBF，将与数据输出起动信号DOE同步读出的存储信息输出到数据端子DQ。此外，在交叉点区域电路XP和主放大器MA中，配置控制本地输入输出线LIO和主输入输出线MIO的连接和预充电的电路，由读起动信号群RSG和均衡起动信号群EQSG进行控制，关于详细的结构和动作将在后文中说明。
在写入动作中，从数据端子DQ输入的存储信息，与数据输入起动信号DIE同步地取入到输入缓存器INBF，经由多路分解器DEMUX、全局写驱动器GWDV、全局输入输出线GIO传送到写驱动器WD。多路分解器DEMUX是对按时间序列连续输入的存储信息进行串行—并行转换的电路。所输入的存储信息与输入输出线的对应关系，由数据输入起动信号群DIESG进行控制，以使其与上述的读出动作中的输出顺序一致。全局写驱动器GWDV，与全局写驱动器起动信号GWDVE同步地将所输入的存储信息从全局输入输出线GIO传送到写驱动器WD。另外，该存储信息，与写驱动器起动信号WDVE同步地输出到主输入输出线MIO，传送到存储器阵列。
图6是表示图1的DDR SDRAM中其芯片整体的布局结构例的俯视图。在图6的DDR SDRAM芯片CHIP中，例如，将存储单元阵列分割为8个存储体(memory bank)BANK0～BANK7。各个存储体，由图1中示出的行解码器XDEC、列解码器YDEC、主放大器/写驱动器MA/WD、存储单元阵列MCA、字驱动器串WLDA、读出放大器阵列SAA、阵列控制电路ACC、交叉点区域电路XP构成。地址缓存器ADDBF和内部电源发生电路VGEN、各种端子等图1中示出的其它电路，适当地配置在图6中的外围电路区域PERI。
《存储体的结构》
图7是表示图6中的存储体的布局结构例的俯视图。图1中示出的存储单元阵列MCA，实际上，进一步被分割配置为小规模的子阵列SARY00～SARY73。在各子阵列的周围，配置读出放大器串SAA、子字驱动器串SWDA、交叉点区域电路XP。另外，在存储体BANK的外周，与读出放大器串SAA平行地配置列解码器YDEC和主放大器/写驱动器串MAA/WDA，并与子字驱动器串SWDA平行地配置行解码器XDEC和字驱动器串WLDA以及阵列控制电路ACC。这种根据存储器阵列的结构将字线分割为多条后分别配置子字驱动器并由字驱动器驱动被分割为多条的子字线所共用的上层字线的分层结构，是众所周知的。
图8是表示图7的存储体的电路结构例的主要部分框图。通常在存储体内包含着几十个(图7中为8个)存储矩阵，但在图8中简单起见只示出3个存储矩阵MAT0～MAT2。而且，示出读出放大器串相对于存储单元阵列交替地配置时的结构。子阵列SARY00～SARY03属于存储矩阵MAT0，子阵列SARY10～SARY13属于存储矩阵MAT1，子阵列SARY20～SARY23属于存储矩阵MAT2。该存储体，作为一例，具有假定在突发读出动作中可以从8个数据端子DQ0～DQ7的每一个连续输出8位存储信息的8位预取方式的DDR SDRAM的结构。
例如，当着眼于存储矩阵MAT0时，从读出放大器串SAA向左右的交叉点区域电路XP配置本地输入输出线群LIO00和LIO01。这些本地输入输出线群LIO00和LIO01，如后文所述，各自具有8对互补本地输入输出线。主放大器群MABK0～MABK7分别通过主输入输出线群MIO0～MIO7与在不同的存储矩阵之间配置在相同的列上的多个交叉点区域电路XP连接。此处，主输入输出线群MIO0～MIO7，也与本地输入输出线群相对应地分别具有8对互补主输入输出线。主放大器群MABK0～MABK7，分别通过全局输入输出线群GIO0～GIO7与接收放大器群RABK0～RABK7连接。在接收放大器群RABK0～RABK7和数据端子DQ0～DQ7之间，分别配置多路复用器MUX0～MUX7和输出缓存器OUTBF0～OUTBF7。
《数据通路的结构》
图9是表示在图8的存储体结构中关于数据端子DQ0的列系统电路、即数据通路的结构例的主要部分框图。在该图中简单起见，存储矩阵只示出MAT0。如上所述，本地输入输出线群LIO00，由8对本地输入输出线LIO0T/B～LIO7T/B构成。而且，主输入输出线群MIO0，由8对主输入输出线MIO0T/B～MIO7T/B构成。全局输入输出线群GIO0，由8对全局输入输出线GIO0T/B～GIO7T/B构成。在交叉点区域电路XP内，配置有读出动作中使用的8个副放大器SAMP0～SAMP7。
与SAMP0～SAMP7对应地设置电流控制电路(可变电流源)IC0～IC7。此处，IC0～IC7的特征在于，是对应的副放大器SAMP0～SAMP7的起动电路，并且是利用共用的读起动信号RD1、RD2调整SAMP0～SAMP7的驱动能力用的电路。此外，在交叉点区域电路XP内，通常还配置写入动作中使用的写开关，但此处简单起见将其省略。另外，虽然在图中省略，但读起动信号RD1、RD2是图1中示出的读起动信号群RSG的构成要素，由上下相邻的存储矩阵共用。
主放大器群MABK0，与主输入输出线的条数相对应，具有8个主放大器MAMP0～MAMP7，由主放大器起动信号MAE、传输门起动信号TGB、主输入输出线均衡信号MIOEQB控制。接收放大器群RABK0，也同样具有8个接收放大器RABP0～RABP7，由接收放大器起动信号RAE控制。接收放大器RABP0～RABP7的输出端子和多路复用器MUX0的输入端子，分别由数据线D0～D7连接。
图10示出包含图9所示的本地输入输出线LIO0T、LIO0B、主输入输出线MIO0T、MIO0B、全局输入输出线GIO0T、GIO0B的数据通路的详细的电路结构例。作为读出放大器串SAA的构成要素的读出放大器SA，具有由预充电电路PCC、交叉耦合型锁存放大器CCL1、传输门对TGP、列开关CSW构成的公知的电路结构。
预充电电路PCC，由3个NMOS晶体管构成，在待机时通过将位线均衡信号BLEQ驱动成升压电压VPP而激活，将位线对BLT、BLB驱动成基准电压VDLR(此处，例如为VDD/2)。此处，假定存储单元阵列为折返位线结构，选择存储单元连接在位线BLT上。
交叉耦合型锁存放大器CCL1，由2个PMOS晶体管和2个NMOS晶体管构成。在待机时，将公用源极线CSP、CSN驱动成与位线对BLT、BLB相同的预充电电压(此处，例如为VDD/2)。另一方面，在读出动作中，当在位线BLT上产生与所选则的存储单元存储的信息对应的信号时，CCL1，通过将公用源极线CSP驱动成内部降压电压VDL、将公用源极线CSN驱动成接地电压VSS而被激活，将在位线对BLT、BLB上产生的微小电压放大。
列开关CSW，由插入到位线对BLT、BLB和本地输入输出线LIO0T、LIO0B之间的2个NMOS晶体管构成。与栅极电极连接的列选择信号YS，由列解码器控制。列开关CSW，通过将列选择信号YS驱动成内部升压电压VPP而激活，将由交叉耦合型锁存放大器CCL1放大后的读出信号传送到本地输入输出线LIO0T、LIO0B。
传输门对TGP，由插入到交叉耦合型读出锁存器和存储单元阵列之间的2个NMOS晶体管构成。在读出动作中，通过将共用信号SHR驱动成升压电压VPP而激活，将位线对BLT、BLB与交叉耦合型锁存放大器连接，将从选择存储单元读出的信号传送到交叉耦合型读出锁存器。此外，在将读出放大器交替地配置在存储单元阵列的两侧的情况下，交叉耦合型读出锁存器由相邻的存储矩阵所共有，这是众所周知的。在这种结构中，为了将被激活了的一个存储矩阵中所包含的位线对连接在交叉耦合型读出锁存器上、将另一个非选择存储矩阵所包含的位线对切断，而配置2个传输门对。另外，位线均衡信号BLEQ、公用源极线CSP、CSN的电压、共用信号SHR，由图7中示出的阵列控制电路ACC生成。
副放大器SAMP0，由第1本地输入输出线预充电电路LIOPCC1、第2本地输入输出线预充电电路LIOPCC2、读出电路RDC构成。第1本地输入输出线预充电电路LIOPCC1，是将非选择状态下的本地输入输出线LIO0T、LIO0B驱动成基准电压VDLR(此处，例如为VDD/2)的电路。其结构，由3个NMOS晶体管构成，在各晶体管的栅极电极上连接位线均衡信号BLEQ。在待机时，通过将该信号驱动成升压电压VPP而激活，将本地输入输出线LIO0T、LIO0B驱动成基准电压VDLR。另外，在读出动作中，将非选择存储矩阵中的位线均衡信号BLEQ也保持为升压电压VPP。由于上述的列选择信号YS在多个存储矩阵间被共用，处于非选择状态下的存储矩阵中所包含的列开关CSW也导通，但因为将该本地输入输出线保持为与位线对相同的基准电压VDLR，所以能够抑制无用的功率消耗。
第2本地输入输出线预充电电路LIOPCC2，是将所选择的存储矩阵中所包含的本地输入输出线LIO0T、LIO0B驱动成内部降压电压VDL的电路。其结构，由3个PMOS晶体管构成，在各自的栅极电极上连接本地输入输出线均衡信号LIOEQB。虽然在图中省略，但本地输入输出线均衡信号LIOEQ是图1中示出的均衡起动信号群EQSG的构成要素，由上下相邻的存储矩阵所共用。在读出动作中，通过将本地输入输出线均衡信号LIOEQB暂时驱动成接地电压VSS，将第2本地输入输出线预充电电路LIOPCC2激活。在选择存储矩阵中，将内部降压电压VDL从公用源极线CSP供给到本地输入输出线LIO0T、LIO0B。在非选择存储矩阵中，将公用源极线CSP保持为基准电压VDLR，因此本地输入输出线LIO0T、LIO0B也保持为基准电压VDLR。
读出电路RDC，是用于分别接收在本地输入输出线LIO0T、LIO0B上产生的读出信号并将主输入输出线MIO0T、MIO0B驱动成与这些信号对应的电压的电路。其电路结构，由3个NMOS晶体管N11、N12、N13构成，由晶体管N11、N12起着差动输入放大器的作用。分别在第1晶体管N11的栅极电极上连接本地输入输出线LIO0T、在漏极电极上连接主输入输出线MIO0B。分别在第2晶体管N12的栅极电极上连接本地输入输出线LIO0B、在漏极电极上连接主输入输出线MIO0T。分别在第3晶体管N13的栅极电极上连接位线均衡信号BLEQB、在漏极电极上连接上述2个晶体管N11、N12的源极电极。此处，位线均衡信号BLEQB，是上述位线均衡信号BLEQ的反相信号。因此，在选择存储矩阵中，通过将位线均衡信号BLEQB驱动成内部降压电压VDL，将读出电路RDC激活。
电流控制电路IC0，例如，由2个NMOS晶体管N21、N22构成。分别在晶体管N21的栅极电极上连接读起动信号RD1、在晶体管N22的栅极电极上连接读起动信号RD2。分别将这2个晶体管的源极电极接地，并且将漏极电极连接在读出电路中的晶体管N13的源极电极上。例如，将晶体管N21的栅极宽度形成得比晶体管N22的大，从而可以通过有选择地将读起动信号RD1、RD2激活来适当地调整副放大器的驱动能力。
主放大器MAMP0，由主输入输出线预充电电路MIOPCC1、主输入输出线传输门MIOTG、交叉耦合型锁存放大器CCL2、读出节点预充电电路MOPCC、读出驱动电路RDRV构成。主输入输出线预充电电路MIOPCC1，是用于将主输入输出线MIO0T、MIO0B驱动成内部降压电压VDL的电路。其电路结构，由3个PMOS晶体管P11、P12、P13构成。在各晶体管的栅极电极上连接主输入输出线均衡信号MIOEQB。虽然在图中省略，但主输入输出线均衡信号MIOEQB是图1中示出的均衡起动信号群EQSG的构成要素。在待机状态下，通过将主输入输出线均衡信号MIOEQB驱动成接地电压VSS，来激活各晶体管，将主输入输出线MIO0T、MIO0B驱动成内部降压电压VDL。
主输入输出线传输门MIOTG，是用于分别控制主输入输出线MIO0T、MIO0B与主放大器MAMP0内的读出节点SNT、SNB的连接的电路。其电路结构，由2个PMOS晶体管P21、P22构成。在各晶体管的栅极电极上，连接传输门起动信号TGB。在待机状态下，通过将传输门起动信号TGB驱动成接地电压VSS，将主输入输出线MIO0T、MIO0B与主放大器MAMP0内的读出节点SNT、SNB保持为等电压(此处，为内部降压电压VDL)。
在读出动作中，当在读出节点SNT、SNB上产生与从上述的副放大器SAMP0读出的存储信息对应的信号时，通过将已变为接地电压VSS的传输门起动信号TGB驱动成内部降压电压VDL，来使各晶体管截止。通过这种结构和动作，能将布线长度长的主输入输出线MIO0T、MIO0B从读出动作中的主放大器MAMP0内的读出节点SNT、SNB切断，因而可以减小驱动后述的交叉耦合型锁存放大器CCL2的负载电容。即、能缩短交叉耦合型锁存放大器CCL2的放大动作所需的时间。
交叉耦合型锁存放大器CCL2，由2个PMOS晶体管P31、P32和3个NMOS晶体管N31、N32、N33构成。晶体管P31、P32、N31、N32形成正反馈回路。晶体管N33的栅极电极连接主放大器起动信号MAE、漏极电极分别连接在晶体管N31、N32的源极电极上，源极电极接地。在读出动作中，通过将主放大器起动信号MAE驱动成内部降压电压VDL，使交叉耦合型锁存放大器CCL2起动，将在读出节点SNT、SNB上产生的微小信号放大。
读出节点预充电电路MOPCC，由3个PMOS晶体管P41、P42、P43构成。在各晶体管的栅极电极上，连接主放大器起动信号MAE。在待机时，通过将主放大器起动信号MAE驱动成接地电压VSS，来将主放大器MAMP0内的读出节点SNT、SNB驱动成内部降压电压VDL。
读出驱动电路RDRV，由2个反相电路IV11、IV12和2个NMOS晶体管N41、N42构成。在反相电路IV11、IV12的输入端子上分别连接读出节点SNT、SNB。其输出端子分别连接晶体管N41、N42的栅极电极。晶体管N41、N42的漏极电极分别与全局输入输出线GIO0T、GIO0B连接，源极电极分别接地。通过这种结构，按照由上述的交叉耦合型锁存放大器CCL2放大后的信号，例如使预充电成外围电路电压VCL的全局输入输出线GIO0T、GIO0B之一放电。在该电路动作中，不需要起动信号，所以不必设定驱动全局输入输出线时的时序余量(timing margin)。因此，该电路结构对数据通路的高速化是有效的。
《数据通路的电路动作》
图11示出图10所示的数据通路的读出动作中的时序图的例子。图11的时序图，假定在激活存储体后紧接着连续进行2次(2周期)以上突发读出。而且，为易于说明和理解，假定从由相同的列地址选定的读出放大器连续读出。图11的读出动作，有如下所述的2个特征。
第1特征在于，突发读出的第1周期、即在页面打开后从接收读指令R0到将列选择信号YS激活的时间tYS1，被设计为比突发读出的第2周期以后的时间tYS2长。第2特征在于，通过分别在突发读出的第1周期将读起动信号RD1激活、在第2周期以后将读起动信号RD2激活，来调整副放大器的驱动能力。另外，还有一点是根据第1特征将从接收读指令R0到将读起动信号RD1激活的时间tRD1设计为比从接收读指令R1到将读起动信号RD2激活的时间tRD2长。
首先，说明第1周期的突发读出动作。虽然在图11中简单起见而从略，但当DDR SDRAM接收激活指令时，在选择存储单元所属的存储矩阵(例如MAT0)的读出放大器串SAA中，位线均衡信号BLEQ呈非激活状态，位线预充电电路(图10中的PCC)的预充电动作停止。而且，被激活了的存储矩阵的副放大器中的本地输入输出线预充电电路LIOPCC1的预充电动作也停止。接着，将存储矩阵内的主字线和与该主字线对应的子字线SWL激活，在该矩阵内的所有子阵列中将存储信息读出到读出放大器。
然后，当SDRAM接收读指令R0时，通过将本地输入输出线均衡信号LIOEQB激活，来将本地输入输出线预充电电路LIOPCC2暂时起动，将已变为参考电压VDLR的本地输入输出线LIO0T～LIO7T、LIO0B～LIO7B驱动成内部降压电压VDL。之后，读出到读出放大器的存储信息，由从列解码器YDEC输出的列选择信号YS选择，读出到本地输入输出线LIO0T～LIO7T、LIO0B～LIO7B上。
另外，主输入输出线均衡信号MIOEQB呈非激活状态，主输入输出线预充电电路MIOPCC1的预充电动作停止。在该状态下，将读起动信号RD1激活，使电流控制电路IC0～IC7内的晶体管N21导通，由此，由副放大器SAMP0～SAMP7分别高速地将在本地输入输出线LIO0T～LIO7T、LIO0B～LIO7B上产生的信号放大，并将存储信息读出到主输入输出线MIO0T～MIO7T、MIO0B～MIO7B上。这时，因为激活了传输门起动信号TGB，所以读出到主输入输出线MIO0T～MIO7T、MIO0B～MIO7B上的存储信息，被传送到主放大器MAMP0～MAMP7。最后，通过将主放大器起动信号MAE激活，使交叉耦合型锁存放大器CCL2起动，进行主输入输出线MIO0T～MIO7T、MIO0B～MIO7B上产生的微小信号的放大动作和全局输入输出线GIO0T～GIO7B、GIO0B～GIO7B的读出动作。
接着，当DDR SDRAM接收读指令RD1时，进行第2周期的突发读出动作。在该读出动作中，与第1周期不同，通过将读起动信号RD2激活，来以低的消耗功率放大本地输入输出线的数据，并将存储信息读出到主输入输出线。在第3周期以后的突发读出中也进行与以上相同的动作。
然后，当SDRAM接收预充电指令PR时，将主字线和子字线驱动成接地电压VSS，将位线均衡信号BLEQ驱动成升压电压VPP。通过该动作，将读出放大器串SAA内的所有位线预充电电路PCC和本地输入输出线预充电电路LIOPCC1激活，将选择存储矩阵内的所有位线和本地输入输出线驱动成参考电压VDLR，返回待机状态。
《时序控制电路》
图12示出图1所示的时序控制电路TMCTL的主要部分块结构的例子。该电路的特征在于，按照突发读出动作的周期调整列信号群YSG、读起动信号RD1和RD2的输出时序和脉宽。在图12中简单起见，示出关于该特征的突发周期计数器BCCNT、列选择控制电路YSCTL、列系统读出信号控制电路YCTL1这3个电路块。突发周期计数器BCCNT，接收预充电起动信号PRB和读写起动信号RWE，输出突发周期标志信号FCYL、NCYL。列选择控制电路YSCTL，接收列系统读起动信号YRSG和上述突发周期标志信号FCYL、NCYL，输出列信号群YSG。列系统读出信号控制电路YCTL1，接收列系统读写起动信号YRW和读出信号BRD、上述突发周期标志信号FCYL、NCYL，分别输出读起动信号群RSG中所包含的读起动信号RD1、RD2。
图13示出图12所示的时序控制电路TMCTL的详细的电路结构例。突发周期计数器BCCNT，由D触发器DFF1和反相电路IV1构成。将D触发器DFF1的输入端子接地，从输出端子Q输出突发周期标志信号FCYL。另外，由反相电路IV1将突发周期标志信号FCYL反相产生突发周期标志信号NCYL。分别在D触发器的复位端子RST上连接预充电起动信号PRB、在反相时钟端子CKB上连接读写起动信号RWE。此外，突发周期标志信号NCYL，也可以从极性与通常的D触发器中所具有的输出端子Q不同的输出端子输出。
列选择控制电路YSCTL，由2个反相电路IV21、IV22、2个时钟控制反相电路CIV21、CIV22、3个NAND电路ND21、ND22、ND23、2个延迟电路DLY21、DLY22构成。分别在NAND电路ND21的一个输入端子上连接上述的突发周期标志信号FCYL、在另一个输入端子上连接列系统读起动信号YRSG，将由反相电路IV21将输出信号反相后的信号输入到延迟电路DLY21。将该延迟电路DLY21的输出信号直接、或从延迟电路DLY22通过反相电路IV22分别输入到NAND电路ND22的2个输入端子。将NAND电路ND22的输出端子节点作为列信号YSG10。另外，分别在NAND电路ND23的一个输入端子上连接突发周期标志信号NCYL、在另一个输入端子上连接列系统读起动信号YRSG，将其输出端子节点作为列信号YSG20。将列信号YSG10、YSG20分别与时钟控制反相电路CIV21、CIV22的输入端子连接，将其输出端子与列信号群YSG之一连接。将突发周期标志信号FCYL分别与时钟控制反相电路CIV21的同相时钟端子及时钟控制反相电路CIV22的反相时钟端子连接。将突发周期标志信号NCYL分别与时钟控制反相电路CIV21的反相时钟端子以及时钟控制反相电路CIV22的同相时钟端子连接。
列系统读出信号控制电路YCTL1，由5个反相电路IV31、IV32、IV33、IV34、IV35、4个NAND电路ND31、ND32、ND33、ND34、2个延迟电路DLY31、DLY32构成。分别在NAND电路ND31的一个输入端子上连接列系统读写起动信号YRW、在另一个输入端子上连接读出信号BRD，将由反相电路IV31将其输出信号反相后的信号分别输入到NAND电路ND32、ND34的一个输入端子。在NAND电路ND32的另一个输入端子上连接突发周期标志信号FCYL，将由反相电路IV32将其输出信号反相后的信号输入到延迟电路DLY31。将该延迟电路DLY31的输出信号直接、或从延迟电路DLY32通过反相电路IV33分别与NAND电路ND33的输入端子连接。将NAND电路ND33的输出端子节点作为读起动信号RD10，将由反相电路IV34将该信号反相后的信号作为读起动信号RD1。在NAND电路ND34的另一个输入端子上连接突发周期标志信号NCYL，将其输出端子节点作为读起动信号RD20。另外，将由反相电路IV35将该信号反相后的信号作为读起动信号RD2。
图14示出图13所示的时序控制电路TMCTL的时序图的例子。在该图中简单起见，与图11中的列系统电路的读出动作时序图对应地示出DDR SDRAM接收读指令后的动作。在待机时，突发周期标志信号FCYL、NCYL，分别保持为外围电路电压VCL、接地电压VSS。当DDRSDRAM接收读指令R0时，读出信号BRD被激活。接着，当在列系统读起动信号YRSG上生成脉冲信号时，在大约时间tDLY21后，在脉宽大致为tDLY22的列信号群YSG的至少一个上生成脉冲信号。另外，当生成列系统读写起动信号YRW时，在大约时间tDLY31后，生成脉宽为tDLY32的读起动信号RD1。
此处，tDLY21、tDLY22、tDLY31、tDLY32，是各延迟电路DLY21、DLY22、DLY31、DLY32的延迟时间。而且，延迟时间tDLY22、tDLY32，设计为比输入信号YRSG、YRW的激活时间短。之后，通过生成读写起动信号RWE，与其下降沿同步地，分别将呈外围电路电压VCL的突发周期标志信号FCYL驱动成接地电压VSS，将呈接地电压VSS的突发周期标志信号NCYL驱动成外围电路电压VCL。
接着，当DDR SDRAM接收读指令RD1时，通过再次生成列系统读起动信号YRSG，大致在时间α21后，在列信号群YSG之一上生成脉冲信号。通过再次生成列系统读写起动信号YRW，在时间α31后，在读起动信号RD2上生成脉冲信号。之后，每当接收读指令时，进行与接收该读指令RD1时同样的动作。此处，时间α21，与NAND电路ND23和时钟控制反相电路CIV22的延迟时间的合计值大致相等，但比上述的延迟时间tDLY21短。另外，时间α31，与NAND电路ND34和反相电路IV35的延迟时间的合计值大致相等，但比上述的延迟时间tDLY31短。
然后，当DDR SDRAM接收预充电指令PR时，生成预充电起动信号PRB，分别将呈接地电压VSS的突发周期标志信号FCYL驱动成外围电路电压VCL，将呈外围电路电压VCL的突发周期标志信号NCYL驱动成接地电压VSS。而且，通过将呈外围电路电压VCL的读信号BRD驱动成接地电压VSS，返回待机状态。
通过以上的结构和动作，能取得以下3个效果。第1效果在于，通过用突发周期计数器BCCNT检测突发周期数，能在列信号群YSG、读起动信号RD1和RD2的每一个上产生具有与突发周期数对应的时序和脉宽的信号。即、无需追加新的信号端子即可变更内部动作，因此能够在抑制芯片成本的同时实现保持与现有存储器的互换性的、新结构的DDR SDRAM。
第2效果在于，通过采用延迟电路DLY21，能延迟在页面打开后紧接着的读出动作中的列信号群YSG的产生时刻。而且，通过采用延迟电路DLY22，可以缩短列信号群YSG的脉宽。其结果是，能响应页面打开时的行系统电路动作的延迟，如图11那样使列选择信号的产生即读出放大器和本地输入输出线的连接时刻延迟，并且能缩短其脉宽从而增加后续的预充电动作时间。
第3效果在于，通过采用延迟电路DLY31，能延迟在页面打开后紧接着的读出动作中的读起动信号RD1的产生时刻。而且，通过采用延迟电路DLY32，可以缩短读起动信号RD1的脉宽。其结果是，能响应页面打开时的行系统电路动作和列选择信号YS的起动时刻的延迟，如图11那样使读起动信号RD1即副放大器的激活时刻延迟，并且能缩短其脉宽从而增加后续的预充电动作时间。
《DDR SDRAM的效果》
以上，通过采用实施方式1的半导体器件，主要取得以下2个效果。第1效果在于，在页面打开后紧接着的突发读出动作中，通过采用时序控制电路TMCTL和电流控制电路来提高副放大器的驱动能力，能使列系统电路动作高速化。即、能允许由芯片面积的增大引起的RC延迟，因而能够实现高速的千兆位级DDR SDRAM。
第2效果在于，在页面打开后紧接着的突发读出动作中，通过采用时序控制电路TMCTL使列选择信号和副放大器的激活时刻延迟，能允许行系统电路动作的延迟。即、考虑由芯片面积的增大引起的RC延迟或存储单元选择晶体管的特性偏差，能允许行系统电路动作时间的延迟，因而能够实现动作余量大的千兆位级DDR SDRAM。另一方面，在第2周期以后的突发周期中，通过采用时序控制电路TMCTL和电流控制电路抑制副放大器的驱动能力，能抑制消耗电流。因此，能够实现同时满足高速和低功耗的高性能的DDR SDRAM。
以上，将读出动作中的列系统电路作为焦点对结构和动作进行了说明。但是，很容易理解，在页面打开后紧接着的突发写入动作中，也同样地依照行系统电路的延迟使列选择信号的激活时刻延迟，从而能够实现准确的写入动作。另外，副放大器的驱动能力的调整方法可以有各种变形。例如，在图11的时序图中，说明了图10所示的电流控制电路IC0中的2个晶体管N21、N22的栅极宽度彼此不同的情况。但是，也可以将两晶体管的栅极宽度设计为相同的尺寸。
在这种情况下，在图13所示的列系统读出信号控制电路YCTL1中，通过将连接在NAND电路ND34的一个输入端子上的突发周期标志信号NCYL变换为外围电路电压VCL，在页面打开后紧接着的第1周期的突发读出动作之后将读起动信号RD2激活，使两晶体管N21、N22导通。在第2周期的突发读出动作后，仅使一个晶体管N22导通。通过这种结构和动作，能削减电流控制电路IC0的面积，能够抑制交叉点区域电路XP的面积。
(实施方式2)
在本实施方式2中，说明实施方式1中说明过的电流控制电路的另一结构例和动作例。
图15是表示本发明的实施方式2的半导体器件中与图10不同的列系统电路的结构例的电路图。与图10相比时的该结构的特征在于，图15的电流控制电路IC0A由1个NMOS晶体管N23构成。其特征还在于，读起动信号只有RD12，与晶体管N23的栅极电极连接，并且激活后的读起动信号RD12的电压因突发读出周期而异。
图16示出图15所示的列系统电路的读出动作中的动作时序图。图中，读起动信号RD12，在页面打开后紧接着的第1周期的突发读出动作中，与实施方式1的图11中说明过的读起动信号RD1同样地，在比后续周期的读出动作延迟的时刻被驱动成第1偏置电压VBF。而在第2周期以后，被驱动成比第1偏置电压VBF低的第2偏置电压VBN。此处，第1偏置电压VBF例如被设定为升压电压VPP或外围电路电压VCL，第2偏置电压VBN被设定为内部降压电压VDL。
图17示出图1所示的时序控制电路TMCTL的主要部分块结构的另一例。该电路结构的特征在于，将图12所示结构中的列系统读出信号控制电路YCTL1置换为YCTL2，接收列系统读写起动信号YRW、读出信号BRD、突发周期标志信号FCYL、NCYL，输出读起动信号群RSG中所包含的读起动信号RD12。
图18示出图17的时序控制电路中的列系统读出信号控制电路YCTL2的详细的电路结构的例子。该电路结构的特征在于，与图13所示结构中的列系统读出信号控制电路YCTL1相比，将反相电路IV34、IV35分别置换为时钟控制反相电路CIV31、CIV32，将相互连接了这些输出端子的节点作为读起动信号RD12。另一特征在于，对时钟控制反相电路CIV31输入偏置电压VBF(例如外围电路电压VCL)、对时钟控制反相电路CIV32输入偏置电压VBN(例如内部降压电压VDL)。
根据这种电路结构，可以按照突发周期调整读起动信号RD12的电压振幅。即、在页面打开后紧接着的第1周期的突发读出动作中，通过增大读起动信号RD12的电压振幅，提高图15所示的电流控制电路IC0A中的晶体管N23的电导，因此能够提高副放大器的驱动能力。另一方面，在后续的周期中，通过减小读起动信号RD12的电压振幅，能够降低晶体管N23的电导，抑制副放大器的驱动能力。这样，能够用一个晶体管N23调整副放大器的驱动能力，因此，本实施方式适合于抑制交叉点区域电路XP的面积。
(实施方式3)
在本实施方式3中，说明在实施方式1和实施方式2中所述的DDRSDRAM中使用的主放大器的另一结构和动作的例子。图19是表示本发明的实施方式3的半导体器件中与图10等不同的列系统电路的结构例的电路图。图19的主放大器MAMP0A的特征在于，从图10所示的电路结构中将主输入输出线传输门MIOTG除去，同时将交叉耦合型锁存放大器CCL2置换为栅极输入型读出锁存器GIL。
栅极输入型读出锁存器GIL，由3个PMOS晶体管P51、P52、P53和5个NMOS晶体管N51、N52、N53、N54、N55构成。晶体管P51、P52、N51、N52，形成正反馈回路，用于放大和保持从晶体管N51、N52的源极输入的电流信号。分别在晶体管N51、N52的源极上连接晶体管N53、N54的漏极。晶体管N53、N54构成差动输入对，栅极电极分别与主输入输出线MIO0T、MIO0B连接。另外，分别在晶体管N51、N52的源极电极间插入晶体管P53、N53，在晶体管N53、N54的源极电极与接地电极之间插入晶体管N55。另外，在晶体管P53、N55的栅极电极上连接主放大器起动信号MAE。
根据这种电路结构，晶体管N55，在读出动作中，通过将主放大器起动信号MAE驱动成内部降压电压VDL而导通，来将栅极输入型读出锁存器GIL激活。即、通过由晶体管N53、N54接收在主输入输出线MIO0T、MIO0B上产生的读出信号，在上述正反馈回路部进行读出信号的放大。晶体管P53，在待机状态，通过将主放大器起动信号MAE保持为接地电压VSS而导通，使晶体管N53、N54的漏极电极短路。因此，使晶体管N53、N54的漏极电极为等电压，所以，能够抑制作为读出误动作的一个原因的偏移(off set)电压。
图20示出图19所示的用了栅极输入型读出锁存器GIL的列系统电路中的读出动作的时序图。从图20可以看出，通过从主放大器中将主输入输出线传输门MIOTG除去，而不需要用于驱动传输门起动信号TGB的时序余量(timing margin)，因此可以将激活主放大器起动信号MAE的时间提前。即、通过采用本实施方式3的主放大器MAMP0A，能缩短列系统电路的动作时间，因此，通过与实施方式1和实施方式2中示出的驱动能力可变型副放大器组合，能够进一步扩大行系统电路的动作余量，并且实现高速且低功率的DDR SDRAM。
(实施方式4)
在本实施方式4中，说明在DDR SDRAM中使用的主放大器的另一结构和动作例。图21是表示本发明的实施方式4的半导体器件中与图9不同的列系统电路的结构例的主要部分框图。在该图中简单起见，与图9同样地，存储矩阵只示出MAT0。该电路块结构的特征在于，与图9中示出的结构相比，将图9的主放大器群MABK0置换为由8个新的主放大器PMAMP0～PMAMP7构成的主放大器群PMABK0。另一个特征在于，作为主放大器群PMABK0的控制信号，除主放大器起动信号MAE、传输门起动信号TGB、主输入输出线均衡信号MIOEQB以外，还新追加了前置放大器起动信号PAE和主输入输出线均衡信号MIOEQ。此外，交叉点区域电路XP的详细电路结构，能够应用实施方式1和实施方式2中所述的结构。在以下的说明中假定为实施方式1的结构。
图22，将图21所示的主放大器PMAMP0作为一例示出其详细的电路结构例。该主放大器在结构上有以下4个特征。第1特征在于，在主输入输出线MIO0T、MIO0B和栅极输入型读出锁存器GIL之间插入栅极接地型前置放大器PAMP。第2特征在于，在栅极输入型读出锁存器GIL(第1放大器)和栅极接地型前置放大器PAMP之间，插入源极输出电路SF。第3特征在于，在主输入输出线MIO0T、MIO0B和栅极输入型读出锁存器GIL中的锁存电路部之间，插入主输入输出线传输门MIOTG。第4特征在于，与主输入输出线预充电电路MIOPCC1并列地配置新的主输入输出线预充电电路MIOPCC2。
栅极接地型前置放大器PAMP，由2个PMOS晶体管P61、P62和2个NMOS晶体管N61、N62构成。晶体管P61、P62，是在源极电极上分别输入内部降压电压VDL、并将栅极电极分别接地的负载电路。另外，晶体管N61、N62，是分别插入到由晶体管P61、P62形成的负载电路和主输入输出线MIO0T、MIO0B之间并在栅极电极上连接了前置放大器起动信号PAE的传输门。通过将前置放大器起动信号PAE驱动成内部降压电压VDL而导通，将负载电路与主输入输出线MIO0T、MIO0B连接，在晶体管P61、P62的漏极电极(图中表示为SNT11、SNB11的第1读出节点)上产生电位差。该电位差，大于在主输入输出线MIO0T、MIO0B上产生的电位差。另外，由于减小了输入电容，所以输入到栅极输入型读出锁存器GIL的电压信号增加。因此，能提高动作余量并缩短栅极输入型读出锁存器GIL的放大动作所需的时间。
源极输出电路SF，由6个NMOS晶体管N71～N76形成。在晶体管N71、N72的漏极电极上分别输入内部降压电压VDL，分别将栅极电极与上述的栅极接地型前置放大器PAMP中的第1读出节点SNT11、SNB11连接，将源极电极(图中表示为SNT12、SNB12的第2读出节点)与栅极输入型读出锁存器GIL中构成差动对的晶体管N53、N54连接。另外，分别在晶体管N73、N74的栅极电极上连接前置放大器起动信号PAE，并将源极电极分别接地。另外，在晶体管N75、N76的栅极电极上输入基准电压VDLR，并插入到晶体管N71、N72和N73、N74之间。
通过这种结构，在栅极输入型读出锁存器GIL起动时，能抑制自其差动对晶体管N53、N54产生在输入端子(此处，为第1读出节点SNT11、SNB11)上的耦合噪声。另外，通过设计源极输出电路SF的晶体管的栅极尺寸以使栅极输入型读出锁存器GIL的增益增大，能缩短栅极输入型读出锁存电路GIL的放大动作时间。
主输入输出线传输门MIOTG，由分别连接在主输入输出线MIO0T、MIO0B和栅极输入型读出锁存器GIL的锁存电路部的输出端子(图中表示为SNB2、SNT2的第3读出节点)之间的2个PMOS晶体管P81、P82形成。在两晶体管的栅极电极上分别连接传输门起动信号TGB。
主输入输出线预充电电路MIOPCC2，由3个NMOS晶体管形成。通过将与这些晶体管的栅极电极连接的主输入输出线均衡信号MIOEQ激活，将主输入输出线MIO0T、MIO0B驱动成基准电压VDLR。
图23示出图22所示的数据通路的读出动作中的时序图的例子。与图11所示的时序图相比，该读出动作，有如下所述的3个特征。第1特征在于，在页面打开后紧接着的第1周期的突发读出动作中，通过将主输入输出线均衡信号MIOEQ驱动成升压电压VPP而将主输入输出线预充电电路MIOPCC2激活，将主输入输出线MIO0T、MIO0B预充电至基准电压VDLR后将读起动信号RD1激活，从而将存储信息从本地输入输出线LIO0T、LIO0B读出到主输入输出线MIO0T、MIO0B。此处，预充电动作，由后述的时序控制电路在从使主输入输出线均衡信号MIOEQB处于非激活状态到将读起动信号RD2激活的短时间内进行。
第2特征在于，同样地在页面打开后紧接着的第1周期的突发读出动作中，通过将前置放大器起动信号PAE激活，将在主输入输出线MIO0T、MIO0B上产生的信号通过栅极接地型前置放大器PAMP和源极输出电路SF输入到栅极输入型读出锁存器GIL进行放大。第3特征在于，在第2周期以后的突发读出动作中，在使栅极接地型前置放大器PAMP停止的状态下，在由主输入输出线预充电电路MIOPCC1预充电到内部降压电压VDL的状态下将在主输入输出线MIO0T、MIO0B上产生的信号经由主输入输出线传输门MIOTG输入到栅极输入型读出锁存器GIL的锁存电路部后进行放大。
以下，说明用于实现此前说明过的电路结构和动作的时序控制电路。图24示出图1所示的时序控制电路的主要部分块结构的另一例。该电路结构的特征在于，将图12所示的结构中的列系统读出信号控制电路YCTL1置换为YCTL3，重新接收图12中省略了的列系统均衡起动信号YEQ，分别输出读起动信号群RSG中所包含的读起动信号RD1、RD2，均衡信号群EQSG中所包含的本地输入输出线均衡信号LIOEQ、主输入输出线均衡信号MIOEQ、MIOEQB。在图24中，示出图12中省略了的主放大器控制电路YMACTL1。该电路的特征在于，接收输出突发周期标志信号FCYL、NCYL、列系统主放大器起动信号YMA、读出信号BRD，分别输出主放大器控制信号群MCSG中所包含的主放大器起动信号MAE、前置放大器起动信号PAE、传输门起动信号TGB。
图25示出图24所示的时序控制电路TMCTL的详细的电路结构的例子。图26示出图25所示的时序控制电路TMCTL的时序图的例子。列系统读出信号控制电路YCTL3，除图13中示出的列系统读出信号控制电路YCTL1的电路结构外，还包括3个反相电路IV41、IV51、IV52、2个NAND电路ND41、ND51、3个延迟电路DLY41、DLY50、DLY51。本地输入输出线均衡信号LIOEQB，是用NAND电路ND41、反相电路IV41、延迟电路DLY41将列系统均衡起动信号YEQ的脉宽tYEQ缩短到与延迟电路DLY41的延迟时间tDLY41大致相等的值所生成的信号。主输入输出线均衡信号MIOEQB，是由延迟电路DLY50使列系统均衡起动信号YEQ延迟而生成的信号。主输入输出线均衡信号MIOEQ，是由延迟电路DLY50使列系统均衡起动信号YEQ延迟后再用NAND电路ND51、反相电路IV51、IV52、延迟电路DLY51将其脉宽缩短到与延迟电路DLY51的延迟时间tDLY51大致相等的信号。此处，NAND电路ND51，有3个输入端子，在其一个输入端子上连接突发周期标志信号FCYL。另外，反相电路IV52，具有用于使其输出信号的电压电平为内部升压电压VPP的电平移位功能。根据这种结构，在主输入输出线均衡信号MIOEQ上，只在页面打开后紧接着的第1周期的突发读出动作中生成脉冲信号。
在以上的结构中，通过适当地设计延迟电路DLY41、DLY50、DLY51的延迟时间，能进行增大了时序余量的稳定的电路动作。即、本地输入输出线均衡信号LIOEQB，能够如图23所示地利用延迟电路DLY41在与列选择信号YS之间增大时序余量tM41F、tM41N。另外，主输入输出线均衡信号MIOEQ，能够利用延迟电路DLY51、DLY52在与读起动信号RD1之间增大时序余量tMMR1。此外，列系统均衡起动信号YEQ的脉宽tYEQ，可以设计成能够在主输入输出线均衡信号MIOEQB与读起动信号RD2、传输门起动信号TGB之间扩大时序余量tMMRT。
主放大器控制电路YMACTL1，由4个反相电路IV60、IV61、IV62、IV81、3个NAND电路ND60、ND61、ND81、1个NOR电路NR81、4个延迟电路DLY60、DLY61、DLY71、DLY81构成。首先，将用NAND电路ND60和反相电路IV60对列系统主放大器起动信号YMA和读出信号BRD进行AND运算后的结果作为内部列系统主放大器起动信号YMA0。主放大器起动信号MAE，是由延迟电路DLY60、DLY71使该内部列系统主放大器起动信号YMA0延迟后产生的信号。另外，前置放大器起动信号PAE，是由延迟电路DLY60使内部列系统主放大器起动信号YMA0延迟后用延迟电路DLY61、反相电路IV61、NAND电路ND61将列系统主放大器起动信号YMA的脉宽tYMA缩短为与延迟电路DLY61的延迟时间tDLY61大致相等的脉宽再由反相电路IV62反相所生成的信号。此处，NAND电路ND61，有3个输入端子，在其一个输入端子上连接突发周期标志信号FCYL。因此，在前置放大器起动信号PAE上，只在页面打开后紧接着的突发读出周期中生成脉冲信号。
传输门起动信号TGB，是通过将内部列系统主放大器起动信号YMA0直接、或经由延迟电路DLY81与NOR电路NR81连接，而将列系统主放大器起动信号YMA的脉宽tYMA增大了延迟电路DLY81的延迟时间tDLY81的大小的信号。通过将由反相电路IV81将NOR电路NR81的输出信号反相后的信号和突发周期标志信号NCYL输入到NAND电路ND81，而在第2周期以后的突发读出动作中生成脉冲信号。
在以上的结构中，通过适当地设计延迟电路DLY60、DLY61、DLY71、DLY81的延迟时间，能进行增大了时序余量的稳定的电路动作。即、在页面打开后紧接着的第1周期的突发读出动作中，能利用延迟电路DLY60如图23所示地在读起动信号RD1和前置放大器之间增大起动时序余量tMRP，等待对主输入输出线MIO0T/B的存储信息的读出然后将前置放大器激活。而且，还能利用延迟电路DLY71在前置放大器起动信号PAE和主放大器起动信号MAE之间增大起动时序余量tMPM，在前置放大器的放大动作结束后进行栅极输入型读出锁存器GIL的激活。另外，在第2周期以后的突发读出动作中，能利用延迟电路DLY81增大在主输入输出线MIO0T/B上产生几百毫伏以上的信号电压所需的传输门起动信号TGB的激活时间，在第3读出节点SNT2、SNB2上产生几百毫伏以上的信号电压后将主放大器起动信号MAE激活，并且能在传输门起动信号TGB与主输入输出线均衡信号MIOEQB、主放大器起动信号MAE之间增大起动时序余量tMMR。
通过以上的数据通路的结构和动作，能进一步缩短页面打开后紧接着的第1周期的动作时间。即、通过采用本实施方式4的主放大器PMAMP，能缩短列系统电路的动作时间，因此，通过与实施方式1和实施方式2中示出的驱动能力可变型副放大器进行组合，能够进一步增大行系统电路的动作余量。另外，在第2周期以后的突发读出动作中，通过使前置放大器停止，可以阻止在内部降压电压VDL和接地电极之间从前置放大器经由副放大器流动的直流电流，因此能抑制消耗电流。其结果是，能够实现进一步扩大了动作余量的、高速且低功率的DDRSDRAM。
(实施方式5)
在本实施方式5中，说明在DDR SDRAM中使用的主放大器的其它结构和动作的例子。图27是表示本发明的实施方式5的半导体器件中与图9等不同的列系统电路的结构例的主要部分框图。在图27中简单起见，与图9同样地，存储矩阵只示出MAT0。该电路块结构，与图9中示出的结构相比，有3个特征。第1特征在于，将图9的主放大器群MABK0置换为由8个新的主放大器SMAMP0～SMAMP7构成的主放大器群SMABK0。第2特征在于，分别在该主放大器SMAMP0～SMAMP7上连接电流控制电路MIC0～MIC7。第3特征在于，作为电流控制电路MIC0～MIC7的共用的控制信号，连接着主放大器起动信号MAE1、MAE2。
图28将图27所示的主放大器SMAMP0作为一例示出其详细的电路结构例。图中，为简化说明，还同时示出了电流控制电路MIC0。该主放大器在结构上有以下2个特征。第1特征在于，在读出节点SNT、SNB上连接静态型差动放大电路DAMP。第2特征在于，在静态型差动放大电路DAMP上连接电流控制电路MIC0。
静态型差动放大电路DAMP，由形成差动放大电路的2个PMOS晶体管P91、P92和2个NMOS晶体管N91、N92、以及在待机时将差动放大电路的输出节点预充电到内部降压电压VDL的PMOS晶体管P93构成。其中，NMOS晶体管N91、N92的源极电极，连接在电流控制电路MIC0上。
电流控制电路MIC0，由2个NMOS晶体管N93、N94构成。分别在晶体管N93的栅极电极上连接主放大器起动信号MAE1、在晶体管N94的栅极电极上连接主放大器起动信号MAE2。如图10所示的电流控制电路IC0中所述，例如晶体管N93的栅极宽度，设计为比晶体管N94的大，通过有选择地将这2个晶体管激活，来控制静态型差动放大电路DAMP的驱动能力。即、当晶体管N93被激活时，施加大电流，因此可以缩短差动放大电路DAMP的动作时间。
读出驱动电路RDRV2，是接收差动放大电路DAMP的输出并驱动全局输入输出线GIO0T、GIO0B的电路。由2个NMOS晶体管N101、N102、2个反相电路IV101、IV102、1个NOR电路NR101构成。NOR电路NR101，在一个输入端子上连接着由反相电路IV101将主输入输出线均衡信号MIOEQB反相后的信号，在待机时，通过使NOR电路NR101的输出信号为高电平，将晶体管N101保持为高阻抗状态。
图29示出图28所示的数据通路的读出动作中的时序图的例子。此处，交叉点区域电路XP的结构，能够采用实施方式1和实施方式2中所述的结构，但在以下的说明中假定为实施方式1的结构。该读出动作的特征在于，在页面打开后紧接着的第1周期的突发读出动作中，将主放大器起动信号MAE1激活。另一特征在于，在第2周期以后的突发读出动作中，将主放大器起动信号MAE2激活。此处，主放大器起动信号MAE1、MAE2的脉冲信号，假定与将传输门起动信号TGB反相后的脉冲信号相同。
静态型差动放大电路DAMP，不需要用于确保信号量的时序余量，因此最适用于缩短列系统电路的动作时间。另外，在本实施方式中，在突发读出动作的第1周期中，由主放大器起动信号MAE1将驱动能力高的晶体管N93激活，所以能进一步缩短静态型差动放大电路DAMP的动作时间。因此，能使列系统电路动作高速化，并且进一步增大行系统电路中的动作余量。另一方面，在突发读出动作的第2周期以后，由主放大器起动信号MAE2将驱动能力低的晶体管N94激活，所以能限制流过静态型差动放大电路DAMP的直流电流。因此，能够实现列系统电路的低功率化。
以下，说明用于实现此前说明过的电路结构和动作的时序控制电路。图30示出图1所示的时序控制电路TMCTL的主要部分块结构的另一例。该电路结构的特征在于，将图24所示的结构中的主放大器控制电路YMACTL1置换为YMACTL2，主放大器控制电路YMACTL2，分别输出主放大器起动信号MAE1、MAE2、传输门起动信号TGB。
图31示出图30所示的时序控制电路TMCTL的详细的电路结构例。图中，简单起见，只示出新的主放大器控制电路YMACTL2。主放大器控制电路YMACTL2，以图25中示出的主放大器控制电路YMACTL1内的用于产生传输门起动信号TGB的电路为基础构成。传输门起动信号TGB，从NOR电路NR81的输出端子生成。另外，主放大器起动信号MAE2，是由新的反相电路IV121将NAND电路ND82的输出信号反相后的信号。主放大器起动信号MAE1，由与产生主放大器起动信号MAE2的路径中所包含的延迟电路DLY81、NOR电路NR81、反相电路IV81对应的延迟电路DLY121、NOR电路NR121、NAND电路ND121生成。通过在NAND电路ND121的一个输入端子上连接突发周期标志信号FCYL，使主放大器起动信号MAE1只在页面打开后紧接着的第1周期的突发读出动作中生成脉冲信号。
通过以上的结构和动作，能进一步缩短页面打开后紧接着的第1周期的列系统电路动作时间。即、通过采用本实施方式5的主放大器SMAMP0，与实施方式1和实施方式2中示出的驱动能力可变型副放大器进行组合，提高电流控制电路MIC0的驱动能力，由此能缩短列系统电路的动作时间，因此能够进一步增大行系统电路的动作余量。另外，在第2周期以后的突发读出动作中，通过降低电流控制电路MIO0的驱动能力，来抑制流过差动放大电路DAMP的直流电流，因此能抑制列系统电路动作中的消耗电流。其结果是，能够实现进一步扩大了动作余量的、高速且低功率的DDR SDRAM。此外，电流控制电路MIC0的结构，并不限于图28中示出的结构，可以有各种变形。例如，如图15所示的电流控制电路IC0那样，由按照突发周期调整栅极电压的一个NMOS晶体管构成，由此能抑制主放大器的布局面积。
(实施方式6)
在本实施方式6中，说明在DDR SDRAM中使用的副放大器和主放大器的不同控制方法的例子。图32示出本发明的实施方式6的半导体器件中列系统电路中的突发读出动作时间的详细内容的例子。此处，假定对副放大器和主放大器应用了实施方式1中所述的副放大器和实施方式4中所述的主放大器。在实施方式1～实施方式4中，从本地输入输出线到主放大器，在完全相同的控制下读出预取的2N位的信息。另一方面，本实施方式有以下2个特征。
第1特征在于，在页面打开后紧接着的第1周期的突发读出动作中，在短时间TD1F内读出N位，在与第2周期以后相同的较长的时间TD1N内读出剩余的N位。即、考虑从数据端子按时间序列读出的顺序，使传送最先输出的N位的数据通路(此处，为主输入输出线MIO7T/B～MIO4T/B的路径)按高速模式的电路设定进行动作。具体地说，在第1周期的突发读出中，在传送突发读出的前N位的输入输出线上，将副放大器的驱动能力设定得高，进一步采用前置放大器，由此来缩短主放大器的放大时间(高速模式)。
另一方面，在传送突发读出的后N位的输入输出线(此处，假定为主输入输出线MIO3T/B～MIO0T/B的路径)上，抑制副放大器的驱动能力，在前置放大器停止的状态下将主放大器激活，由此来抑制功率消耗(低功率模式)。而且，在第2周期以后的突发读出动作中，使所有的输入输出线的电路设定均为该低功率模式。在第2周期以后，能够使列选择信号YS的起动比第1周期提前行系统电路动作的超过时间TD0，因此即使采用低功率模式也能充分地确保时序余量。
第2特征在于，为实现上述第1特征，使读出起动信号、主放大器起动信号以及接收放大器起动信号为在各输入输出线不同的多个信号，按各输入输出线控制副放大器、主放大器和接收放大器。为强调该第2特征，在图32中，以总线标记示出读起动信号RD1[7:0]、RD2[7:0]、主放大器起动信号MAE[7:0]以及接收放大器起动信号RAE[7:0]。在第1周期中，由读起动信号RD1[3:0]驱动前N位，由读起动信号RD2[7:4]驱动后N位，此时的RD1和RD2的产生时间大致相同，但是，后N位，由RD2将副放大器的驱动能力设定得较低，因此，与前N位相比，延迟了主放大器起动信号[7:4]和接收放大器起动信号[7:4]的时刻。
另一方面，在第2周期中，前N位和后N位都由读起动信号RD2驱动。此时的产生时刻，可以是对应于后N位的读起动信号RD2[7:4]比对应于前N位的读起动信号RD2[3:0]延迟。而且，与此相应地，也能够使对应于后N位的主放大器起动信号和接收放大器起动信号比对应于前N位的主放大器起动信号和接收放大器起动信号延迟。通过这样改变在前N位和后N位的各种起动时刻，能减低噪声的峰值。
图33是表示本发明的实施方式6的半导体器件中将图2 1的列系统电路变形后的结构例的主要部分框图。图33的结构例，将图21的结构例中的各种控制信号按各输入输出线分开。即、其特征在于，与主放大器起动信号MAE[7:0]和接收放大器起动信号RAE[7:0]相应地，读起动信号RD1[7:0]、RD2[7:0]、主输入输出线均衡信号MIOEQ[7:0]、前置放大器起动信号PAE[7:0]、传输门起动信号TGB[7:0]在各输入输出线都不相同。
图34示出图1所示的时序控制电路TMCTL的主要部分块结构的另一例。该结构的特征在于，分别将图24中示出的主放大器控制电路YMACTL1置换为YMACTL4、将列系统读出信号控制电路YCTL3置换为YCTL4。另一特征在于，这些控制电路具有这样的功能，即、重新接收图1中示出的突发动作控制信号群BTSG，产生多个的读起动信号RD1[7:0]、RD2[7:0]、主输入输出线均衡信号MIOEQ[7:0]、前置放大器起动信号PAE[7:0]、传输门起动信号TGB[7:0]、主放大器起动信号MAE[7:0]。此外，虽然在图34中简单起见而省略了，但接收放大器起动信号RAE[7:0]，也是接收突发动作控制信号群BTSG而生成的。通过以上的结构，能生成与数据的输出顺序即突发序列相应的数据通路的控制信号，因而能够实现图32中示出的按时间分配的数据通路电路动作。因此，能够增大行系统电路的动作余量，并且实现在页面打开后紧接着的第1周期的突发读出动作中降低了数据通路的消耗功率的高速DDR SDRAM。
以上，根据实施方式具体地说明了由本发明人完成的发明，但本发明并不限定于上述实施方式，在不脱离其主旨的范围内当然可以进行各种变更。例如，预取数不限定于8位，也可以是8位以上(例如16位或32位)。另一方面，数据读出方法，不限于与互补时钟脉冲CLK、CLKB同步地按时间序列逐位地输出的方法，也可以采用其它方法。例如，也可以是设置多个数据端子的输出电压、同时输出多个位的多值接口方式的DRAM。在这些情况下，能够实现数据传送速率更高的DRAM。
另外，存储单元不限于DRAM单元，也可以应用于SRAM或相变存储器、铁电RAM(铁电随机存取存储器)、MRAM(磁阻随机存取存储器)、闪速存储器等存储单元。例如，除产生互补读出信号的SRAM单元以外的其它存储单元，为防止错误读出，重要的是将几百毫伏的信号电压输出到位线上。根据本发明，能使数据通路高速化、低功率化，并且能增大行系统电路的动作余量，因此能够实现高可靠性的存储器。
此外，不限于单片的存储器芯片，也可以将本发明应用于片上存储器的接口。片上存储器的接口，一般地总线宽度较宽，因此可以扩大行系统电路的动作余量，并且能够期待列系统电路的高速化和低功率化的效果。此外，能够很容易地推测，实施方式1～实施方式6中所述的时序控制电路并不限于此。通过按照芯片结构和产品规格设定适当的时序和脉宽，能实现符合本发明的意图的列系统电路。
本发明的半导体器件，是应用于高速、大容量的DDR SDRAM等的特别有益的技术，但并不限于此，对各种大容量存储器阵列，也能作为增大动作余量、实现高可靠性的技术广泛地应用。

Claims (11)

1.一种半导体器件，具有包含存储单元和放大上述存储单元的存储信息的读出放大器的存储阵列、分层结构的输入输出线、副放大器、主放大器、以及时序控制电路，该半导体器件的特征在于：
上述副放大器，具有可产生第一电流或第二电流的可变电流源，从而控制驱动能力，并根据上述驱动能力将从上述存储阵列读出到下层的输入输出线上的电压信号放大，
上述可变电流源，根据第一读起动信号产生上述第一电流，根据第二读起动信号产生上述第二电流，
由上述副放大器放大了的上述下层的输入输出线的电压信号，被读出到上层的输入输出线上，
上述主放大器，放大读出到上述上层的输入输出线上的电压信号，
上述时序控制电路，产生上述第一读起动信号和上述第二读起动信号。
2.根据权利要求1所述的半导体器件，其特征在于：
上述时序控制电路，
具有检测突发读出动作的周期数的突发周期计数器，
在将上述存储阵列激活后紧接着的第一周期的突发读出周期中，产生上述第一读起动信号，
在随着上述第一周期的突发读出周期从由上述读出放大器放大了上述存储信息的状态起进行读出的第二周期以后的突发读出周期中，产生上述第二读起动信号。
3.根据权利要求2所述的半导体器件，其特征在于：
上述可变电流源，具有产生上述第一电流的第一晶体管和产生上述第二电流的第二晶体管，
上述第一晶体管的尺寸大于上述第二晶体管的尺寸。
4.根据权利要求2所述的半导体器件，其特征在于：
上述可变电流源，具有根据上述第一和上述第二读起动信号设定不同的偏置电压的第3晶体管，
根据上述第一读起动信号设定的偏置电压，大于根据上述第二读起动信号设定的偏置电压。
5.一种半导体器件，具有包含存储单元和放大上述存储单元的存储信息的读出放大器的存储阵列、分层结构的输入输出线、副放大器、主放大器、以及时序控制电路，该半导体器件的特征在于：
上述副放大器，具有可产生第一电流或第二电流的可变电流源，从而控制驱动能力，并根据上述驱动能力将从上述存储阵列读出到的输入输出线上的电压信号放大，
上述可变电流源，根据第一读起动信号产生上述第一电流，根据第二读起动信号产生上述第二电流，
由上述副放大器放大了的上述下层的输入输出线的电压信号，被读出到上层的输入输出线上，
上述主放大器，具有第一放大器和前置放大器，并由上述第一放大器将读出到上述上层的输入输出线上的电压信号放大、或在上述前置放大器被激活时经由上述前置放大器由上述第一放大器放大，
上述时序控制电路，产生上述第一读起动信号和上述第二读起动信号、以及用于激活上述前置放大器的前置放大器起动信号。
6.根据权利要求5所述的半导体器件，其特征在于：
上述时序控制电路，
具有检测突发读出动作的周期数的突发周期计数器，
在将上述存储阵列激活后紧接着的第一周期的突发读出周期中，产生上述第一读起动信号，
在随着上述第一周期的突发读出周期从由上述读出放大器放大了上述存储信息的状态起进行读出的第二周期以后的突发读出周期中，产生上述第二读起动信号。
7.根据权利要求6所述的半导体器件，其特征在于：
上述第一电流大于上述第二电流。
8.根据权利要求7所述的半导体器件，其特征在于：
上述时序控制电路，
在上述第一周期的突发读出周期中，将上述前置放大器起动信号激活，
在上述第二周期以后的突发读出周期中，使上述前置放大器起动信号为非激活状态。
9.一种半导体器件，具有包含多个存储单元和放大上述多个存储单元的存储信息的多个读出放大器的存储阵列、具有分层结构的多条输入输出线、多个副放大器、多个主放大器、以及时序控制电路，该半导体器件的特征在于：
上述多个副放大器，各自具有可产生第一电流或第二电流的可变电流源，从而分别控制驱动能力，并根据上述各自的驱动能力将从上述存储阵列读出到下层的多条输入输出线上的电压信号放大，
上述多个可变电流源的每一个，根据第一读起动信号产生上述第一电流，根据第二读起动信号产生上述第二电流，
由上述多个副放大器放大了的上述下层的多条输入输出线的电压信号，被分别读出到上层的多条输入输出线上，
上述多个主放大器，分别放大读出到上述上层的多条输入输出线上的电压信号，
上述时序控制电路，产生上述第一读起动信号和上述第二读起动信号。
10.根据权利要求9所述的半导体器件，其特征在于：
上述第一电流大于上述第二电流，
上述时序控制电路，
具有检测突发读出动作的周期数的突发周期计数器，
在将上述存储阵列激活后紧接着的第一周期的突发读出周期中，对上述多个可变电流源的一部分产生上述第一读起动信号，对上述多个可变电流源的另一部分产生上述第二读起动信号，
在随着上述第一周期的突发读出周期从由上述多个读出放大器将上述存储信息放大后的状态起进行读出的第二周期以后的突发读出周期中，对所有上述多个可变电流源产生上述第二读起动信号。
11.根据权利要求10所述的半导体器件，其特征在于：
上述时序控制电路，产生在第一时刻将上述多个主放大器的每一个激活的第一主放大器起动信号和在比上述第一时刻延迟的第二时刻将上述多个主放大器的每一个激活的第二主放大器起动信号，
在上述第一周期的突发读出周期中，
由与上述多个可变电流源的一部分对应的副放大器放大了的电压信号，由上述多个主放大器的一部分根据上述第一主放大器起动信号进行放大，
由与上述多个可变电流源的另一部分对应的副放大器放大了的电压信号，由上述多个主放大器的另一部分根据上述第二主放大器起动信号进行放大。
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