JP5228332B2 - 半導体集積回路 - Google Patents

Description

この発明は、回路規模を拡大することなく、高周波成分を含む電源ノイズを観測することを可能にする半導体集積回路に関する。

近年、半導体集積回路の製造プロセスの微細化が進むにつれて、電源ノイズが半導体集積回路の動作に及ぼす影響が大きくなっており、的確な対策を施すことが重要になっている。電源ノイズに対する対策を施すには、まず、正確に電源ノイズを観測することが必要である。

電源ノイズの観測手法としては、従来、半導体集積回路、もしくは、半導体集積回路を搭載した電子基板にオシロスコープを接続して観測する手法が一般的である。また、特許文献１においては、半導体集積回路にノイズ・アナライザ・ユニットをオンチップで搭載し、電源ノイズの観測を行う技術が提案されている。

特開２００４−２１２３８７号公報

ところで、半導体集積回路は、微細化が進む一方で、動作速度が向上しており、例えば、ＣＰＵ（Central Processing Unit）は、１ＧＨｚを超える速度で動作するようになっている。こうした高速で動作する半導体集積回路においては、高周波の電源ノイズが発生するが、高周波の電源ノイズは、減衰しやすいため、半導体集積回路の外部にオシロスコープを接続して観測することは困難である。

一方、特許文献１において提案されている技術のように、電源ノイズの観測を行う回路をオンチップで半導体集積回路に搭載する技術は、ノイズの発生源の近くで観測を行うことを可能にするため、高周波の電源ノイズを観測しやすい。しかしながら、特許文献１において提案されている技術は、ノイズデータを記憶するための記憶部等の多数の回路を半導体集積回路に実装するものであるため、半導体集積回路のコストを上昇させてしまうという問題がある。

この発明は、上述した従来技術による問題点を解消するためになされたものであり、回路規模を拡大することなく、高周波成分を含む電源ノイズを観測することを可能にする半導体集積回路を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明の一つの態様では、自身を動作させるための電源の電源電圧と所定の基準電圧とを比較する電圧比較手段と、前記電圧比較手段の比較結果を記録する比較結果記録手段とを備える半導体集積回路であって、前記比較結果記録手段は、クロック信号を基準として、前記電圧比較手段において前記電源電圧が前記基準電圧を超過していると判定された期間の長さを記録することを特徴とする。

この発明の態様によれば、電源ノイズを観測するための仕組みを半導体集積回路の内部に設けつつ、観測対象の電源電圧と基準電圧との比較結果を時間軸ごとに継続的に記録するのではなく、電源電圧が基準電圧を超過していると判定された期間の長さのみを記録することとしたので、回路規模を拡大することなく、高周波成分を含む電源ノイズを観測することができる。

また、本発明の他の態様では、上記の発明の態様において、前記クロック信号を構成するパルスの幅を広げるクロック制御手段をさらに備えることを特徴とする。

この発明の態様によれば、電源電圧が基準電圧を超過していると判定された期間の長さを測定するためのクロック信号を構成するパルスの幅を広げることとしたので、高周波の電源ノイズを観測するために、クロック信号を高速化した場合であっても、測定結果を正確に記録することができる。

また、本発明の他の態様では、上記の発明の態様において、前記電圧比較手段は、前記電源とは異なる系統で供給される電源によって動作することを特徴とする。

この発明の態様によれば、電圧比較手段を操作させるための電源を観測対象の電源とは別系統で供給することとしたので、観測対象の電源のノイズの影響を受けることなく、正確にノイズの観測を行うことができる。

また、本発明の他の態様では、上記の発明の態様において、前記電圧比較手段に供給される電源を安定化させる電源安定化手段をさらに備えることを特徴とする。

この発明の態様によれば、電圧比較手段を操作させるための電源を電源安定化手段によって安定化させることとしたので、観測対象の電源のノイズの影響を受けることなく、正確にノイズの観測を行うことができる。

また、本発明の他の態様では、上記の発明の態様において、前記電圧比較手段は、可変抵抗によって前記基準電圧の電圧値を変更させることを特徴とする。

この発明の態様によれば、可変抵抗によって基準電圧を変更することができるようにしたので、基準電圧を段階的に変更して電源ノイズの観測を行うことにより、電源ノイズのピーク値を確認することができる。

本発明の一つの態様によれば、電源ノイズを観測するための仕組みを半導体集積回路の内部に設けつつ、観測対象の電源電圧と基準電圧との比較結果を時間軸ごとに継続的に記録するのではなく、電源電圧が基準電圧を超過していると判定された期間の長さのみを記録することとしたので、回路規模を拡大することなく、高周波成分を含む電源ノイズを観測することができるという効果を奏する。

また、本発明の一つの態様によれば、電源電圧が基準電圧を超過していると判定された期間の長さを測定するためのクロック信号を構成するパルスの幅を広げることとしたので、高周波の電源ノイズを観測するために、クロック信号を高速化した場合であっても、測定結果を正確に記録することができるという効果を奏する。

また、本発明の一つの態様によれば、電圧比較手段を操作させるための電源を観測対象の電源とは別系統で供給することとしたので、観測対象の電源のノイズの影響を受けることなく、正確にノイズの観測を行うことができるという効果を奏する。

また、本発明の一つの態様によれば、電圧比較手段を操作させるための電源を電源安定化手段によって安定化させることとしたので、観測対象の電源のノイズの影響を受けることなく、正確にノイズの観測を行うことができるという効果を奏する。

また、本発明の一つの態様によれば、可変抵抗によって基準電圧を変更することができるようにしたので、基準電圧を段階的に変更して電源ノイズの観測を行うことにより、電源ノイズのピーク値を確認することができるという効果を奏する。

以下に添付図面を参照して、本発明に係る半導体集積回路の好適な実施の形態を詳細に説明する。

まず、オシロコープを用いた従来の電源ノイズ観測方法について説明する。図１０は、従来のノイズ観測方法を示す図である。同図に示すように、半導体集積回路１００は、ロジックブロック１１０を有する。ロジックブロック１１０は、高速な演算処理を実行する回路ブロックであり、ＶＤＤとＶＳＳという２つの電源の供給を受けて動作する。

ロジックブロック１１０は、高速で動作するため、ロジックブロック１１０の電源であるＶＤＤおよびＶＳＳには高周波のノイズが発生する。図１０の例では、ＶＤＤのノイズを観測するために、半導体集積回路１００にモニタ端子１２０が設けられ、ＶＤＤがモニタ端子１２０まで引き出されている。

この例では、モニタ端子１２０にオシロスコープ１０を接続することにより、ＶＤＤのノイズを観測することができるが、モニタ端子１２０へ引き出される経路上でノイズの高周波成分は減衰してしまうため、低周波のノイズしか観測されない。また、この方法では、ＶＤＤやＶＳＳを引き出すための配線がアンテナとなり、ノイズを受ける場合もある。

図１１は、従来の他のノイズ観測方法を示す図である。同図に示すように、半導体集積回路１０１は、モニタ端子１２０に相当する電源ノイズ観測専用の端子をもたない。このように電源ノイズ観測専用の端子をもたない場合でも、Ｉ／ＯのＰＭＯＳ１３１とＮＭＯＳ１３２のうち、ＰＭＯＳ１３１のみをＯＮにし、入出力端子１４０にオシロスコープ１０を接続することにより、ＶＤＤのノイズを観測することができる。

しかしながら、この方法を用いた場合も、Ｉ／Ｏのオン抵抗を介して観測しているため、オン抵抗とＩ／Ｏの容量が大きく、高周波成分が減衰してしまい、低周波のノイズしか観測することができない。

このように、半導体集積回路の外部にオシロスコープ１０を接続してノイズを観測する方法では、高周波のノイズは、オシロスコープに届く前に減衰してしまい、観測されない。そこで、本実施例に係る電源ノイズ観測方法では、半導体集積回路の内部にノイズ観測のための仕組みを設ける。

次に、本実施例に係る電源ノイズ観測方法を実現するための半導体集積回路の構成について説明する。図１は、本実施例に係る半導体集積回路２００の構成を示すブロック図である。同図に示すように、半導体集積回路２００は、ロジックブロック２１０と、電圧比較部２２０と、レギュレータ２３０と、クロック制御部２４０と、比較結果記録部２５０とを有する。

以下、半導体集積回路２００が、電子基板２０上に実装されており、同じく電子基板２０上に実装されている電源供給部３０から電源の供給を受けているものとして、半導体集積回路２００の各部の詳細について説明する。

ロジックブロック２１０は、高速な演算処理を実行する回路ブロックであり、ＶＤＤ１とＶＳＳ１という２つの電源の供給を受けて動作する。ＶＤＤ１とＶＳＳ１は、それぞれ、電源端子２６１と２６２を介して電源供給部３０から供給されている。

電圧比較部２２０は、ＶＤＤ１とＶＳＳ１のうちいずれか一方を比較対象として基準電圧（Ｖｒｅｆ）と比較し、その結果を比較結果記録部２５０へ出力する回路であり、ＶＤＤ２とＶＳＳ２という２つの電源の供給を受けて動作する。電圧比較部２２０の回路構成を図２に示す。同図に示すように、電圧比較部２２０は、セレクタ２２１と、可変抵抗２２２および２２３と、差動アンプ２２４とを有する。

セレクタ２２１は、ＶＤＤ１とＶＳＳ１のいずれか一方を選択して、差動アンプ２２４の一方の差動入力へ出力するための選択器である。このように、選択器を設けることにより、電源毎にノイズ観測のための仕組みを用意する必要がなくなり、半導体集積回路２００の回路規模を小さくすることができる。

可変抵抗２２２および２２３は、抵抗値を任意に設定可能な抵抗である。可変抵抗２２２および２２３は、ＶＤＤ２とＶＳＳ２を接続するように直列に接続され、中間に任意の電圧値の基準電圧を生成する。可変抵抗２２２および２２３によって生成された基準電圧は、差動アンプ２２４の他方の差動入力に入力される。

なお、セレクタ２２１と、可変抵抗２２２および２２３の状態は、動作テスト用のレジスタを設定することにより、もしくは、外部端子経由での制御により変更される。

差動アンプ２２４は、セレクタ２２１から出力された電圧が基準電圧よりも高い場合にＨｉｇｈを出力し、その他の場合にＬｏｗを出力する回路である。差動アンプ２２４の出力は、電圧比較部２２０の出力となる。

上述した電圧比較部２２０の各部が動作するための電源であるＶＤＤ２とＶＳＳ２は、それぞれ、一旦、電源端子２６３と２６４を介して電源安定化手段であるレギュレータ２３０に供給され、ここで安定化された後に、電圧比較部２２０に供給されている。このように、ＶＤＤ２とＶＳＳ２は、ロジックブロック２１０を動作させるためのＶＤＤ１とＶＳＳ１とは別系統で供給され、さらに、レギュレータ２３０によって安定化されているため、電圧比較部２２０は、ロジックブロック２１０が発生させるノイズの影響を受けることなく正確に動作することができる。

ここで、電圧比較部２２０が出力する信号の例を図３および図４に示す。図３は、基準電圧を１．０Ｖとした場合の電圧比較部２２０の出力の一例を示す図であり、波形４０は、ＶＤＤ１の電圧の変動を示している。同図に示すように、電圧比較部２２０の出力である信号５１は、波形４０の高さが基準電圧を上回っている間はＨｉｇｈになり、波形４０の高さが基準電圧以下の場合はＲｏｗになる矩形波となる。

図４は、基準電圧を上げて１．２Ｖとした場合の電圧比較部２２０の出力の一例を示す図である。この場合における電圧比較部２２０の出力である信号５２は、信号５１と比較してＨｉｇｈになる期間が短くなっている。これは、基準電圧が高くなるほど、比較対象の電圧の変動が基準電圧を超過することが少なくなるためである。

したがって、基準電圧をさらに上げて、電圧比較部２２０の出力がＨｉｇｈにならなくなる境界をみつけることにより、比較対象の電圧の変動のピーク値、すなわち、観測対象の電源ノイズのピーク値を知ることができる。なお、電圧比較部２２０は、半導体集積回路２００の内部に設けられているため、高周波の電源ノイズも減衰することなく電圧比較部２２０へ入力され、電圧比較部２２０の出力に反映される。

図１の説明に戻って、クロック制御部２４０は、比較結果記録部２５０に供給されるクロック信号を制御する回路である。具体的には、クロック制御部２４０は、クロック信号の送信開始と送信停止を制御するとともに、クロック信号のパルスの幅を広げさせる。なお、クロック制御部２４０が供給するクロック信号は、クロック入力端子２６５を介して外部から入力されたものであってもよいし、半導体集積回路２００の内部で生成されたものであってもよい。

図５は、クロック制御部２４０の回路構成を示す図である。同図に示すように、クロック制御部２４０は、ＡＮＤ回路２４１と、ＯＲ回路２４２ａおよび２４２ｂと、ディレイ回路２４３ａおよび２４３ｂとを有する。

ＡＮＤ回路２４１は、クロック信号の送信開始と送信停止を制御するための回路であり、一方の入力信号であるｅｎａｂｌｅ信号がＯＮになった場合にもう一方の入力信号であるクロック信号の送信を開始させ、ｅｎａｂｌｅ信号がＯＦＦになった場合にクロック信号の送信を停止させる。なお、ｅｎａｂｌｅ信号の状態は、動作テスト用のレジスタを設定することにより、もしくは、外部端子経由での制御により変更される。

ｅｎａｂｌｅ信号がＯＮの場合、ＡＮＤ回路２４１から出力されたクロック信号は分岐され、一方はそのままＯＲ回路２４２ａに入力され、もう一方はディレイ回路２４３ａを経由してＯＲ回路２４２ａに入力される。そして、ＯＲ回路２４２ａから出力されたクロック信号は再び分岐され、一方はそのままＯＲ回路２４２ｂに入力され、もう一方はディレイ回路２４３ｂを経由してＯＲ回路２４２ｂに入力される。

図６は、クロック制御部２４０の動作を示すタイムチャートである。同図において、信号ｉｎは、ＡＮＤ回路２４１に入力されるクロック信号であり、信号ａは、ＡＮＤ回路２４１から出力される時点でのクロック信号であり、信号ｂは、ディレイ回路２４３ａから出力される時点でのクロック信号である。そして、信号ｃは、ＯＲ回路２４２ａから出力される時点でのクロック信号であり、信号ｄは、ディレイ回路２４３ｂから出力される時点でのクロック信号であり、信号ｏｕｔは、クロック制御部２４０から出力されるクロック信号である。

信号ｉｎのパルスの幅が２０ｐｓ（Pico Second）であり、ディレイ回路２４３ａおよび２４３ｂの遅延量が１０ｐｓであるとする。この場合、信号ａおよび信号ｂのパルスの幅も２０ｐｓであるが、信号ｂは、ディレイ回路２４３ａによって１０ｐｓの遅延を加えられた状態でＯＲ回路２４２ａにおいて信号ａと重畳されるため、ＯＲ回路２４２ａから出力される信号ｃのパルスの幅は、３０ｐｓとなる。

そして、信号ｃから分岐される信号ｄのパルスの幅も３０ｐｓであるが、信号ｄは、ディレイ回路２４３ｂによって１０ｐｓの遅延を加えられた状態でＯＲ回路２４２ｂにおいて信号ｃと重畳されるため、ＯＲ回路２４２ｂから出力される信号ｏｕｔのパルスの幅は、４０ｐｓとなる。

このように、クロック制御部２４０は、クロック信号を分岐させ、その一方に遅延を加えて他方の信号と重畳させることにより、パルスの幅を広げさせる。高周波のノイズに関する情報を比較結果記録部２５０において記録させるには、クロック制御部２４０が高速のクロック信号を比較結果記録部２５０に供給する必要があるが、高速のクロック信号は、パルスの幅が狭いため、後述するカウンタ２５２等が正常に動作しない恐れがある。クロック制御部２４０は、パルスの幅を広げることにより、この問題を解消する。

なお、図５の例では、ディレイ回路２４３ａとＯＲ回路２４２ａの部分で１段階、ディレイ回路２４３ｂとＯＲ回路２４２ｂの部分でもう１段階、と２段階でパルスの幅を広げているが、何段階でパルスの幅を広げることとしてもよい。また、図６の例では、ディレイ回路２４３ａおよび２４３ｂの遅延量を１０ｐｓとしているが、遅延量は、パルスの幅よりも小さければどのような大きさであってもよい。

図１の説明に戻って、比較結果記録部２５０は、電圧比較部２２０における電源電圧と基準電圧との比較結果を記録する回路である。具体的には、比較結果記録部２５０は、電圧比較部２２０から出力された波形をクロックとしてカウンタを動作させ、電源電圧が基準電圧を超過する期間がどれだけあったかをカウンタに記憶させる。

図７は、比較結果記録部２５０の回路構成を示す図である。同図に示すように比較結果記録部２５０は、ＡＮＤ回路２５１と、カウンタ２５２とを有する。ＡＮＤ回路２５１は、電圧比較部２２０の出力した信号（例えば、図３における信号５１や図４における信号５２）と、クロック制御部２４０から供給されるクロック信号を入力とし、電圧比較部２２０の出力した信号のＨｉｇｈの部分の長さに比例した数だけ、カウンタ２５２の値をカウントアップさせるための信号を生成する。

例えば、クロック制御部２４０の出力したクロック信号を基準として、Ｈｉｇｈの状態が７クロック分の長さだけある信号が電圧比較部２２０からＡＮＤ回路２５１へ入力された場合、ＡＮＤ回路２５１は、７つのパルスからなる信号を出力する。前述の通り、クロック制御部２４０から供給されるクロック信号のパルスの幅は広げられており、ＡＮＤ回路２５１から出力される各パルスは、クロック制御部２４０から供給されるクロック信号のパルスと同じ幅をもつため、カウンタ２５２を確実に動作させることができる。

カウンタ２５２は、ＡＮＤ回路２５１から出力されるパルスを受信するたびに保持する値を１だけ増加させる回路である。上述してきた仕組みにより、カウンタ２５２には、観測対象の電源電圧が基準電圧を上回る期間の長さの合計に比例した値が設定される。そして、カウンタ２５２の値は、入出力端子２６６を介して外部から読み出され、また、リセットされる。

電圧比較部２２０における比較の結果を記録するには、電圧比較部２２０の出力をサンプリングして時系列に記録していく方式も考えられるが、この場合、大量の記憶領域が必要となり、半導体集積回路２００の回路規模を増大させてしまう。一方、上記のように、カウンタ２５２を用いて電圧比較部２２０の比較結果を記録することとすれば、少ない記憶領域で、ノイズの発生量を知るために十分な情報を記録することができる。

次に、図１に示した半導体集積回路２００において発生する電源ノイズを観測する手順について説明する。電源ノイズを観測するには、まず、観測対象の電源が差動アンプ２２４に入力されるようにセレクタ２２１を設定し、可変抵抗２２２および２２３を調整して基準電圧の大きさを所定値に設定する。そして、カウンタ２５２をリセットした後、所定の時間だけクロック制御部２４０のｅｎａｂｌｅ信号をＯＮにし、カウンタ２５２の値を読み出す。ここで読み出された値が大きいほど、ノイズの発生量が多いことを示す。

また、電源ノイズのピーク値を知りたい場合は、基準電圧を段階的に上昇させながら上記の手順を繰り返し実行し、カウンタ２５２から読み出された値が０となる段階を確認すればよい。

上述してきたように、本実施例１では、電源ノイズを観測するための仕組みを半導体集積回路２００の内部に設けつつ、観測対象の電源電圧と基準電圧との比較結果を時間軸ごとに継続的に記録するのではなく、電源電圧が基準電圧を超過していると判定された期間の長さのみをカウンタ２５２に記録することとしたので、回路規模を拡大することなく、高周波成分を含む電源ノイズを観測することができる。

実施例１では、可変抵抗を用いて基準電圧を生成する例を示したが、基準電源を半導体集積回路の外部から供給することとしてもよい。この場合の構成を図８に示す。同図に示すように、外部から基準クロックの供給を受ける半導体集積回路２０１の構成は、電圧比較部２２０が電圧比較部２７０に置き換わり、電圧比較部２７０に対して基準電圧を供給する電圧供給端子２６７が設けられている以外は、図１に示した半導体集積回路２００と同様である。

図９は、電圧比較部２７０の回路構成を示す図である。同図に示すように、電圧比較部２７０は、セレクタ２７１と、差動アンプ２７２とを有する。セレクタ２７１は、ＶＤＤ１とＶＳＳ１のいずれか一方を選択して、差動アンプ２７２の一方の差動入力へ出力するための選択器である。差動アンプ２７２のもう一方の差動入力には、電圧供給端子２６７経由で外部から供給された基準電圧が供給される。

差動アンプ２７２は、セレクタ２７１から出力された電圧が基準電圧よりも高い場合にＨｉｇｈを出力し、その他の場合にＬｏｗを出力する回路である。差動アンプ２７２の出力は、比較部２７０の出力となる。その他の部分の構成および動作は、実施例１と同様であるので、説明を省略する。

上述してきたように、本実施例２では、基準電圧を半導体集積回路の外部から供給することとしたので、基準電圧を生成するための可変抵抗等が不要となり、半導体集積回路の回路規模の拡大をさらに抑制することができる。

（付記１）自身を動作させるための電源の電源電圧と所定の基準電圧とを比較する電圧比較手段と、前記電圧比較手段の比較結果を記録する比較結果記録手段とを備える半導体集積回路であって、
前記比較結果記録手段は、クロック信号を基準として、前記電圧比較手段において前記電源電圧が前記基準電圧を超過していると判定された期間の長さを記録することを特徴とする半導体集積回路。

（付記２）前記クロック信号を構成するパルスの幅を広げるクロック制御手段をさらに備えることを特徴とする付記１に記載の半導体集積回路。

（付記３）前記電圧比較手段は、前記電源とは異なる系統で供給される電源によって動作することを特徴とする付記１または２に記載の半導体集積回路。

（付記４）前記電圧比較手段に供給される電源を安定化させる電源安定化手段をさらに備えることを特徴とする付記１〜３のいずれか１つに記載の半導体集積回路。

（付記５）前記電圧比較手段は、可変抵抗によって前記基準電圧の電圧値を変更させることを特徴とする付記１〜４のいずれか１つに記載の半導体集積回路。

（付記６）前記基準電圧を外部から供給されることを特徴とする付記１〜５のいずれか１つに記載の半導体集積回路。

（付記７）前記電圧比較手段は、比較対象の電源を選択する選択器を備えることを特徴とする付記１〜６のいずれか１つに記載の半導体集積回路。

以上のように、本発明に係る半導体集積回路は、電源ノイズの観測に有用であり、特に、回路規模を拡大することなく、高周波成分を含む電源ノイズを観測することが必要な場合に適している。

実施例１に係る半導体集積回路の構成を示すブロック図である。 電圧比較部の回路構成を示す図である。 基準電圧を１．０Ｖとした場合の電圧比較部の出力の一例を示す図である。 基準電圧を１．２Ｖとした場合の電圧比較部の出力の一例を示す図である。 クロック制御部の回路構成を示す図である。 クロック制御部の動作を示すタイムチャートである。 比較結果記録部の回路構成を示す図である。 実施例２に係る半導体集積回路の構成を示すブロック図である。 電圧比較部の回路構成を示す図である。 従来のノイズ観測方法を示す図である。 従来の他のノイズ観測方法を示す図である。

符号の説明

１０ オシロスコープ
２０ 電子基板
３０ 電源供給部
４０ 波形
５１、５２ 信号
１００、１０１ 半導体集積回路
１１０ ロジックブロック
１２０ モニタ端子
１３１ ＰＭＯＳ
１３２ ＮＭＯＳ
１４０ 入出力端子
２００、２０１ 半導体集積回路
２１０ ロジックブロック
２２０ 電圧比較部
２２１ セレクタ
２２２、２２３ 可変抵抗
２２４ 差動アンプ
２３０ レギュレータ
２４０ クロック制御部
２４１ ＡＮＤ回路
２４２ａ、２４２ｂ ＯＲ回路
２４３ａ、２４３ｂ ディレイ回路
２５０ 比較結果記録部
２５１ ＡＮＤ回路
２５２ カウンタ
２６１〜２６４ 電源端子
２６５ クロック入力端子
２６６ 入出力端子
２６７ 電圧供給端子
２７０ 電圧比較部
２７１ セレクタ
２７２ 差動アンプ

Claims (4)

1. 自身を動作させるための電源の電源電圧と所定の基準電圧とを比較する電圧比較手段と、
   クロック信号を基準として、前記電圧比較手段において前記電源電圧が前記基準電圧を超過していると判定された期間の長さを記録する比較結果記録手段と、
   前記クロック信号を構成するパルスの幅を広げるクロック制御手段と
   を備えることを特徴とする半導体集積回路。
2. 前記電圧比較手段は、前記電源とは異なる系統で供給される電源によって動作することを特徴とする請求項１に記載の半導体集積回路。
3. 前記電圧比較手段に供給される電源を安定化させる電源安定化手段をさらに備えることを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記電圧比較手段は、可変抵抗によって前記基準電圧の電圧値を変更させることを特徴とする請求項１〜３のいずれか１つに記載の半導体集積回路。

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