CN109981085B - 时钟监控电路 - Google Patents

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Abstract

一种时钟监控电路，包括：采样电路，其适用于与采样时钟同步地对监控目标时钟进行采样；第一计数器电路，其适用于对采样电路将监控目标时钟采样在预定电平的次数进行计数；以及第二计数器电路，其适用于对采样电路执行采样的次数进行计数。

Description

时钟监控电路
相关申请的交叉引用
本申请要求于2017年12月26日提交的申请号为10-2017-0179850的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例总体而言涉及集成电路技术。具体地，这些实施例涉及一种时钟监控电路，其用于监控在集成电路内部使用的时钟的状态。
背景技术
通常，诸如中央处理单元(CPU)和存储器的集成电路芯片基于时钟而工作。因此，精确控制时钟的占空比非常重要。例如，如果在时钟的上升沿和时钟的下降沿处输入和/或输出数据的存储器中时钟的占空比不是精确的50％，则在上升沿与下降沿之间的时序不匹配，使得可能无法在正确的时序处输入或输出数据。
因此，用于监控时钟的状态的时钟监控电路可以用在各种集成电路芯片中。此外，可以使用用于基于监控结果而将时钟的占空比校正为50％的电路。在集成电路芯片中，时钟的使用位置可以不同，并且时钟的状态可以根据位置而不同。因此，可能需要时钟监控电路来监控在集成电路芯片的各种位置中的时钟。如果时钟监控电路的复杂性和面积增加，则使用时钟监控电路可能存在限制。
发明内容
本发明的实施例涉及一种时钟监控电路，其具有简单的结构并且能够监控在集成电路内部的时钟状态。
根据本发明的实施例，一种时钟监控电路包括：采样电路，所述采样电路适用于与采样时钟同步地对监控目标时钟进行采样；第一计数器电路，所述第一计数器电路适用于对采样电路将监控目标时钟采样在预定电平的次数进行计数；以及第二计数器电路，所述第二计数器电路适用于对采样电路执行采样的次数进行计数。
附图说明
图1是示出根据本发明的实施例的时钟监控电路的框图。
图2是示出根据本发明的实施例的时钟监控电路的操作的时序图。
图3是示出根据本发明的实施例的时钟监控电路的框图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式实施，并且不应该被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将彻底和完整，并且向本领域技术人员充分传达本发明的范围。在整个公开内容中，贯穿本发明的各个附图和实施例，相同的附图标记表示相同的部件。应注意的是，对“实施例”的引用不一定仅意味着一个实施例，并且对“实施例”的不同引用不一定是相同的实施例。
图1是示出根据本发明的实施例的时钟监控电路100的框图。
参考图1，时钟监控电路100可以包括采样电路110、第一计数器电路120、第二计数器电路130、输出电路140和振荡器150。
振荡器150可以产生用于对监控目标时钟CLK进行采样的采样时钟CLK_S。在各种实施例中，采样时钟CLK_S的频率和监控目标时钟CLK的频率彼此不同，以便获得时钟监控电路100的精确监控结果。此外，采样时钟CLK_S与监控目标时钟CLK之间的频率比可以不是整数比。尽管在图1中示出时钟监控电路100包括振荡器150，但是当在包括时钟监控电路100的集成电路中存在用作采样时钟CLK_S的时钟时，时钟监控电路100可以不包括振荡器150。
采样电路110可以与采样时钟CLK_S同步地对监控目标时钟CLK进行采样。具体地，采样电路110可以在采样时钟CLK_S的每个上升沿处对监控目标时钟CLK的逻辑电平进行采样。可选地，采样电路110可以在采样时钟CLK_S的每个下降沿处对监控目标时钟CLK的逻辑电平进行采样。采样电路110可以是D触发器，其在时钟端子处接收采样时钟CLK_S，在D端子处接收监控目标时钟CLK，并且在Q端子处输出采样结果SAMPLE。
第一计数器电路120可以对由采样电路110将监控目标时钟CLK采样在预定电平的次数进行计数。预定电平可以为逻辑高电平与逻辑低电平之中的一个电平。这里，假设预定电平为逻辑高电平。第一计数器电路120可以使用采样结果SAMPLE作为激活信号。换句话说，第一计数器电路120可以在采样结果SAMPLE为逻辑高电平时被激活，而在采样结果SAMPLE为逻辑低电平时被去激活。当第一计数器电路120被激活时，第一计数器电路120可以对采样时钟CLK_S被激活的次数进行计数。结果，第一计数器电路120可以对由采样电路110将监控目标时钟CLK采样在逻辑高电平的次数进行计数，以产生计数结果CNT<0:N>(其中N是等于或大于1的整数)。
第二计数器电路130可以对采样电路110的采样数进行计数。第二计数器电路130可以使用具有逻辑高电平“1”的信号作为激活信号。换句话说，第二计数器电路130可以连续地保持激活状态。由于第二计数器电路130对采样时钟CLK_S被激活的次数进行计数，因此第二计数器电路130可以通过对采样电路110的采样数进行计数来最终产生计数结果TOTAL<0:N>。
第一计数器电路120的计数结果CNT<0:N>与第二计数器电路130的计数结果TOTAL<0:N>的比率可以包括关于监控目标时钟CLK的占空比的信息。随着CNT<0:N>与TOTAL<0:N>之间的比率值增大，监控目标时钟CLK的占空比增大。相反，随着CNT<0:N>与TOTAL<0:N>之间的比率值减小，监控目标时钟CLK的占空比减小。将参考图2更详细地描述以上描述。
输出电路140可以将时钟监控电路100的监控结果CNT<0:N>和TOTAL<0:N>输出到包括时钟监控电路100的集成电路的外部。输出电路140可以包括(2N+2)个输出驱动器(未示出)，以输出监控结果。时钟监控电路100的监控结果CNT<0:N>和TOTAL<0:N>可以被输出到集成电路的外部，使得监控目标时钟CLK的状态可以在外部被监控。可选地，当在集成电路的内部使用监控结果时，可以不需要输出电路140。此外，输出电路140可以被设计成通过使用较少数量的输出驱动器来经由并行-串行转换输出监控结果，而不是通过使用(2N+2)个输出驱动器来并行地输出监控结果。
时钟监控电路100可以通过使用诸如采样电路110以及第一计数器电路120和第二计数器电路130的简单结构来监控所述监控目标时钟CLK的状态。
图2是示出根据本发明的实施例的时钟监控电路(例如，图1中所示的时钟监控电路100)的操作的时序图。
在图2的时序图中，情况(A)示出了在监控目标时钟CLK的占空比或周期为50％时的时钟监控电路100的操作。在采样时钟CLK_S的上升沿处，可以对监控目标时钟CLK的逻辑电平进行采样以产生采样结果SAMPLE。仅当采样结果SAMPLE为1时，第一计数器电路120的计数结果CNT<0:N>可以在采样时钟CLK_S的每个上升沿处增大。相反，第二计数器电路130的计数结果TOTAL<0:N>可以在采样时钟CLK_S的每个上升沿处增大。因此，第一计数器电路120的计数结果CNT<0:N>可以变为3，并且第二计数器电路130的计数结果TOTAL<0:N>可以变为6。3:6的比率可以表示监控目标时钟CLK的占空比为50％。
在图2的时序图中，情况(B)示出了在监控目标时钟CLK的占空比为67％时的时钟监控电路100的操作。(B)的操作也可以与(A)的操作相同地操作。因此，第一计数器电路120的计数结果CNT<0:N>可以变为4，并且第二计数器电路130的计数结果TOTAL<0:N>可以变为6。4:6的比率可以表示监控目标时钟CLK的占空比为67％。
在图2的时序图中，情况(C)示出了在监控目标时钟CLK的占空比为33％时的时钟监控电路100的操作。(C)的操作也可以与(A)的操作相同地操作。因此，第一计数器电路120的计数结果CNT<0:N>可以变为2，并且第二计数器电路130的计数结果TOTAL<0:N>可以变为6。比率2:6可以表示监控目标时钟CLK的占空比为33％。
在所有情况(A)、(B)和(C)中，随着时钟监控电路100的工作时间增加，监控结果可以更准确。
图3是示出根据本发明的实施例的时钟监控电路300的框图。
参考图3，时钟监控电路300可以包括采样电路110、第一计数器电路120、第二计数器电路130和振荡器150，它们与图1所示的时钟监控电路100的那些组件相同。此外，时钟监控电路300可以包括输出电路340。
输出电路340可以包括第一选择器341、第二选择器343和输出驱动器电路345。
第一选择器341可以响应于监控选择信号MON_SEL而选择第一计数器电路120的计数结果CNT<0:N>与第二计数器电路130的计数结果TOTAL<0:N>之中的一个。在监控模式中，监控选择信号MON_SEL可以在逻辑高电平1与逻辑低电平0之间转换，并且最终，可以交替选择并输出计数结果CNT<0:N>和计数结果TOTAL<0:N>。
第二选择器343可以响应于监控模式信号MON_EN而选择第一选择器341的选择结果或输出信号OUT<0:N>。输出信号OUT<0:N>可以是当模式不是监控模式时由包括时钟监控电路300的集成电路输出到输出驱动器电路345的信号(例如，数据)。监控模式信号MON_EN可以在监控模式下被激活，否则可以被去激活。
输出驱动器电路345可以包括(N+1)个输出驱动器，并且输出驱动器电路345可以通过使用(N+1)输出驱动器来将由第二选择器343选中的信号输出到集成电路的外部。
结果，输出电路340可以在监控模式下交替地将第一计数器电路120的计数结果CNT<0:N>和第二计数器电路130的计数结果TOTAL<0:N>输出到集成电路的外部，而当所述模式不是监控模式时，输出电路340可以将输出信号OUT<0:N>输出到集成电路的外部。
根据本发明的实施例，具有简单结构的时钟监控电路能够监控在集成电路的内部的时钟状态。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (18)

1.一种时钟监控电路，包括：
采样电路，所述采样电路适用于与采样时钟同步地对监控目标时钟进行采样；
第一计数器电路，所述第一计数器电路适用于对所述采样电路将所述监控目标时钟采样在预定电平的次数进行计数；以及
第二计数器电路，所述第二计数器电路适用于对所述采样电路执行采样的次数进行计数，
其中，所述采样时钟具有与所述监控目标时钟的频率不同的频率。
2.如权利要求1所述的时钟监控电路，其中，所述采样时钟与所述监控目标时钟的频率比不是整数比。
3.如权利要求2所述的时钟监控电路，还包括：
输出电路，所述输出电路适用于输出所述第一计数器电路的计数结果和所述第二计数器电路的计数结果。
4.如权利要求2所述的时钟监控电路，其中，所述采样电路在所述采样时钟的上升沿处对所述监控目标时钟进行采样，以及
所述第二计数器电路对所述采样时钟的上升沿数进行计数。
5.如权利要求2所述的时钟监控电路，其中，所述采样电路在所述采样时钟的下降沿处对所述监控目标时钟进行采样，以及
所述第二计数器电路对所述采样时钟的下降沿数进行计数。
6.如权利要求2所述的时钟监控电路，其中，所述预定电平为逻辑高电平与逻辑低电平之中的一个电平。
7.如权利要求3所述的时钟监控电路，其中，所述输出电路包括：
第一选择器，所述第一选择器适用于选择所述第一计数器电路的计数结果与所述第二计数器电路的计数结果之中的一个；
第二选择器，所述第二选择器适用于选择由所述第一选择器选中的计数结果与输出信号之中的一个；以及
输出驱动器电路，所述输出驱动器电路适用于输出由所述第二选择器选中的一个。
8.如权利要求7所述的时钟监控电路，其中，所述第一选择器在时钟监控模式下交替地选择所述第一计数器电路的计数结果和所述第二计数器电路的计数结果，以及
所述第二选择器在所述时钟监控模式下选择由所述第一选择器选中的所述计数结果，否则选择所述输出信号。
9.如权利要求2所述的时钟监控电路，其中，所述第一计数器电路的计数值与所述第二计数器电路的计数值的比率表示所述监控目标时钟的占空比。
10.如权利要求2所述的时钟监控电路，还包括：
振荡器，所述振荡器适用于产生所述采样时钟。
11.一种时钟监控电路，包括：
采样电路，所述采样电路适用于与采样时钟同步地对监控目标时钟进行采样；
第一计数器电路，所述第一计数器电路适用于对所述采样电路将所述监控目标时钟采样在预定电平的次数进行计数；
第二计数器电路，所述第二计数器电路适用于对所述采样电路执行采样的次数进行计数；以及
输出电路，所述输出电路适用于输出所述第一计数器电路的计数结果和所述第二计数器电路的计数结果，
其中，所述采样时钟具有与所述监控目标时钟的频率不同的频率。
12.如权利要求11所述的时钟监控电路，其中，所述采样电路在所述采样时钟的上升沿处对所述监控目标时钟进行采样，以及
所述第二计数器电路对所述采样时钟的上升沿数进行计数。
13.如权利要求11所述的时钟监控电路，其中，所述采样电路在所述采样时钟的下降沿处对所述监控目标时钟进行采样，以及
所述第二计数器电路对所述采样时钟的下降沿数进行计数。
14.如权利要求11所述的时钟监控电路，其中，所述预定电平为逻辑高电平与逻辑低电平之中的一个电平。
15.如权利要求11所述的时钟监控电路，其中，所述输出电路包括：
第一选择器，所述第一选择器适用于选择所述第一计数器电路的计数结果与所述第二计数器电路的计数结果之中的一个；
第二选择器，所述第二选择器适用于选择由所述第一选择器选中的所述计数结果与输出信号之中的一个；以及
输出驱动器电路，所述输出驱动器电路适用于输出所述由所述第二选择器选中的一个。
16.如权利要求15所述的时钟监控电路，其中，所述第一选择器在时钟监控模式下交替地选择所述第一计数器电路的计数结果和所述第二计数器电路的计数结果，以及
所述第二选择器在时钟监控模式下选择由所述第一选择器选中的所述计数结果，否则选择所述输出信号。
17.如权利要求11所述的时钟监控电路，其中，所述第一计数器电路的计数值与所述第二计数器电路的计数值的比率表示所述监控目标时钟的占空比。
18.如权利要求11所述的时钟监控电路，还包括：
振荡器，所述振荡器适用于产生所述采样时钟。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779930B (zh) * 2021-11-18 2022-10-01 新唐科技股份有限公司 時脈監控電路、微控制器，及其控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103347332A (zh) * 2013-06-25 2013-10-09 矽力杰半导体技术(杭州)有限公司 信号处理方法及电路及带该电路的led调光电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181588A (ja) * 1994-12-22 1996-07-12 Fujitsu Ltd クロック断検出回路
JPH11155082A (ja) * 1997-11-20 1999-06-08 Nec Corp 同期信号判定回路及び同期信号判定方法
JP3523225B2 (ja) 2001-09-18 2004-04-26 Ｎｅｃマイクロシステム株式会社 クロック監視装置及び監視方法
US8121240B1 (en) * 2004-11-16 2012-02-21 Xilinx, Inc. Statistical measurement of average edge-jitter placement on a clock signal
TWI316329B (en) * 2006-04-26 2009-10-21 Realtek Semiconductor Corp Phase selector, data receiving device, data transmitting device utilizing phase selector and clock-selecting method
KR100948067B1 (ko) 2008-07-10 2010-03-16 주식회사 하이닉스반도체 반도체 소자
CN101764594A (zh) * 2009-11-09 2010-06-30 天津南大强芯半导体芯片设计有限公司 一种时钟信号检测电路及异常时钟信号检测方法
US9432009B2 (en) * 2013-11-15 2016-08-30 Arm Limited Circuit delay monitoring apparatus and method
CN104079265B (zh) * 2014-06-23 2016-08-17 四川和芯微电子股份有限公司 高速时钟占空比检测系统
CN105759190B (zh) * 2016-02-23 2018-09-28 工业和信息化部电子第五研究所 Mos管参数退化的检测电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103347332A (zh) * 2013-06-25 2013-10-09 矽力杰半导体技术(杭州)有限公司 信号处理方法及电路及带该电路的led调光电路

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