JP2004014054A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】簡単な構成で高速及び低消費電力化を図った信号伝達経路を持つ半導体集積回路装置を提供する。
【解決手段】プリチャージ回路よりプリチャージされた複数の第１信号線に対して、相補の入力信号に対応した第１信号線のいずれか一方のプリチャージレベルをディスチャージさせて信号伝達が行われる信号伝達経路を備え、上記複数の第１信号線のうちいずれかの相補信号に対応した一対の信号線のディスチャージレベルを検知し、上記ディスチャージが行われる期間よりも遅いタイミングで上記プリチャージ回路を動作させるセルフリセット回路を設ける。
【選択図】 図１
【解決手段】プリチャージ回路よりプリチャージされた複数の第１信号線に対して、相補の入力信号に対応した第１信号線のいずれか一方のプリチャージレベルをディスチャージさせて信号伝達が行われる信号伝達経路を備え、上記複数の第１信号線のうちいずれかの相補信号に対応した一対の信号線のディスチャージレベルを検知し、上記ディスチャージが行われる期間よりも遅いタイミングで上記プリチャージ回路を動作させるセルフリセット回路を設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、高速での信号伝達を可能とするセルフリセット方式の信号バスを備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明に関連するものとして（１）特開昭６１−１４４７８８号公報、（２）特開平０５−０４７１８０号公報、（３）Ａ ９４０ＭＨｚ Ｄａｔａ−Ｒａｔｅ ８Ｍｂ ＣＭＯＳ ＳＲＡＭ（１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）の存在が報告された。（１）の公報では、データ出力バッファの出力を入力して一定時間経過後に読出し終了確認クロックを発生することにより、確実にデータ出力が完了した後にデータ出力線の自動プリチャージ動作を可能とする半導体記憶装置が開示されている。（２）の公報では、微小振幅の読み出し信号を増幅する増幅回路に入力する相補の入力信号の振幅レベルを比較制御において比較したり、判断したりするとともに、上記比較、判断に基づいてイコライズ，プリチャージ信号を生成して、上記増幅回路の出力信号のイコライズ，プリチャージを自動的に行う半導体メモリ装置が開示されている。（３）の文献では、バッファ回路と遅延回路及びリセット回路で構成されるセルフリセット回路によりリードデータバスをリセットするタイミングをリードデータバス信号の出力から発生させる。
【０００３】
【発明が解決しようとする課題】
上記（１）（２）は、信号出力線側のリセットないしプリチャージを行うものであり、信号伝達線路自体のプリチャージには向けられていない。文献（３）においては、リードデータバスのセルフリセット回路は、リードデータバス配線のそれぞれに対して、バッファ回路と遅延回路及びリセット回路で構成されるセルフリセット回路を接続するものである。このため、リードデータバス配線数が多い場合、セルフリセット回路数もリードデータバス配線数に応じ多くなる。ちなみに、９ビットのリードデータを転送するデータバスでは、１８個ものセルフリセット回路を必要とする。このため、かかるセルフリセット回路の配置に合わせてリートデータバスを配置することが必要となり、チップサイズを大きくしたり、消費電力を増大させたりしてしまう。さらに、遅延回路によりリセット開始タイミングとリセット期間の両方を設定するものであるためにバスサイクルの高速化には一定の限界が存在するものであることが判明した。
【０００４】
この発明の目的は、簡単な構成で高速及び低消費電力化を図った信号伝達経路を持つ半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。プリチャージ回路よりプリチャージされた複数の第１信号線に対して、相補の入力信号に対応した第１信号線のいずれか一方のプリチャージレベルをディスチャージさせて信号伝達が行われる信号伝達経路を備え、上記複数の第１信号線のうちいずれかの相補信号に対応した一対の信号線のディスチャージレベルを検知し、上記ディスチャージが行われる期間よりも遅いタイミングで上記プリチャージ回路を動作させるセルフリセット回路を設ける。
【０００６】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置の信号伝達経路の一実施例の回路図が示されている。この実施例は、回路Ａで形成された信号を第１データバスＢＵＳ１を介して回路Ｅに伝える信号伝達経路に向けられている。回路Ａは、伝達すべき相補信号ＭＴとＭＢを増幅する増幅回路を含む。この増幅回路は、入力と出力とが交差接続されてラッチ回路とされるＰチャネルＭＯＳＦＥＴＱ１、Ｑ３とＮチャネルＭＯＳＦＥＴＱ２、Ｑ４からなる２つのＣＭＯＳインバータ回路と、動作制御信号ＳＥＴにより上記ラッチ回路に動作電流を流すＮチャネルＭＯＳＦＥＴＱ５とからなる。
【０００７】
上記相補信号ＭＴとＭＢは、特に制限されないが、スタティック型メモリセルから読み出されて微小信号とされる。すなわち、この相補信号ＭＴとＭＢは、メモリセルが接続された相補ビット線がカラム選択スイッチ（Ｙ選択回路）を介して伝えられた信号である。したがって、増幅回路は、メモリセルのセンスアンプとしての動作を行うものである。
【０００８】
上記増幅回路の相補の増幅信号は、出力回路ＯＢ１とＯＢ２を介してＮチャネルの出力ＭＯＳＦＥＴのゲートに伝えられる。この出力ＭＯＳＦＥＴのドレインは、バス０のバスノードＴ、バスノードＢに接続される。このバスノードＴ、バスノードＢには、他の回路Ａからの同様な出力ＭＯＳＦＥＴのドレインが共通に接続される。上記出力ＭＯＳＦＥＴは、オープンドレイン形式の出力回路であり、上記バス０においてワイヤード論理が採られる。上記第１データバスＢＵＳ１は、バス０〜バスｎからなり、それぞれがトルーＴとバーＢの相補信号線対からなるので、信号線としては（ｎ＋１）×２本とされる。
【０００９】
メモリ側ではバス０に対応した複数の回路Ａのうちいずれか１つの増幅回路（センスアンプ）が信号ＳＥＴにより動作状態となり、それに対応した信号ＴＡ０Ａ，ＴＡ０Ｂが上記出力ＭＯＳＦＥＴを介してバス０の上記バスノードＴ、バスノードＢに伝えられる。このとき、バス０に接続される他の回路Ａでは、それぞれに対応した信号ＳＥＴがロウレベルの非選択状態となり、上記信号ＴＡ０Ａ，ＴＡ０Ｂに対応した信号が共にロウレベルとなり、上記出力ＭＯＳＦＥＴがオフ状態となって出力ハイインピーダンス状態にされることにより、上記バス０には上記選択された１つのメモリ側の増幅信号が伝えられるものとなる。
【００１０】
残りのバス１（図示せず）からバスｎからなるｎ対のバスにおいても上記同様な回路Ａが複数個設けられる。回路Ａは、上記第１データバスＢＵＳ１に対応したｎ＋１個の回路が１組とされて、それが第１データバスＢＵＳ１に対して複数組設けられる。上記信号ＳＥＴにより各組単位で動作状態となり、上記第１データバスＢＵＳ１を通してｎ＋１ビットのデータ転送動作が行われる。
【００１１】
上記第１データバスＢＵＳ１には、回路Ｃが設けられる。回路Ｃは、バス０〜バスｎのそれぞれに対応して設けられ、中継増幅回路及びプリチャージ回路から構成される。プリチャージ回路は、バス０〜バスｎのトルーＴ，バーＢの各信号線のうち、バス０において代表として例示的に示されているように電源電圧との間に設けられるＰチャネルＭＯＳＦＥＴＭＰ２、ＭＰ４により構成される。中継増幅回路は、バス０において代表として例示的に示されているようにＣＭＯＳインバータ回路ＩＮＶ１，ＩＮＶ２により構成される。このＣＭＯＳインバータ回路ＩＮＶ１，ＩＮＶ２の出力信号は、バス０のトルーＴ，バーＢの各信号線と電源電圧との間に設けられるＰチャネルＭＯＳＦＥＴＭＰ３とＭＰ５のゲートに帰還される。
【００１２】
ＭＯＳＦＥＴＭＰ３とＭＰ５は、バスノードＴ，Ｂのプリチャージレベルを維持させるために設けられる。それ故、ＭＯＳＦＥＴＭＰ３とＭＰ５は、前記出力ＭＯＳＦＥＴにより、バス０等のバスノードＴ又はＢのうちいずれか一方をディスチャージさせるとき、オン状態にされたＭＯＳＦＥＴによりバスノードＴ又はＢがロウレベルに引き抜かれるよう小さなコンダクタンスしか持たないようにされる。言い換えるならば、上記センスアンプの増幅動作によってオフ状態にされた出力ＭＯＳＦＥＴによりフローティング状態にされるバスノードＢ又はＴがリーク電流等によって低下してしまうのを補う程度の電流供給能力しか持たないようにされる。つまり、信号伝達期間において、バス０のバスノードＢ又はＴがプリチャージレベルにされたとき、インバータ回路ＩＮＶ１，０が出力信号がロウレベルとなり、上記ＰチャネルＭＯＳＦＥＴＭＰ５又はＭＰ３をオン状態にしてプリチャージレベルを維持させる。
【００１３】
上記のようなｎ＋１個のプリチャージ回路及び中継増幅回路に対して、言い換えるならば、第１データバスＢＵＳ１に対して１つの回路Ｄが設けられる。この回路Ｄは、上記複数の中継増幅回路のうちの１つの回路、例えばバス０に対応した中継増幅回路ＩＮＶ１，ＩＮＶ２の出力信号を受けて、上記プリチャージ回路を構成するＭＯＳＦＥＴＱＭＰ２，ＭＰ４のゲートに供給されるリセット信号ＲＥＳを形成するリセット制御回路を構成する。
【００１４】
上記リセット制御回路Ｄは、ｎ＋１対からなる第１データバスＢＵＳ１のうちの１つのバス０のトルーＴ又はバーＢのディスチャージ信号に対応した中継増幅出力に応答し、上記バス０のディスチャージ期間に対応した遅延時間を遅延回路ＤＬＹにより形成し、かかる遅延時間の経過後にプリチャージ回路を動作させるリセット信号ＲＥＳを形成する。特に制限されないが、パルス生成回路は、上記遅延回路ＤＬＹの出力信号を受けて、上記プリチャージ期間に対応したパルスを形成し、上記リセット信号ＲＥＳのアクティブ期間（プリチャージ期間）の制御を行う。
【００１５】
この実施例では、回路Ｅは第１データバスＢＵＳ１のバス０のトルーＴ及びバーＢに対応したものが代表として例示的に示されているように、ドレインが第２データバスＢＵＳ２に接続された二対のＭＯＳＦＥＴＱ８，Ｑ９及びＱ６，Ｑ７から構成される。上記第１データバスＢＵＳ１の中継増幅回路ＩＮＶ１，ＩＮＶ２の出力信号は、上記第２データバスＢＵＳ２に設けられる２つのＭＯＳＦＥＴＱ８，Ｑ９のうちの一方のＭＯＳＦＥＴＱ８とＱ６ゲートに供給される。これらきＭＯＳＦＥＴＱ８とＱ６と対とされるＭＯＳＦＥＴＱ９とＱ７のゲートには、上記第１データバスＢＵＳ１と同様なデータバスからの転送信号が伝えられる。
【００１６】
それ故、回路Ｅは、それを中心にして左右に分配された２つの第１データバスＢＵＳ１の伝達信号のワイヤードオア論理を第２データバスＢＵＳ２に出力させる。つまり、回路４は、第１データバスＢＵＳ１に設けられる出力ＭＯＳＦＥＴと同じ動作を行うようにされる。それ故、図示しないが、必要に応じて第２データバスＢＵＳ２においても、上記回路Ｃ及びＤのようなプリチャージ回路及び中継増幅回路と、共通化されたリセット制御回路が設けられて第１データバスＢＵＳのセルフリセット回路が構成される。
【００１７】
図２には、この発明に係る信号伝達経路の動作を説明するための波形図が示されている。回路Ａにおいて、ＳＥＴ信号がハイレベルになると、上記センスアンプとしての増幅回路が動作状態となり、入力されたメモリセルからの微小読み出し信号ＭＴ，ＭＢを増幅して、最初の読み出しでは例えば相補信号のうちの一方の信号ＴＡ０Ｔはハイレベルに、ＴＡ０Ｂはロウレベルのままとする。
【００１８】
この信号ＴＡ０Ｔのハイレベルによりバス０のバスノードＴがハイレベルからロウレベルにディスチャージされる。このバスノードＴのロウレベルへのディスチャージを受けて、インバータ回路ＩＮＶ１の出力信号がハイレベルに変化する。ＩＮＶ１の出力信号のハイレベルを受けて、回路Ｄのノアゲート回路の出力信号がハイレベルからロウレベルに変化し、遅延回路ＤＬＹでの遅延時間の経過後にリセット信号ＲＥＳをハイレベルからロウレベルに変化させる。この信号ＲＥＳのロウレベルにより、プリチャージ回路のＰチャネルＭＯＳＦＥＴＭＰ２，ＭＰ４等がオン状態となり、第１データバスＢＵＳ１の全てのバス０〜バスｎをハイレベルにプリチャージする。
【００１９】
上記インバータ回路ＩＮＶ１の出力信号がハイレベルにより回路ＥのＭＯＳＦＥＴＱ８がオン状態となり、第２データバスのバス出力（Ａ）をロウレベルに引き抜くというディスチャージ動作を行うことにより、第１データバスＢＵＳ１の信号が第２データバスＢＵＳ２に伝達される。
【００２０】
回路Ａにおいて、ＳＥＴ信号が再びハイレベルになると、上記センスアンプとしての増幅回路が動作状態となり、入力されたメモリセルからの微小読み出し信号ＭＴ，ＭＢを増幅して、２回目の読み出しでは例えば相補信号のうちの他方の信号ＴＡ０Ｂをハイレベルに、ＴＡ０Ｔはロウレベルのままとする。
【００２１】
この信号ＴＡ０Ｂのハイレベルによりバス０のバスノードＢがハイレベルからロウレベルにディスチャージされる。このバスノードＢのロウレベルへのディスチャージを受けて、インバータ回路ＩＮＶ２の出力信号がハイレベルに変化する。ＩＮＶ２の出力信号のハイレベルを受けて、回路Ｄのノアゲート回路の出力信号がハイレベルからロウレベルに変化し、遅延回路ＤＬＹでの遅延時間の経過後にリセット信号ＲＥＳをハイレベルからロウレベルに変化させる。この信号ＲＥＳのロウレベルにより、プリチャージ回路のＰチャネルＭＯＳＦＥＴＭＰ２，ＭＰ４等がオン状態となり、第１データバスＢＵＳ１の全てのバス０〜バスｎをハイレベルにプリチャージする。
【００２２】
上記インバータ回路ＩＮＶ２の出力信号がハイレベルにより回路ＥのＭＯＳＦＥＴＱ６がオン状態となり、第２データバスのバス出力（Ｂ）をロウレベルに引き抜くというディスチャージ動作を行うことにより、第１データバスＢＵＳ１の信号が第２データバスＢＵＳ２に伝達される。
【００２３】
この実施例のようある１本のバス（ここではバス（０）の中継出力（ＩＮＶ１，ＩＮＶ２）の出力信号のオア論理をとり、この出力を遅延回路ＤＬＹにより遅らせ、第１データバスＢＵＳ１のバス（０）〜（ｎ）のプリチャージ回路（リセット回路）を構成するＰチャネルＭＯＳＦＥＴＭＰ２，ＭＰ４等の入力信号ＲＥＳとする。このような構成にすることにより、オートリセット回路Ｄは、上記バス０〜バスｎからなるｎ＋１対の第１データバスＢＵＳ１に対して１個となり、セルフリセット回路部分の面積を低減でき、遅延回路で消費する動作電流も１／２（ｎ＋１）となる。
【００２４】
この実施例のセルフリセット回路は、前記のような回路Ｃと回路Ｄで構成される。回路Ｃは、インバータ回路のような増幅回路と、プリチャージＭＯＳＦＥＴ及びプリチャージレベルを維持するための小さなサイズのＭＯＳＦＥＴで構成されるために、（ｎ＋１）×２本からなる第１データバスを高密度に半導体基板上に形成することができる。回路Ｄは、上記ｎ＋１個からなる回路Ｃに対して１つ回路で共通化できるので、上記第１データバスを高密度配置に影響を与えない。これにより、回路の簡素化と低消費電力化を図った信号伝達経路を得ることができる。
【００２５】
上記のように第１データバスＢＵＳ１を高密度に配置することによって、温度、デバイス性能、電源電圧等の条件により出力されるタイミングの変動も小さくすることができる。このため、リセット制御回路により１つのバスを代表としてリセット信号ＲＥＳを形成して、第１データバスＢＵＳ１の全バス０〜ｎのプリチャージを行うようにしても、実質的には何ら問題なくプリチャージ動作を実施することが可能になるものである。
【００２６】
図３には、この発明に係る信号伝達経路に設けられるリセット制御回路の一実施例の回路図が示されている。同図は、図１の回路Ｄに対応している。ノアゲート回路ＮＯＲは、前記図１の実施例のように第１データバスＢＵＳ１の中の１、例えばバス０に設けられた中継増幅回路ＩＮＶ１，ＩＮＶ２の出力信号を受けて、いずれか一方のハイレベル（論理１）への変化を検出する。このノアゲート回路ＮＯＲの出力側にはインバータ回路Ｎ１が設けられ、上記ノアゲート回路ＮＯＲとともに論理和（ＯＲ）回路を構成する。
【００２７】
上記論理和出力は、遅延回路ＤＬＹを構成する２つの直列形態に接続されたインバータ回路Ｎ２、Ｎ３により遅延される。この遅延時間により、リセット開始タイミング調整が行われる。厳密には、ナンドゲート回路ＮＡＮＤ及びインバータ回路Ｎ５の遅延時間も含まれるが、素子サイズ等の設定により上記インバータ回路Ｎ２、Ｎ３の遅延時間に対して、ナンドゲート回路ＮＡＮＤ及びインバータ回路Ｎ５の遅延時間は無視できるものと理解されたい。
【００２８】
上記遅延回路ＤＬＹの出力信号は、パルス幅調整のためのインバータ回路Ｎ４に伝えられる。上記インバータ回路Ｎ４は、遅延回路ＤＬＹ’として動作し、その遅延信号を上記ナンドゲート回路ＮＡＮＤの他方の入力に伝える。この結果、図４の波形図（Ａ）に示すように、バスノード（Ｔ）がロウレベルにディスチャージされ、それに対応して前記中継増幅回路ＩＮＶ１の出力信号がハイレベル（論理１）になってから、遅延回路ＤＬＹでの遅延時間の経過後にリセット信号がロウレベルに変化し、上記遅延回路ＤＬＹ’の遅延時間の経過の後にリセット信号がハイレベルに変化する。
【００２９】
上記リセット信号がロウレベルに変化するのは、例えばバスノード（Ｔ）がディスチャージされてから前記遅延回路ＤＬＹの遅延時間で決まり、ロウレベルのアクティブレベルを維持してバスノードのリセット（プリチャージ）を行う期間は、上記遅延回路ＤＬＹ’により設定されるものである。上記遅延回路ＤＬＹ’とナンドゲート回路ＮＡＮＤ及びインバータ回路Ｎ５によりパルス生成回路が構成され、上記遅延回路ＤＬＹの遅延信号が論理１になってから、遅延回路ＤＬＹ’の遅延信号が同じく論理１になるまでの間、言い換えるならば、遅延回路ＤＬＹの遅延回路ＤＬＹ’の遅延時間に相当するパルス幅にされたリセット信号ＲＥＳが形成される。
【００３０】
上記パルス生成回路が無い場合には、図４（Ｂ）に示すように、上記遅延回路ＤＬＹの遅延時間により、上記リッセト開始タイミング及びバスノードリセット期間の両方が一律に決まってしまう。上記第１データバスＢＵＳ１のディスチャージ期間は、図１の実施例では上記セット信号ＳＥＴのパルス幅で決まり、上記第１データバスＢＵＳ１での信号伝達時間及びそれを受けるラッチ回路等の動作を考慮して比較的長い時間に設定されている。上記のようなディスチャージ期間に、上記プリチャージ動作を開始すると、誤ったデータが伝えられたりプリチャージＭＯＳＦＥＴＭＰ２、ＭＰ４と上記第１データバスＢＵＳ１をディスチャージさせる出力ＭＯＳＦＥＴとの間で直流電流を流すなどの不都合が生じる。このため、上記遅延回路ＤＬＹの遅延時間は、ワーストケースを考慮した比較的長い時間に設定される必要がある。そして、かかる遅延回路ＤＬＹの遅延時間がそのままバスノードリセット期間になるので上記図４（Ｂ）のような構成ではサイクル時間が長くなってしまう。
【００３１】
これに対して、バスノードリセット期間では、ディチャージされたバスノードＴ又はＢを電源電圧のようなハイレベルにプリチャージさせる時間でよく、プリチャージＭＯＳＦＥＴＭＰ２、ＭＰ４に流す電流をバスの寄生容量等を考慮して極く短い時間にすることができる。この実施例では、このことに着目して、前記のようなパルス生成回路を設けることにより、上記データバスで決まるバスサイクルを上記リセット開始タイミングでの遅延時間ＤＬＹと、バスノードのリセット期間ＤＬＹ’で決まる短い時間にすることがきる。
【００３２】
この実施例では、前記のようにリセット開始タイミングをリセットタイミング調整用の遅延回路ＤＬＹで決まり、バスノードリセット期間はパルス幅調整用の遅延回路ＤＬＹ’で決まる。このため、サイクル時間に影響を与えないように独立したタイミング設計が可能となり、バスサイクルの短縮化、言い換えるならば、動作の高速化が可能になるものである。
【００３３】
図５には、この発明が適用されたスタティック型ＲＡＭ（以下、ＳＲＡＭという）の一実施例のチップ構成図が示されている。この実施例のＳＲＡＭは、メモリアレイがチップの縦横中央部に設けられる周辺回路により大きく４つに分割される。上記４つに分割されたメモリアレイは、その１つが代表として図６及び図７によって例示的に示されている。同図においてチップの長手方向を横方向（左右方向）とし、短手方向を縦方向（上下方向）として以下に説明する。
【００３４】
図６には、縦方向に大きく４つのメモリブロックに分割されてなるメモリアレイの上側の２つのメモリブロックとそれに対応した周辺回路が示されている。上側の２つのメモリブロックには、全体として左右に大きく２分割されている。左半分においては、回路Ａに対応してメモリセルアレイが設けられる。回路Ａは上下のメモリブロックのそれぞれにおいて、９個が１つの組を成しており全部で８ヶ（組）、８ヶ（組）の１６ヶ（組）設けられる。上記８ヶずつの回路Ａは、回路Ｅを挟んで８ヶずつに分けられる。
【００３５】
上下のメモリブロックにおいて、回路Ａの対応するもの同士が横方向に延長される第１データバスＢＵＳ１を構成する９対のバス０〜バス８にそれぞれ接続される。つまり、同図において横方向に延長されている９対の信号線が第１データバスを構成する。１本のバスＴ及びＢには、それぞれ上記８ヶの対応する出力ＭＯＳＦＥＴのドレインが接続される。
【００３６】
上記左右に分割された２つの第１データバスのそれぞれに対応して回路Ｃがそれぞれ設けられ、９個の回路Ｃに対して１個の回路Ｄが設けられてリセット信号を形成する。回路Ｅは、左右に分割された上記第１データバスに対応した２組の回路Ｃの出力信号を受けて、縦方向に延長される第２データバスＢＵＳ２に出力信号を送出する。つまり、メモリブロックの右半分においても、上記左半分とミラー反転された構成で、上記２分割された他方の第１データバス及び回路Ｃ及びＤがそれぞれ設けられ、これら左右中央部に回路Ｅ及び第２データバスＢＵＳ２が設けられる。
【００３７】
図７には、上記４つのメモリブロックに分割された下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路が示されている。下側の２つのメモリブロックは、前記図６と同様な構成にされる。つまり、前記同様に全体として左右に大きく２分割されている。回路Ａ、回路Ｃ及び回路Ｄと第１データバス、回路Ｅと第２データバスが設けられる。図６の第２データバスＢＵＳ２は、そのまま下側に延長されて図７の第２データバスＢＵＳ２と接続される。
【００３８】
上記第２データバスＢＵＳは、チップ中央部に設けられる回路Ｊに入力される。この回路Ｊの出力信号は、横方向に延長される信号線を介して中央部に設けられる回路Ｆに入力される。回路Ｆは、上記左右に分割された第２データバスＢＵＳ２に対応して設けられる上記回路Ｊの左右出力信号Ｔ，Ｂを受けて、チップ中央部に設けられる出力回路に向けて９ビットの信号を出力する。
【００３９】
図８には、上記回路Ｆの一実施例の回路図が示されている。回路Ｆは、ナンドゲート回路により構成されたラッチ回路と、その入力部に設けられたゲート回路から構成される。ゲート回路は、ナンドゲート回路とインバータ回路の直列回路からなり、論理０のオア入力ゲート回路としての動作を行う。つまり、左右の入力信号Ｔ，Ｂは、後述する回路Ｊにより形成されるものであり、非選択のメモリブロックの出力信号がハイレベル（論理１）とされる。それ故、選択メモリブロックの信号のうちロウレベル（論理０）により、ナンドゲート回路からなるラッチ回路のセット／リセット動作が行われるものである。
【００４０】
上記ラッチ回路を構成する２つのナンドゲート回路の相補の入力信号、言い換えるならば、上記論理０のオア入力ゲート回路の出力信号が、前記回路Ｄに供給されて前記同様にリセット信号ＲＥＳを発生させ、第２データバスＢＵＳ２のセルフリセット動作を行うものである。この第２データバスＢＵＳ２においても、前記第１データバスＢＵＳ１と同様に同じ場所に配置されるため、バス（０）〜（ｎ）の信号伝播遅延も動作条件（デバイス、温度など）にかかわらずほぼ同じ遅延時間となる。このため、代表のバス配線からリセット信号を発生させて共通に使用しても、本来のセルフリセット回路の特徴である動作条件の応じリセット信号発生タイミングの自動調整機能は失われずタイミングずれによる不具合も生じない。
【００４１】
図９には、上記回路Ｊの一実施例の回路図が示されている。回路Ｊは、基本的には前記回路Ｃと同様である。それ故、第２データバスに設けられるＰチャネルＭＯＳＦＥＴＭＰ２〜ＭＰ５及び中継増幅回路ＩＮＶ１，ＩＮＶ２は、前記回路Ｃと同じ回路記号が用いられる。ただし、中継増幅回路にはインバータ回路ＩＮＶ３，ＩＮＶ４が追加されて２つのインバータ回路により正相増幅を行うようにされる。ただし、第２データバスのプリチャージレベルを維持するために設けられるＰチャネルＭＯＳＦＥＴに帰還信号を形成するのは、前記回路Ｃと同じく前段のインバータ回路ＩＮＶ１，ＩＮＶ２で形成された反転増幅信号が用いられる。
【００４２】
このように中継増幅回路において正相増幅動作を行うことにより、プリチャージレベルとされた第２データバスの信号はハイレベルとして出力され、ディスチャージされたバスの信号がロウレベルとして出力される。つまり、非選択の第２データバスＢＵＳ２において全信号がハイレベル（論理１）となり、前記図８の回路Ｆでは、選択側の第２データバスから伝えられるＴ又はＢのロウレベルの入力に応答してラッチ回路がセット／リセットの動作を行うものとされる。
【００４３】
上記のように１つのメモリブロックに対しリードデータバスを２分割することにより配線長が低減され、第１データバスＢＵＳ１の寄生容量が低減され、信号伝達速度（ディスャージ／プリチャージ）の高速化が可能になる。そして、上記のような論理和により選択されたデータバスの信号が自動的に出力側に伝えられる構成は、次のような欠陥救済回路を簡素化することができる。
【００４４】
図１０には、この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例のバス構成図が示されている。メモリブロックは、前記実施例のようにブロックＡとブロックＢのように大きく２分割される。それぞれのブロックＡとＢにおいて、第１データバスＢＵＳ１が左右に２分割され、中央部に回路Ｃ，Ｄ，Ｅが設けられて第２データバスＢＵＳ２へと導かれる。上記第１データバスＢＵＳ１は、バス０Ｔ／Ｂないしバス８Ｔ／Ｂの９対の信号線により構成され、メモリブロック全体では２組ずつ４等分に分割される。
【００４５】
この実施例では、メモリブロックにおいて、冗長メモリアレイはブロックＢ側にのみ設けられ、それに対応して救済回路もブロックＢ側にのみ設けられる。同図においては、冗長メモリアレイがないブロックＡの救済を行う例が示されており、かかるブロックＡの救済にブロックＢ側の冗長メモリアレイが用いられる。例えば、冗長メモリアレイは、２Ｉ／Ｏの救済が可能とされる。同図では、メモリブロックＡのデータバス０と１に対応したビット線に欠陥が存在する場合、その救済にブロックＢの冗長メモリアレイのビット線が使用される。
【００４６】
上記のようなビット線不良を含むブロックＡからの読み出し動作において、ブロックＡに対応したバス０、１は非選択状態にされる。そして、ブロックＢの冗長メモリアレイが救済回路により選択されてブロックＢのバス０と１に接続される。これにより、ブロックＢではバス０と１が救済ＩＯとして選択され、残りの３Ｔ／Ｂ〜８Ｔ／Ｂに対応したバスは非選択とされる。
【００４７】
上記のような論理和構成の信号伝達経路、回路Ｃ−回路Ｅ−回路Ｊ−回路Ｆ−出力回路の経路により、ブロックＡ，Ｂ関係なく選択状態にされた信号が自動的に選ばれて出力される。つまり、ブロックＡ，Ｂにおいて非選択のバスはプリチャージ状態を維持しており、選択バスのディスチャージに対応した信号のみが第１データバスＢＵＳ１、第２データバスＢＵＳ２を通して出力回路に導かれるものである。したがって、非選択のブロックＢにおいても冗長メモリアレイを救済回路によりバス０、１に接続させるだけで、冗長メモリアレイの信号を上記のような経路で出力させることができる。また、選択側のブロックＡでは、欠陥ビット線に対応したバス０Ｔ／Ｂ、１Ｔ／Ｂをプリチャージ状態に維持させることにより、その出力を停止させることができる。
【００４８】
図１１には、この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例のバス構成図が示されている。同図においては、上記図１０と同じＹ系欠陥救済回路により、冗長メモリアレイがあるブロックＢの救済を行う場合の例が示されている。この例では、ブロックＢにおいてバス０と１に対応したビット線に欠陥が存在する場合には、救済回路がブロックＢの欠陥ビット線に代えて冗長メモリアレイのビット線をバス０と１に接続する。第１データバスＢＵＳ１は、バス０Ｔ／Ｂと１Ｔ／Ｂが救済ＩＯとされるだけであり、通常動作と同じくかかる救済ＩＯを含めてブロックＢの第１データバスＢＵＳ１が選択されて第２データバスＢＵＳ２及び回路ＪとＦを介して出力回路に導かれる。
【００４９】
図１２には、この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＡに対応した第１データバスの一実施例の回路図が示されている。同図においては、回路Ｂは、前記回路Ａの出力信号を受けるオープンドレインの出力ＭＯＳＦＥＴを示している。前記図１０の欠陥救済の例では、ブロックＡに対応した第１データバスＢＵＳ１に設けられる回路Ｄが、バス０又は１の信号を受けてリセット信号ＲＥＳを形成する場合には、リセット信号ＲＥＳが発生されないという問題が生じる。
【００５０】
このような問題を回避するために、ブロックＡに対応した回路Ｄは、２ＩＯ救済の場合にはそれより１つ多い３ＩＯに対応したバス、例えばバス０〜２からの信号を受けるように構成される。つまり、ノアゲート回路ＮＯＲが３個設けられ、上記２つのバス０〜２からの信号を受けるようにするものである。これにより、ブロックＢでの救済が行われる前記図１０のようにブロックＡにおいても、バス２からの信号によりリッセト信号ＲＥＳを形成することができる。
【００５１】
図１３には、この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＢに対応した第１データバスの一実施例の回路図が示されている。前記図１０の欠陥救済の例では、救済回路によりバス０Ｔ／Ｂ〜８Ｔ／ＢのいずれかがブロックＡの欠陥ビット線の救済に用いられてもブロックＢの回路Ｄではリセット信号ＲＥＳを形成する必要がある。そこで、冗長メモリアレイに対応した出力回路Ｂ’を構成するＭＯＳＦＥＴのドレインを第１データバス０Ｔ／Ｂないし８Ｔ／Ｂのいずれかに接続可能とするＭＯＳスイッチが設けられて、欠陥救済切替回路１と２が構成される。
【００５２】
同図の例のようにバスス０Ｔ／Ｂが用いられる場合、それに対応したＭＯＳスイッチのゲートに選択信号が供給される。上記出力回路Ｂ’による第１データバスのバス０Ｔ又はＢのディチャージ信号がインバータ回路及びノアゲート回路を通して回路Ｄの入力される。他の欠陥救済切替回路２からも同様な信号が形成されて上記回路Ｄに入力される。回路Ｄは、ブロックＢ自身からの冗長メモリアレイを含むバス０を代表とする信号も受け、リセット信号ＲＥＳを発生させる。
【００５３】
これにより、ブロックＢ側の回路Ｄでは、ブロックＢからの冗長メモリアレイを含んだ選択動作では、常にバス０〜８が選択状態になるので、１つを代表させた信号でリセット信号ＲＥＳを発生させる。また、ブロックＡの救済にブロックＢの冗長メモリアレイが使用された場合でも、上記欠陥救済切替回路１と２からの信号に応答して、リセット信号ＲＥＳを発生させることができる。
【００５４】
図１４には、この発明に係るＳＲＡＭの第１データバスの他の一実施例の回路図が示されている。この実施例では、回路Ｄが左右に分割された第１データバスＢＵＳ１の両方に用いられる。このため、回路Ｄには回路Ｅを挟んで両側に配置される１つのバスからの信号を受ける２つのノアゲート回路が設けられる。回路Ｄで形成されたリセット信号ＲＥＳは、上記回路Ｅを挟んで両側に設けらられる回路Ｃに対して共通に供給される。これにより、回路の簡素化が図られるものとなる。
【００５５】
図１５と図１６には、この発明が適用されたＳＲＡＭのメモリブロックとそれに対応した周辺回路の他の一実施例の構成図が示されている。図１５と図１６は、前記図６と図７の変形例であり、図５に示したチップ構成における１つのメモリアレイに対応している。
【００５６】
図１５は、上側の２つのメモリブロックとそれに対応した周辺回路が示されており、前記図６と同様に全体として左右に大きく２分割されている。左半分においては、回路Ａに対応してメモリセルアレイが設けられる。回路Ａは上下のメモリブロックのそれぞれにおいて、９個が１つの組を成しており全部で８ヶ（組）、８ヶ（組）の１６ヶ（組）設けられる。上記８ヶずつの回路Ａは、回路Ｅを挟んで８ヶずつに分けられる。
【００５７】
上下のメモリブロックにおいて、回路Ａの対応するもの同士が横方向に延長される第１データバスＢＵＳ１を構成する９対のバス０〜バス８にそれぞれ接続される。つまり、同図において横方向に延長されている９対の信号線が第１データバスを構成し、１本のバスＴ及びＢには、それぞれ上記８ヶの対応する出力ＭＯＳＦＥＴのドレインが接続される。
【００５８】
上記左右に分割された２つの第１データバスのそれぞれに対応して回路Ｃがそれぞれ設けられ、９個の回路Ｃに対して１個の回路Ｄが設けられてリセット信号を形成する。回路Ｅは、左右に分割された上記第１データバスに対応した２組の回路Ｃの出力信号を受けて、縦方向に延長される第２データバスＢＵＳ２に出力信号を送出する。メモリブロックの右半分においても、上記左半分とミラー反転された構成で、上記２分割された他方の第１データバス及び回路Ｃ及びＤがそれぞれ設けられ、これら左右中央部に回路Ｅ及び第２データバスＢＵＳ２が設けられる。
【００５９】
図１６は、上記４つのメモリブロックに分割された下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路が示されている。下側の２つのメモリブロックは、前記図１５と同様な構成にされる。つまり、前記同様に全体として左右に大きく２分割されている。回路Ａ、回路Ｃ及び回路Ｄと第１データバス、回路Ｅと第２データバスが設けられる。図１５の第２データバスＢＵＳ２は、そのまま下側に延長されて図１６の第２データバスＢＵＳ２と接続される。
【００６０】
上記第２データバスＢＵＳは、チップ中央部に設けられる回路Ｈに入力される。この回路Ｈの出力信号は、横方向に延長される信号線を介して中央部に設けられる回路Ｇに入力される。回路Ｇは、上記左右に分割された第２データバスＢＵＳ２に対応して設けられる上記回路Ｈの左右出力信号Ｔ，Ｂを受けて、チップ中央部に設けられる出力回路に向けて９ビットの信号を出力する。
【００６１】
図１７には、上記回路Ｇの一実施例の回路図が示されている。回路Ｇは、基本的には前記図７の回路Ｆと同様であり、ナンドゲート回路により構成されたラッチ回路と、その入力部に設けられたゲート回路から構成される。ゲート回路は、ナンドゲート回路とインバータ回路の直列回路からなり、論理０のオア入力ゲート回路としての動作を行う。つまり、左右の入力信号Ｔ，Ｂは、後述する回路Ｈにより形成されるものであり、非選択のメモリブロックの出力信号がハイレベル（論理１）とされる。それ故、選択メモリブロックの信号のうちロウレベル（論理０）により、ナンドゲート回路からなるラッチ回路のセット／リセット動作が行われるものである。
【００６２】
上記ラッチ回路を構成する２つのナンドゲート回路の相補の入力信号、言い換えるならば、上記論理０のオア入力ゲート回路の出力信号のそれぞれが、前記回路Ｄと同様な回路に供給されて前記同様に２通りのリセット信号１と２を発生させ、第２データバスＢＵＳ２のバスＴ／Ｂのそれぞれセルフリセット動作を行うものである。
【００６３】
図１８には、上記回路Ｈの一実施例の回路図が示されている。回路Ｈは、基本的には前記回路Ｊと同様である。第２データバスに設けられるＰチャネルＭＯＳＦＥＴＭＰ２〜ＭＰ５及び中継増幅回路ＩＮＶ１，ＩＮＶ２は、前記回路Ｃと同じ回路記号が用いられる。ただし、中継増幅回路には前記回路Ｊと同様にインバータ回路ＩＮＶ３，ＩＮＶ４が追加されて２つのインバータ回路により正相増幅を行うようにされる。そして、プリチャージ用のＰチャネルＭＯＳＦＥＴのゲートには、前記回路Ｇで形成された２つのリセット信号１と２がそれぞれ供給される。
【００６４】
この実施例では、ディスチャージされたバスに対応して形成されたリセット信号１又は２が、かかるディスチャージされたバスをリセット（プリチャージ）させるように発生させられる。このようにバスＴ又はＢのうちの一方のみに対応してリセット信号１又は２が形成される。この構成は、リセッ動作が不必要なバスＴ又はＢに対応したプリチャージＭＯＳＦＥＴのゲートに印加される電圧のみしか変化しないから、その分低消費電力とすることができる。
【００６５】
この発明においては、本数を限定した特定のバスの出力をリセット又はイコライズ信号として用いることで回路素子数を低減でき、全てのバスに対してリセット制御回路を設けるものに比べて回路面積及び消費電流の低減が可能となる。また、リセット開始時間とデータバスリセット期間をそれぞれ独立してタイミング設計することが可能となり、バスサイクルの短縮化が可能になる。
【００６６】
Ｙ系欠陥救済回路においては、冗長メモリセルアレイがメモリブロック右側にのみ配置し、それを両方に利用できるようにすることにより、効率的な救済が可能になるものである。そして、冗長メモリセルアレイが存在する側と存在しない側の２通りのバスができるが、欠陥救済時には救済回路からリセットパルスを作ることで解決される。また、冗長メモリセルアレイがない側（ブロックＡ）は救済本数＋１対のバス出力からリセット信号を作ることにより、いずれか最低でも１つのバスは必ず動作するのでリセット動作を保証することができる。冗長メモリセルアレイがある側（ブロックＢ）は通常時は特定のバス１対から、救済時には救済回路からそれぞれリセット信号を作る。これにより、通常時／欠陥救済時ともにバスのリセットが可能となる。
【００６７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、回路Ａはスタティック型メモリセルが設けられたメモリアレイからの読み出し信号を増幅するものの他、レジスタやＲＯＭ等のようなメモリ回路、あるいはプロセッサや論理回路等で形成された信号を出力するもの、あるいはこれらの回路の組み合わせであってもよい。この場合、バスに接続される複数の回路Ａのうち、１つ回路が選択されるようにすればよい。この発明は、複数ビットの単位でデータを転送させる信号バスを持つ各種半導体集積回路装置に広く利用することができる。
【００６８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。プリチャージ回路よりプリチャージされた複数の第１信号線に対して、相補の入力信号に対応した第１信号線のいずれか一方のプリチャージレベルをディスチャージさせて信号伝達が行われる信号伝達経路を備え、上記複数の第１信号線のうちいずれかの相補信号に対応した一対の信号線のディスチャージレベルを検知し、上記ディスチャージが行われる期間よりも遅いタイミングで上記プリチャージ回路を動作させるセルフリセット回路を設けることにより、回路面積及び消費電流の低減が可能となる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置の信号伝達経路の一実施例を示す回路図である。
【図２】この発明に係る信号伝達経路の動作を説明するための波形図である。
【図３】この発明に係る信号伝達経路に設けられるリセット制御回路の一実施例を示す回路図である。
【図４】図３のリセット制御回路の動作を説明するための波形図である。
【図５】この発明が適用されたＳＲＡＭの一実施例を示すチップ構成図である。
【図６】図５のメモリアレイの上側の２つのメモリブロックとそれに対応した周辺回路の回路構成図である。
【図７】図５のメモリアレイの下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路の回路構成図である。
【図８】図７の回路Ｆの一実施例を示す回路図である。
【図９】図７の回路Ｊの一実施例を示す回路図である。
【図１０】この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例を示すバス構成図である。
【図１１】この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例を示すバス構成図である。
【図１２】この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＡに対応した第１データバスの一実施例を示す回路図である。
【図１３】この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＢに対応した第１データバスの一実施例を示す回路図である。
【図１４】この発明に係るＳＲＡＭの第１データバスの他の一実施例を示す回路図である。
【図１５】図５のメモリアレイの上側の２つのメモリブロックとそれに対応した周辺回路の他の回路構成図である。
【図１６】図５のメモリアレイの下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路の他の回路構成図である。
【図１７】図１６の回路Ｇの一実施例を示す回路図である。
【図１８】図１６の回路Ｈの一実施例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ７…ＭＯＳＦＥＴ、ＭＰ２〜ＭＰ５…ＰチャネルＭＯＳＦＥＴ、ＯＢ１，ＯＢ２…出力回路、ＢＵＳ１…第１データバス、ＢＵＳ２…第２データバス、Ａ〜Ｇ…回路、ＤＬＹ，ＤＬＹ’…遅延回路、Ｎ１〜Ｎ５…インバータ回路、ＮＯＲ…ノアゲート回路、ＮＡＮＤ…ナンドゲート回路、ＩＮＶ１〜ＩＮＶ４…インバータ回路（中継増幅回路）。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、高速での信号伝達を可能とするセルフリセット方式の信号バスを備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明に関連するものとして（１）特開昭６１−１４４７８８号公報、（２）特開平０５−０４７１８０号公報、（３）Ａ ９４０ＭＨｚ Ｄａｔａ−Ｒａｔｅ ８Ｍｂ ＣＭＯＳ ＳＲＡＭ（１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）の存在が報告された。（１）の公報では、データ出力バッファの出力を入力して一定時間経過後に読出し終了確認クロックを発生することにより、確実にデータ出力が完了した後にデータ出力線の自動プリチャージ動作を可能とする半導体記憶装置が開示されている。（２）の公報では、微小振幅の読み出し信号を増幅する増幅回路に入力する相補の入力信号の振幅レベルを比較制御において比較したり、判断したりするとともに、上記比較、判断に基づいてイコライズ，プリチャージ信号を生成して、上記増幅回路の出力信号のイコライズ，プリチャージを自動的に行う半導体メモリ装置が開示されている。（３）の文献では、バッファ回路と遅延回路及びリセット回路で構成されるセルフリセット回路によりリードデータバスをリセットするタイミングをリードデータバス信号の出力から発生させる。
【０００３】
【発明が解決しようとする課題】
上記（１）（２）は、信号出力線側のリセットないしプリチャージを行うものであり、信号伝達線路自体のプリチャージには向けられていない。文献（３）においては、リードデータバスのセルフリセット回路は、リードデータバス配線のそれぞれに対して、バッファ回路と遅延回路及びリセット回路で構成されるセルフリセット回路を接続するものである。このため、リードデータバス配線数が多い場合、セルフリセット回路数もリードデータバス配線数に応じ多くなる。ちなみに、９ビットのリードデータを転送するデータバスでは、１８個ものセルフリセット回路を必要とする。このため、かかるセルフリセット回路の配置に合わせてリートデータバスを配置することが必要となり、チップサイズを大きくしたり、消費電力を増大させたりしてしまう。さらに、遅延回路によりリセット開始タイミングとリセット期間の両方を設定するものであるためにバスサイクルの高速化には一定の限界が存在するものであることが判明した。
【０００４】
この発明の目的は、簡単な構成で高速及び低消費電力化を図った信号伝達経路を持つ半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。プリチャージ回路よりプリチャージされた複数の第１信号線に対して、相補の入力信号に対応した第１信号線のいずれか一方のプリチャージレベルをディスチャージさせて信号伝達が行われる信号伝達経路を備え、上記複数の第１信号線のうちいずれかの相補信号に対応した一対の信号線のディスチャージレベルを検知し、上記ディスチャージが行われる期間よりも遅いタイミングで上記プリチャージ回路を動作させるセルフリセット回路を設ける。
【０００６】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置の信号伝達経路の一実施例の回路図が示されている。この実施例は、回路Ａで形成された信号を第１データバスＢＵＳ１を介して回路Ｅに伝える信号伝達経路に向けられている。回路Ａは、伝達すべき相補信号ＭＴとＭＢを増幅する増幅回路を含む。この増幅回路は、入力と出力とが交差接続されてラッチ回路とされるＰチャネルＭＯＳＦＥＴＱ１、Ｑ３とＮチャネルＭＯＳＦＥＴＱ２、Ｑ４からなる２つのＣＭＯＳインバータ回路と、動作制御信号ＳＥＴにより上記ラッチ回路に動作電流を流すＮチャネルＭＯＳＦＥＴＱ５とからなる。
【０００７】
上記相補信号ＭＴとＭＢは、特に制限されないが、スタティック型メモリセルから読み出されて微小信号とされる。すなわち、この相補信号ＭＴとＭＢは、メモリセルが接続された相補ビット線がカラム選択スイッチ（Ｙ選択回路）を介して伝えられた信号である。したがって、増幅回路は、メモリセルのセンスアンプとしての動作を行うものである。
【０００８】
上記増幅回路の相補の増幅信号は、出力回路ＯＢ１とＯＢ２を介してＮチャネルの出力ＭＯＳＦＥＴのゲートに伝えられる。この出力ＭＯＳＦＥＴのドレインは、バス０のバスノードＴ、バスノードＢに接続される。このバスノードＴ、バスノードＢには、他の回路Ａからの同様な出力ＭＯＳＦＥＴのドレインが共通に接続される。上記出力ＭＯＳＦＥＴは、オープンドレイン形式の出力回路であり、上記バス０においてワイヤード論理が採られる。上記第１データバスＢＵＳ１は、バス０〜バスｎからなり、それぞれがトルーＴとバーＢの相補信号線対からなるので、信号線としては（ｎ＋１）×２本とされる。
【０００９】
メモリ側ではバス０に対応した複数の回路Ａのうちいずれか１つの増幅回路（センスアンプ）が信号ＳＥＴにより動作状態となり、それに対応した信号ＴＡ０Ａ，ＴＡ０Ｂが上記出力ＭＯＳＦＥＴを介してバス０の上記バスノードＴ、バスノードＢに伝えられる。このとき、バス０に接続される他の回路Ａでは、それぞれに対応した信号ＳＥＴがロウレベルの非選択状態となり、上記信号ＴＡ０Ａ，ＴＡ０Ｂに対応した信号が共にロウレベルとなり、上記出力ＭＯＳＦＥＴがオフ状態となって出力ハイインピーダンス状態にされることにより、上記バス０には上記選択された１つのメモリ側の増幅信号が伝えられるものとなる。
【００１０】
残りのバス１（図示せず）からバスｎからなるｎ対のバスにおいても上記同様な回路Ａが複数個設けられる。回路Ａは、上記第１データバスＢＵＳ１に対応したｎ＋１個の回路が１組とされて、それが第１データバスＢＵＳ１に対して複数組設けられる。上記信号ＳＥＴにより各組単位で動作状態となり、上記第１データバスＢＵＳ１を通してｎ＋１ビットのデータ転送動作が行われる。
【００１１】
上記第１データバスＢＵＳ１には、回路Ｃが設けられる。回路Ｃは、バス０〜バスｎのそれぞれに対応して設けられ、中継増幅回路及びプリチャージ回路から構成される。プリチャージ回路は、バス０〜バスｎのトルーＴ，バーＢの各信号線のうち、バス０において代表として例示的に示されているように電源電圧との間に設けられるＰチャネルＭＯＳＦＥＴＭＰ２、ＭＰ４により構成される。中継増幅回路は、バス０において代表として例示的に示されているようにＣＭＯＳインバータ回路ＩＮＶ１，ＩＮＶ２により構成される。このＣＭＯＳインバータ回路ＩＮＶ１，ＩＮＶ２の出力信号は、バス０のトルーＴ，バーＢの各信号線と電源電圧との間に設けられるＰチャネルＭＯＳＦＥＴＭＰ３とＭＰ５のゲートに帰還される。
【００１２】
ＭＯＳＦＥＴＭＰ３とＭＰ５は、バスノードＴ，Ｂのプリチャージレベルを維持させるために設けられる。それ故、ＭＯＳＦＥＴＭＰ３とＭＰ５は、前記出力ＭＯＳＦＥＴにより、バス０等のバスノードＴ又はＢのうちいずれか一方をディスチャージさせるとき、オン状態にされたＭＯＳＦＥＴによりバスノードＴ又はＢがロウレベルに引き抜かれるよう小さなコンダクタンスしか持たないようにされる。言い換えるならば、上記センスアンプの増幅動作によってオフ状態にされた出力ＭＯＳＦＥＴによりフローティング状態にされるバスノードＢ又はＴがリーク電流等によって低下してしまうのを補う程度の電流供給能力しか持たないようにされる。つまり、信号伝達期間において、バス０のバスノードＢ又はＴがプリチャージレベルにされたとき、インバータ回路ＩＮＶ１，０が出力信号がロウレベルとなり、上記ＰチャネルＭＯＳＦＥＴＭＰ５又はＭＰ３をオン状態にしてプリチャージレベルを維持させる。
【００１３】
上記のようなｎ＋１個のプリチャージ回路及び中継増幅回路に対して、言い換えるならば、第１データバスＢＵＳ１に対して１つの回路Ｄが設けられる。この回路Ｄは、上記複数の中継増幅回路のうちの１つの回路、例えばバス０に対応した中継増幅回路ＩＮＶ１，ＩＮＶ２の出力信号を受けて、上記プリチャージ回路を構成するＭＯＳＦＥＴＱＭＰ２，ＭＰ４のゲートに供給されるリセット信号ＲＥＳを形成するリセット制御回路を構成する。
【００１４】
上記リセット制御回路Ｄは、ｎ＋１対からなる第１データバスＢＵＳ１のうちの１つのバス０のトルーＴ又はバーＢのディスチャージ信号に対応した中継増幅出力に応答し、上記バス０のディスチャージ期間に対応した遅延時間を遅延回路ＤＬＹにより形成し、かかる遅延時間の経過後にプリチャージ回路を動作させるリセット信号ＲＥＳを形成する。特に制限されないが、パルス生成回路は、上記遅延回路ＤＬＹの出力信号を受けて、上記プリチャージ期間に対応したパルスを形成し、上記リセット信号ＲＥＳのアクティブ期間（プリチャージ期間）の制御を行う。
【００１５】
この実施例では、回路Ｅは第１データバスＢＵＳ１のバス０のトルーＴ及びバーＢに対応したものが代表として例示的に示されているように、ドレインが第２データバスＢＵＳ２に接続された二対のＭＯＳＦＥＴＱ８，Ｑ９及びＱ６，Ｑ７から構成される。上記第１データバスＢＵＳ１の中継増幅回路ＩＮＶ１，ＩＮＶ２の出力信号は、上記第２データバスＢＵＳ２に設けられる２つのＭＯＳＦＥＴＱ８，Ｑ９のうちの一方のＭＯＳＦＥＴＱ８とＱ６ゲートに供給される。これらきＭＯＳＦＥＴＱ８とＱ６と対とされるＭＯＳＦＥＴＱ９とＱ７のゲートには、上記第１データバスＢＵＳ１と同様なデータバスからの転送信号が伝えられる。
【００１６】
それ故、回路Ｅは、それを中心にして左右に分配された２つの第１データバスＢＵＳ１の伝達信号のワイヤードオア論理を第２データバスＢＵＳ２に出力させる。つまり、回路４は、第１データバスＢＵＳ１に設けられる出力ＭＯＳＦＥＴと同じ動作を行うようにされる。それ故、図示しないが、必要に応じて第２データバスＢＵＳ２においても、上記回路Ｃ及びＤのようなプリチャージ回路及び中継増幅回路と、共通化されたリセット制御回路が設けられて第１データバスＢＵＳのセルフリセット回路が構成される。
【００１７】
図２には、この発明に係る信号伝達経路の動作を説明するための波形図が示されている。回路Ａにおいて、ＳＥＴ信号がハイレベルになると、上記センスアンプとしての増幅回路が動作状態となり、入力されたメモリセルからの微小読み出し信号ＭＴ，ＭＢを増幅して、最初の読み出しでは例えば相補信号のうちの一方の信号ＴＡ０Ｔはハイレベルに、ＴＡ０Ｂはロウレベルのままとする。
【００１８】
この信号ＴＡ０Ｔのハイレベルによりバス０のバスノードＴがハイレベルからロウレベルにディスチャージされる。このバスノードＴのロウレベルへのディスチャージを受けて、インバータ回路ＩＮＶ１の出力信号がハイレベルに変化する。ＩＮＶ１の出力信号のハイレベルを受けて、回路Ｄのノアゲート回路の出力信号がハイレベルからロウレベルに変化し、遅延回路ＤＬＹでの遅延時間の経過後にリセット信号ＲＥＳをハイレベルからロウレベルに変化させる。この信号ＲＥＳのロウレベルにより、プリチャージ回路のＰチャネルＭＯＳＦＥＴＭＰ２，ＭＰ４等がオン状態となり、第１データバスＢＵＳ１の全てのバス０〜バスｎをハイレベルにプリチャージする。
【００１９】
上記インバータ回路ＩＮＶ１の出力信号がハイレベルにより回路ＥのＭＯＳＦＥＴＱ８がオン状態となり、第２データバスのバス出力（Ａ）をロウレベルに引き抜くというディスチャージ動作を行うことにより、第１データバスＢＵＳ１の信号が第２データバスＢＵＳ２に伝達される。
【００２０】
回路Ａにおいて、ＳＥＴ信号が再びハイレベルになると、上記センスアンプとしての増幅回路が動作状態となり、入力されたメモリセルからの微小読み出し信号ＭＴ，ＭＢを増幅して、２回目の読み出しでは例えば相補信号のうちの他方の信号ＴＡ０Ｂをハイレベルに、ＴＡ０Ｔはロウレベルのままとする。
【００２１】
この信号ＴＡ０Ｂのハイレベルによりバス０のバスノードＢがハイレベルからロウレベルにディスチャージされる。このバスノードＢのロウレベルへのディスチャージを受けて、インバータ回路ＩＮＶ２の出力信号がハイレベルに変化する。ＩＮＶ２の出力信号のハイレベルを受けて、回路Ｄのノアゲート回路の出力信号がハイレベルからロウレベルに変化し、遅延回路ＤＬＹでの遅延時間の経過後にリセット信号ＲＥＳをハイレベルからロウレベルに変化させる。この信号ＲＥＳのロウレベルにより、プリチャージ回路のＰチャネルＭＯＳＦＥＴＭＰ２，ＭＰ４等がオン状態となり、第１データバスＢＵＳ１の全てのバス０〜バスｎをハイレベルにプリチャージする。
【００２２】
上記インバータ回路ＩＮＶ２の出力信号がハイレベルにより回路ＥのＭＯＳＦＥＴＱ６がオン状態となり、第２データバスのバス出力（Ｂ）をロウレベルに引き抜くというディスチャージ動作を行うことにより、第１データバスＢＵＳ１の信号が第２データバスＢＵＳ２に伝達される。
【００２３】
この実施例のようある１本のバス（ここではバス（０）の中継出力（ＩＮＶ１，ＩＮＶ２）の出力信号のオア論理をとり、この出力を遅延回路ＤＬＹにより遅らせ、第１データバスＢＵＳ１のバス（０）〜（ｎ）のプリチャージ回路（リセット回路）を構成するＰチャネルＭＯＳＦＥＴＭＰ２，ＭＰ４等の入力信号ＲＥＳとする。このような構成にすることにより、オートリセット回路Ｄは、上記バス０〜バスｎからなるｎ＋１対の第１データバスＢＵＳ１に対して１個となり、セルフリセット回路部分の面積を低減でき、遅延回路で消費する動作電流も１／２（ｎ＋１）となる。
【００２４】
この実施例のセルフリセット回路は、前記のような回路Ｃと回路Ｄで構成される。回路Ｃは、インバータ回路のような増幅回路と、プリチャージＭＯＳＦＥＴ及びプリチャージレベルを維持するための小さなサイズのＭＯＳＦＥＴで構成されるために、（ｎ＋１）×２本からなる第１データバスを高密度に半導体基板上に形成することができる。回路Ｄは、上記ｎ＋１個からなる回路Ｃに対して１つ回路で共通化できるので、上記第１データバスを高密度配置に影響を与えない。これにより、回路の簡素化と低消費電力化を図った信号伝達経路を得ることができる。
【００２５】
上記のように第１データバスＢＵＳ１を高密度に配置することによって、温度、デバイス性能、電源電圧等の条件により出力されるタイミングの変動も小さくすることができる。このため、リセット制御回路により１つのバスを代表としてリセット信号ＲＥＳを形成して、第１データバスＢＵＳ１の全バス０〜ｎのプリチャージを行うようにしても、実質的には何ら問題なくプリチャージ動作を実施することが可能になるものである。
【００２６】
図３には、この発明に係る信号伝達経路に設けられるリセット制御回路の一実施例の回路図が示されている。同図は、図１の回路Ｄに対応している。ノアゲート回路ＮＯＲは、前記図１の実施例のように第１データバスＢＵＳ１の中の１、例えばバス０に設けられた中継増幅回路ＩＮＶ１，ＩＮＶ２の出力信号を受けて、いずれか一方のハイレベル（論理１）への変化を検出する。このノアゲート回路ＮＯＲの出力側にはインバータ回路Ｎ１が設けられ、上記ノアゲート回路ＮＯＲとともに論理和（ＯＲ）回路を構成する。
【００２７】
上記論理和出力は、遅延回路ＤＬＹを構成する２つの直列形態に接続されたインバータ回路Ｎ２、Ｎ３により遅延される。この遅延時間により、リセット開始タイミング調整が行われる。厳密には、ナンドゲート回路ＮＡＮＤ及びインバータ回路Ｎ５の遅延時間も含まれるが、素子サイズ等の設定により上記インバータ回路Ｎ２、Ｎ３の遅延時間に対して、ナンドゲート回路ＮＡＮＤ及びインバータ回路Ｎ５の遅延時間は無視できるものと理解されたい。
【００２８】
上記遅延回路ＤＬＹの出力信号は、パルス幅調整のためのインバータ回路Ｎ４に伝えられる。上記インバータ回路Ｎ４は、遅延回路ＤＬＹ’として動作し、その遅延信号を上記ナンドゲート回路ＮＡＮＤの他方の入力に伝える。この結果、図４の波形図（Ａ）に示すように、バスノード（Ｔ）がロウレベルにディスチャージされ、それに対応して前記中継増幅回路ＩＮＶ１の出力信号がハイレベル（論理１）になってから、遅延回路ＤＬＹでの遅延時間の経過後にリセット信号がロウレベルに変化し、上記遅延回路ＤＬＹ’の遅延時間の経過の後にリセット信号がハイレベルに変化する。
【００２９】
上記リセット信号がロウレベルに変化するのは、例えばバスノード（Ｔ）がディスチャージされてから前記遅延回路ＤＬＹの遅延時間で決まり、ロウレベルのアクティブレベルを維持してバスノードのリセット（プリチャージ）を行う期間は、上記遅延回路ＤＬＹ’により設定されるものである。上記遅延回路ＤＬＹ’とナンドゲート回路ＮＡＮＤ及びインバータ回路Ｎ５によりパルス生成回路が構成され、上記遅延回路ＤＬＹの遅延信号が論理１になってから、遅延回路ＤＬＹ’の遅延信号が同じく論理１になるまでの間、言い換えるならば、遅延回路ＤＬＹの遅延回路ＤＬＹ’の遅延時間に相当するパルス幅にされたリセット信号ＲＥＳが形成される。
【００３０】
上記パルス生成回路が無い場合には、図４（Ｂ）に示すように、上記遅延回路ＤＬＹの遅延時間により、上記リッセト開始タイミング及びバスノードリセット期間の両方が一律に決まってしまう。上記第１データバスＢＵＳ１のディスチャージ期間は、図１の実施例では上記セット信号ＳＥＴのパルス幅で決まり、上記第１データバスＢＵＳ１での信号伝達時間及びそれを受けるラッチ回路等の動作を考慮して比較的長い時間に設定されている。上記のようなディスチャージ期間に、上記プリチャージ動作を開始すると、誤ったデータが伝えられたりプリチャージＭＯＳＦＥＴＭＰ２、ＭＰ４と上記第１データバスＢＵＳ１をディスチャージさせる出力ＭＯＳＦＥＴとの間で直流電流を流すなどの不都合が生じる。このため、上記遅延回路ＤＬＹの遅延時間は、ワーストケースを考慮した比較的長い時間に設定される必要がある。そして、かかる遅延回路ＤＬＹの遅延時間がそのままバスノードリセット期間になるので上記図４（Ｂ）のような構成ではサイクル時間が長くなってしまう。
【００３１】
これに対して、バスノードリセット期間では、ディチャージされたバスノードＴ又はＢを電源電圧のようなハイレベルにプリチャージさせる時間でよく、プリチャージＭＯＳＦＥＴＭＰ２、ＭＰ４に流す電流をバスの寄生容量等を考慮して極く短い時間にすることができる。この実施例では、このことに着目して、前記のようなパルス生成回路を設けることにより、上記データバスで決まるバスサイクルを上記リセット開始タイミングでの遅延時間ＤＬＹと、バスノードのリセット期間ＤＬＹ’で決まる短い時間にすることがきる。
【００３２】
この実施例では、前記のようにリセット開始タイミングをリセットタイミング調整用の遅延回路ＤＬＹで決まり、バスノードリセット期間はパルス幅調整用の遅延回路ＤＬＹ’で決まる。このため、サイクル時間に影響を与えないように独立したタイミング設計が可能となり、バスサイクルの短縮化、言い換えるならば、動作の高速化が可能になるものである。
【００３３】
図５には、この発明が適用されたスタティック型ＲＡＭ（以下、ＳＲＡＭという）の一実施例のチップ構成図が示されている。この実施例のＳＲＡＭは、メモリアレイがチップの縦横中央部に設けられる周辺回路により大きく４つに分割される。上記４つに分割されたメモリアレイは、その１つが代表として図６及び図７によって例示的に示されている。同図においてチップの長手方向を横方向（左右方向）とし、短手方向を縦方向（上下方向）として以下に説明する。
【００３４】
図６には、縦方向に大きく４つのメモリブロックに分割されてなるメモリアレイの上側の２つのメモリブロックとそれに対応した周辺回路が示されている。上側の２つのメモリブロックには、全体として左右に大きく２分割されている。左半分においては、回路Ａに対応してメモリセルアレイが設けられる。回路Ａは上下のメモリブロックのそれぞれにおいて、９個が１つの組を成しており全部で８ヶ（組）、８ヶ（組）の１６ヶ（組）設けられる。上記８ヶずつの回路Ａは、回路Ｅを挟んで８ヶずつに分けられる。
【００３５】
上下のメモリブロックにおいて、回路Ａの対応するもの同士が横方向に延長される第１データバスＢＵＳ１を構成する９対のバス０〜バス８にそれぞれ接続される。つまり、同図において横方向に延長されている９対の信号線が第１データバスを構成する。１本のバスＴ及びＢには、それぞれ上記８ヶの対応する出力ＭＯＳＦＥＴのドレインが接続される。
【００３６】
上記左右に分割された２つの第１データバスのそれぞれに対応して回路Ｃがそれぞれ設けられ、９個の回路Ｃに対して１個の回路Ｄが設けられてリセット信号を形成する。回路Ｅは、左右に分割された上記第１データバスに対応した２組の回路Ｃの出力信号を受けて、縦方向に延長される第２データバスＢＵＳ２に出力信号を送出する。つまり、メモリブロックの右半分においても、上記左半分とミラー反転された構成で、上記２分割された他方の第１データバス及び回路Ｃ及びＤがそれぞれ設けられ、これら左右中央部に回路Ｅ及び第２データバスＢＵＳ２が設けられる。
【００３７】
図７には、上記４つのメモリブロックに分割された下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路が示されている。下側の２つのメモリブロックは、前記図６と同様な構成にされる。つまり、前記同様に全体として左右に大きく２分割されている。回路Ａ、回路Ｃ及び回路Ｄと第１データバス、回路Ｅと第２データバスが設けられる。図６の第２データバスＢＵＳ２は、そのまま下側に延長されて図７の第２データバスＢＵＳ２と接続される。
【００３８】
上記第２データバスＢＵＳは、チップ中央部に設けられる回路Ｊに入力される。この回路Ｊの出力信号は、横方向に延長される信号線を介して中央部に設けられる回路Ｆに入力される。回路Ｆは、上記左右に分割された第２データバスＢＵＳ２に対応して設けられる上記回路Ｊの左右出力信号Ｔ，Ｂを受けて、チップ中央部に設けられる出力回路に向けて９ビットの信号を出力する。
【００３９】
図８には、上記回路Ｆの一実施例の回路図が示されている。回路Ｆは、ナンドゲート回路により構成されたラッチ回路と、その入力部に設けられたゲート回路から構成される。ゲート回路は、ナンドゲート回路とインバータ回路の直列回路からなり、論理０のオア入力ゲート回路としての動作を行う。つまり、左右の入力信号Ｔ，Ｂは、後述する回路Ｊにより形成されるものであり、非選択のメモリブロックの出力信号がハイレベル（論理１）とされる。それ故、選択メモリブロックの信号のうちロウレベル（論理０）により、ナンドゲート回路からなるラッチ回路のセット／リセット動作が行われるものである。
【００４０】
上記ラッチ回路を構成する２つのナンドゲート回路の相補の入力信号、言い換えるならば、上記論理０のオア入力ゲート回路の出力信号が、前記回路Ｄに供給されて前記同様にリセット信号ＲＥＳを発生させ、第２データバスＢＵＳ２のセルフリセット動作を行うものである。この第２データバスＢＵＳ２においても、前記第１データバスＢＵＳ１と同様に同じ場所に配置されるため、バス（０）〜（ｎ）の信号伝播遅延も動作条件（デバイス、温度など）にかかわらずほぼ同じ遅延時間となる。このため、代表のバス配線からリセット信号を発生させて共通に使用しても、本来のセルフリセット回路の特徴である動作条件の応じリセット信号発生タイミングの自動調整機能は失われずタイミングずれによる不具合も生じない。
【００４１】
図９には、上記回路Ｊの一実施例の回路図が示されている。回路Ｊは、基本的には前記回路Ｃと同様である。それ故、第２データバスに設けられるＰチャネルＭＯＳＦＥＴＭＰ２〜ＭＰ５及び中継増幅回路ＩＮＶ１，ＩＮＶ２は、前記回路Ｃと同じ回路記号が用いられる。ただし、中継増幅回路にはインバータ回路ＩＮＶ３，ＩＮＶ４が追加されて２つのインバータ回路により正相増幅を行うようにされる。ただし、第２データバスのプリチャージレベルを維持するために設けられるＰチャネルＭＯＳＦＥＴに帰還信号を形成するのは、前記回路Ｃと同じく前段のインバータ回路ＩＮＶ１，ＩＮＶ２で形成された反転増幅信号が用いられる。
【００４２】
このように中継増幅回路において正相増幅動作を行うことにより、プリチャージレベルとされた第２データバスの信号はハイレベルとして出力され、ディスチャージされたバスの信号がロウレベルとして出力される。つまり、非選択の第２データバスＢＵＳ２において全信号がハイレベル（論理１）となり、前記図８の回路Ｆでは、選択側の第２データバスから伝えられるＴ又はＢのロウレベルの入力に応答してラッチ回路がセット／リセットの動作を行うものとされる。
【００４３】
上記のように１つのメモリブロックに対しリードデータバスを２分割することにより配線長が低減され、第１データバスＢＵＳ１の寄生容量が低減され、信号伝達速度（ディスャージ／プリチャージ）の高速化が可能になる。そして、上記のような論理和により選択されたデータバスの信号が自動的に出力側に伝えられる構成は、次のような欠陥救済回路を簡素化することができる。
【００４４】
図１０には、この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例のバス構成図が示されている。メモリブロックは、前記実施例のようにブロックＡとブロックＢのように大きく２分割される。それぞれのブロックＡとＢにおいて、第１データバスＢＵＳ１が左右に２分割され、中央部に回路Ｃ，Ｄ，Ｅが設けられて第２データバスＢＵＳ２へと導かれる。上記第１データバスＢＵＳ１は、バス０Ｔ／Ｂないしバス８Ｔ／Ｂの９対の信号線により構成され、メモリブロック全体では２組ずつ４等分に分割される。
【００４５】
この実施例では、メモリブロックにおいて、冗長メモリアレイはブロックＢ側にのみ設けられ、それに対応して救済回路もブロックＢ側にのみ設けられる。同図においては、冗長メモリアレイがないブロックＡの救済を行う例が示されており、かかるブロックＡの救済にブロックＢ側の冗長メモリアレイが用いられる。例えば、冗長メモリアレイは、２Ｉ／Ｏの救済が可能とされる。同図では、メモリブロックＡのデータバス０と１に対応したビット線に欠陥が存在する場合、その救済にブロックＢの冗長メモリアレイのビット線が使用される。
【００４６】
上記のようなビット線不良を含むブロックＡからの読み出し動作において、ブロックＡに対応したバス０、１は非選択状態にされる。そして、ブロックＢの冗長メモリアレイが救済回路により選択されてブロックＢのバス０と１に接続される。これにより、ブロックＢではバス０と１が救済ＩＯとして選択され、残りの３Ｔ／Ｂ〜８Ｔ／Ｂに対応したバスは非選択とされる。
【００４７】
上記のような論理和構成の信号伝達経路、回路Ｃ−回路Ｅ−回路Ｊ−回路Ｆ−出力回路の経路により、ブロックＡ，Ｂ関係なく選択状態にされた信号が自動的に選ばれて出力される。つまり、ブロックＡ，Ｂにおいて非選択のバスはプリチャージ状態を維持しており、選択バスのディスチャージに対応した信号のみが第１データバスＢＵＳ１、第２データバスＢＵＳ２を通して出力回路に導かれるものである。したがって、非選択のブロックＢにおいても冗長メモリアレイを救済回路によりバス０、１に接続させるだけで、冗長メモリアレイの信号を上記のような経路で出力させることができる。また、選択側のブロックＡでは、欠陥ビット線に対応したバス０Ｔ／Ｂ、１Ｔ／Ｂをプリチャージ状態に維持させることにより、その出力を停止させることができる。
【００４８】
図１１には、この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例のバス構成図が示されている。同図においては、上記図１０と同じＹ系欠陥救済回路により、冗長メモリアレイがあるブロックＢの救済を行う場合の例が示されている。この例では、ブロックＢにおいてバス０と１に対応したビット線に欠陥が存在する場合には、救済回路がブロックＢの欠陥ビット線に代えて冗長メモリアレイのビット線をバス０と１に接続する。第１データバスＢＵＳ１は、バス０Ｔ／Ｂと１Ｔ／Ｂが救済ＩＯとされるだけであり、通常動作と同じくかかる救済ＩＯを含めてブロックＢの第１データバスＢＵＳ１が選択されて第２データバスＢＵＳ２及び回路ＪとＦを介して出力回路に導かれる。
【００４９】
図１２には、この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＡに対応した第１データバスの一実施例の回路図が示されている。同図においては、回路Ｂは、前記回路Ａの出力信号を受けるオープンドレインの出力ＭＯＳＦＥＴを示している。前記図１０の欠陥救済の例では、ブロックＡに対応した第１データバスＢＵＳ１に設けられる回路Ｄが、バス０又は１の信号を受けてリセット信号ＲＥＳを形成する場合には、リセット信号ＲＥＳが発生されないという問題が生じる。
【００５０】
このような問題を回避するために、ブロックＡに対応した回路Ｄは、２ＩＯ救済の場合にはそれより１つ多い３ＩＯに対応したバス、例えばバス０〜２からの信号を受けるように構成される。つまり、ノアゲート回路ＮＯＲが３個設けられ、上記２つのバス０〜２からの信号を受けるようにするものである。これにより、ブロックＢでの救済が行われる前記図１０のようにブロックＡにおいても、バス２からの信号によりリッセト信号ＲＥＳを形成することができる。
【００５１】
図１３には、この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＢに対応した第１データバスの一実施例の回路図が示されている。前記図１０の欠陥救済の例では、救済回路によりバス０Ｔ／Ｂ〜８Ｔ／ＢのいずれかがブロックＡの欠陥ビット線の救済に用いられてもブロックＢの回路Ｄではリセット信号ＲＥＳを形成する必要がある。そこで、冗長メモリアレイに対応した出力回路Ｂ’を構成するＭＯＳＦＥＴのドレインを第１データバス０Ｔ／Ｂないし８Ｔ／Ｂのいずれかに接続可能とするＭＯＳスイッチが設けられて、欠陥救済切替回路１と２が構成される。
【００５２】
同図の例のようにバスス０Ｔ／Ｂが用いられる場合、それに対応したＭＯＳスイッチのゲートに選択信号が供給される。上記出力回路Ｂ’による第１データバスのバス０Ｔ又はＢのディチャージ信号がインバータ回路及びノアゲート回路を通して回路Ｄの入力される。他の欠陥救済切替回路２からも同様な信号が形成されて上記回路Ｄに入力される。回路Ｄは、ブロックＢ自身からの冗長メモリアレイを含むバス０を代表とする信号も受け、リセット信号ＲＥＳを発生させる。
【００５３】
これにより、ブロックＢ側の回路Ｄでは、ブロックＢからの冗長メモリアレイを含んだ選択動作では、常にバス０〜８が選択状態になるので、１つを代表させた信号でリセット信号ＲＥＳを発生させる。また、ブロックＡの救済にブロックＢの冗長メモリアレイが使用された場合でも、上記欠陥救済切替回路１と２からの信号に応答して、リセット信号ＲＥＳを発生させることができる。
【００５４】
図１４には、この発明に係るＳＲＡＭの第１データバスの他の一実施例の回路図が示されている。この実施例では、回路Ｄが左右に分割された第１データバスＢＵＳ１の両方に用いられる。このため、回路Ｄには回路Ｅを挟んで両側に配置される１つのバスからの信号を受ける２つのノアゲート回路が設けられる。回路Ｄで形成されたリセット信号ＲＥＳは、上記回路Ｅを挟んで両側に設けらられる回路Ｃに対して共通に供給される。これにより、回路の簡素化が図られるものとなる。
【００５５】
図１５と図１６には、この発明が適用されたＳＲＡＭのメモリブロックとそれに対応した周辺回路の他の一実施例の構成図が示されている。図１５と図１６は、前記図６と図７の変形例であり、図５に示したチップ構成における１つのメモリアレイに対応している。
【００５６】
図１５は、上側の２つのメモリブロックとそれに対応した周辺回路が示されており、前記図６と同様に全体として左右に大きく２分割されている。左半分においては、回路Ａに対応してメモリセルアレイが設けられる。回路Ａは上下のメモリブロックのそれぞれにおいて、９個が１つの組を成しており全部で８ヶ（組）、８ヶ（組）の１６ヶ（組）設けられる。上記８ヶずつの回路Ａは、回路Ｅを挟んで８ヶずつに分けられる。
【００５７】
上下のメモリブロックにおいて、回路Ａの対応するもの同士が横方向に延長される第１データバスＢＵＳ１を構成する９対のバス０〜バス８にそれぞれ接続される。つまり、同図において横方向に延長されている９対の信号線が第１データバスを構成し、１本のバスＴ及びＢには、それぞれ上記８ヶの対応する出力ＭＯＳＦＥＴのドレインが接続される。
【００５８】
上記左右に分割された２つの第１データバスのそれぞれに対応して回路Ｃがそれぞれ設けられ、９個の回路Ｃに対して１個の回路Ｄが設けられてリセット信号を形成する。回路Ｅは、左右に分割された上記第１データバスに対応した２組の回路Ｃの出力信号を受けて、縦方向に延長される第２データバスＢＵＳ２に出力信号を送出する。メモリブロックの右半分においても、上記左半分とミラー反転された構成で、上記２分割された他方の第１データバス及び回路Ｃ及びＤがそれぞれ設けられ、これら左右中央部に回路Ｅ及び第２データバスＢＵＳ２が設けられる。
【００５９】
図１６は、上記４つのメモリブロックに分割された下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路が示されている。下側の２つのメモリブロックは、前記図１５と同様な構成にされる。つまり、前記同様に全体として左右に大きく２分割されている。回路Ａ、回路Ｃ及び回路Ｄと第１データバス、回路Ｅと第２データバスが設けられる。図１５の第２データバスＢＵＳ２は、そのまま下側に延長されて図１６の第２データバスＢＵＳ２と接続される。
【００６０】
上記第２データバスＢＵＳは、チップ中央部に設けられる回路Ｈに入力される。この回路Ｈの出力信号は、横方向に延長される信号線を介して中央部に設けられる回路Ｇに入力される。回路Ｇは、上記左右に分割された第２データバスＢＵＳ２に対応して設けられる上記回路Ｈの左右出力信号Ｔ，Ｂを受けて、チップ中央部に設けられる出力回路に向けて９ビットの信号を出力する。
【００６１】
図１７には、上記回路Ｇの一実施例の回路図が示されている。回路Ｇは、基本的には前記図７の回路Ｆと同様であり、ナンドゲート回路により構成されたラッチ回路と、その入力部に設けられたゲート回路から構成される。ゲート回路は、ナンドゲート回路とインバータ回路の直列回路からなり、論理０のオア入力ゲート回路としての動作を行う。つまり、左右の入力信号Ｔ，Ｂは、後述する回路Ｈにより形成されるものであり、非選択のメモリブロックの出力信号がハイレベル（論理１）とされる。それ故、選択メモリブロックの信号のうちロウレベル（論理０）により、ナンドゲート回路からなるラッチ回路のセット／リセット動作が行われるものである。
【００６２】
上記ラッチ回路を構成する２つのナンドゲート回路の相補の入力信号、言い換えるならば、上記論理０のオア入力ゲート回路の出力信号のそれぞれが、前記回路Ｄと同様な回路に供給されて前記同様に２通りのリセット信号１と２を発生させ、第２データバスＢＵＳ２のバスＴ／Ｂのそれぞれセルフリセット動作を行うものである。
【００６３】
図１８には、上記回路Ｈの一実施例の回路図が示されている。回路Ｈは、基本的には前記回路Ｊと同様である。第２データバスに設けられるＰチャネルＭＯＳＦＥＴＭＰ２〜ＭＰ５及び中継増幅回路ＩＮＶ１，ＩＮＶ２は、前記回路Ｃと同じ回路記号が用いられる。ただし、中継増幅回路には前記回路Ｊと同様にインバータ回路ＩＮＶ３，ＩＮＶ４が追加されて２つのインバータ回路により正相増幅を行うようにされる。そして、プリチャージ用のＰチャネルＭＯＳＦＥＴのゲートには、前記回路Ｇで形成された２つのリセット信号１と２がそれぞれ供給される。
【００６４】
この実施例では、ディスチャージされたバスに対応して形成されたリセット信号１又は２が、かかるディスチャージされたバスをリセット（プリチャージ）させるように発生させられる。このようにバスＴ又はＢのうちの一方のみに対応してリセット信号１又は２が形成される。この構成は、リセッ動作が不必要なバスＴ又はＢに対応したプリチャージＭＯＳＦＥＴのゲートに印加される電圧のみしか変化しないから、その分低消費電力とすることができる。
【００６５】
この発明においては、本数を限定した特定のバスの出力をリセット又はイコライズ信号として用いることで回路素子数を低減でき、全てのバスに対してリセット制御回路を設けるものに比べて回路面積及び消費電流の低減が可能となる。また、リセット開始時間とデータバスリセット期間をそれぞれ独立してタイミング設計することが可能となり、バスサイクルの短縮化が可能になる。
【００６６】
Ｙ系欠陥救済回路においては、冗長メモリセルアレイがメモリブロック右側にのみ配置し、それを両方に利用できるようにすることにより、効率的な救済が可能になるものである。そして、冗長メモリセルアレイが存在する側と存在しない側の２通りのバスができるが、欠陥救済時には救済回路からリセットパルスを作ることで解決される。また、冗長メモリセルアレイがない側（ブロックＡ）は救済本数＋１対のバス出力からリセット信号を作ることにより、いずれか最低でも１つのバスは必ず動作するのでリセット動作を保証することができる。冗長メモリセルアレイがある側（ブロックＢ）は通常時は特定のバス１対から、救済時には救済回路からそれぞれリセット信号を作る。これにより、通常時／欠陥救済時ともにバスのリセットが可能となる。
【００６７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、回路Ａはスタティック型メモリセルが設けられたメモリアレイからの読み出し信号を増幅するものの他、レジスタやＲＯＭ等のようなメモリ回路、あるいはプロセッサや論理回路等で形成された信号を出力するもの、あるいはこれらの回路の組み合わせであってもよい。この場合、バスに接続される複数の回路Ａのうち、１つ回路が選択されるようにすればよい。この発明は、複数ビットの単位でデータを転送させる信号バスを持つ各種半導体集積回路装置に広く利用することができる。
【００６８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。プリチャージ回路よりプリチャージされた複数の第１信号線に対して、相補の入力信号に対応した第１信号線のいずれか一方のプリチャージレベルをディスチャージさせて信号伝達が行われる信号伝達経路を備え、上記複数の第１信号線のうちいずれかの相補信号に対応した一対の信号線のディスチャージレベルを検知し、上記ディスチャージが行われる期間よりも遅いタイミングで上記プリチャージ回路を動作させるセルフリセット回路を設けることにより、回路面積及び消費電流の低減が可能となる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置の信号伝達経路の一実施例を示す回路図である。
【図２】この発明に係る信号伝達経路の動作を説明するための波形図である。
【図３】この発明に係る信号伝達経路に設けられるリセット制御回路の一実施例を示す回路図である。
【図４】図３のリセット制御回路の動作を説明するための波形図である。
【図５】この発明が適用されたＳＲＡＭの一実施例を示すチップ構成図である。
【図６】図５のメモリアレイの上側の２つのメモリブロックとそれに対応した周辺回路の回路構成図である。
【図７】図５のメモリアレイの下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路の回路構成図である。
【図８】図７の回路Ｆの一実施例を示す回路図である。
【図９】図７の回路Ｊの一実施例を示す回路図である。
【図１０】この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例を示すバス構成図である。
【図１１】この発明に係るＳＲＡＭのＹ系欠陥回路の一実施例を示すバス構成図である。
【図１２】この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＡに対応した第１データバスの一実施例を示す回路図である。
【図１３】この発明に係るＳＲＡＭのＹ系欠陥回路に向けたブロックＢに対応した第１データバスの一実施例を示す回路図である。
【図１４】この発明に係るＳＲＡＭの第１データバスの他の一実施例を示す回路図である。
【図１５】図５のメモリアレイの上側の２つのメモリブロックとそれに対応した周辺回路の他の回路構成図である。
【図１６】図５のメモリアレイの下側の２つのメモリブロックとそれに対応した周辺回路及び出力回路の他の回路構成図である。
【図１７】図１６の回路Ｇの一実施例を示す回路図である。
【図１８】図１６の回路Ｈの一実施例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ７…ＭＯＳＦＥＴ、ＭＰ２〜ＭＰ５…ＰチャネルＭＯＳＦＥＴ、ＯＢ１，ＯＢ２…出力回路、ＢＵＳ１…第１データバス、ＢＵＳ２…第２データバス、Ａ〜Ｇ…回路、ＤＬＹ，ＤＬＹ’…遅延回路、Ｎ１〜Ｎ５…インバータ回路、ＮＯＲ…ノアゲート回路、ＮＡＮＤ…ナンドゲート回路、ＩＮＶ１〜ＩＮＶ４…インバータ回路（中継増幅回路）。
Claims (8)
- 複数からなる相補信号が伝えられる複数の第１信号線と、
上記複数の第１信号線にそれぞれ設けられた複数のプリチャージ回路と、
上記第１信号線のプリチャージ電圧を相補の入力信号に対応していずれか一方をディスチャージさせて伝達信号を形成する信号出力回路と、
上記複数の第１信号線のうちいずれかの相補信号に対応した一対の信号線のディスチャージレベルを検知し、上記ディスチャージ期間よりも遅いタイミングで上記複数のプリチャージ回路を動作させるセルフリセット回路とを備えてなることを特徴とする半導体集積回路装置。 - 請求項１において、
上記複数の第１信号線の伝達信号をそれぞれ受ける反転増幅回路と、この反転増幅回路の出力信号を受け、それに対応した上記第１信号線のレベルがプリチャージレベルのときにプリチャージレベルに維持するよう動作する正帰還ＭＯＳＦＥＴとを更に備え、
上記セルフリセット回路は、上記反転増幅回路の出力信号を受けるものであることを特徴とする半導体集積回路装置。 - 請求項２において、
上記セルフリセット回路は、上記伝達信号のディスチャージ期間よりも遅いタイミングでのプリチャージ動作を開始させる遅延回路と、上記遅延回路の遅延信号を受けて上記プリチャージ期間を設定するパルス生成回路とを備えるものであることを特徴とする半導体集積回路装置。 - 請求項３において、
上記出力回路は、オープンドレインの第１ＭＯＳＦＥＴから構成され、
上記反転増幅回路の出力信号は、オープンドレインの第２ＭＯＳＦＥＴのゲートに供給され、
上記第２ＭＯＳＦＥＴのドレインは、上記第１信号線が延長される第１方向とは直交する第２方向に向かう第２信号線に接続されるものであることを特徴とする半導体集積回路装置。 - 請求項４において、
上記第１信号線には、複数の第１ＭＯＳＦＥＴのドレインが接続されてワイヤード論理が採られ、
上記第２信号線には、複数の第２ＭＯＳＦＥＴのドレインが接続されてワイヤード論理が採られるものであることを特徴とする半導体集積回路装置。 - 請求項５において、
上記第１信号線は、同じ方向に延長される一方の第１信号線と他方の第１信号線の組が設けられ、
上記第２ＭＯＳＦＥＴは、上記一方の第１信号線に対応したものと、他方の第１信号線に対応したもののドレインが共通接続された上記第２信号線に伝えられるものであることを特徴とする半導体集積回路装置。 - 請求項６において、
上記一方の第１信号線に設けられる第１ＭＯＳＦＥＴは、複数の正規ＭＯＳＦＥＴからなり、
上記他方の第１信号線に設けられる第１ＭＯＳＦＥＴは、複数の正規ＭＯＳＦＥＴと冗長ＭＯＳＦＥＴからなり、
上記冗長ＭＯＳＦＥＴは、上記一方の第１信号線に設けられる正規ＭＯＳＦＥＴの救済にも用いられるものであり、
上記他方の第１信号線に設けられるセルフリセット回路は、所定の冗長信号により上記第１信号線が選択されたときもに動作させられるものであることを特徴とする半導体集積回路装置。 - 請求項６において、
上記第２信号線の相補信号が伝えられるそれぞれ、プリチャージ回路及びそれに対応したセルフリセット回路が設けられるものであることを特徴とする半導体集積回路装置。
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