KR100333710B1 - 안정적인 리드 동작을 위한 디디알 에스디램 - Google Patents

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Abstract

본 발명은 반도체메모리 장치의 리드(Read) 시에 라이트 데이터로 인한 글로벌입출력라인의 페일을 방지하여 안정적인 리드(Read) 동작을 가능하게 하는 방식에 관한 것으로 조기에 글로벌입출력라인을 프리차지함으로써 라이트 데이터가 파이프라인 래치 회로에 입력되는 것을 방지하는 것이다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 글로벌입출력라인(gio)과 반글로벌입출력라인(gioz)을 크로스-커플(Cross-couple)시켜 래치하기 위한 래치단; 글로벌입출력라인과 반글로벌입출력라인에 소정의 시간지연을 주어 피드백하기 위한 글로벌입출력딜레이단; 글로벌입출력딜레이단으로부터 피드백된 신호를 입력받아 글로벌 입출력라인을 프리차지시키기 위한 글로벌입출력라인프리차지부; 글로벌입출력라인프리차지부의 출력을 입력받아서 하이 데이터가 피드백될 때에 글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 글로벌입출력라인에 로우 데이터가 피드백될 때에 글로벌입출력라인을 접지단으로 단락시키기 위한 제1프리차지단; 및 글로벌입출력라인프리차지부의 출력을 입력받아서 하이 데이터가 피드백될 때에 반글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 반글로벌입출력라인에 로우 데이터가 피드백될 때에 반글로벌입출력라인을 접지단으로 단락시키기 위한 제2프리차지단을 포함하여 이루어진 것을 특징으로 한다.

Description

안정적인 리드 동작을 위한 디디알 에스디램{DDR SDRAM for stable read operation}
본 발명은 반도체메모리 장치에 관한 것으로, 특히 리드(Read) 시에 라이트(Write) 데이터를 프리차지시키는 장치에 관한 것이다.
일반적으로 반도체메모리 장치에서는 입력과 출력의 데이터 패드(DQ)를 공유하여 사용하기 때문에 칩 내부에서 읽기 동작 수행시에 셀의 데이터를 데이터 패드로 전달하고 쓰기 동작시에 데이터 입력 패드로부터 셀로 데이터를 전달하는 글로벌 입출력 라인을 공유하여 사용하고 있다. 그러므로 쓰기 동작을 수행하고 읽기동작을 수행하여야할 때, 쓰기 동작을 수행하고 난 뒤에 상기 글로벌 입출력 라인을 소정 시간동안 프리차지하여 읽기 동작을 준비하여야 한다.
도1은 종래 기술의 글로벌 입출력라인 프리차지 장치에 대한 회로도이다.
상기 도1을 참조하면, 종래기술의 글로벌 입출력라인 프리차지 장치는 글로벌입출력라인(gio)과 반글로벌입출력라인(gioz)을 크로스-커플(Cross-couple)시켜 래치하기 위한 래치단(100)과, 글로벌입출력라인과 반글로벌입출력라인에 소정의 시간지연을 주어 피드백하기 위한 글로벌입출력딜레이단(110)과, 글로벌입출력딜레이단(110)으로부터 피드백된 신호를 반전시키는 제1 내지 제4인버터(120, 130, 140, 150)와, 제1인버터의 출력을 입력받아서 하이 데이터가 피드백될 때에 글로벌입출력라인(gio)에 전원전압을 인가하고 제2인버터의 출력을 입력받아서 글로벌입출력라인(gio)에 로우 데이터가 피드백될 때에 글로벌입출력라인(gio)을 접지단으로 단락시키기 위한 제1프리차지단(160)과, 제3인버터의 출력을 입력받아서 하이 데이터가 피드백될 때에 반글로벌입출력라인(gioz)에 전원전압을 인가하고 제4인버터의 출력을 입력받아서 반글로벌입출력라인(gioz)에 로우 데이터가 피드백될 때에 반글로벌입출력라인(gioz)을 접지단으로 단락시키기 위한 제2프리차지단(170)을 구비한다.
도2는 종래기술의 라이트활성화신호발생부의 회로도이다. 라이트활성화신호발생부는 라이트(write) 명령이 들어오면 글로벌입출력라인에 라이트 데이터를 실어주도록 활성화시키고, 리드(read) 명령이 들어오면 라이트 데이터가 글로벌입출력라인에 실리지 못하도록 막아주는 역할을 한다.
상기 도2를 참조하면, 라이트활성화신호발생부는 리드커맨드(read command)를 입력받아 반전시키는 인버터(200)와, 라이트커맨드(write command)를 입력받아 라이트커맨드가 하이로 뜨면 펄스를 발생하는 펄스생성단(210)과, 상기 인버터(200)와 상기 펄스생성단(210)의 출력을 입력받아서 래치하는 래치단(220)과, 상기 래치단(220)의 출력을 반전시켜서 라이트활성화신호(en_dingio)를 생성하는 인버터(230)를 구비한다.
동작을 살펴보면, 리드커맨드가 들어오면 상기 라이트활성화신호(en_dingio)는 논리 로우로 되고, 라이트커맨드가 들어오면 상기 라이트활성화신호(en_dingio)는 논리 하이로 활성화되는 펄스를 가진다.
도3은 종래기술의 라이트 드라이버의 회로도이다. 로우 데이터가 들어왔을 경우 라이트 드라이버는 라이트 동작에서 하이로 프리차지 되어 있던 글로벌입출력라인을 로우로 만들어줌으로써 라이트 데이터를 글로벌입출력라인으로 전달하는 회로이다.
상기 도3을 참조하면, 라이트 드라이버는 상기 라이트활성화신호(en_dingio)를 입력받아 소정의 지연을 시키는 직렬연결된 인버터쌍(300)과, 상기 인버터쌍(300)의 출력과 라이트데이터(din)를 부정논리곱하는 제1난드게이트(310)와 상기 인버터쌍(300)의 출력과 반라이트데이터(dinz)를 부정논리곱하는 제2난드게이트(320)와, 상기 제1난드게이트(310)의 출력을 반전시키는 제1인버터(330)와, 상기 제2난드게이트(320)의 출력을 반전시키는 제2인버터(340)와, 상기 제1인버터(330)의 출력을 게이트로 입력받고 소스-드레인단이 반글로벌입출력라인(gioz)와 접지단 사이에 형성된 제1엔모스트랜지스터(350)와, 상기 제2인버터(340)의 출력을 게이트로 입력받고 소스-드레인단이 글로벌입출력라인(gio)와 접지단 사이에 형성된 제2엔모스트랜지스터(360)을 구비한다.
동작을 살펴보면, 상기 라이트활성화신호(en_dingio)가 논리 하이 펄스를 발생하면 상기 제1 및 제2난드게이트에서 상기 라이트데이터(din)와 상기 반라이트데이터(dinz)를 받아들인다. 상기 라이트데이터(din)가 논리 하이의 데이터값을 가지고 있으면 상기 제1엔모스트랜지스터(350)을 턴-온(Turn-On)시켜서 반글로벌입출력라인(gioz)를 접지단으로 디스차지(discharge)하고, 반라이트데이터(dinz)가 논리 로우 값을 가지고 있기 때문에 상기 제2엔모스트랜지스터를 턴-오프(Turn-Off)상태로 유지하여 상기 글로벌입출력라인(gio)을 논리 하이의 프리차지 상태로 유지한다. 또한, 리드커맨드(read command)가 들어오면 상기 라이트활성화신호(en_dingio)가 논리 로우로 되어서 상기 제1 및 제2엔모스트랜지스터를 둘다 턴-오프(Turn-Off)시키며, 라이트데이터를 글로벌입출력라인으로 전달하지 않는다.
도4는 종래기술의 리셋(reset) 파이프라인래치(pipeline latch)부의 회로도이다. 이 회로는 리드(read)시에 글로벌입출력라인(gio)에 실린 데이터를 버스트랭스(burstlength) 동작을 위한 파이프라인 래치회로에 실어주기 위하여, 글로벌입출력라인(gio)에 데이터가 실려있음을 파이프라인래치(pipeline latch) 회로에 알려주는 역할을 하는 파이프신호(PCD)를 활성화시키는 회로이다.
상기 도4를 참조하면, 종래기술의 리셋 파이프라인래치부는 리드 명령이 수행되면 논리 하이로 활성화되는 리셋신호(tp_rst)를 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a사이에 형성된 피모스트랜지스터(400)와, 상기 리셋신호와 리드명령과 카스 레이턴시에의해 데이터가 출력되는 구간을 결정하는 출력활성화신호(oe0)에서 소정의 시간 지연된 신호를 게이트단으로 입력받고 노드a와 접지단 사이에 직렬연결된 엔모스트랜지스터(410)와, 파워업신호(pwrup)를 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a 사이에 형성된 피모스트랜지스터(420)와, 상기 노드a를 래치하기 위한 래치단(430)과 상기 래치단의 출력을 소정 지연시켜서 리셋파이프라인래치신호(rst_platchz)를 출력하는 직렬연결된 인버터(440)를 구비한다.
상기 리셋파이프라인래치신호(rst_platchz)는 논리 하이일때 상기 파이프신호(PCD)를 활성화시키고, 논리 로우일때 상기 파이프신호(PCD)를 비활성화시킨다.
도5는 종래기술의 문제점을 나타내는 타이밍도이다.
상기 도5를 참조하면, 데이터 스트로브 신호에 동기된 상위데이터가 클록의0.75tCK(클록의 한 사이클) 내지 1.25tCK(클록의 한 사이클)에서 들어오고 하위데이터가 상위데이터가 들어온 시점부터 0.5tCK(클록의 한 사이클) 후에 들어오기 때문에 리드 커맨드가 활성화되어서 상기 라이트활성화신호(en_dingio)가 라이트 데이터를 글로벌입출력라인으로 전달하지 못하도록하는 시점이 늦어지게 된다. 그러면 리드 커맨드가 활성화되어도 글로벌입출력라인에는 상기 라이트 데이터가 리셋되지 않고 실려있게 되고 상기 리드 데이터를 전달하는 파이프라인 래치회로를 리셋시키는 리셋파이프라인래치신호(rst_platchz)가 라이트 데이터가 활성화되는 시점에서 라이징하여, 리드 시에 글로벌입출력라인에 리드 데이터가 실려있음을 파이프라인 래치 회로에 알려주는 파이프신호(PCD)를 인에이블시켜서 잘못된 라이트 데이터를 파이프라인 래치 회로에 알려주게 된다.
따라서 상기 리셋파이프라인래치신호(rst_platchz)가 논리 하이로 되었을 때까지 라이트 데이터가 리셋되지 않고 있다면, 상기 파이프신호(PCD)에 라이트 데이터로인한 동작의 오류가 일어나서 페일(Fail)을 유발하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로써, 리드(Read) 시에 라이트 데이터로 인한 글로벌입출력라인을 조기에 프리차지시키고 리드(Read) 데이터를 저장하는 파이프라인에 라이트 데이터로인한 활성화를 방지하여 정상적인 리드 동작이 가능하도록 하는 DDR SDRAM을 제공하는데 그 목적이 있다.
도1은 종래 기술의 글로벌 입출력라인 프리차지 장치에 대한 회로도,
도2는 종래기술의 라이트활성화신호발생부의 회로도,
도3은 종래기술의 라이트 드라이버의 회로도,
도4는 종래기술의 리셋(reset) 파이프라인래치(pipeline latch)부의 회로도,
도5는 종래기술의 문제점을 나타내는 타이밍도,
도6은 본 발명의 글로벌입출력라인 프리차지 회로의 회로도,
도7은 본 발명의 글로벌입출력라인프리차지부의 회로도,
도8은 본 발명의 리셋(reset) 파이프라인래치(pipeline latch)의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
160 : 제1프리차지단 170 : 제2프리차지단
600 : 글로벌입출력라인프리차지부 110 : 글로벌입출력딜레이
상기 목적을 달성하기 위하여 본 발명의 DDR SDRAM은 반도체메모리 장치에 있어서, 글로벌입출력라인(gio)과 반글로벌입출력라인(gioz)을 크로스-커플(Cross-couple)시켜 래치하기 위한 래치단; 글로벌입출력라인과 반글로벌입출력라인에 소정의 시간지연을 주어 피드백하기 위한 글로벌입출력딜레이단; 글로벌입출력딜레이단으로부터 피드백된 신호를 입력받아 글로벌 입출력라인을 프리차지시키기 위한 글로벌입출력라인프리차지부; 글로벌입출력라인프리차지부의 출력을 입력받아서 하이 데이터가 피드백될 때에 글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 글로벌입출력라인에 로우 데이터가 피드백될 때에 글로벌입출력라인을 접지단으로 단락시키기 위한 제1프리차지단; 및 글로벌입출력라인프리차지부의 출력을 입력받아서 하이 데이터가 피드백될 때에 반글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 반글로벌입출력라인에 로우 데이터가 피드백될 때에 반글로벌입출력라인을 접지단으로 단락시키기 위한 제2프리차지단을 포함하여 이루어진 것을 특징으로 한다.
상기 본 발명은 반도체메모리 장치에 있어서, 리드(Read) 명령이 수행되면 논리 하이로 활성화되는 리셋신호를 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a사이에 형성된 피모스트랜지스터; 상기 리셋신호와 리드시에 활성화되는 출력활성화신호에서 소정의 시간 지연된 신호를 게이트단으로 입력받고 노드a와 접지단 사이에 직렬연결된 엔모스트랜지스터; 파워업신호를 게이트단으로 입력받고소스-드레인단이 전원전압과 노드a 사이에 형성된 피모스트랜지스터; 상기 노드a를 래치하기 위한 래치단; 상기 래치단의 출력을 입력받고 상기 라이트활성화신호를 입력받아서 라이트활성화신호가 논리 하이 펄스를 발생할 때는 파이프라인에서 데이터를 전달받지 못하도록하기 위한 글로벌입출력라인프리차지부; 및 상기 글로벌입출력라인프리차지부의 출력을 입력받아서 소정 지연시켜 리셋파이프라인래치신호를 출력하는 직렬연결된 인버터를 더 포함할 수도 있다.
이와같이 본 발명은 글로벌입출력라인 프리차지 로직을 가지고 있어 리드(Read) 시 조기에 라이트데이터를 프리차지시키기 때문에 라이트데이터가 파이프라인 래치 회로에 전달되는 것을 방지해 준다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도6은 본 발명의 글로벌입출력라인 프리차지 회로의 회로도이다.
상기 도6을 참조하면, 글로벌입출력라인 프리차지 회로는 글로벌입출력라인(gio)과 반글로벌입출력라인(gioz)을 크로스-커플(Cross-couple)시켜 래치하기 위한 래치단(100)과, 글로벌입출력라인과 반글로벌입출력라인에 소정의 시간지연을 주어 피드백하기 위한 글로벌입출력딜레이단(110)과, 글로벌입출력딜레이단(110)으로부터 피드백된 신호를 입력받아 글로벌 입출력라인을 프리차지시키기 위한 글로벌입출력라인프리차지부(600, 610, 620, 630)와, 글로벌입출력라인프리차지부(600)의 출력을 입력받아서 하이 데이터가 피드백될 때에 글로벌입출력라인(gio)에 전원전압을 인가하고 글로벌입출력라인프리차지부(610)의 출력을 입력받아서 글로벌입출력라인(gio)에 로우 데이터가 피드백될 때에 글로벌입출력라인(gio)을 접지단으로 단락시키기 위한 제1프리차지단(160)과, 글로벌입출력라인프리차지부(620)의 출력을 입력받아서 하이 데이터가 피드백될 때에 반글로벌입출력라인(gioz)에 전원전압을 인가하고 글로벌입출력라인프리차지부(630)의 출력을 입력받아서 반글로벌입출력라인(gioz)에 로우 데이터가 피드백될 때에 반글로벌입출력라인(gioz)을 접지단으로 단락시키기 위한 제2프리차지단(170)을 구비한다.
또한, 상기 제1 및 제2프리차지단(160, 170)은 게이트가 접지단으로 연결되어 있고 소스-드레인단이 전원전압과 글로벌입출력라인(gio) 사이에 형성된 피모스트랜지스터(161)와, 글로벌입출력프리차지부(600)로부터 출력된 신호를 게이트단으로 입력받고 소스-드레인단이 전원전압과 글로벌입출력라인(gio) 사이에 형성된 피모스트랜지스터(162)와, 반전된 글로벌입출력라인과 글로벌입출력프리차지부(600)로부터 출력된 신호를 입력받고 글로벌입출력라인(gio)과 접지단사이에 직렬연결된 엔모스트랜지스터를 구비한다.
도7은 본 발명의 글로벌입출력라인프리차지부(600, 610, 620, 630)의 회로도이다.
상기 도7을 참조하면, 글로벌입출력라인프리차지부(600, 610, 620, 630)는상기 라이트활성화신호(en_dingio)를 입력받아서 상기 라이트활성화신호(en_dingio)가 하강할 때 펄스를 생성하기 위한 펄스생성단(700)과 상기 펄스생성단(700)의 출력과 상기 글로벌입출력라인딜레이(110)으로부터 출력된 신호를 부정논리합하는 노아(NOR)게이트를 구비한다.
도8은 본 발명의 리셋(reset) 파이프라인래치(pipeline latch)의 회로도이다. 이 회로는 리드(read)시에 글로벌입출력라인(gio)에 실린 데이터를 버스트랭스(burstlength) 동작을 위한 파이프라인 래치회로에 실어주기 위하여, 글로벌입출력라인(gio)에 데이터가 실려있음을 파이프라인래치(pipeline latch) 회로에 알려주는 역할을 하는 파이프신호(PCD)를 활성화시키는 회로이다.
상기 도8를 참조하면, 본 발명의 리셋 파이프라인래치는 리드명령이 수행되면 논리 하이로 활성화되는 리셋신호(tp_rst)를 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a사이에 형성된 피모스트랜지스터(400)와, 상기 리셋신호와 리드 시에 활성화되는 출력활성화신호(oe0)에서 소정의 시간 지연된 신호를 게이트단으로 입력받고 노드a와 접지단 사이에 직렬연결된 엔모스트랜지스터(410)와, 파워업신호(pwrup)를 게이트단으로 입력받고 소스-드레인단이 전원전압과 노드a 사이에 형성된 피모스트랜지스터(420)와, 상기 노드a를 래치하기 위한 래치단(430)과, 상기 래치단의 출력을 입력받고 상기 라이트활성화신호(en_dingio)를 입력받아서 라이트활성화신호(en_dingio)가 논리 하이 펄스를 발생할 때는 파이프라인에서 데이터를 전달받지 못하도록하기 위한 글로벌입출력라인프리차지부(800)와, 상기 글로벌입출력라인프리차지부(800)의 출력을 입력받아서 소정 지연시켜 리셋파이프라인래치신호(rst_platchz)를 출력하는 직렬연결된 인버터(440)를 구비한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 글로벌입출력라인 프리차지 로직을 가지고 있어 리드(Read) 시 조기에 라이트데이터를 프리차지시켜주고 파이프신호(PCD)를 활성화시키는 리셋파이프라인래치신호(rst_platchz)를 논리 로우로 만들어주기 때문에 라이트데이터가 파이프라인 래치 회로에 전달되는 것을 방지해서 정상적인 리드(Read)동작을 수행할 수 있도록 한다.

Claims (4)

  1. 반도체메모리 장치에 있어서,
    글로벌입출력라인과 반글로벌입출력라인을 크로스-커플시켜 래치하기 위한 래치단;
    상기 글로벌입출력라인과 상기 반글로벌입출력라인에 소정의 시간지연을 주어 피드백하기 위한 글로벌입출력딜레이단;
    상기 글로벌입출력딜레이단으로부터 피드백된 신호를 입력받아 글로벌 입출력라인을 프리차지시키기 위한 글로벌입출력라인프리차지부;
    상기 글로벌입출력라인프리차지부의 출력을 입력받아서 제1논리상태가 피드백될 때에 글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 글로벌입출력라인에 제2논리상태가 피드백될 때에 글로벌입출력라인을 접지단으로 단락시키기 위한 제1프리차지단; 및
    글로벌입출력라인프리차지부의 출력을 입력받아서 하이 데이터가 피드백될 때에 반글로벌입출력라인에 전원전압을 인가하고 글로벌입출력라인프리차지부의 출력을 입력받아서 반글로벌입출력라인에 로우 데이터가 피드백될 때에 반글로벌입출력라인을 접지단으로 단락시키기 위한 제2프리차지단
    을 포함하여 이루어진 글로벌입출력라인 프리차지 장치.
  2. 제 1 항에 있어서,
    제1프리차지단은,
    게이트가 접지단에 연결되어 있고 소스-드레인 경로가 전원전압과 상기 글로벌입출력라인 사이에 형성된 피모스트랜지스터;
    상기 글로벌입출력프리차지부로부터 출력된 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 글로벌입출력라인 사이에 형성된 피모스트랜지스터; 및
    반전된 글로벌입출력라인과 상기 글로벌입출력프리차지부로부터 출력된 신호를 입력받고 상기 글로벌입출력라인과 접지단사이에 직렬연결된 엔모스트랜지스터
    를 포함하여 이루어진 글로벌입출력라인 프리차지 장치.
  3. 제 1 항에 있어서,
    상기 글로벌입출력라인프리차지부는,
    라이트활성화신호를 입력받아서 상기 라이트활성화신호가 하강할 때 펄스를 생성하기 위한 펄스생성단;
    상기 펄스생성단의 출력과 상기 글로벌입출력라인딜레이로부터 출력된 신호를 부정논리합하는 노아(NOR)게이트
    를 포함하여 이루어진 글로벌입출력라인 프리차지 장치.
  4. 제 3 항에 있어서,
    라이트활성화신호는 리드 명령이 활성화되면 논리 로우로 비활성화되고 라이트 명령이 활성화되면 논리 하이 펄스를 갖는 것을 특징으로하는 글로벌입출력라인 프리차지 장치.
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