CN111627474A - 传输数据总线驱动电路以及方法、电子设备 - Google Patents

Abstract

本发明公开了一种传输数据总线驱动电路以及方法、电子设备，所述传输数据总线驱动电路包括第一级第一驱动器、第二级第一驱动器以及传输数据线，还包括：预充电路，用于在所述传输数据线未进行数据传输时，将所述传输数据线充电至参考电压；第一耦合电路，用于在所述传输数据线进行数据传输时，将所述第一级第一驱动器的输出信号耦合至所述传输数据线；第一放大电路，用于在所述传输数据线进行数据传输时，对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号。本发明公开的传输数据总线驱动电路以及方法、电子设备，能够降低传输数据线上翻转的功耗。

Description

传输数据总线驱动电路以及方法、电子设备

技术领域

本发明涉及存储器技术领域，具体涉及一种传输数据总线驱动电路以及方法、电子设备。

背景技术

读写数据总线驱动电路被广泛应用于存储器的读写操作，主要作用在于实现存储阵列与数据通路之间的数据传输。在对存储器进行写操作时，数据通路上的数据通过第一级写驱动器和第二级写驱动器被传送至主数据线，主数据线上的数据被写入存储阵列；在对存储器进行读操作时，存储阵列中的数据被读至主数据线上，主数据线上的数据通过灵敏放大器、第一级读驱动器以及第二级读驱动器被传送至数据通路。

图1是现有的一种读写数据总线驱动电路的结构示意图，所述读写数据总线驱动电路包括第一级读驱动器FRD、第二级读驱动器SRD、第一级写驱动器FWD、第二级写驱动器SWD以及读写数据线RWDL，其中，所述第一级读驱动器FRD的输出端和所述第二级写驱动器SWD的输入端连接所述读写数据线RWDL的一端，所述第二级读驱动器SRD的输入端和所述第一级写驱动器FWD的输出端连接所述读写数据线RWDL的另一端；所述第一级读驱动器FRD的输入端连接灵敏放大器SA的输出端，所述第二级写驱动器SWD的输出端和所述灵敏放大器SA的输入端连接主数据线MDQ，所述第二级读驱动器SRD的输出端和所述第一级写驱动器FWD的输入端连接数据通路YWD。

以下结合图1说明传统的读写数据总线驱动电路的工作原理：

在非工作阶段，所述第一级读驱动器FRD、所述第二级读驱动器SRD、所述第一级写驱动器FWD、所述第二级写驱动器SWD以及所述灵敏放大器SA均不工作，所述主数据线MDQ被预充电至电源电压；

在对存储器进行写操作时，所述第一级读驱动器FRD、所述第二级读驱动器SRD以及所述灵敏放大器SA均不工作，所述数据通路YWD上的数据通过所述第一级写驱动器FWD和所述第二级写驱动器SWD被传送至所述主数据线MDQ，所述主数据线MDQ上的数据被写入存储阵列，其中，所述第一级写驱动器FWD用于将其接收的全摆幅信号驱动至所述读写数据线RWDL上，所述全摆幅信号的摆幅为所述电源电压，所述第二级写驱动器SWD用于恢复所述全摆幅信号在所述读写数据线RWDL上的损耗；

在对存储器进行读操作时，所述第一级写驱动器FWD以及所述第二级写驱动器SWD均不工作，存储阵列中的数据被读至所述主数据线MDQ上，所述主数据线MDQ上的数据通过所述灵敏放大器SA、所述第一级读驱动器FRD以及所述第二级读驱动器SRD被传送至所述数据通路YWD，其中，所述第一级读驱动器FRD用于将所述灵敏放大器SA输出的全摆幅信号驱动至所述读写数据线RWDL上，所述第二级读驱动器SRD用于恢复所述全摆幅信号在所述读写数据线RWDL上的损耗。

在对存储器进行读操作或者写操作时，所述读写数据总线驱动电路通过所述全摆幅信号实现存储阵列与数据通路之间的数据传输，由于所述读写数据线RWDL是贯通整个存储阵列的长线，因而所述读写数据线RWDL的线长随着存储器存储容量的增加而增加。对于每次读操作或者写操作，数据在所述读写数据线RWDL上翻转的功耗为Crwdl×VDD²，这部分功耗对于存储器来说是很大的，其中，Crwdl为所述读写数据线RWDL的负载电容，VDD为所述电源电压。

发明内容

本发明所要解决的是现有的读写数据总线驱动电路功耗大的问题。

本发明通过下述技术方案实现：

一种传输数据总线驱动电路，包括第一级第一驱动器、第二级第一驱动器以及传输数据线，所述传输数据线设置在所述第一级第一驱动器和所述第二级第一驱动器之间，还包括：

与所述传输数据线连接的预充电路，所述预充电路用于在所述传输数据线未进行数据传输时，将所述传输数据线充电至参考电压，所述参考电压低于电源电压；

设置在所述第一级第一驱动器和所述传输数据线之间的第一耦合电路，所述第一耦合电路用于在所述传输数据线进行数据传输时，将所述第一级第一驱动器的输出信号耦合至所述传输数据线；

设置在所述第一级第二驱动器和所述传输数据线之间的第一放大电路，所述第一放大电路用于在所述传输数据线进行数据传输时，对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号。

可选的，所述第一级第一驱动器为存储器中的第一级读驱动器，所述第二级第一驱动器为存储器中的第二级读驱动器，所述传输数据线为存储器中的读写数据线；

所述第一耦合电路用于在对存储器进行读操作时，将所述第一级读驱动器的输出信号耦合至所述读写数据线；

所述第一放大电路用于在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器的输入信号。

可选的，所述传输数据总线驱动电路还包括：

分别设置在所述读写数据线两端的第一级写驱动器和第二级写驱动器；

设置在所述第一级写驱动器和所述读写数据线之间的第二耦合电路，所述第二耦合电路用于在对存储器进行写操作时，将所述第一级写驱动器的输出信号耦合至所述读写数据线；

设置在所述第二级写驱动器和所述读写数据线之间的第二放大电路，所述第二放大电路用于在对存储器进行写操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器的输入信号。

可选的，所述预充电路包括第一PMOS晶体管；

所述第一PMOS晶体管的漏极适于接收所述参考电压，所述第一PMOS晶体管的源极连接所述读写数据线，所述第一PMOS晶体管的栅极适于接收预充电控制信号。

可选的，所述第一耦合电路包括第一电容；

所述第一电容的一端连接所述第一级读驱动器的输出端，所述第一电容的另一端连接所述读写数据线的一端。

可选的，所述第一放大电路包括第一开关电路和第一差分放大器；

所述第一开关电路的一端连接所述读写数据线的另一端，所述第一开关电路的另一端连接所述第一差分放大器的一个输入端，所述第一开关电路的控制端适于接收第一开关控制信号；

所述第一差分放大器的另一个输入端适于接收所述参考电压，所述第一差分放大器的输出端连接所述第二级读驱动器的输入端。

可选的，所述第一开关电路包括第二PMOS晶体管；

所述第二PMOS晶体管的漏极作为所述第一开关电路的一端，所述第二PMOS晶体管的源极作为所述第一开关电路的另一端，所述第二PMOS晶体管的栅极作为所述第一开关电路的控制端。

可选的，所述第二耦合电路包括第二电容；

所述第二电容的一端连接所述第一级写驱动器的输出端，所述第二电容的另一端连接所述读写数据线的另一端。

可选的，所述第二放大电路包括第二开关电路和第二差分放大器；

所述第二开关电路的一端连接所述读写数据线的一端，所述第二开关电路的另一端连接所述第二差分放大器的一个输入端，所述第二开关电路的控制端适于接收第二开关控制信号；

所述第二差分放大器的另一个输入端适于接收所述参考电压，所述第二差分放大器的输出端连接所述第二级写驱动器的输入端。

可选的，所述第二开关电路包括第三PMOS晶体管；

所述第三PMOS晶体管的漏极作为所述第二开关电路的一端，所述第三PMOS晶体管的源极作为所述第二开关电路的另一端，所述第三PMOS晶体管的栅极作为所述第二开关电路的控制端。

可选的，所述第一级读驱动器的输入端连接灵敏放大器的输出端，所述第二级写驱动器的输出端连接主数据线，所述第二级读驱动器的输出端和所述第一级写驱动器的输入端连接数据通路。

可选的，所述第一级第一驱动器为存储器中的第一级写驱动器，所述第二级第一驱动器为存储器中的第二级写驱动器，所述传输数据线为存储器中的读写数据线；

所述第一耦合电路用于在对存储器进行写操作时，将所述第一级写驱动器的输出信号耦合至所述读写数据线；

所述第一放大电路用于在对存储器进行写操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器的输入信号。

可选的，所述传输数据总线驱动电路还包括：

分别设置在所述读写数据线两端的第一级读驱动器和第二级读驱动器；

设置在所述第一级读驱动器和所述读写数据线之间的第二耦合电路，所述第二耦合电路用于在对存储器进行读操作时，将所述第一级读驱动器的输出信号耦合至所述读写数据线；

设置在所述第二级读驱动器和所述读写数据线之间的第二放大电路，所述第二放大电路用于在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器的输入信号。

基于同样的发明构思，本发明还提供一种传输数据总线驱动方法，包括：

将传输数据线充电至参考电压，所述参考电压低于电源电压，所述传输数据线设置在第一级第一驱动器和第二级第一驱动器之间；

将所述第一级第一驱动器的输出信号耦合至所述传输数据线；

对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号。

可选的，所述第一级第一驱动器为存储器中的第一级读驱动器，所述第二级第一驱动器为存储器中的第二级读驱动器，所述传输数据线为存储器中的读写数据线；

所述将所述第一级第一驱动器的输出信号耦合至所述传输数据线包括：

在对存储器进行读操作时，将所述第一级读驱动器的输出信号耦合至所述读写数据线；

所述对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号包括：

在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器的输入信号。

可选的，所述传输数据总线驱动方法还包括：

在对存储器进行写操作时，将第一级写驱动器的输出信号耦合至所述读写数据线；

在对存储器进行写操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为第二级写驱动器的输入信号，所述第一级写驱动器和所述第二级写驱动器分别设置在所述读写数据线两端。

可选的，所述第一级第一驱动器为存储器中的第一级写驱动器，所述第二级第一驱动器为存储器中的第二级写驱动器，所述传输数据线为存储器中的读写数据线；

所述将所述第一级第一驱动器的输出信号耦合至所述传输数据线包括：

在对存储器进行写操作时，将所述第一级写驱动器的输出信号耦合至所述读写数据线；

所述对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号包括：

在对存储器进行写操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器的输入信号。

可选的，所述传输数据总线驱动方法还包括：

在对存储器进行读操作时，将第一级读驱动器的输出信号耦合至所述读写数据线；

在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为第二级读驱动器的输入信号，所述第一级读驱动器和所述第二级读驱动器分别设置在所述读写数据线两端。

基于同样的发明构思，本发明还提供一种电子设备，包括存储阵列、控制器以及上述传输数据总线驱动电路；

所述存储阵列与所述传输数据总线驱动电路的一端连接，用于存储所述控制器的数据；

所述控制器与所述传输数据总线驱动电路的另一端连接，用于通过所述传输数据总线驱动电路从所述存储阵列读取数据，或通过所述传输数据总线驱动电路向所述存储阵列写入数据。

可选的，所述存储阵列为DRAM阵列。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明提供的传输数据总线驱动电路，通过在数据传输通路上增加第一耦合电路和第一放大电路，并增加与传输数据线连接的预充电路，实现小摆幅信号在所述传输数据线上的传输。当所述传输数据线未进行数据传输时，所述预充电路将所述传输数据线充电至参考电压，所述参考电压低于电源电压；在所述传输数据线进行数据传输时，所述第一耦合电路将第一级第一驱动器的输出信号耦合至所述传输数据线，所述第一放大电路对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为第二级第一驱动器的输入信号。

由于所述传输数据线上的电压差为所述稳定电压差，对于每次数据传输，数据在所述传输数据线上翻转的功耗为Crwdl×VDD×ΔV，其中，Crwdl为所述传输数据线的负载电容，VDD为电源电压，ΔV为所述稳定电压差。因此，与传统的传输数据总线驱动电路相比，本发明能够降低在所述传输数据线上的翻转电压差，实现在数据传输时降低所述传输数据线上翻转的功耗。并且，由于所述传输数据线上的翻转电压差降低，因而可以减小第一级第一驱动器的面积，进一步减小动态功耗。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1是现有的读写数据总线驱动电路的结构示意图；

图2是本发明一种实施例的传输数据总线驱动电路的结构示意图；

图3是本发明另一种实施例的传输数据总线驱动电路的结构示意图；

图4是本发明再一种实施例的传输数据总线驱动电路的结构示意图；

图5是本发明又一种实施例的传输数据总线驱动电路的结构示意图；

图6是本发明实施例的读写数据总线驱动电路的电路图；

图7是采用本发明实施例的读写数据总线驱动电路对存储器进行读操作的数据传输波形图；

图8是采用本发明实施例的读写数据总线驱动电路对存储器进行写操作的数据传输波形图；

图9是采用现有的读写数据总线驱动电路和采用本发明实施例的读写数据总线驱动电路对存储器进行写操作的传输电流对比波形图；

图10是本发明实施例的传输数据总线驱动方法的流程图。

具体实施方式

传统的读写数据总线驱动电路，通过大尺寸的读驱动器和写驱动器，将数据传输至读写数据线，在所述读写数据线上实现数据从电源电压到地电压或者从地电压到电源电压的全摆幅翻转。对于每次读操作或者写操作，数据在所述读写数据线上翻转的功耗为Crwdl×VDD²，这部分功耗对于存储器来说是很大的，其中，Crwdl为所述读写数据线的负载电容，VDD为所述电源电压。同时，为了保证数据的传播延时在可接受的范围内，读驱动器与写驱动器的尺寸会很大，这样导致在读写操作驱动器上需要更多的能量。基于此，本发明提供一种传输数据总线驱动电路，在传输数据线上通过小摆幅信号实现数据传输，从而降低传输数据线上的动态功耗。

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

本发明实施例提供一种传输数据总线驱动电路，图2是所述传输数据总线驱动电路的电路结构示意图，所述传输数据总线驱动电路包括第一级第一驱动器FD、第二级第一驱动器SD、传输数据线、预充电路21、第一耦合电路22以及第一放大电路23。

具体地，所述传输数据线设置在所述第一级第一驱动器FD和所述第二级第一驱动器SD之间，所述第一级第一驱动器FD的输入端用于接收需要传输的数据，所述第二级第一驱动器SD将经过驱动的数据传输到后续的电路。

所述预充电路21与所述传输数据线连接，用于在所述传输数据线未进行数据传输时，将所述传输数据线充电至参考电压，所述参考电压低于电源电压。

所述第一耦合电路22设置在所述第一级第一驱动器FD和所述传输数据线之间，即所述第一耦合电路22的输入端连接所述第一级第一驱动器FD的输出端，所述第一耦合电路22的输出端连接所述传输数据线的一端。所述第一耦合电路22用于在所述传输数据线进行数据传输时，将所述第一级第一驱动器FD的输出信号耦合至所述传输数据线。

所述第一放大电路23设置在所述第一级第二驱动器SD和所述传输数据线之间，即所述第一放大电路23的输入端连接所述传输数据线的另一端，所述第一放大电路23的输出端连接所述第一级第二驱动器SD的输入端。所述第一放大电路23用于在所述传输数据线进行数据传输时，对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器SD的输入信号。

由于所述传输数据线上的电压差为所述稳定电压差，对于每次数据传输操作，数据在所述传输数据线上翻转的功耗为Crwdl×VDD×ΔV，其中，Crwdl为所述传输数据线的负载电容，VDD为电源电压，ΔV为所述稳定电压差。因此，与传统的传输数据总线驱动电路相比，本实施例能够降低在所述传输数据线上的翻转电压差，实现在数据传输时降低所述传输数据线上翻转的功耗。并且，由于所述传输数据线上的翻转电压差降低，因而可以减小所述第一级第一驱动器FD的面积，进一步减小动态功耗。也就是说，所述第一级第一驱动器FD可以采用驱动能力更弱的驱动电路实现。

所述传输数据总线驱动电路用于对需要长线进行传输的信号进行驱动，例如所述传输数据总线驱动电路可以为应用在DRAM中的读驱动电路、写驱动电路或者读写驱动电路等。但是需要说明的是，所述传输数据总线驱动电路并不限于为应用在DRAM中的驱动电路，只要是需要长线进行传输的信号，都可以采用本实施例提供的传输数据总线驱动电路进行驱动。

参考图3，若所述传输数据总线驱动电路为应用在DRAM中的读驱动电路，所述第一级第一驱动器FD为存储器中的第一级读驱动器FRD，所述第二级第一驱动器SD为存储器中的第二级读驱动器SRD，所述传输数据线为存储器中的读写数据线RWDL。所述第一级读驱动器FRD的输入端连接灵敏放大器SA的输出端，所述第二级读驱动器SRD的输出端连接数据通路YWD，所述灵敏放大器SA的输入端连接主数据线MDQ。

所述第一耦合电路22用于在对存储器进行读操作时，将所述第一级读驱动器FRD的输出信号耦合至所述读写数据线RWDL。所述第一放大电路23用于在对存储器进行读操作时，对所述读写数据线RWDL上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器SRD的输入信号。

需要说明的是，由于所述读写数据线RWDL上的翻转电压差降低，因而可以减小所述第一级读驱动器FRD的面积，即本发明实施例的第一级读驱动器FRD的电路与图1中的第一级读驱动器FRD的电路是不同的，本发明实施例的第一级读驱动器FRD可以采用驱动能力更弱的驱动电路实现，进一步减小动态功耗。

参考图4，若所述传输数据总线驱动电路为应用在DRAM中的写驱动电路，所述第一级第一驱动器FD为存储器中的第一级写驱动器FWD，所述第二级第一驱动器SD为存储器中的第二级写驱动器SWD，所述传输数据线为存储器中的读写数据线RWDL。所述第二级写驱动器SWD的输出端连接主数据线MDQ，所述第一级写驱动器FWD的输入端连接数据通路YWD。

所述第一耦合电路22用于在对存储器进行写操作时，将所述第一级写驱动器FWD的输出信号耦合至所述读写数据线RWDL。所述第一放大电路23用于在对存储器进行写操作时，对所述读写数据线RWDL上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器SWD的输入信号。

需要说明的是，由于所述读写数据线RWDL上的翻转电压差降低，因而可以减小所述第一级写驱动器FWD的面积，即本发明实施例的第一级写驱动器FWD的电路与图1中的第一级写驱动器FWD的电路是不同的，本发明实施例的第一级写驱动器FWD可以采用驱动能力更弱的驱动电路实现，进一步减小动态功耗。

参考图5，若所述传输数据总线驱动电路为应用在DRAM中的读写驱动电路，所述第一级第一驱动器FD为存储器中的第一级读驱动器FRD，所述第二级第一驱动器SD为存储器中的第二级读驱动器SRD，所述传输数据线为存储器中的读写数据线RWDL，所述传输数据总线驱动电路还包括第一级写驱动器FWD、第二级写驱动器SWD、第二耦合电路24以及第二放大电路25。

所述第一级写驱动器FWD和所述第二级写驱动器SWD分别设置在所述读写数据线RWDL两端。所述第一级读驱动器FRD的输入端连接灵敏放大器SA的输出端，所述第二级写驱动器SWD的输出端连接主数据线MDQ，所述第二级读驱动器SRD的输出端和所述第一级写驱动器FWD的输入端连接数据通路YWD，所述灵敏放大器SA的输入端连接所述主数据线MDQ。

所述第二耦合电路24设置在所述第一级写驱动器FWD和所述读写数据线RWDL之间，即所述第二耦合电路24的输入端连接所述第一级写驱动器FWD的输出端，所述第二耦合电路24的输出端连接所述读写数据线RWDL的另一端。所述第二耦合电路24用于在对存储器进行写操作时，将所述第一级写驱动器FWD的输出信号耦合至所述读写数据线RWDL。

所述第二放大电路25设置在所述第二级写驱动器SWD和所述读写数据线RWDL之间，即所述第二放大电路25的输入端连接所述读写数据线RWDL的一端，所述第二放大电路25的输出端连接所述第二级写驱动器SWD的输入端。所述第二放大电路25用于在对存储器进行写操作时，对所述读写数据线RWDL上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器SWD的输入信号。

在一种可选实现方式中，若所述传输数据总线驱动电路为应用在DRAM中的读写驱动电路，所述第一级第一驱动器FD可以为存储器中的第一级写驱动器，所述第二级第一驱动器SD可以为存储器中的第二级写驱动器，所述传输数据线为存储器中的读写数据线，相应地，所述传输数据总线驱动电路还包括第一级读驱动器、第二级读驱动器、第二耦合电路以及第二放大电路。

所述第一级读驱动器和所述第二级读驱动器分别设置在所述读写数据线两端。所述第一级读驱动器的输入端连接灵敏放大器的输出端，所述第二级写驱动器的输出端连接主数据线，所述第二级读驱动器的输出端和所述第一级写驱动器的输入端连接数据通路，所述灵敏放大器的输入端连接所述主数据线。

所述第二耦合电路设置在所述第一级读驱动器和所述读写数据线之间，即所述第二耦合电路的输入端连接所述第一级读驱动器的输出端，所述第二耦合电路的输出端连接所述读写数据线的另一端。所述第二耦合电路用于在对存储器进行读操作时，将所述第一级读驱动器的输出信号耦合至所述读写数据线。

所述第二放大电路设置在所述第二级读驱动器和所述读写数据线读之间，即所述第二放大电路的输入端连接所述读写数据线的一端，所述第二放大电路的输出端连接所述第二级读驱动器的输入端。所述第二放大电路用于在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器的输入信号。

在另一种可选实现方式中，若所述传输数据总线驱动电路为应用在DRAM中的读写驱动电路，所述读写驱动电路可以为图2所示的电路结构，通过分时复用该驱动电路，在某一时段用于存储器的读操作，在另一时段用于存储器的写操作。

以图5所示的读写数据总线驱动电路为例，本实施例提供一种所述读写数据总线驱动电路的具体电路。

参考图6，所述预充电路21包括第一PMOS晶体管P1。所述第一PMOS晶体管P1的源极适于接收所述参考电压Vref，所述第一PMOS晶体管P1的漏极连接所述读写数据线RWDL，所述第一PMOS晶体管P1的栅极适于接收预充电控制信号PRC。在未对存储器进行读写操作时，所述预充电控制信号PRC为低电平信号，控制所述第一PMOS晶体管P1导通，将所述读写数据线RWDL充电至所述参考电压Vref。

当然，所述预充电路21除采用PMOS晶体管实现外，还可以采用NMOS晶体管、三极管或者传输门等具有开关功能的电路实现，本实施例对此不进行限定。以所述预充电路21包括第一NMOS晶体管为例，所述第一NMOS晶体管的漏极适于接收所述参考电压Vref，所述第一NMOS晶体管的源极连接所述读写数据线RWDL，所述第一NMOS晶体管的栅极适于接收预充电控制信号PRC。在未对存储器进行读写操作时，所述预充电控制信号PRC为高电平信号，控制所述第一NMOS晶体管导通，将所述读写数据线RWDL充电至所述参考电压Vref。

所述第一耦合电路22包括第一电容C1。所述第一电容C1的一端连接所述第一级读驱动器FRD的输出端，所述第一电容C1的另一端连接所述读写数据线RWDL的一端。

所述第一放大电路23包括第一开关电路231和第一差分放大器DA1。所述第一开关电路231的一端连接所述读写数据线RWDL的另一端，所述第一开关电路231的另一端连接所述第一差分放大器DA1的一个输入端，所述第一开关电路231的控制端适于接收第一开关控制信号RSC；所述第一差分放大器DA1的另一个输入端适于接收所述参考电压Vref，所述第一差分放大器DA1的输出端连接所述第二级读驱动器SRD的输入端。所述第一开关控制信号RSC用于在所述第一级读驱动器FRD被触发时控制所述第一开关电路231导通，并在所述读写数据线RWDL上的电压达到稳定后控制所述第一开关电路231关断。进一步，所述第一开关电路231可以包括第二PMOS晶体管P2。所述第二PMOS晶体管P2的源极作为所述第一开关电路231的一端，所述第二PMOS晶体管P2的漏极作为所述第一开关电路231的另一端，所述第二PMOS晶体管P2的栅极作为所述第一开关电路231的控制端，即所述第二PMOS晶体管P2的栅极适于接收所述第一开关控制信号RSC。

当然，所述第一开关电路231除采用PMOS晶体管实现外，还可以采用NMOS晶体管、三极管或者传输门等具有开关功能的电路实现，本实施例对此不进行限定。以所述第一开关电路231包括第二NMOS晶体管为例，所述第二NMOS晶体管的漏极作为所述第一开关电路231的一端，所述第二NMOS晶体管的源极作为所述第一开关电路231的另一端，所述第二NMOS晶体管的栅极作为所述第一开关电路231的控制端，即所述第二NMOS晶体管的栅极适于接收所述第一开关控制信号RSC。

所述第二耦合电路24包括第二电容C2。所述第二电容C2的一端连接所述第一级写驱动器FWD的输出端，所述第二电容C2的另一端连接所述读写数据线的另一端RWDL。

所述第二放大电路25包括第二开关电路251和第二差分放大器DA2。所述第二开关电路251的一端连接所述读写数据线RWDL的一端，所述第二开关电路251的另一端连接所述第二差分放大器DA2的一个输入端，所述第二开关电路251的控制端适于接收第二开关控制信号WSC；所述第二差分放大器DA2的另一个输入端适于接收所述参考电压Vref，所述第二差分放大器DA2的输出端连接所述第二级写驱动器SWD的输入端。所述第二开关控制信号WSC用于在所述第一级写驱动器FWD被触发时控制所述第二开关电路251导通，并在所述读写数据线RWDL上的电压达到稳定后控制所述第二开关电路251关断。进一步，所述第二开关电路251包括第三PMOS晶体管P3；所述第三PMOS晶体管P3的源极作为所述第二开关电路251的一端，所述第三PMOS晶体管P3的漏极作为所述第二开关电路251的另一端，所述第三PMOS晶体管P3的栅极作为所述第二开关电路251的控制端，即所述第三PMOS晶体管P3的栅极适于接收所述第二开关控制信号WSC。

当然，所述第二开关电路251除采用PMOS晶体管实现外，还可以采用NMOS晶体管、三极管或者传输门等具有开关功能的电路实现，本实施例对此不进行限定。以所述第二开关电路251包括第三NMOS晶体管为例，所述第三NMOS晶体管的漏极作为所述第二开关电路251的一端，所述第三NMOS晶体管的源极作为所述第二开关电路251的另一端，所述第三NMOS晶体管的栅极作为所述第二开关电路251的控制端，即所述第三NMOS晶体管的栅极适于接收所述第二开关控制信号WSC。

图7是采用图6所示的读写数据总线驱动电路对存储器进行读操作的数据传输波形图，图8是采用图6所示的读写数据总线驱动电路对存储器进行写操作的数据传输波形图，以下结合图6至图8说明本实施例的读写数据总线驱动电路的工作原理：

在非工作阶段，所述第一级读驱动器FRD、所述第二级读驱动器SRD、所述第一级写驱动器FWD、所述第二级写驱动器SWD、所述灵敏放大器SA、所述第一差分放大器DA1以及所述第二差分放大器DA2均不工作，所述第一开关电路231以及所述第二开关电路251断开，所述预充电路21工作，即所述预充电控制信号PRC为低电平信号，控制所述第一PMOS晶体管P1导通，将所述读写数据线RWDL充电至所述参考电压Vref；

在对存储器进行读操作时，所述预充电控制信号PRC为高电平信号，控制所述第一PMOS晶体管P1断开，所述读写数据线RWDL为浮空状态，当所述第一级读驱动器FRD被触发时，所述第一开关控制信号RSC控制所述第二PMOS晶体管P2导通，读数据通过所述第一级读驱动器FRD被传输至所述第一电容C1的一端，通过所述第一电容C1的耦合作用，在所述读写数据线RWDL上产生一个小的电压摆幅，当所述读写数据线RWDL上的电压与所述参考电压Vref建立一个稳定电压差，即所述读写数据线RWDL上的电压为Vref+ΔV或者为Vref-ΔV时，所述第一开关控制信号RSC控制所述第二PMOS晶体管P2断开，所述第一差分放大器DA1被激活，放大其两个输入端的电压差ΔV，将小信号放大至一个全摆幅信号，所述第二级读驱动器SRD抓取所述全摆幅信号并将该信号驱动至所述数据通路YWD；

在对存储器进行写操作时，所述预充电控制信号PRC为高电平信号，控制所述第一PMOS晶体管P1断开，所述读写数据线RWDL为浮空状态，当所述第一级写驱动器FWD被触发时，所述第二开关控制信号WSC控制所述第三PMOS晶体管P3导通，写数据通过所述第一级写驱动器FWD被传输至所述第二电容C2的一端，通过所述第二电容C2的耦合作用，在所述读写数据线RWDL上产生一个小的电压摆幅，当所述读写数据线RWDL上的电压与所述参考电压Vref建立一个稳定电压差，即所述读写数据线RWDL上的电压为Vref+ΔV或者为Vref-ΔV时，所述第二开关控制信号WSC控制所述第三PMOS晶体管P3断开，所述第二差分放大器DA2被激活，放大其两个输入端的电压差ΔV，将小信号放大至一个全摆幅信号，所述第二级写驱动器SWD抓取所述全摆幅信号，并将该信号驱动至所述主数据线MDQ，所述主数据线MDQ上的数据被写入存储阵列。

为更好地说明本实施例的读写数据总线驱动电路的效果，图9示出了采用传统的驱动电路和采用本发明实施例的低功耗驱动电路对存储器进行写操作的传输电流对比波形图。本实施例提供的读写数据总线驱动电路，通过在读通路上增加所述第一耦合电路22和所述第一放大电路23，在写通路上增加所述第二耦合电路24和所述第二放大电路25，并增加与所述读写数据线RWDL连接的所述预充电路21，实现了小摆幅信号在所述读写数据线RWDL上的传输。

当未对存储器进行读写操作时，所述预充电路21将所述读写数据线RWDL充电至所述参考电压Vref；在对存储器进行读操作时，所述第一耦合电路22将所述第一级读驱动器FRD的输出信号耦合至所述读写数据线RWDL，所述第一放大电路23对所述读写数据线RWDL上的电压与所述参考电压Vref之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器SRD的输入信号；在对存储器进行写操作时，所述第二耦合电路24将所述第一级写驱动器FWD的输出信号耦合至所述读写数据线RWDL，所述第二放大电路25对所述读写数据线RWDL上的电压与所述参考电压Vref之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器SWD的输入信号。

由于所述读写数据线RWDL上的电压差为所述稳定电压差，对于每次读操作或者写操作，数据在所述读写数据线RWDL上翻转的功耗为Crwdl×VDD×ΔV，其中，Crwdl为所述读写数据线的负载电容，VDD为读写数据线RWDL内部的电源电压，ΔV为所述稳定电压差。因此，与传统的读写数据总线驱动电路相比，本实施例能够降低在所述读写数据线RWDL上的翻转电压差，实现在读写操作时降低所述读写数据线RWDL上翻转的功耗。并且，由于所述读写数据线RWDL上的翻转电压差降低，因而可以减小所述第一级读驱动器FRD和所述第一级写驱动器FWD的面积，进一步减小动态功耗。

基于同样的发明构思，本发明实施例还提供一种传输数据总线驱动方法。图10是所述传输数据总线驱动方法的流程图，所述传输数据总线驱动方法包括：

步骤S101，将传输数据线充电至参考电压，所述参考电压低于电源电压，所述传输数据线设置在第一级第一驱动器和第二级第一驱动器之间；

步骤S102，将所述第一级第一驱动器的输出信号耦合至所述传输数据线；

步骤S103，对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号。

在一种可选实现方式中，所述第一级第一驱动器为存储器中的第一级读驱动器，所述第二级第一驱动器为存储器中的第二级读驱动器，所述传输数据线为存储器中的读写数据线；

所述将所述第一级第一驱动器的输出信号耦合至所述传输数据线包括：

在对存储器进行读操作时，将所述第一级读驱动器的输出信号耦合至所述读写数据线；

所述对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号包括：

在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器的输入信号。

在一种可选实现方式中，所述传输数据总线驱动方法还包括：

在对存储器进行写操作时，将第一级写驱动器的输出信号耦合至所述读写数据线；

在对存储器进行写操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为第二级写驱动器的输入信号，所述第一级写驱动器和所述第二级写驱动器分别设置在所述读写数据线两端。

在一种可选实现方式中，所述第一级第一驱动器为存储器中的第一级写驱动器，所述第二级第一驱动器为存储器中的第二级写驱动器，所述传输数据线为存储器中的读写数据线；

所述将所述第一级第一驱动器的输出信号耦合至所述传输数据线包括：

在对存储器进行写操作时，将所述第一级写驱动器的输出信号耦合至所述读写数据线；

所述对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号包括：

在对存储器进行写操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器的输入信号。

在一种可选实现方式中，所述传输数据总线驱动方法还包括：

在对存储器进行读操作时，将第一级读驱动器的输出信号耦合至所述读写数据线；

在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为第二级读驱动器的输入信号，所述第一级读驱动器和所述第二级读驱动器分别设置在所述读写数据线两端。

所述传输数据总线驱动方法的具体实现原理可参考前述对所述传输数据总线驱动电路的描述，在此不再赘述。

基于同样的发明构思，本发明实施例还提供一种电子设备，所述电子设备包括存储阵列、控制器以及前述任一实施例提供的传输数据总线驱动电路。

所述存储阵列与所述传输数据总线驱动电路的一端连接，用于存储所述控制器的数据。所述控制器与所述传输数据总线驱动电路的另一端连接，用于通过所述传输数据总线驱动电路从所述存储阵列读取数据，或通过所述传输数据总线驱动电路向所述存储阵列写入数据。

优选的，所述存储阵列为DRAM阵列。

需要说明的是，本实施例中的存储阵列可以是设置在存储器中用于存储数据的存储单元。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种传输数据总线驱动电路，其特征在于，包括第一级第一驱动器、第二级第一驱动器以及传输数据线，所述传输数据线设置在所述第一级第一驱动器和所述第二级第一驱动器之间，所述传输数据总线驱动电路还包括：

与所述传输数据线连接的预充电路，所述预充电路用于在所述传输数据线未进行数据传输时，将所述传输数据线充电至参考电压，所述参考电压低于电源电压；

设置在所述第一级第一驱动器和所述传输数据线之间的第一耦合电路，所述第一耦合电路用于在所述传输数据线进行数据传输时，将所述第一级第一驱动器的输出信号耦合至所述传输数据线；

设置在所述第一级第二驱动器和所述传输数据线之间的第一放大电路，所述第一放大电路用于在所述传输数据线进行数据传输时，对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号。

2.根据权利要求1所述的传输数据总线驱动电路，其特征在于，所述第一级第一驱动器为存储器中的第一级读驱动器，所述第二级第一驱动器为存储器中的第二级读驱动器，所述传输数据线为存储器中的读写数据线；

所述第一耦合电路用于在对存储器进行读操作时，将所述第一级读驱动器的输出信号耦合至所述读写数据线；

所述第一放大电路用于在对存储器进行读操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级读驱动器的输入信号。

3.根据权利要求2所述的传输数据总线驱动电路，其特征在于，还包括：

分别设置在所述读写数据线两端的第一级写驱动器和第二级写驱动器；

设置在所述第一级写驱动器和所述读写数据线之间的第二耦合电路，所述第二耦合电路用于在对存储器进行写操作时，将所述第一级写驱动器的输出信号耦合至所述读写数据线；

设置在所述第二级写驱动器和所述读写数据线之间的第二放大电路，所述第二放大电路用于在对存储器进行写操作时，对所述读写数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级写驱动器的输入信号。

4.根据权利要求3所述的传输数据总线驱动电路，其特征在于，所述预充电路包括第一PMOS晶体管；

所述第一PMOS晶体管的漏极适于接收所述参考电压，所述第一PMOS晶体管的源极连接所述读写数据线，所述第一PMOS晶体管的栅极适于接收预充电控制信号。

5.根据权利要求3所述的传输数据总线驱动电路，其特征在于，所述第一耦合电路包括第一电容；

所述第一电容的一端连接所述第一级读驱动器的输出端，所述第一电容的另一端连接所述读写数据线的一端。

6.根据权利要求3所述的传输数据总线驱动电路，其特征在于，所述第一放大电路包括第一开关电路和第一差分放大器；

所述第一开关电路的一端连接所述读写数据线的另一端，所述第一开关电路的另一端连接所述第一差分放大器的一个输入端，所述第一开关电路的控制端适于接收第一开关控制信号；

所述第一差分放大器的另一个输入端适于接收所述参考电压，所述第一差分放大器的输出端连接所述第二级读驱动器的输入端。

7.根据权利要求6所述的传输数据总线驱动电路，其特征在于，所述第一开关电路包括第二PMOS晶体管；

所述第二PMOS晶体管的漏极作为所述第一开关电路的一端，所述第二PMOS晶体管的源极作为所述第一开关电路的另一端，所述第二PMOS晶体管的栅极作为所述第一开关电路的控制端。

8.根据权利要求3所述的传输数据总线驱动电路，其特征在于，所述第二耦合电路包括第二电容；

所述第二电容的一端连接所述第一级写驱动器的输出端，所述第二电容的另一端连接所述读写数据线的另一端。

9.一种传输数据总线驱动方法，其特征在于，包括：

将传输数据线充电至参考电压，所述参考电压低于电源电压，所述传输数据线设置在第一级第一驱动器和第二级第一驱动器之间；

将所述第一级第一驱动器的输出信号耦合至所述传输数据线；

对所述传输数据线上的电压与所述参考电压之间的稳定电压差进行放大，并将放大后的信号作为所述第二级第一驱动器的输入信号。

10.一种电子设备，其特征在于，包括存储阵列、控制器以及权利要求1至8任一项所述的传输数据总线驱动电路；

所述存储阵列与所述传输数据总线驱动电路的一端连接，用于存储所述控制器的数据；

所述控制器与所述传输数据总线驱动电路的另一端连接，用于通过所述传输数据总线驱动电路从所述存储阵列读取数据，或通过所述传输数据总线驱动电路向所述存储阵列写入数据。

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