CN1771565A - 半导体存储器以及半导体存储器的操作方法 - Google Patents

半导体存储器以及半导体存储器的操作方法 Download PDF

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Abstract

数据添加电路将要从刷新块读取的多种类型期望数据分别添加到从其它块读取的数据，以产生多个读数据串。纠错电路检测每个读数据串的错误，并且将错误检测结果中最可靠的结果设置为真。纠错电路基于真错误检测结果对要从刷新块读取的数据进行解码。而且，纠错电路纠正对应于真错误检测结果的读数据串的错误。从而，在不延长读周期时间的条件下，可以隐藏刷新操作，并且同时可以纠正错误。通过纠正从时间保持特性很差的存储器单元读取的数据错误，可以延长刷新请求间隔，进而可以降低待机期间的功耗。

Description

半导体存储器以及半导体存储器的操作方法
技术领域
本发明涉及具有需要刷新操作的动态存储器单元的半导体存储器及其操作方法。
背景技术
近来，被称作伪SRAM的半导体存储器已经为人所注意。伪SRAM具有DRAM存储器单元，其作为自动执行存储器单元的内部刷新操作的SRAM进行操作。因为动态存储器单元具有小尺寸，位成本低，因此可以开发具有大容量的伪SRAM。
然而，由于伪SRAM利用在存储器单元的电容器中积累的电荷来存储数据，所以在电荷泄露之类的条件下数据可能丢失。为免于此，伪SRAM需要每隔预定的时间段执行刷新操作。该刷新操作读出存储在一条位线上的存储器单元中的数据，放大该位线上的数据，然后将数据重写入存储器单元。
用于执行刷新操作的刷新请求的产生并没顾及外部访问请求。因此，刷新操作可能与访问操作冲突。为了具有SRAM接口，伪SRAM需要在即使发生冲突时也要相对于外部系统隐藏刷新操作。近来，为了隐藏刷新操作，所提出的半导体存储器中存储了纠错代码和写数据(例如，参见日本未经审查专利申请公开No.2003-52186)。半导体存储器使用纠错代码重新产生读数据，而不用在刷新操作下从存储块中读出数据。此外，读请求不与刷新请求冲突，从而不需要在读周期中包括刷新操作时间。这样，读周期可以等效于SRAM。
此外，由于伪SRAM需要刷新操作，所以与存储器单元具有锁存功能的SRAM相比，其在待机周期期间的功耗大。待机期间消耗的功率具有DC分量和AC分量。DC分量作为漏电流分量，指的是由于内部电路(具体而言，电源电路)而有意流动的电流和晶体管的关断电流。除此之外，DC分量取决于半导体工艺和电路构造，从而毫无疑问，在伪SRAM和SRAM之间存在差异。
伪SRAM待机期间消耗的电流的AC分量主要是由刷新操作引起的电流。为此，刷新操作电流的减小对减小AC分量来说是有效的。近来，为了减小刷新操作电流，所提出的半导体存储器中存储了写数据和纠错代码。半导体存储器利用纠错代码实质上改进存储器单元的数据保持特性，并且延长刷新间隔，进而减小刷新操作电流(例如，参见日本未经审查专利申请公开No.5-41084，日本未经审查专利申请公开No.2002-56671，以及日本未经审查专利申请公开No.2003-59290)。
然而，在上述传统伪SRAM中使用的纠错方法中，仅能减小读周期时间或减小待机电流。具体而言，读周期时间(AC特性)可以等效于SRAM，而待机电流(DC特性)不能等效于SRAM。或者，待机电流可以等效于SRAM，而读周期时间不能等效于SRAM。换句话说，还没有实现伪SRAM与SRAM完全兼容。结果，难以为了降低成本而以下述方式操作系统，其中系统中嵌入的SRAM被简单地替代以伪SRAM。
下面列出与本发明有关的现有技术文件(专利文献)：
(1)日本未经审查专利申请公开No.2003-51186
(2)日本未经审查专利申请公开No.5-41084
(3)日本未经审查专利申请公开No.2002-56671
(4)日本未经审查专利申请公开No.2003-59290
发明内容
因此，本发明的一个目的是提供一种伪SRAM，该伪SRAM能够在不延长访问周期时间的条件下隐藏刷新操作以及减小待机时间段期间的功耗。
本发明的另一目的是提供一种与SRAM完全兼容的伪SRAM。
根据本发明的半导体存储器的一个方面，多个数据块具有存储信息数据的存储器单元。多个代码块具有存储代码数据的存储器单元，代码数据用来对存储在数据块中的数据解码。刷新控制电路输出刷新请求信号，以顺序执行数据块和代码块上的刷新操作。数据添加电路将要从刷新块中读出的多种类型期望数据分别添加到从其它块中读出的数据上，进而产生多个读数据串。这里，刷新块是数据块和代码块中无法被刷新操作读出的块。
纠错电路检测读数据串的错误，并且将错误检测结果中的最可靠结果设为真。此外，纠错电路纠正与真错误检测结果相对应的一个读数据串的错误。代码数据例如是水平/垂直奇偶校验码或提取的汉明码，并且代码数据的最小汉明距离是4或更大值。
这样，通过比较期望数据一部分的多个读数据串的错误检测结果来检测出真错误，以及通过基于真错误来纠正在一个块处实际产生的错误，可以相对于外部系统隐藏刷新操作，同时完成纠错。此外，可以在不与读请求冲突的条件下隐藏刷新操作，从而可以防止读周期时间被拉长(AC特性的改进)。
利用纠错功能，可以纠正由例如具有最小保有数据时间或短数据保持时间的存储器单元所产生的错误。因此，可以延长刷新请求间隔以及减少待机时问段期间的功耗(DC特性的改进)。具体而言，即使当每个存储器单元的刷新间隔被设置为长于最差存储器单元的数据保持时间时，也不会发生错数据被读取的可能性。因此，当本发明例如应用于伪SRAM时，AC特性和DC特性都可以等效于SRAM或更好。换句话说，可以为用户提供与SRAM完全兼容的伪SRAM。用户仅通过将系统中嵌入的SRAM改换为本发明的伪SRAM就可以降低成本。
根据本发明的半导体存储器的另一方面，刷新控制电路顺序输出刷新请求信号到数据块和代码块，以执行数据块和代码块中任何一个上的刷新操作。通过仅在一个块中执行响应于刷新请求的刷新操作，可以方便地恢复无法被刷新操作读出的数据。
根据本发明的半导体存储器的另一方面，访问控制电路响应于读命令而输出读请求信号，以读取到除刷新块之外的数据块和代码块。换句话说，刷新块不执行读操作。为此，可以防止刷新请求和读请求之间的冲突，并且防止读访问时间的增加。此外，可以利用访问控制电路方便地控制读操作。
根据本发明的半导体存储器的另一方面，访问控制电路响应于写命令而输出写请求信号，以对数据块和代码块进行写入。当刷新请求信号和写请求信号彼此冲突时，数据块和代码块的每个块控制电路执行刷新操作，然后执行写操作。为此，可以确保写数据能够被写入到刷新块。
根据本发明的半导体存储器的另一方面，作为写命令的最小供应间隔的外部写周期时间可以被设置为长于作为每个块的写操作时间的内部写周期时间。为此，块控制电路可以逐渐恢复写操作的延迟，即使是在连续供应的写请求信号之间产生刷新请求时也是如此。换句话说，可以确保写数据能够被写入到刷新块。
根据本发明的半导体存储器的另一方面，在从一个刷新块的最终刷新请求信号切换到下一刷新块的切换时间段之间，可以插入n个外部写周期时间，并且可以执行n次写操作和一次刷新操作。例如，切换时间段可以设置为至少(Tcyc/δ)×Tcyc，其中δ是外部写周期时间Tcyc和内部写周期时间之间的差。为此，由于某个块的刷新请求而延迟的写操作可以在该块的刷新块时间段内完成。在从刷新块切换到一般块后，不存在未完成的与刷新块期间供应的写请求相对应的写操作。为此，对于除刷新块之外的块，可以防止由于刷新操作和写操作之间的冲突而使读操作延迟，并且可以防止读访问时间拉长。
根据本发明的半导体存储器的另一方面，代码块被形成来代替用于消除缺陷的列冗余电路和行冗余电路中的至少一个。从有缺陷的存储器单元读出的错误数据可以利用纠错电路来纠正。由于不需要形成冗余电路，所以可以减小芯片尺寸。
根据本发明的半导体存储器的另一方面，纠错电路从读数据串中选择较少错误的读数据串作为真。例如，纠错电路检测“没有错误”、“任何数据块中的单个位错误”、“任何代码块中的单个位错误(代码错误)”以及“两个或更多位错误”中的一个，并且以没有错误＞单个位错误＞代码错误＞两个或更多位错误的优先级排列错误决定。此外，纠错电路将具有较高优先级的项设置为真。为此，可以方便地提供纠错电路的错误决定逻辑。
根据本发明的半导体存储器的另一方面，当纠错电路检测到不能被纠正的错误时，纠错电路输出错误信号到错误终端。例如，当检测到“两个或更多位错误”，纠错电路输出错误信号。利用该错误信号，访问半导体存储器的外部系统可以执行避免错误的操作，例如请求重试读操作以及删除数据。这样，可以提高系统的可靠性。
根据本发明的半导体存储器的另一方面，重写控制电路可以在数据块和代码块中重写由纠错电路纠正的数据。当存储器单元中的数据被电源噪声和暂时性错误损坏时，通过写入正确的数据，可以提高系统的可靠性。
根据本发明的半导体存储器的另一方面，分别形成与输入和输出信息数据的多个数据终端相对应的数据块。为此，可以在同时输入和输出半导体存储器的数据单元中纠正错误。这样，可以方便地提供读数据的纠错逻辑，并且方便地产生代码数据，进而可以防止读周期时间和写周期时间增加。
根据本发明的半导体存储器的另一方面，被同时供应给输入和输出信息数据的多个数据终端的写数据被写入到一部分数据块中。在写操作期间，纠错电路通过使用来自数据块和代码块的读数据来解码信息数据，并且通过利用写数据替换一部分解码信息数据来产生数据串。纠错电路从重写数据串确定新代码数据，并且将重写数据串和新代码数据写入到数据块和代码块中。通过增加信息数据的位数，可以相对于信息数据的位数来相对减少代码数据的位数。这样，可以相对于数据块数目来相对减少代码块的数目，进而减小芯片尺寸。
附图说明
图1是根据本发明第一实施例的框图；
图2是图1所示的数据控制电路的详细框图；
图3是图1所示的刷新控制电路的操作的时序图；
图4是图1所示的刷新控制电路的操作的详细时序图；
图5是根据本发明第一实施例的读操作的总的时序图；
图6是根据本发明第一实施例的写操作的总的时序图；
图7是根据本发明第一实施例的奇偶校验码产生规则的示例性图表；
图8是图2所示的错误决定电路的总的流程图；
图9是图2所示的纠错电路的操作的总的示例性图表；
图10是根据本发明第一实施例的读操作示例的时序图；
图11是根据本发明第一实施例的读操作另一示例的时序图；
图12是本发明第二实施例的框图；
图13是图12所示的数据控制电路的详细框图；
图14是图13所示的纠错电路的RTL描述的示例性图表；
图15是从图14的RTL描述逻辑合成的电路图；
图16是图13所示的校正子(syndrome)产生电路的RTL描述的示例性图表；
图17是图13所示的编码电路的RTL描述的示例性图表；
图18是图12所示的数据控制电路的纠错操作的示例性图表；
图19是图12所示的数据控制电路的另一纠错操作的示例性图表；
图20是根据本发明第三实施例的半导体存储器的框图；
图21是根据本发明第四实施例的半导体存储器的框图；
图22是图21所示的数据控制电路的详细框图；
图23是根据本发明第五实施例的半导体存储器的框图；
图24是图23所示的伪SRAM的写操作的时序图。
具体实施方式
下面将参考附图来说明本发明的实施例。在附图中，双圆圈表示外部终端。在附图中，由粗体线表示的信号线包括多条线路。粗体线所连接的块部分包括多个电路。对于通过外部终端供应的信号，使用了等同于终端名称的代码。对于传送信号的信号线，使用了等同于信号名称的代码。信号名称末端缀有的“z”表示正逻辑。
图1示出了根据本发明第一实施例的半导体存储器。该半导体存储器是使用CMOS工艺在硅衬底上形成的时钟同步型的同步伪SRAM。
伪SRAM具有地址缓冲器10、数据控制电路12、数据输入/输出缓冲器14、命令缓冲器16、访问控制电路18、刷新控制电路20、时钟缓冲器22和存储器核心24。
存储器核心24具有数据块MBD0-15、代码块MBE0-7和块控制电路BCNT。数据块MBD0-15被分别对应于数据终端DQ15-0而形成，并且分别保持通过数据终端DQ15-0供应的信息数据(下文中也简称为数据)。代码块MBE0-7分别保持由数据块MBD0-15保有的数据产生的8位纠错代码的每个位。纠错代码被用作对数据块中存储的信息数据进行解码的代码数据。此外，尽管没有详细示出，存储器核心24具有用于去除字线单元中的缺陷的行冗余电路和用于去除位线单元中的缺陷的列冗余电路。
块控制电路BCNT被形成为分别对应于块MBD0-15和MBE0-7并且控制这些块的操作。当同时接收到写请求信号和更新请求信号(refd[15:0]和refe[7:0]中的任何一个)时，块控制电路BCNT仅在插入了刷新操作的时间段期间顺序输出对应的写请求信号(wrd[15:0]和wde[7:0]中的任何一个)。
数据块MBD0-15和代码块MBE0-7具有彼此相同的设置，并且具有相同的存储容量。块MBD0-15和MBE0-7中的每一个具有动态存储器单元以及连接到动态存储器单元的字线和位线。存储器单元具有将数据逻辑值作为电荷进行保持的电容器和将该电容器连接到位线的传送晶体管(transfer transistor)。传送晶体管的栅极连接到字线。此外，根据本实施例，如下文描述的图7所示，水平/垂直奇偶校验码被用作纠错代码。
地址缓冲器10通过地址终端AD接收地址信号AD。伪SRAM使用地址非复用型，其中一次接收行地址信号和列地址信号。行地址信号被用来在块MBD0-15和MBE0-7的每一个中选择字线。列地址信号被用来在块MBD0-15和MBE0-7的每一个中选择位线。
时钟缓冲器22通过时钟终端CLK接收时钟信号CLK，并且输出所接收的信号作为内部时钟信号ICLK。时钟信号CLK例如是安装了伪SRAM的系统板的系统时钟。内部时钟信号ICLK被供应到伪SRAM中需要同步时钟的电路。
尽管没有详细示出，刷新控制电路20具有定时器、计数器、移位寄存器和刷新请求产生电路。定时器与内部时钟信号ICLK同步操作，并且产生周期性信号(脉冲信号)。定时器的周期等同于刷新请求的产生间隙。计数器进行与来自定时器的周期性信号同步的计数操作，并且产生刷新地址信号REFAD。在刷新操作期间，刷新地址信号REFAD被输出以选择字线。当计数器循环一圈时，计数器的位数被设置为块MBD0-15和MBE0-7中的所有字线被选定的数目。
移位寄存器具有级联在一起的24个锁存器，并且最后级的锁存器的输出被反馈回初始级处的锁存器的输入。在重置加电期间，一个锁存器被设置为高电平而其它锁存器被设置为低电平。移位寄存器对计数器的每次溢出进行移位，并且从锁存器分别输出刷新点信号refpointd[15:0]和refpointe[7:0]，以指示进行刷新操作的块MBD0-15和MBE0-7。换句话说，移位寄存器逐个地顺序激活刷新点信号refpointd[15:0]和refpointe[7:0]。为此，块MBD0-15和MBE0-7中只有一个作为刷新块顺序操作，进而执行刷新操作。刷新请求产生电路在刷新点信号refpointd[15:0]和refpointe[7:0]的激活时间段期间与周期性信号同步，并且输出与刷新点信号refpointd[15:0]和refpointe[7:0]分别对应的刷新请求信号refd[15:0]和refe[7:0]。
命令缓冲器16通过命令终端CMD接收命令信号CMD，并且输出所接收的命令信号CMD到访问控制电路18。命令信号CMD是用来控制伪SRAM操作的信号，诸如芯片使能信号/CE、输出使能信号/OE和写使能信号/WE。作为通过命令终端CMD供应的命令，提供有用于执行写操作的写命令和用于执行读操作的读命令。
访问控制电路18对命令信号CMD进行解码，并且取决于解码结果输出用于执行读操作的读请求信号rdd[15:0]和rde[7:0]以及写请求信号wrd[15:0]和wde[7:0]。然而，访问控制电路18响应于刷新点信号refpointd[15:0]和refpointe[7:0]中任何一个的激活而屏蔽对应的读请求信号(rdd[15:0]和rde[7:0]中任何一个)的输出。换句话说，读操作在刷新块处被禁止，并且在其它块处被执行。刷新块的读操作总是被禁止，从而访问控制单元18的读控制可以被简单地执行。
数据输入/输出缓冲器14在写操作期间输出通过数据终端DQ15-0接收到的数据信号作为输入数据DIN[15:0]，并且在读操作期间输出从数据控制电路12供应的输出数据DOUT[15:0]到数据终端DQ15-0。
数据控制电路12在写操作期间向存储器核心24输出输入数据DIN[15:0]作为写数据wdat[15:0]，同时向存储器核心24输出从输入数据DIN[15:0]产生的纠错代码(写代码数据)wecc[7:0]。此外，数据控制电路12在读操作期间接收从存储器核心24读取的读数据rdat[15:0]和纠错代码(读代码数据)recc[7:0]，并且对要从刷新块中读出(但将不读出)的数据的一个位进行解码。同时，数据控制电路12对来自具有较差数据保持特性且其中丢失了数据的存储器单元的读数据(1位)进行解码。纠错后的读数据被输出作为输出数据DOUT[15:0]。
此外，写请求信号wrd[15:0]、读请求信号rdd[15:0]、刷新点信号refpointd[15:0]、刷新请求信号refd[15:0]、写数据wdat[15:0]、、读数据rdat[15:0]、输入数据DIN[15:0]和输出数据DOUT[15:0]的位数分别对应于数据块MBD15-0的块数目。与此相同，写请求信号wde[7:0]、读请求信号rde[7:0]、刷新点信号refpointe[7:0]、刷新请求信号refe[7:0]、纠错代码wecc[7:0]和纠错代码recc[7:0]的位数分别对应于代码块MBE7-0的块数目。
图2示出了图1中所示的详细数据控制电路12。
数据控制电路12具有数据纠正部件12a，用于对来自存储器核心24的读数据rdat[15:0]和recc[7:0]纠错；以及数据编码部件12b，用于从输入数据DIN[15:0]产生到存储器核心24的纠错代码。数据纠正单元12a具有数据添加电路26和纠错电路12c。纠错电路12c具有编码电路28和30、错误决定电路32和34、以及错误解码电路36。数据编码部件12b具有编码电路38。
数据添加电路26分别产生读数据rdat0[15:0]和rdat1[15:0]，其中假设来自作为不能执行读操作的刷新块进行操作的数据块(MBD0-15之一)的读数据为“逻辑1”和“逻辑0”。或者，数据添加电路26产生读数据recc0[7:0]和recc1[7:0]，其中假设来自作为不能执行读操作的刷新块进行操作的代码块(MBE0-7之一)的纠错代码为“逻辑1”和“逻辑0”。换句话说，数据添加电路26将要从刷新块读取的数据添加到来自其它块的读数据上作为期望数据“逻辑1”或“逻辑0”，并且产生读数据串rdat0[15:0]和recc0[7:0]以及读数据串rdat1[15:0]和recc1[7:0]。
编码电路28从读数据rdat0[15:0](信息数据串)产生纠错代码rrecc0[7:0](第一代码数据)。编码电路30从读数据rdat1[15:0](信息数据串)产生纠错代码rrecc1[7:0](第二代码数据)。
错误决定电路32通过比较纠错代码rrecc0[7:0]和纠错代码recc0[7:0]来确定是否存在错误以及错误的类型，并且输出决定结果作为比较结果信号res0。错误决定电路34通过比较纠错代码rrecc1[7:0]和纠错代码recc1[7:0]来确定是否存在错误以及错误的类型，并且输出决定结果作为比较结果信号res1。比较结果信号res0和res1指示匹配(无错误)、ECC错误(代码块MBD中的单个位错误；代码错误)、单个位错误(数据块MBE中的单个位错误)以及两个或更多位错误中的一种。下面将参考图8和图9详细描述错误项。
错误解码电路36根据比较结果信号res0和res1所指示的错误的内容来确定比较结果信号res0和res1哪个为真，根据所确定的比较结果信号res0和res1来纠正读数据错误，并且输出数据作为输出数据[15:0]。输出数据[15:0]通过数据终端DQ15-0被输出到伪SRAM的外部。当比较结果信号res0被确定为真时，要从刷新块读出的数据是“逻辑0”。当比较结果信号res1被确定为真时，要从刷新块读出的数据是“逻辑1”。
数据编码部件12b的编码电路38从输入数据[15:0](写数据)产生纠错代码wecc[7:0]，并且与写数据wdat[15:0]一起输出到存储器核心24。
图3示出了图1所示的刷新控制电路20的操作。
刷新控制电路20顺序激活刷新点信号refpointd[15:0]和refpointe[7:0]。每个刷新点信号refpointd[15:0]和refpointe[7:0]的激活间隔(例如，刷新点信号refpointd[0]的激活间隔T1)被设置为长于最差存储器单元的数据保持时间。数据保持时间指的是存储器单元能够保持数据而不丢失数据的时间。
激活间隔T1还对应于每个存储器单元的刷新间隔。为此，根据实施例，当执行刷新操作时，最差存储器单元已经丢失了数据。然而，丢失的数据可以使用数据控制电路12的纠错功能来解码。为此，存储器单元的刷新间隔可以设置得更长，并且刷新请求间隔和刷新操作间隔可以设置得更长。这样，待机时间段的功耗可以被降低。
图4示出了图1所示的刷新控制电路20的详细操作。图4的波形对应于图3中的点划线所指示的区域。
例如，在刷新点信号refpointe[7]的激活间隔T2期间，刷新控制电路20将对应数据块MBD7的刷新请求信号refe[7]激活到高电平预定次数。如此，响应于刷新请求的刷新操作仅在与激活的刷新点信号refpointe(或refpointd)相对应的块MBE(或MBD)中执行。换句话说，在同时访问的24个块MBD15-0和MBE7-0中，仅有一个块总是作为刷新块来执行刷新操作。
刷新请求信号refe[7]的激活次数是刷新块MBE的所有存储器单元所需的数目。例如，当为每个刷新请求选择一条字线时，激活次数等同于每个块的字线数目。刷新点信号refpointd[15:0]和refpointe[7:0]可以从刷新块的最后刷新请求信号refd(或refe)的输出切换到下一刷新块的第一刷新请求信号refd(或refe)的输出。从最后刷新请求信号的输出到刷新点信号切换的间隔T3是当刷新请求和写请求彼此冲突时的处理所需要的。将参考下面图示的图6来描述间隔T3。
图5示出了根据本发明第一实施例的读操作概述。图5的波形对应于图4中的点划线所指示的区域。
在该示例中，伪SRAM依次接收命令终端CMD处的读命令，并且依次执行读操作。图1所示的访问控制电路18屏蔽对应读请求信号rdd[15:0]和rde[7:0]的输出，并被刷新点信号refpointd[15:0]和refpointe[7:0]之一所激活。为此，在刷新块中，没有执行读操作而仅执行刷新操作。使用来自其它块的读数据对要从没有执行读操作的刷新块中读取的数据进行解码。为此，读操作将不会因为刷新操作而被延迟。换句话说，刷新操作可以很好地相对于外部隐藏起来而不会引起读访问时间变长。
图6示出了根据本发明第一实施例的写操作概述。
在该示例中，伪SRAM依次接收命令终端CMD处的写命令，并且依次执行写操作。块MBD15-0和MBE7-0分别产生响应于写请求信号wrd[15:0]和wre[7:0]的写信号wrz，并且执行写操作。写信号wrz的高电平时间段指示块MBD15-0和MBE7-0的写操作时间。
响应于写请求的写操作是在所有块MBD15-0和MBE7-0中执行的。因为这个原因，产生了刷新请求(refd或refe)和写请求(wrd或wre)之间的冲突。当刷新请求和写请求彼此冲突时(图6中的(a))，图1中示出的访问控制电路18首先执行刷新操作。在完成刷新操作之后，访问控制电路18顺序执行与等待的写请求相对应的写操作(图6中的(b))。
写命令的最小供应间隔(wrd的输出间隔；外部写周期时间)被设计为长于存储器核心24的写操作时间(wrz的最小输出间隔；内部写周期时间)。为此，与刷新操作的中断同时发生的写操作的延迟可以通过依次执行预定数目的读操作来恢复。在本示例中，在从某个刷新块的最后刷新请求信号refd(或refe)切换到下一刷新块的切换时间T4之间，可以插入外部写周期时间8次，并且可以执行一次刷新操作和8次写操作。切换时间T4指的是直到与刷新操作的中断同时发生的写操作的延迟被恢复时的恢复时间。为此，即使当依次供应写命令时，刷新块的写操作也一定能够在该刷新块被切换之前完成。
这样，紧跟在从刷新块到一般数据块或代码块的切换之后，即使当读命令被供应时，也可以防止读数据的输出被延迟。换句话说，可以防止读访问时间和读周期时间由于写操作而被拉长。此外，切换时间T4被设置为(Tcyce/δ)×Tcyce或更大，其中假定δ指的是外部写周期时间Tcyce和内部写周期时间Tcyci之间的差。
此外，可以设计切换时间T4使得满足下述等式(1)。当切换时间T4可以被设置为长于内部写周期时间Tcyci时，差δ将是可忽略的。因为这个原因，外部写周期时间Tcyce可以被设为几乎等于内部写周期时间Tcyci。换句话说，在写操作之前执行刷新操作没有任何访问代价。
(T4/Tcyci)-(T4/(Tcyci+δ))≥Tcyci    (1)
图7示出了根据本发明第一实施例的奇偶校验码的产生规则。
根据本实施例，具有最小汉明距离“4”的水平/垂直奇偶校验码被用作纠错代码。奇偶校验可以是偶数奇偶校验或奇数奇偶校验。代码可以纠正单个位错误，同时可以检测双位错误。
当对应于数据块MBD0-15中相同地址的数据以四行四列示出时，数据块MBD0-15可以分别以行地址L1至L0和列地址C1至C0来表示。例如，数据块MBD0可以以L1-L0＝“00”、C1-C0＝“00”来表示，而数据块MBD10可以以L1-L0＝“10”、C1-C0＝“10”来表示
例如，在代码块MBE0中，存储了具有行地址L0为“0”的数据块MBD0-3、8-11的奇偶校验码(奇偶校验码LP0)。在代码块MBE1中，存储了具有行地址L0为“1”的数据块MBD4-7、12-15的奇偶校验码(奇偶校验码LP1)。在代码块MBE2中，存储了具有行地址L1为“0”的数据块MBD0-5的奇偶校验码(奇偶校验码LP2)。在代码块MBE3中，存储了具有行地址L1为“1”的数据块MBD8-15的奇偶校验码(奇偶校验码LP3)。
与此相同，在代码块MBE4中，存储了具有列地址C0为“0”的数据块MBD0、4、8、12、2、6、10、14的奇偶校验码(奇偶校验码CP0)。在代码块MBE5中，存储了具有列地址C0为“1”的数据块MBD1、5、9、13、3、7、11、15的奇偶校验码(奇偶校验码CP1)。在代码块MBE6中，存储了具有列地址C1为“0”的数据块MBD0、4、8、12、1、5、9、13的奇偶校验码(奇偶校验码CP2)。在代码块MBE7中，存储了具有列地址C1为“1”的数据块MBD2、6、10、14、3、7、11、15的奇偶校验码(奇偶校验码CP3)。
当解码的信息数据是16位(本实施例)、32位、64位、128位和256位时，上述水平/垂直奇偶校验码需要分别是8位、10位、12位、14位和16位。换句话说，当信息位是2的n次幂时，代码数据需要是2n位。考虑到此，当解码的信息数据是16位、32位、64位、128位和256位时，一般水平/垂直奇偶校验码需要分别是8位、12位、16位、24位和32位。为此，具体而言当信息数据是32位或更多时，上述水平/垂直奇偶校验码可以将代码块的数目减少到少于一般水平/垂直奇偶校验码的数目。
图8示出了图2所示的错误决定电路32和34的操作概述。这里，取决于从数据块MBD0-7读取的数据，从代码块MBE0-7读取的纠错代码recc[0:7]指的是lp[0:3]和cp[0:3]，而由图2所示的编码电路28(30)产生的纠错代码rrecc0[0:7](或rrecc1[0:7])指的是LP[0:3]和CP[0:3]。
首先，在步骤S10，分别比较cp[0:3]和CP[0:3]以及lp[0:3]和LP[0:3]。当cp[0:3]和CP[0:3]以及1p[0:3]和LP[0:3]完全匹配时，确定没有错误，从而处理前进到步骤S20。当cp[0:3]和CP[0:3]以及1p[0:3]和LP[0:3]中至少一个不匹配时，确定为“存在错误”，处理前进到步骤S30。在步骤S20，输出比较结果信号res0(或res1)＝“1000”，其指示没有错误，处理结束。
在步骤S30，确定是否满足下列所有等式(2)-(5)。当满足所有等式时，确定为“单个位错误”，处理前进到步骤S50。当不满足等式中的任何一个时，确定为“两个或更多位错误”，处理前进到步骤S40。在步骤S40，输出比较结果信号res0(或res1)＝“0001”，其指示“两个或更多位错误”，处理结束。
cp[0]+cp[1]+CP[0]+CP[1]＝1    (2)
cp[2]+cp[3]+CP[2]+CP[3]＝1    (3)
lp[0]+lp[1]+LP[0]+LP[1]＝1    (4)
lp[2]+lp[3]+LP[2]+LP[3]＝1    (5)
在步骤S50，分别比较cp[0:3]和CP[0:3]以及lp[0:3]和LP[0:3]。在所比较的8个位中，对于只有1位不匹配的情形，确定为“ECC代码错误”，处理前进到步骤S60。对于其它情形，确定为单个位错误，处理前进到步骤S70。在步骤S60处，输出比较结果信号res0(或res1)＝“0100”，其指示ECC代码错误，处理结束。在步骤S70，输出比较结果信号res0(或res1)＝“00100”，其指示单个位错误，处理结束。
图9示出了图2所示的错误解码电路36的概述。
错误解码电路36从错误决定电路32和34接收比较结果信号res0和res1。如图8所示，取决于错误内容，比较结果信号res0和res1指示二进制“1000(没有错误)”、“0100(ECC错误；代码块的单个位错误)”、“0010(单个位错误；数据块的单个位错误)”和“0001(两个或更多位错误)”中的一个。
图9中的(a)、(b)和(c)示出了下述情形，其中数据块MBD0-15之一作为刷新块进行操作，并且要从刷新块读取的数据是“逻辑0”。对于图9中的(a)，当读操作没有错误时，指示来自刷新块的读数据为“逻辑0”的比较结果信号res0表示没有错误，而指示来自刷新块的读数据为“逻辑1”的比较结果信号res1表示单个位错误(只有刷新块错误)。
对于图9中的(b)，当对于读操作在除刷新块之外的任何数据块MBD0-15中存在单个位错误时，比较结果信号res0指示单个位错误，而比较结果信号res1指示两个或更多位错误(数据块的1位和刷新块的1位中的错误)。对于图9中的(c)，当对于读操作在代码块MBE0-7之一中存在单个位错误时，比较结果信号res0指示ECC错误，而比较结果信号res1指示两个或更多位错误(ECC错误和刷新块的单个位错误)。
图9中的(d)、(e)和(f)示出了下述情形，其中数据块MBD0-15之一作为刷新块进行操作，并且要从刷新块读取的数据是“逻辑1”。对于图9中的(d)、(e)和(f)，要从刷新块读取的数据的逻辑值与图9中的(a)、(b)和(c)相反。为此，比较结果信号res0和res1与图9中的(a)、(b)和(c)相反。
图9中的(g)、(h)和(i)示出了下述情形，其中代码块MBE0-7之一作为刷新块进行操作，并且要从刷新块读取的数据是“逻辑0”。对于图9中的(g)，当读操作没有错误时，指示来自刷新块的读数据为“逻辑0”的比较结果信号res0表示没有错误，而指示来自刷新块的读数据为“逻辑1”的比较结果信号res1表示ECC错误(只有刷新块错误)。
对于图9中的(h)，当对于读操作在除刷新块之外的任何数据块MBD0-15中存在单个位错误时，比较结果信号res0指示单个位错误，而比较结果信号res1指示两个或更多位错误(数据块的单个位错误和刷新块的单个位错误)。对于图9中的(i)，当对于读操作在除刷新块之外的代码块MBE0-7之一中存在单个位错误时，比较结果信号res0指示ECC错误，而比较结果信号res1指示两个或更多位错误(ECC错误和刷新块的单个位错误)。
图9中的(j)、(k)和(l)示出了下述情形，其中代码块MBE0-7之一作为刷新块进行操作，并且要从刷新块读取的数据是“逻辑1”。对于图9中的(j)、(k)和(l)，要从刷新块读取的数据的逻辑值与图9中的(g)、(h)和(i)相反。为此，比较结果信号res0和res1与图9中的(g)、(h)和(i)相反。
错误解码电路36采用比较结果信号res0和res1之一作为真实错误，并且基于结果来纠正错误。这里，纠错电路36具有下述的错误决定优先级：没有错误＞ECC错误＞单个位错误＞两个或更多位错误。换句话说，比较结果信号中具有较少错误的一个被认为是真的。为此，对于图9中的(a)、(d)、(g)和(j)，确定没有错误。对于图9中的(b)、(e)、(h)和(k)，确定单个位错误。对于图9中的(c)、(f)、(i)和(l)，确定ECC错误。
错误解码电路36将与具有较高优先级的比较结果信号res0和res1相对应的逻辑值作为要从刷新块读取的数据的逻辑值，并且将其作为输出数据DOUT[15:0]输出。具体而言，当res0具有比res1更高的优先级时，对应于刷新块的输出数据DOUT的位被设置为“逻辑0”。当res1具有比res0更高的优先级时，对应于刷新块的输出数据DOUT的位被设置为“逻辑1”。
此外，当错误解码电路36确定在数据块MBD0-15之一中存在单个位错误时，错误解码电路36纠正该错误。具有错误的数据块MBD0-15(产生单个位错误的错误地址)是通过将纠错代码recc[0:7]分配给下述等式(6)和(7)而确定的。例如，在(L1，L0)＝“01”，(C1，C0)＝“11”的情形下，错误块是数据块MBD7，如图7所示。这里，错误解码电路36将从数据块MBD7读取的数据的逻辑值翻转，进而输出到数据输出缓冲器14。此外，根据本实施例，纠错后的数据没有被写入块。这是因为单个位错误和ECC错误与存储器单元的物理缺陷或数据保持时间的缺乏有关。对于这类错误，即使正确数据被写入存储器单元，也会再次产生错误，所以处理时间是无用的。
(L1，L0)＝(lp[3]+LP[3]，1p[1]+LP[1])     (6)
(C1，C0)＝(cp[3]+CP[3]，cp[1]+CP[1])     (7)
图10示出了根据本发明第一实施例的读操作示例(仿真结果)。
在该示例中，数据块MBD10作为刷新块进行操作(图10中的(a))。伪SRAM读取从“0”至“F”16进制数形式的行地址MBAD以及读命令RDZ，顺序接收它们作为地址，并且依次执行读操作(图10中的(b))。
在由读地址“0”、“1”、“2”...“D”、“E”和“F”所指示的数据块MBD0-15的存储器单元中，16进制数“0000”、“1111”、“2222”...“DDDD”、“EEEE”和“FFFF”已经被写入。在由读地址“0”、“1”、“2”...“D”、“E”和“F”所指示的代码块MBE0-7的存储器单元中，16进制数“00”已经被写入。然而，在该示例中，单个位错误(ECC错误)是在代码块MBE6中产生的，从而读数据recc[7:0]变为16进制数形式的“40”(图10中的(c))。此外，对于实际不同地址的读操作，很少在代码块MBE6中连续产生单个位错误。
在读地址“2”的读操作期间，图1所示的刷新控制电路20输出刷新请求信号refd[10](图10中的(d))。存储器核心24响应于刷新请求信号refd[10]，并且执行数据块MBD10的刷新操作。
来自作为刷新块进行操作的数据块MBD10的数据没有被读取，从而读数据rdat[15:0]的第十位例如被读取为“逻辑0”。为此，当第十位的期望值是“逻辑1”时(例如，“4444”、“5555”等)，就产生了刷新块的读错误。此时，错误解码电路36接收指示两个或更多位错误的比较结果信号res0(“0001”)以及指示ECC错误的比较结果信号res1(“0100”)，确定比较结果信号res1的优先级更高，并且检测ECC错误的产生(图10中的(e)和(f))。
此外，错误解码电路36具有比较结果信号res1的较高优先级，从而要从刷新块读取的数据的逻辑值被确定为“逻辑1”，并且一个假定标志ASMFLG被设置为“逻辑1”(图10中的(g)和(h))。假定标志ASMFLG是在错误解码电路36中使用的内部信号。在设置假定标志ASMFLG的条件下，输出数据[15:0]的第十位被设置为“逻辑1”。换句话说，产生了来自没有执行读操作的刷新块的数据。
而且，当读数据rdat[15:0]的第十位的期望值是“逻辑0”时(例如，“0000”、“1111”、“2222”、“3333”等)，将不产生刷新块的读错误。此时，错误解码电路36接收指示ECC错误的比较结果信号res0(“0100”)和指示两个或更多位错误的比较结果信号res1(“0001”)，确定比较结果信号res0具有更高优先级，并且检测ECC错误的产生(图10中的(i)、(j)和(k))。
此外，由于比较结果信号res0具有更高优先级，所以错误解码电路36确定要从刷新块读取的数据的逻辑值为“逻辑0”，并且将假定标志ASMFLG设置为“逻辑0”(图10中的(l)、(m)和(n))。在设置假定标志ASMFLG的条件下，输出数据[15:0]的第十位被设置为“逻辑0”。换句话说，重新产生了来自没有执行读操作的刷新块的数据。
图11示出了根据本发明第一实施例的读操作的另一示例(仿真结果)。这里将省略图10中示出的操作的详细描述。
在该示例中，如图10所示，伪SRAM读取从“0”至“F”16进制数形式的行地址MBAD以及读命令RDZ，顺序接收它们作为地址，并且依次执行读操作(图11中的(a))。刷新块在连续的读操作期间从数据块MBD10切换到数据块MBD11(图11中的(b))。图10中示出了已经写入数据块MBD0-15和代码块MBE0-7的数据。在该示例中，产生了数据块MBD12的单个位错误，并且对于每个读操作读数据rdat[15:0]的第十二位被改变。此外，对于实际不同地址的读操作，很少在代码块MBD12中连续产生单个位错误。
来自作为刷新块进行操作的数据块MBD10的数据没有被读取，从而读数据rdat[15:0]的第十位例如被读取为“逻辑0”。类似地，来自作为刷新块进行操作的数据块MBD11的数据没有被读取，从而读数据rdat[15:0]的第十一位例如被读取为“逻辑1”。
与和图10相同的方式，数据控制电路12的错误决定电路32和34从读数据rdat[15:0]和纠错代码recc[7:0]产生比较结果信号res0和res1。比较结果信号res0和res1指示数据块的单个位错误(“0010”)或两个或更多位错误(“0001”)。错误解码电路36基于比较结果信号res0和res1重新产生不能被刷新操作读取的数据。此外，错误解码电路36从纠错代码recc[7:0]确定其中产生单个位错误的块地址(如上面的等式6和7所示)，并且翻转读自该块地址的数据。换句话说，在数据块MBD12处产生的单个位错误被纠正。
根据本实施例，伪SRAM包括数据添加电路26和纠错电路12c，数据添加电路26将要从刷新块读取的期望数据(逻辑1、逻辑0)分别添加到要从其它块读取的数据，进而产生两个读数据串rdat0和rdat1；纠错电路12c检测读数据串rdat0和rdat1的每个错误，并且将它们中最可靠的错误检测结果视为真。为此，刷新操作可以相对于访问伪SRAM的系统隐藏起来，同时，可以纠正除刷新块之外的其他块中产生的单个位错误。这是利用具有最小距离“4”的水平/垂直奇偶校验码来实现的。
刷新操作可以被隐藏而不与读操作冲突，从而读周期时间可以防止被拉长。此外，刷新请求间隔可以延长，进而待机时间段期间的功耗可以减少。因此，在AC和DC特性方面，伪SRAM可以被配置成等效于SRAM。换句话说，可以向用户提供与SRAM完全兼容的伪SRAM。用户仅仅通过将系统中嵌入的SRAM改换为本发明的伪SRAM，就可以降低成本。
利用刷新控制电路20输出的刷新点信号refpointd[15:0]和refpointd[7:0]，仅仅数据块MBD0-15和代码块MBE0-7中的一个被设置为刷新块。不能被刷新操作读取的数据通常是一个位，从而可以利用数据添加电路26和纠错电路12c来对不能被刷新操作读取的数据进行简单的解码。
访问控制电路18不输出读请求信号rdd和rde到刷新块，从而刷新块不管是否正在执行刷新操作都不执行读操作。为此，可以简单地控制块控制电路BCNT的读取。
当刷新请求信号refd(或refe)和写请求信号wrd(或wre)彼此冲突时，块控制电路BCNT执行刷新操作，然后执行写操作。为此，写数据wdat(或wecc)肯定可以写入到刷新块。
外部写周期时间Tcyce是写命令的最小供应间隔，其被设置为长于内部写周期时间Tcyci。具体而言，在8个外部写周期时间Tcyce期间，可以执行一次刷新操作和八次写操作。为此，可以逐渐恢复由刷新操作的优先级引起的写操作的延迟。换句话说，写数据肯定可以写入刷新块。
此外，在从刷新块的最终刷新请求信号切换到下一刷新块的切换时间段期间，外部写周期时间Tcyce可以被插入8次。为此，对于某一块在被刷新请求延迟的写操作中，该块在刷新块之间被完成。因此，可以防止由于刷新块中的写操作的延迟而使读操作延迟，并且还可以防止由于刷新操作和写操作的冲突导致的读访问的增加。
纠错电路12c检测四类错误项(没有错误、任何数据块的单个位错误、任何代码块的单个位错误以及两个或更多位错误)，并且将具有较高优先级的错误项视为真。为此，纠错电路12c可以以简化逻辑来配置。
所形成的数据块MBD0-15分别对应于数据终端DQ0-15，从而可以一次纠正在作为伪SRAM输入和输出的数据单元中的错误。这样，可以方便地提供用于纠错读数据和产生编码数据的逻辑，进而可以防止读周期时间和写周期时间增加。
图12示出了根据本发明第二实施例的半导体存储器。与第一实施例中相同的电路和信号具有相同的标号，并且将省略对它们的详细描述。
本实施例的半导体存储器是使用CMOS工艺在硅衬底上形成的时钟同步型伪SRAM。换句话说，伪SRAM没有用于接收时钟信号的时钟终端。此外，根据本实施例，如图13和14所示，提取的汉明码被用作纠错代码。提取的汉明码的最小汉明距离是“4”，并且可以同时提供单个位错误检测和双位错误检测。
伪SRAM具有数据控制电路12A、访问控制电路18A、刷新控制电路20A和存储器核心24A，代替第一实施例中的数据控制电路12、访问控制电路18、刷新控制电路20和存储器核心24。此外，伪SRAM还包括用于产生时钟信号OSC的振荡器40A。
存储器核心24A具有分别对应于数据终端DQ0-15的16个数据块MBD0-15、分别保持六位纠错代码的每一位的6个代码块MBE0-5、以及块控制电路BCNT。数据块MBD0-15和代码块MBE0-5的安排和存储容量与第一实施例相同。换句话说，MBD0-15和代码块MBE0-5中的每个具有动态存储器单元、以及连接到动态存储器单元的字线和位线。
当解码的信息数据是16位(本实施例)、32位、64位、128位和256位时，提取的汉明码需要分别是6位、7位、8位、9位和10位。换句话说，当信息位是2的n次幂时，代码数据需要是n+2位。为此，提取的汉明码具有比上述水平/垂直奇偶校验码更高的编码比率，并且可以减少代码块MBE的数目。此外，可以减少代码块MBE中布置的信号线。这样，可以减小伪SRAM的芯片尺寸。
在加电之后，振荡器40A以预定周期自振产生时钟信号OSC。根据本实施例，时钟信号OSC的频率被设置为等于第一实施例的时钟信号CLK的频率。
刷新控制电路20A等同于第一实施例的刷新控制电路20，除了输出刷新点信号refpoint[21:0]和刷新请求信号ref[21:0]来代替刷新点信号refpointd[15:0]和refpointe[7:0]以及刷新请求信号refd[15:0]和refe[7:0]。换句话说，刷新控制电路20A具有定时器、计数器、移位寄存器、以及与时钟信号OSC同步操作的刷新请求产生电路。移位寄存器具有22个级联的锁存器，并且最后级锁存器的输出被馈送到初始级锁存器的输入。移位寄存器对每个计数器溢出进行移位操作，并且从锁存器中输出用于指示执行刷新操作的块MBD0-15和MBE0-5的刷新点信号refpoint[21:0]。由刷新点信号refpoint[21:0]选择的块MBD0-15和MBE0-5之一作为执行刷新操作的刷新块进行操作。在刷新点信号refpoint[21:0]的激活时间段期间，刷新请求产生电路输出与周期性信号同步的对应刷新请求信号ref[21:0]。
刷新控制电路20A的操作等同于图3和4所示的情形，除了它们具有不同的信号名称。换句话说，每个刷新点信号refpoint[21:0]的激活间隔T1(对应于每个存储器单元的刷新间隔)被设置为长于最差存储器单元的存储器保持时间。当刷新操作被执行时，最差存储器单元已经丢失了数据。然而，利用数据控制电路12A的纠错功能来对丢失的数据解码。这样，以与第一实施例相同的方式，可以减少待机时间段期间的功耗。
访问控制电路18A对命令信号CMD解码，并且取决于解码结果输出用于执行读操作的读请求信号rd[21:0]或写请求信号wr[21:0]。然而，当刷新点信号refpoint[21:0]中的任何一个被激活时，访问控制电路18A屏蔽对应读请求信号rd[21:0]的任何输出。此外，当刷新请求信号ref[21:0]中任何一个被接收时，访问控制电路18A通过仅延迟插入刷新操作的时间段来顺序输出对应写请求信号wr[21:0]中的任何一个。
数据控制电路12A在写操作期间输出输入数据DIN[15:0]，并且将其作为数据wdat[21:0]输出到存储器核心24A。写数据wdat[21:0]的较高6位[21:16]是从输入数据DIN[15:0]产生的纠错代码(写代码数据)。此外，数据控制电路12在读操作期间接收读自存储器核心24的读数据rdat[21:0]，并且纠正来自具有没有被刷新操作读取的数据以及数据保持特性很差的数据的存储器核心的读数据错误，并且将读数据作为输出数据DOUT[15:0]输出。读数据rdat[21:0]的较高6位[21:16]是读自代码块MBE21-16的纠错数据(读代码数据)。此外，当在读操作期间检测到不能被纠正的两个或更多位错误时，数据控制电路12A输出ECC错误信号ECCERR到错误终端。
此外，写请求信号wr[21:0]、读请求信号rd[21:0]、刷新点信号refpoint[21:0]、刷新请求信号ref[21:0]、写数据wdat[21:0]和读数据rdat[21:0]的位分别对应于数据块MBD15-0和代码块MBE21-16。输入数据DIN[15:0]和输出数据DOUT[15:0]的位分别对应于数据块MBD15-0的块数目。
图13示出了图12所示的详细数据控制电路12A。数据控制电路12A具有数据纠正部件12d和数据编码部件12e，数据纠正部件12d纠正来自存储器核心24A的读数据；数据编码部件12e从写数据产生到存储器核心24A的纠错代码。数据纠正部件12d具有数据添加电路42和纠错电路12f。纠错电路12f具有校正子产生电路44和46、错误决定电路48和50、以及错误解码电路52。数据解码部件12e具有编码电路54A。
数据添加电路42产生读数据串code0[21:0]和code1[21:0]，其中假设来自作为不能执行读操作的刷新块进行操作的块(MBD0-15和MBE0-5中的任何一个)的读数据为“逻辑1”和“逻辑0”。数据添加电路42使用刷新点信号refpoint[21:0]来确定刷新块。换句话说，数据添加电路42将要从刷新块读取的数据添加到来自其它块的读数据上作为期望数据“逻辑1”或“逻辑0”，并且产生读数据串code0[21:0]和code1[21:0]。
校正子产生电路44从读数据code0[21:0]产生校正子syn0[5:0]。此外，校正子产生电路44使用所产生的校正子syn0[5:0]确定错误的类型，并且输出比较结果信号res0。校正子产生电路46从读数据code1[21:0]产生校正子syn1[5:0]。此外，校正子产生电路46使用所产生的校正子syn1[5:0]确定错误的类型，并且输出比较结果信号res1。比较结果信号res0和res1的定义基本等同于第一实施例。然而，在本实施例中，没有提供“ECC错误”。为此，错误确定的优先级如下所示：没有错误＞单个位错误＞两个或更多位错误。
错误决定电路48通过使用校正子syn0[5:0]来确定错误块和错误的类型，并且纠正读数据code0[21:0]的错误。纠正后的22位读数据作为纠正代码ccode0[21:0]被输出。纠正后的22位读数据中与存储器块MBD15-0相对应的较低16位作为输出数据dout0[15:0]被输出。此外，当检测到两个或更多位错误时，错误决定电路48输出错误标志信号errflg_2bO。
错误决定电路50是与错误决定电路48相同的电路。错误决定电路50使用校正子syn1[5:0]来确定错误块和错误的类型，纠正读数据code1[21:0]的错误，并且输出纠正代码ccode1[21:0]、输出数据dout1[15:0]以及错误标志信号errflg_2b1。
错误解码电路52根据比较结果信号res0和res1所指示的错误内容来确定错误决定电路48、50中哪一个为真，并且输出从所确定的错误决定志信号errflg_2b0(或errflg_2b1)以及纠正代码ccode0[21:0](或ccode[21:0])作为输出数据DOUT[15:0]、ECC错误信号ECCERR和纠正代码ccode[21:0]。输出数据DOUT[15:0]和ECC错误信号ECCERR通过数据终端DQ15-0和错误终端ECCERR被输出到伪SRAM的外部。本实施例中未使用的纠正代码ccode[21:0]是当产生错误的存储器单元的数据被重写时使用的重写数据。
数据编码部件12e的编码电路54A从输入数据DIN[15:0](写数据)产生纠错代码wdata[21:16]，并且输出纠错代码wdata[21:16]和写数据wdat[15:0]到存储器核心24A。
图14至图17示出了图13所示的数据控制电路12A的一部分的电路块的RTL描述和逻辑合成结果。术语“校正子”对应于图13示出的“syn”。
图14示出了图13所示的错误决定电路48和50的RTL描述。图15示出了图14的RTL描述的逻辑合成结果。图16示出了图13所示的校正子产生电路44和46的校正子产生单元的RTL描述。图17示出了图13所示的数据编码部件12e的编码电路54A的RTL描述。
图18示出了图12所示的数据控制电路12A的纠错操作。
在附图中，块D0-D15和块P0-P5分别对应于图12所示的数据块MBD0-15和代码块MBE16-21。对于块D0-D15和P0-P5的位地址E1-E22，校正子位以和一般汉明码相同的方式被分配给错误地址，如图18所示。
在本示例中，数据块MBD10(块D10)作为刷新块操作。为此，读数据rdat中与块D10相对应的位不是一致的，以便被大阴影框所环绕。图13所示的数据控制电路12A的数据添加电路42产生读数据code0，其中“逻辑0”被添加到与块D10相对应的位，并且产生读数据code1，其中“逻辑1”被添加到与块D10相对应的位。
校正子产生电路44从读数据code0产生校正子syn0[5:0]。校正子syn0[5:0]的所有位S5-0是“逻辑0”，从而校正子产生电路44输出指示没有错误的比较结果信号res0(“1000”)。校正子产生电路46从读数据code1产生校正子syn1[5:0]。校正子syn1[5:0]的最高位S5是“逻辑1”，校正子产生电路46输出指示单个位错误的比较结果信号res1(“0010”)。
来自校正子产生电路44的校正子syn0[5:0]指示没有错误，从而错误决定电路48输出与读数据code0[21:0]的数据块MBD15-0相对应的位作为输出数据dout0[15:0]。来自校正子产生电路46的校正子syn1[5:0]指示单个位错误，从而错误决定电路50将校正子syn1[5:0]的较低5位(“01111”＝十进制数“15”)作为错误地址(“E15”＝MBD10)。错误决定电路50将从读数据code1[21:0]的数据块MBD10读取的数据的逻辑翻转，并且输出与数据块MBD15-0相对应的位作为输出数据dout1[15:0]。
错误解码电路52确定错误决定电路48的输出被来自校正子产生电路44和46的比较结果信号res0(没有错误)和res1(单个位错误)所纠正。错误解码电路52输出从错误决定电路48输出的输出数据dout[15:0]和错误标志信号errflg_2b0(指示没有错误)作为输出数据DOUT[15:0]和ECC错误信号ECCERR(指示没有错误)。
图19示出了图12所示的数据控制电路12A的另一纠错操作。这里将省略与图18相同技术与操作的详细描述。
在该示例中，以与图18相同的方式，数据块MBD10(块D10)作为刷新块操作。此外，在附图中，在数据块MBD1(块D1)处产生单个位错误，如框结构所示。
数据控制电路12A的数据添加电路42产生读数据code0，其中“逻辑0”被添加到与块D10相对应的位，并且产生读数据code1，其中“逻辑1”被添加到与块D10相对应的位。
校正子产生电路44和46分别从读数据code0和code1产生校正子syn0[5:0]和syn1[5:0]。校正子syn0[5:0]的最高位S5是“逻辑1”，从而校正子产生电路44输出指示单个位错误的比较结果信号res0(“0010”)。校正子syn1[5:0]的最高位S5是“逻辑0”，并且位S4-0中至少一个是“逻辑1”，从而校正子产生电路46输出指示两个或更多位错误的比较结果信号res1(“0001”)。
来自校正子产生电路44的校正子syn0[5:0]指示单个位错误，从而错误决定电路48将校正子syn0[5:0]的较低5位(“00101”＝十进制数“5”)作为错误地址(“E5”＝MBD1)。错误决定电路48翻转读自数据块MBD1的“逻辑1”，并且输出与读数据code0[21:0]的数据块MBD15-0相对应的位作为输出数据dout0[15:0]。来自校正子产生电路46的校正子syn1[5:0]指示两个或更多位错误，从而错误决定电路50原样输出与读数据code1[21:0]的数据块MBD15-0相对应的位作为输出数据dout1[15:0]，而不执行纠错。此外，错误决定电路50将错误标志信号errflg_2b1激活到高电平。
错误解码电路52确定错误决定电路48的输出被来自校正子产生电路44和46的比较结果信号res0(单个位错误)和res1(两个或更多位错误)所纠正。错误解码电路52输出从错误决定电路48输出的输出数据dout0[15:0]口错误标志信号errflg_2bO(指示没有错误)作为输出数据
[15:0]和ECC错误信号ECCERR(指示没有错误)。
在本实施例中，可以实现与上述第一实施例相同的效果。此外，根据本实施例，提取的汉明码被用作代码数据，从而代码数据的位数可以被减少。这样，与第一实施例相比，代码块MBE的数目可以减少两个，进而伪SRAM的芯片尺寸可以被减小。
此外，当纠错电路12f检测到不能被纠正的“两个或更多位错误”时，纠错电路12f输出ECC错误信号ECCERR。利用ECC错误信号ECCERR，访问伪SRAM的外部系统可以执行为避免错误而进行的操作，例如重试读操作以及删除数据。这样，系统的可靠性可以被提高。
图20示出了根据本发明第三实施例的半导体存储器。与第一和第二实施例等同的电路与信号具有相同的标号，并且这里省略了对它们的详细描述。
本实施例的半导体存储器是使用CMOS工艺在硅衬底上形成的时钟非同步型伪SRAM。此外，根据本实施例，提取的汉明码被用作纠错代码。提取的汉明码的最小汉明距离是“4”，并且可以同时提供单个位错误的纠正和双位错误的检测。
伪SRAM具有存储器核心24B和振荡器40B来代替第二实施例的存储器核心24A和振荡器40A。其它的配置与第二实施例的基本相同。
存储器核心24B等同于第二实施例的存储器核心24A，除了形成了用来消除字线中的缺陷的行冗余电路和用来消除位线中的缺陷的列冗余电路。
振荡器40B自振产生时钟信号OSC，该时钟信号OSC具有比第二实施例更短的周期。为此，由刷新控制电路20A输出的每个刷新点信号refpoint[21:0]的激活间隔和刷新请求信号ref[21:0]的产生间隔比第二实施例中的短。具体而言，每个刷新点信号refpoint[21:0]的激活间隔T1(对应于每个存储器单元的刷新间隔)被设置为比最差存储器单元的数据保持时间短。为此，包括最差存储器单元的所有存储器单元可以通过执行刷新操作一直保持数据。数据控制电路12A的纠错功能被用来消除制造工艺所产生的存储器核心的缺陷。换句话说，代码块MBE0-5代替行冗余电路和列冗余电路工作。
在本实施例中，可以实现与上述第一和第二实施例相同的效果。此外，根据本实施例，形成代码块MBE0-5来代替行冗余电路和列冗余电路，从而从由于制造工艺而产生的坏存储器单元读取的出错数据可以利用纠错电路来纠正。因为不需要形成冗余电路，所以可以减小芯片尺寸。
图21示出了根据本发明第四实施例的半导体存储器。与第一和第二实施例等同的电路与信号具有相同的标号，并且这里省略了对它们的详细描述。
本实施例的半导体存储器是使用CMOS工艺在硅衬底上形成的时钟非同步型伪SRAM。此外，根据本实施例，提取的汉明码被用作纠错代码。提取的汉明码的最小汉明距离是“4”，并且可以同时提供单个位错误的纠正和双位错误的检测。
伪SRAM具有如第三实施例中的数据控制电路12C、访问控制电路18C和振荡器40B，来代替第二实施例中的数据控制电路12A、访问控制电路18A和振荡器40A。
数据控制电路12C具有当在读操作期间检测到可纠正的错误(单个位错误)时，将纠正后的数据重写到存储器核心24A的功能。当数据控制电路12C重写纠正后的数据到存储器核心24A时，访问控制电路18C输出写请求信号wr[21:0]。
图22示出了图21所示的详细数据控制电路12C。
数据控制电路12C具有数据编码部件12g来代替第二实施例的数据编码部件12e。数据纠正部件12d的设置与第二实施例的相同。数据编码部件12g具有编码电路54A和选择器56B。选择器56B输出下述数据作为写数据wdat[21:0]，其中所述数据是由编码电路54A编码的输入数据DIN[15:0]。此外，当在读操作期间产生单个位错误时，选择器56B输出来自数据纠正单元12d的错误解码电路52的纠正代码ccode[21:0]以作为写数据wdat[21:0]输出。换句话说，在读操作期间，选择器56B充当重写控制电路，以将纠错电路12f所纠正的数据重写到数据块MBD和代码块MBE。
在本实施例中，可以实现与上述第一和第二实施例相同的效果。此外，根据本实施例，由纠错电路12f纠正的数据可以被选择器56B重写到数据块MBD和代码块MBE。为此，当被电源噪声和暂时性错误损坏的存储器单元中的数据被读出时，正确的数据可以被重写到存储器单元，从而可以提高伪SRAM的可靠性。
图23示出了根据本发明第五实施例的半导体存储器。与第一和第二实施例等同的电路与信号具有相同的标号，并且这里省略了对它们的详细描述。
本实施例的半导体存储器是使用CMOS工艺在硅衬底上形成的时钟非同步型伪SRAM。此外，根据本实施例，提取的汉明码被用作纠错代码。提取的汉明码的最小汉明距离是“4”，并且可以同时提供单个位错误的纠正和双位错误的检测。
伪SRAM具有数据控制电路12D、访问控制电路18D、刷新控制电路20D、振荡器40D和存储器核心24D，来代替第二实施例的数据控制电路12A、访问控制电路18A、刷新控制电路20A、振荡器40A和存储器核心24A。
存储器核心24D具有64个数据块MBD[63:0]和8个代码块MBE[7:0]。根据本实施例，数据块MBD[63:0]的数目被设计成数据终端DQ[15:0]数目的四倍。为此，由于在一次写操作中仅有写数据被供应到数据终端[15:0]，所以不会产生代码数据。因此，在开始写操作期间，需要从数据块MBD[63:0]和代码块MBE[7:0]对数据控制电路12D进行读取。然而，用于产生代码数据的信息数据的位数增加，从而代码块MBE的数目可以相对减少。具体而言，在提取的汉明码的情形中，当信息位是2的n次幂时，代码数据仅n+2位就足够了。这样，代码块[BE的相对数目可以被显著减少，进而可以防止伪SRAM芯片尺寸的增加。
在读操作期间，当存在可以在读操作期间在读数据rdat[71:0]中纠正的错误(单个位错误)时，数据控制电路12D纠正该错误。而且，数据控制电路12D根据供应到地址终端AD的行地址的较低位选择与数据块MBD0-63中的16个数据块相对应的读数据，并且输出所选择的数据作为输出数据DOUT[15:0]。在读操作期间，当在读数据rdat[71:0]中有不能被纠正的错误(两个或更多位错误)时，数据控制电路12D输出ECC错误信号ECCERR到ECC终端。
在写操作期间，数据控制电路12D从数据块MBD0-63和代码块MBE0-7读取数据，并且当存在错误时解码信息数据。然后，数据控制电路12D将与解码的信息数据中的写数据DIN[15:0]相对应的位改变为写数据DIN[15:0]，进而产生重写数据串。而且，数据控制电路12D从重写数据串确定新的代码数据，并且将重写数据串和新代码数据分别写入数据块MBD0-63和代码块MBE0-7。与此类似，根据本实施例，伪SRAM在开始写操作期间执行读操作以从存储器核心24A读取数据。
访问控制电路18D与数据控制电路12D的操作相匹配，并且输出读请求信号rd[71:0]和写请求信号wr[71:0]。具体而言，在写操作期间，读请求信号rd[71:0]和写请求信号wr[71:0]被顺序输出。
刷新控制电路20D顺序输出刷新点信号refpoint[71:0]和刷新请求信号ref[71:0]。刷新控制电路20D的操作等同于第二实施例的刷新控制电路20A的操作，除了输出信号的位数增加。振荡器40D输出的时钟信号OSC的频率对应于刷新点信号refpoint[71:0]的位数，并且被设置为高于第二实施例中的时钟信号频率。
图24示出了图23所示的伪SRAM的写操作。
在写操作期间，首先，未被示出的字线被激活，从而在代码块MBE和数据块MBD的每一个中，数据被从存储器单元读取到互补位线BL和/BL的任何一个中(图24中的(a))。接下来，传感放大器被激活，并且位线BL和/BL之间的电压差被放大(图24中的(b))。然后，列切换信号CSW被激活，并且放大后的数据作为读数据rdat[63:0]被传输到数据控制电路12D(图24中的(c))。数据控制电路12D纠正读数据rdat[63:0]的错误。然后，数据控制电路12D将从数据块MBD读取的8位数据切换到被供应给数据终端DQ7-0的写数据DIN[7:0](图24中的(d))。
然后，数据控制电路12D使用切换后的写数据产生新代码数据(图24中的(e))。而且，切换后的写数据和新代码数据作为写数据wdat[63:0]被顺序写入到代码块MBE和数据块MBD(图24中的(f)和(g))。然后，字线被去激活，位线BL和/BL被预充电，从而完成写操作(图24中的(h)和(i))。
在该示例中，在代码块MBE和数据块MBD中，写数据过程中的列切换信号csw的定时、字线的去激活定时、以及位线BL和/BL的预充电开始定时是不同的。然而，这些定时对于代码块MBE和数据块MBD可以是相同的。
在本实施例中，可以实现与上述第一和第二实施例相同的效果。此外，根据本发明，用于存储信息数据的数据块的数目增加，从而代码数据的位数相对于信息数据的位数会减少。这样，代码块的数目相对于数据块的数目可以减少，进而伪SRAM的芯片尺寸可以减小。
此外，结合本发明上下文描述的上述实施例被应用于伪SRAM芯片。然而，本发明可应用的实施例不限于此。例如，本发明还可以应用于系统LSI中嵌入的伪SRAM核。
本发明不限于上述实施例，在不脱离本发明的精神和范围的条件下可以作出多种修改。可以对所有或部分组件作出各种改进。
工业实用性
本发明的半导体存储器可以相对于外部系统隐藏刷新操作，而不用拉长读周期时间，并且同时可以实现读数据串的纠错。通过利用纠错功能来纠正由具有短数据保持时间的存储器单元产生的错误，可以延长刷新请求间隔并且可以降低待机时间段期间的功耗。因此，当本发明例如被应用于伪SRAM时，AC和DC特性都可以等同于SRAM或更好。换句话说，可以向用户提供与SRAM完全兼容的伪SRAM。用户可以仅仅通过将系统中嵌入的SRAM改换为应用了本发明的伪SRAM来降低成本。
根据本发明的半导体存储器，通过仅在一个块中执行响应于刷新请求的刷新操作，可以方便地恢复不能被刷新操作读出的数据。
根据本发明的半导体存储器，可以防止刷新请求和读请求之间的冲突，并且可以防止读访问时间的增加。此外，可以利用访问控制电路方便地控制读操作。
根据本发明的半导体存储器，当刷新请求信号和写请求信号彼此冲突时，写操作相对于刷新操作被延迟执行。通过如此处理，确保了写数据可以被写入刷新块。
本发明的半导体存储器可以逐渐恢复写操作的延迟，即使刷新请求是在连续供应的写请求信号之间产生的也是如此。
根据本发明的半导体存储器，可以防止读操作因刷新操作和写操作之间的冲突而被延迟，并且可以防止读访问时间被拉长。
根据本发明的半导体存储器，形成代码块来代替冗余电路。由于不需要形成冗余电路，所以可以减小芯片尺寸。
根据本发明的半导体存储器，纠错电路从读数据串中选择具有较少错误的读数据串作为真。为此，可以很容易提供纠错电路的错误决定逻辑。
在本发明的半导体存储器中，利用错误信号，访问半导体存储器的外部系统可以执行避免错误的操作，例如请求重试读操作以及删除数据。这样，可以提高系统的可靠性。
在本发明的半导体存储器中，当存储器单元的数据被电源噪声和暂时性错误所损坏时，通过写入正确数据，可以提高半导体存储器的可靠性。
根据本发明的半导体存储器，分别对应于输入和输出信息数据的多个数据终端而形成数据块。为此，错误可以同时在输入和输出到半导体存储器的数据单元中被纠正。这样，可以很容易提供读数据的纠错逻辑，并且很容易产生代码数据，进而，可以防止读周期时间和写周期时间增加。
根据本发明的半导体存储器，通过增加信息数据的位数，可以相对于信息数据的位数来相对减少代码数据的位数。这样，可以相对于数据块的数目来相对减少代码块的数目，进而减小芯片尺寸。

Claims (48)

1.一种半导体存储器，包括：
多个数据块，具有存储信息数据的存储器单元；
多个代码块，具有存储代码数据的存储器单元，所述代码数据用来对所述数据块中存储的数据进行解码；
刷新控制电路，所述刷新控制电路输出刷新请求信号以顺序执行所述数据块和所述代码块上的刷新操作；
数据添加电路，所述数据添加电路将要从刷新块读取的多种类型期望数据分别添加到从其它块读取的数据，进而产生多个读数据串，所述刷新块没有被所述数据块和所述代码块的刷新操作所读取；以及
纠错电路，所述纠错电路检测所述读数据串的错误，将错误检测结果中的最可靠结果设置为真，并且纠正对应于真错误检测结果的一个读数据串的错误。
2.如权利要求1所述的半导体存储器，
其中所述刷新控制电路向所述数据块和所述代码块顺序输出所述刷新请求信号，以便执行所述数据块和所述代码块的任一块上的刷新操作。
3.如权利要求1所述的半导体存储器，还包括：
访问控制电路，所述访问控制电路响应于读命令而输出读请求信号，以读取除所述刷新块之外的所述数据块和所述代码块。
4.如权利要求1所述的半导体存储器，还包括：
访问控制电路，所述访问控制电路响应于写命令而输出写请求信号，以对所述数据块和所述代码块进行写入，
其中所述数据块和所述代码块的每个块包括块控制电路，所述块控制电路当所述刷新请求信号和所述写请求信号彼此冲突时执行刷新操作，然后执行写操作。
5.如权利要求4所述的半导体存储器，
其中作为写命令的最小供应间隔的外部写周期时间被设置为长于作为所述每个块的写操作时间的内部写周期时间。
6.如权利要求5所述的半导体存储器，
其中，在从一个刷新块的最终刷新请求信号切换到下一刷新块的切换时间段期间，可以插入n个所述外部写周期时间，并且可以执行一次刷新操作和n次写操作。
7.如权利要求6所述的半导体存储器，
其中所述切换时间段被设置为至少是(Tcyc/δ)×Tcyc，其中δ是外部写周期时间Tcyc和内部写周期时间之间的差。
8.如权利要求1所述的半导体存储器，
其中所述代码块被形成来代替用于消除缺陷的冗余电路。
9.如权利要求8所述的半导体存储器，
其中所述代码块被形成来代替用于消除字线单元中的缺陷的行冗余电路。
10.如权利要求8所述的半导体存储器，
其中所述代码块被形成来代替用于消除位线单元中的缺陷的列冗余电路。
11.如权利要求1所述的半导体存储器，
其中所述数据添加电路产生两个读数据串，其中假定来自刷新块的读数据的逻辑为逻辑1和逻辑0。
12.如权利要求11所述的半导体存储器，
其中所述纠错电路从所述读数据串中选择具有最少错误的读数据串作为真。
13.如权利要求12所述的半导体存储器，
其中所述纠错电路检测“没有错误”、“一些数据块中的单个位错误”、“作为代码块中单个位错误的代码错误”、以及“两个或更多位错误”中的一个，以没有错误＞代码错误＞单个位错误＞两个或更多位错误来排列错误决定的优先级，以及将具有较高优先级的项设置为真。
14.如权利要求13所述的半导体存储器，还包括：
错误终端，所述错误终端当所述纠错电路检测到“两个或更多位错误”时，输出错误信号。
15.如权利要求12所述的半导体存储器，
其中所述纠错电路检测“没有错误”、“数据块和代码块的任何一块中的单个位错误”、以及“两个或更多位错误”中的一个，以没有错误>单个位错误>两个或更多位错误来排列错误决定的优先级，以及将具有较高优先级的项设置为真。
16.如权利要求1所述的半导体存储器，还包括：
错误终端，所述错误终端当所述纠错电路检测到不能被纠正的错误时，输出错误信号。
17.如权利要求1所述的半导体存储器，还包括：
重写控制电路，所述重写控制电路在所述数据块和所述代码块中重写由所述纠错电路纠正的数据。
18.如权利要求1所述的半导体存储器，还包括：
输入和输出所述信息数据的多个数据终端，其中
所述数据块是分别对应于所述数据终端而形成的。
19.如权利要求1所述的半导体存储器，还包括：
输入和输出所述信息数据的多个数据终端，其中
同时供应到所述数据终端的写数据被写入到所述数据块的一部分中，以及
所述纠错电路在写操作期间利用来自所述数据块和所述代码块的数据对所述信息数据解码，通过用所述写数据代替一部分解码后的信息数据来产生重写数据串，从所述重写数据串确定新代码数据，并且将所述重写数据串和所述新代码数据写入所述数据块和所述代码块。
20.如权利要求1所述的半导体存储器，
其中每个存储器单元的刷新间隔被设置为长于最差存储器单元的数据保持时间。
21.如权利要求1所述的半导体存储器，
其中所述纠错电路包括：
第一编码电路，所述第一编码电路从添加期望数据逻辑0的信息数据串产生第一代码数据；
第二编码电路，所述第二编码电路从添加期望数据逻辑1的信息数据串产生第二代码数据；
第一错误决定电路，所述第一错误决定电路通过比较所述第一代码数据和从所述代码块读取的代码数据，来判定错误；
第二错误决定电路，所述第二错误决定电路通过比较所述第二代码数据和从所述代码块读取的代码数据，来判定错误；以及
错误解码电路，所述错误解码电路基于真决定结果来纠正错误，其中假定所述第一和第二错误决定电路的最可靠决定结果为真。
22.如权利要求1所述的半导体存储器，
其中所述纠错电路包括：
编码电路，所述编码电路从读自所述数据块的信息数据串产生代码数据；
第一错误决定电路，所述第一错误决定电路比较所产生的代码数据和添加期望数据逻辑0的代码数据串，从而确定错误；
第二错误决定电路，所述第二错误决定电路比较所产生的代码数据和添加期望数据逻辑1的代码数据串，从而确定错误；以及
错误解码电路，所述错误解码电路基于真决定结果来纠正错误，其中假定所述第一和第二错误决定电路的最可靠决定结果为真。
23.如权利要求1所述的半导体存储器，
其中所述纠错电路包括：
第一校正子产生电路，所述第一校正子产生电路从添加期望数据逻辑0的读数据串产生第一校正子；
第二校正子产生电路，所述第二校正子产生电路从添加期望数据逻辑1的读数据串产生第二校正子；
第一错误决定电路，所述第一错误决定电路使用所述第一校正子检测是否存在错误并检测错误地址；
第二错误决定电路，所述第二错误决定电路使用所述第二校正子检测是否存在错误并检测错误地址；以及
错误解码电路，所述错误解码电路基于真决定结果来纠正错误，其中假定所述第一和第二错误决定电路的最可靠决定结果为真。
24.如权利要求1所述的半导体存储器，
其中所述代码数据的最小汉明距离是4或更大值。
25.如权利要求24所述的半导体存储器，
其中所述代码数据是水平/垂直奇偶校验码。
26.如权利要求24所述的半导体存储器，
其中所述代码数据是提取的汉明码。
27.一种操作具有多个数据块、多个代码块和刷新控制电路的半导体存储器的方法，其中，所述多个数据块具有存储信息数据的存储器单元；所述多个代码块具有存储代码数据的存储器单元，所述代码数据用来对所述数据块中存储的数据进行解码；所述刷新控制电路输出刷新请求信号以顺序执行所述数据块和所述代码块上的刷新操作，所述方法包括下述步骤：
通过将要从刷新块读取的多种类型期望数据分别添加到从其它块读取的数据来产生多个读数据串，所述刷新块是所述数据块和所述代码块中的一个块，其不能被所述刷新操作所读取；
检测所述读数据串的错误，并且将错误检测结果中的最可靠结果设置为真；以及
纠正与被视为真的错误检测结果相对应的一个读数据串的错误。
28.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
向所述数据块和所述代码块顺序输出刷新请求信号，以便执行所述数据块和所述代码块的任一块上的刷新操作。
29.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
响应于读命令而输出读请求信号，以读取除所述刷新块之外的所述数据块和所述代码块。
30.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
响应于写命令而输出写请求信号，以对所述数据块和所述代码块进行写入，
其中当所述刷新请求信号和所述写请求信号彼此冲突时，所述数据块和所述代码块的每个块执行刷新操作，然后执行写操作。
31.如权利要求30所述的操作半导体存储器的方法，
其中作为写命令的最小供应间隔的外部写周期时间被设置为长于作为所述每个块的写操作时间的内部写周期时间。
32.如权利要求31所述的操作半导体存储器的方法，
其中，在从一个刷新块的最终刷新请求信号切换到下一刷新块的切换时间段期间，可以插入n个所述外部写周期时间，并且可以执行一次刷新操作和n次写操作。
33.如权利要求32所述的操作半导体存储器的方法，
其中所述切换时间段被设置为至少是(Tcyc/δ)×Tcyc，其中δ是外部写周期时间Tcyc和内部写周期时间之间的差。
34.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
产生两个读数据串，其中假定来自所述刷新块的读数据的逻辑为逻辑1和逻辑0。
35.如权利要求34所述的操作半导体存储器的方法，还包括下述步骤：
从所述读数据串中选择具有最少错误的读数据串作为真。
36.如权利要求35所述的操作半导体存储器的方法，还包括下述步骤：
检测“没有错误”、“一些数据块中的单个位错误”、“作为代码块中单个位错误的代码错误”、以及“两个或更多位错误”中的一个；
以没有错误＞代码错误＞单个位错误＞两个或更多位错误来排列错误决定的优先级；以及
将具有较高优先级的项设置为真。
37.如权利要求36所述的操作半导体存储器的方法，还包括下述步骤：
当所述纠错电路检测到“两个或更多位错误”时，输出错误信号。
38.如权利要求35所述的操作半导体存储器的方法，还包括下述步骤：
检测“没有错误”、“数据块和代码块的任何一块中的单个位错误”、以及“两个或更多位错误”中的一个；
以没有错误＞单个位错误＞两个或更多位错误来排列错误决定的优先级；以及
将具有较高优先级的项设置为真。
39.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
当所述纠错电路检测到不能被纠正的错误时，输出错误信号。
40.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
在所述数据块和所述代码块中重写由所述纠错电路纠正的数据。
41.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
利用所述数据块和所述代码块的数据对所述信息数据解码；
通过用写数据代替一部分解码后的信息数据来产生重写数据串；
从所述重写数据串确定新代码数据，以及
通过将所述重写数据串和所述新代码数据分别写入所述数据块和所述代码块，将同时供应到数据终端的写数据写入到所述数据块的一部分中，其中所述数据终端输入/输出信息数据，
所述步骤是在写操作期间发生的。
42.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
其中每个存储器单元的刷新间隔被设置为长于最差存储器单元的数据保持时间。
43.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
从添加期望数据逻辑0的信息数据串产生第一代码数据；
从添加期望数据逻辑1的信息数据串产生第二代码数据；
通过比较所述第一代码数据和从所述代码块读取的代码数据来判定错误；
通过比较所述第二代码数据和从所述代码块读取的代码数据来判定错误；以及
基于真决定结果来纠正错误，其中假定所述第一和第二错误决定电路的最可靠决定结果为真。
44.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
从读自所述数据块的信息数据串产生代码数据；
比较所产生的代码数据和添加期望数据逻辑0的代码数据串，从而确定错误；
比较所产生的代码数据和添加期望数据逻辑1的代码数据串，从而确定错误；以及
基于真决定结果来纠正错误，其中假定所述第一和第二错误决定电路的最可靠决定结果为真。
45.如权利要求27所述的操作半导体存储器的方法，还包括下述步骤：
从添加期望数据逻辑0的读数据串产生第一校正子；
从添加期望数据逻辑1的读数据串产生第二校正子；
使用所述第一校正子检测是否存在错误并检测错误地址；
使用所述第二校正子检测是否存在错误并检测错误地址；以及
基于真决定结果来纠正错误，其中假定所述第一和第二错误决定电路的最可靠决定结果为真。
46.如权利要求27所述的操作半导体存储器的方法，
其中所述代码数据的最小汉明距离是4或更大值。
47.如权利要求46所述的操作半导体存储器的方法，
其中所述代码数据是水平/垂直奇偶校验码。
48.如权利要求46所述的操作半导体存储器的方法，
其中所述代码数据是提取的汉明码。
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