CN1441954A - 半导体存储装置和控制方法 - Google Patents

Abstract

本发明提供一种不会妨害读·写时的动作速度、能有效地抑制由从外部提供的地址信号的噪声引起的工作电流的产生的半导体存储装置和控制方法。该半导体存储装置具有：滤波电路(102)，除去从外部提供的地址信号的噪声；包含ATD电路(311)的电路系统，用于检测出通过滤波电路(102)之前的地址信号的变化，生成第一地址变化检测信号(φATD1)；包含ATD电路(321)的电路系统，用于检测出通过滤波电路(102)之后的地址信号的变化，生成第二地址变化检测信号(φATD2)。第一地址变化检测信号(φATD1)控制更新动作，第二地址变化检测信号(φATD2)控制读·写动作。由此，当产生噪声时，仅进行更新动作，可有效地抑制工作电流的产生。

Description

半导体存储装置和控制方法

技术领域

本发明涉及一种具有用于检测从外部提供的地址信号的变化的地址变化检测电路(ATD电路)的半导体存储装置，具体地讲，涉及一种为了以从ATD电路输出的脉冲信号作为触发，而进行更新动作和读·写动作而构成的半导体存储装置和控制方法。

背景技术

在现有技术中，作为以DRAM(Dynamic Random Access Memory)为主体，同时可用作SRAM(Static Random Access Memory)而构成的半导体存储装置，有所谓的准SRAM。该准SRAM采用检测出地址信号的变化、然后动作的内部同步方式，具有用于检测从外部提供的地址信号的变化的地址变化检测电路(以下称为“ATD电路”。ATD：Address Transition Detector)。该准SRAM由于以DRAM为主体，所以难以得到具有由触发器(flip-flop)构成的存储单元的正规SRAM那样的高速性能，但可以实现与DRAM匹敌的大规模存储容量。

图7示出了具有ATD电路的准SRAM的地址输入系统的构成例。地址信号ADD0～ADDn(n：自然数)是从外部加载的地址信号。对应于该地址信号ADD0～ADDn，设有地址输入电路800-0～800-n，上述各地址输入电路由输入缓冲器801和锁存电路802构成。此外，在各地址输入电路的输出端设有ATD电路810-0～810-n，这些ATD电路的各输出信号被输入脉冲发生器820。

其中，地址输入电路800-0～800-n的输入缓冲器801接受从外部提供的地址信号(ADD0～ADDn)，转换为装置内部的地址信号。此外，锁存电路802在外部的地址信号变化的情况下，根据未图示的规定控制电路系统输出的控制信号，对从输入缓冲器801输出的地址信号进行锁存，正常时使输入缓冲器801的输出信号作为内部的地址信号(IA0～IAn)而通过。

ATD电路810-0～810-n检测出从地址输入电路800-0～800-n的锁存电路802输出的内部地址信号IA0～IAn的变化(跃迁)，生成正的单触发脉冲φ0～φn。脉冲发生器820接受从ATD电路810-0～810-n输出的单触发脉冲φ0～φn，生成具有规定的脉冲宽度的脉冲地址变化检测信号φa。根据该脉冲地址变化检测信号φa，派生出各部分动作所必需的各种控制信号。

根据具有上述地址输入系统的背景技术的半导体存储装置，当从外部提供的地址信号ADD0～ADDn不产生变化，处于正常稳定状态时，在各个地址输入电路800-0～800-n中，通过输入缓冲器801从外部取入的地址信号，通过处于通过(through)状态的锁存电路802，作为内部地址信号IA0～IAn被提供给后一级的例如预解码(pre-decode)电路等。在这种状态下，由于地址信号中不产生变化，所以ATD电路810-0～810-n不生成单触发脉冲φ0～φn，脉冲地址变化检测信号φa保持L(低)电平。

在图7中，从该状态开始，当例如从外部提供的地址信号ADD0产生变化时，从输入缓冲器801通过处于通过状态的锁存电路802输出的内部地址信号IA0产生变化。ATD电路810-0检测到该地址信号IA0的变化，生成单触发脉冲φ0。脉冲发生器820接受由ATD电路810-0产生的单触发脉冲φ0，输出作为脉冲地址变化检测信号φa的脉冲信号。

同样地，当从外部提供的其他地址信号ADD1～ADDn变化时，脉冲发生器820接受由各ATD电路生成的单触发脉冲，输出脉冲地址变化检测信号φa。根据该脉冲地址变化检测信号φa，在省略了图示的控制信号生成电路系统中，生成存储单元的更新动作所必需的控制信号和读·写动作所必需的控制信号，以适当的时序控制装置内部的各种动作。

但是，上述准SRAM在其规格上的构成为，更新动作和读·写动作两个动作根据共用的脉冲地址变化检测信号φa，在同一周期内连续进行。因此，当从外部提供的地址信号ADD0～ADDn中含有噪声时，该噪声使ATD电路810-0～810-n误动作而产生单触发脉冲φ0～φn。其结果是，更新动作和读·写动作连续地错误进行，构成半导体存储装置的大部分电路动作，从而存在产生大的工作电流，消耗功率增大的问题。

作为解决这种ATD电路误动作引起的问题的第一背景技术，有例如特开平3-12095号公报所公开的半导体存储装置。该半导体存储装置包括：第一地址跃迁检测电路，生成用于控制到输出缓冲之前为止的读出动作的脉冲信号；第二地址跃迁检测电路，生成用于控制输出缓冲之后的动作的脉冲信号，在该第二地址跃迁检测电路的前一级，设有用于除去地址信号中包含的噪声的滤波器。

根据该装置，即使伴随着输出缓冲动作的接地电位Vss振荡引起的噪声包含在地址信号中，该噪声也可以被滤波器除去。因此，生成用于控制输出缓冲器动作的脉冲信号的第二地址跃迁检测电路不会因为该噪声而误动作，输出缓冲器也不会因为自发产生的接地电位噪声而误动作。此外，在该装置中，占读出时间大半的输出缓冲器之前的电路系统的动作，由不通过滤波器的、输入地址信号的第一地址跃迁检测电路的脉冲信号控制，所以不损害其高速性。该第一背景技术的半导体存储装置可以防止伴随输出缓冲器开关的接地电位Wss的振荡引起的误动作，但当更新动作和读·写动作在同一周期内进行时，无法抑制地址信号中包含的噪声引起的工作电流的产生。

此外，作为第二背景技术的装置，有例如特开平5-81888号公报所公开的半导体集成电路。该半导体集成电路具有：ATD电路(以下称为第一ATD电路)，用于检测地址信号的变化；噪声滤波器，用于从地址信号中除去噪声；ATD电路(以下称为第二ATD信号)，用于检测被噪声滤波器除去了噪声的地址信号的变化。上述第一ATD电路用于控制输出缓冲器前一级一侧的内部动作(数据锁存)，上述第二ATD电路用于在正常的输出信号被输出前的状态下的输出信号的控制(输出的预置(preset))。

根据该第二背景技术，当进行数据读出时，在从第二ATD电路输出的脉冲信号的控制下，输出缓冲器的输出电平从H(高电平)缓慢地变为L。由此，可以降低读出L时的地噪声(ground noise)。此外，在从第一ATD电路输出的脉冲信号的控制下，通过将此时的数据锁存在内部，可以改善对电源噪声的抵抗能力。此外，通过噪声滤波器除去电源噪声，可以防止电源噪声引起的输出的误预置。该第二背景技术也可以防止伴随输出缓冲器的开关的噪声引起的误动作，但与上述第一背景技术相同，当更新动作和读·写动作在同一周期内进行时，无法抑制地址信号中包含的噪声引起的工作电流的发生。

发明内容

本发明就是鉴于上述问题而提出的，其目的是提供一种在不妨害读·写时的动作速度的情况下，能有效地降低从外部提供的地址信号的噪声所引起的工作电流的发生的半导体存储装置和控制方法。

为了解决上述问题，本发明的半导体存储装置具有：存储单元阵列，将包含数据存储用的电容器的存储单元排列成行列状而构成；滤波电路(相当于例如后述的噪声滤波电路102的构成要素)，用于除去包含在从外部提供的地址信号中的噪声；第一信号变化检测电路系统(相当于例如后述的由地址变化检测电路311和脉冲合成电路312构成的电路系统的构成要素)，检测出通过上述滤波电路之前的地址信号的变化，生成用于控制更新动作的第一脉冲信号；第二信号变化检测电路系统(相当于例如后述的由地址变化检测电路321和脉冲合成电路322构成的电路系统的构成要素)，检测出通过上述滤波电路之后的地址信号的变化，生成用于控制读·写动作的第二脉冲信号；以及控制系统，以上述第一和上述第二脉冲信号为触发，使上述更新动作和上述读·写动作在同一周期内顺次进行。

根据该构成，在检测出通过滤波电路之前的地址信号变化时，启动更新动作，在检测出通过滤波电路之后的地址信号变化时，启动正常的读·写动作。当在从外部提供的地址信号中包含噪声时，由滤波电路除去噪声，然后提供给第二信号变化检测电路系统。因此，不会输出由地址信号中包含的噪声引起的第二脉冲信号，从而不会错误地启动读·写动作。此外，由于在通过滤波电路之前的地址信号中包含噪声，所以输入该地址信号的第一信号变化检测电路系统输出第一脉冲信号，从而启动更新动作。即，当从外部提供的地址信号中包含噪声时，仅进行更新动作，而不进行读·写动作。

与此相对，当从外部提供的地址信号中不包含噪声时，外部的地址信号分别由第一和第二信号变化检测电路系统检测出，然后输出第一和第二脉冲信号。然后，以该第一和第二脉冲信号为触发，在同一周期内顺次进行更新动作和读·写动作。此时，第二脉冲信号相对于第一脉冲信号被延迟滤波电路的延迟时间，然后输出。但是，由于读·写动作紧接着更新动作之后进行，所以作为读·写动作的触发的第二脉冲信号即使比作为更新动作的触发的第一脉冲信号延迟，也不会发生妨害读·写时的动作速度的问题。

因此，根据该构成，即使地址信号中包含噪声，该噪声使地址信号看起来产生了变化，也能抑制读·写动作的工作电流的产生，而且不会妨害正常的读·写的动作速度。

在本发明的半导体存储装置中，上述第二信号变化检测电路系统例如可以检测出通过上述滤波电路之后的地址信号的变化，控制上述第一信号变化检测电路系统为非激活状态。根据该构成，在更新动作之后的读·写动作中，即使在地址信号中产生噪声，也不会从第一信号变化检测电路系统输出第一脉冲信号。因此，在读·写动作中不会错误地启动更新动作，从而可以防止数据被破坏。

在本发明的半导体存储装置中，上述控制系统(相当于例如后述的包含地址多路复用器5的电路系统的构成要素)，例如可以根据上述第一脉冲信号，控制上述更新动作，同时根据上述第二脉冲信号，控制上述读·写动作。根据该构成，可以第一脉冲信号为触发，启动更新动作，以第二脉冲信号为触发，启动读·写动作。

此外，在本发明的半导体存储装置中，还具有行解码电路，用于选择上述存储单元阵列的行，上述控制系统包含地址多路复用器(相当于例如后述的地址多路复用器5的构成要素)而构成，上述地址多路复用器根据上述第一和上述第二脉冲信号，选择基于通过上述滤波电路之后的地址信号生成的读·写用的地址信号或者在装置内部预先生成的更新用的地址信号其中之一，提供给上述行解码电路。根据该构成，当检测出从外部提供的地址信号变化时，可以根据第一脉冲信号，将更新用的地址信号提供给行解码器，根据第二脉冲信号，将读·写用的地址信号提供给行解码器。因此，在更新动作和读·写动作等各动作中，可以得到所必需的地址信号。

此外，在本发明的半导体存储装置中，上述滤波电路可以包含例如延迟电路而构成，上述延迟电路具有与作为除去对象的噪声的脉冲宽度相应的延迟量。根据该构成，可以将滤波电路的延迟时间限定在除去包含在地址信号中的噪声所必需的最低限内。因此，可以将包含滤波电路的第二信号变化检测电路系统的灵敏度限定在最低限。

此外，在本发明的半导体存储装置中，上述滤波电路可以由从外部直接输入上述地址信号的触发器构成。根据该构成，只要触发器的稳定状态不反转，噪声实际上就不能侵入内部。因此，可以使检测通过滤波电路之后的信号变化的第二信号变化检测电路系统的动作更加稳定。

此外，在本发明的半导体存储装置中，上述滤波电路例如可以具有当从上述外部提供的地址信号为低电平时，除去使该地址信号变为高电平的噪声的特性。根据该构成，例如当半导体存储装置内部的接地电位变化时，可以除去地址信号中产生的噪声。

此外，在本发明的半导体存储装置中，上述第二信号变化检测电路系统可以检测出通过上述滤波电路之后的地址信号的变化，然后禁止上述控制系统的读·写动作。

附图说明

图1是表示本发明第一实施方式的半导体存储装置的整体构成的方框图。

图2是表示本发明第一实施方式的半导体存储装置的特征部分构成的方框图。

图3A是表示本发明第一实施方式的滤波电路的具体实施例的电路图。

图3B是表示本发明第一实施方式的滤波电路的另一个具体实施例的电路图。

图4是用于说明本发明第一实施方式的半导体存储装置的动作(没有噪声时)的时序图。

图5是用于说明本发明第一实施方式的半导体存储装置的动作(有噪声时)的时序图。

图6是表示本发明第二实施方式的地址输入系统的构成例的图。

图7是表示背景技术的半导体存储装置具有的地址输入系统的构成例的方框图。

具体实施方式

以下参照附图，对本发明的实施方式进行说明。(第一实施方式)

本发明第一实施方式的半导体存储装置是使用与DRAM(动态随机存取存储器)相同的存储单元，同时以与SRAM(静态随机存取存储器)相同的规格动作的、所谓的准SRAM，其构成为，检测从外部输入的地址信号和芯片选择信号的变化，生成脉冲信号，然后以该脉冲信号为触发，在同一周期内进行更新动作和读·写动作。在本发明中，“读·写动作”表示“读动作”或“写动作”其中之一。

图1表示第一实施方式的半导体存储装置的整体构成。

在图1中，地址ADD是从外部提供给该半导体存储装置的信号，由地址信号ADD0～ADDn(n：自然数)的各位信号构成，包含用于指定后述的存储单元阵列的行的行地址和用于指定列的列地址。地址输入系统1将地址ADD取入该半导体存储装置的内部并锁存，然后生成内部地址LADD。该地址输入系统1和后述的脉冲发生器3以及地址多路复用器5构成本发明的特征部分。

脉冲发生器3在芯片选择信号/CS处于激活状态的情况下，检测出内部地址LADD的变化，输出正的单触发脉冲，作为地址变化检测信号φATD。此外，该脉冲发生器3在芯片选择信号/CS从非激活状态(高电平)变为激活状态(低电平)的情况下，也输出正的单触发脉冲。该芯片选择信号/CS是用于控制半导体存储装置的动作状态的最上位控制信号，当其为高电平时，半导体存储装置处于等待状态，当其为低电平时，半导体存储装置处于激活状态。

更新控制电路4内置有以下部分(其图示均省略)：地址计数器，在进行更新动作时，生成用于选择存储单元阵列的行的更新用地址(以下称为“更新地址”)RADD；更新计时器，用于对更新的时间间隔进行计时。该更新控制电路4根据从上述脉冲发生器3输出的地址变化检测信号φATD和作为从外部提供的一种控制信号的写使能信号/WE，以规定的时序自动生成更新地址RADD，实现与通用DRAM的自更新(self-refresh)同样的更新动作。

即，更新控制电路4对从来自外部的最后一次存取请求开始经过的时间进行计时，当其超过规定的更新时间时，在其内部启动自更新(self-reflesh)。因此，更新计时器在每次输出作为地址变化检测信号φATD的正脉冲时被复位，重新开始计时。此外，更新计时器生成用于控制更新时序的更新控制信号REFA、REFB。其中，更新控制信号REFA是随着来自外部的存取请求，用于控制是否进行更新的信号，当该信号为高电平时进行更新，当为低电平时不进行更新。另一方面，更新控制信号REFB是用于控制自更新动作的信号。即，当生成作为更新控制信号REFB的负脉冲时，启动自更新。

地址多路复用器(MUX)5根据地址变化检测信号φATD和更新控制信号REFB的电平，适当地选择内部地址LADD或更新地址RADD，作为地址MADD，提供给行解码器7。即，如果地址变化检测信号φATD为低电平，且更新控制信号REFB为高电平，则从地址变化检测信号φATD上升开始经过预定时间之后，选择内部地址LADD中包含的行地址，将其作为地址MADD输出。此外，当地址变化检测信号φATD为高电平，或者更新控制信号REFB为低电平时，从地址变化检测信号φATD下降开始经过预定时间之后，选择更新地址RADD，将其作为地址MADD输出。

存储单元阵列6与通用DRAM同样，使包含数据存储用的电容器的存储单元(一个电容器·一个晶体管型)排列成行列状而构成，在其行方向和列方向上分别配置字线和位线(或位线对)，在这些字线和位线的规定交叉部上配置存储单元。行解码器7当从后述的行控制电路13输出的行使能信号RE为高电平时，对地址MADD进行解码，驱动属于由该地址MADD指定的行上的字线为高电平。字线的高电平由后述的升压(boost)电源15所提供的升压电位规定。列解码器8当从后述的列控制电路14输出的列使能信号CE为高电平时，对内部地址LADD所包含的列地址进行解码，生成用于选择属于由该列地址指定的列的字线的列选择信号(省略图示)。

读出放大器·复位电路9由省略了图示的读出放大器(senseamplifer)、列开关和预充电电路构成。其中，列开关连接在由列解码器8输出的列选择信号所指定的读出放大器和总线WRB之间。读出放大器在读出放大器使能信号SE为高电平的情况下，在进行读动作时，对位线的电位进行读出·放大，然后输出到总线WRB，在进行写动作时，将提供给总线WRB的写入数据写入存储单元。预充电电路当从行控制电路13输出的预充电使能信号PE为高电平时，将位线的电位预充电至规定电位(例如电源电压Vdd的1/2电位)。I/O缓冲器(输入缓冲器)10根据从后述的R/W控制电路11输出的控制信号CWO的电平，与外部之间进行数据的输入输出。

R/W(Read/Write)控制电路11根据芯片选择信号/CS、写使能信号/WE和输出使能信号OE，生成用于控制读动作和写动作的控制信号CWO，然后提供给I/O缓冲器10。锁存控制电路12以地址变化检测信号φATD的下降沿为触发，生成锁存控制信号LC(正的单触发脉冲)。行控制电路13根据上述更新控制信号REFA、更新控制信号REFB、地址变化检测信号φATD和写使能信号/WE，生成行使能信号RE、读出放大器使能信号SE、预充电使能信号PE和控制信号CC。

列控制电路14根据控制信号CC，生成列使能信号CE。升压电源15是将施加在存储单元阵列6内的字线上的升压电位提供给行解码器7的电源。此外，基板电压发生电路16生成施加在形成存储单元的晶片或半导体基板上的电位。参考电压发生电路17生成在存储单元阵列6和读出放大器·复位电路9内使用的参考电压。

以下参照图2，对构成本发明特征部分的地址输入系统1、脉冲发生器3和地址多路复用器5进行说明。

图2仅示出在从外部提供的地址ADD中，与最低位的地址信号ADD0相关的电路系统。地址输入系统1包含输入缓冲器101、噪声滤波电路102、锁存器103而构成。输入缓冲器101接受从外部提供的地址信号ADD0，将其转换为与装置内部适合的信号。

噪声滤波电路102除去由输入缓冲器101从外部取入的地址信号中所包含的高频成分的噪声。该噪声滤波电路102的具体构成在后面说明。锁存器103在从图1所示的锁存控制电路12输出的锁存控制信号LC上升时，锁存由噪声滤波电路102除去了噪声的地址信号，然后将其作为内部地址LADD输出。在地址输入系统1中，对于其他的地址信号ADD1～ADDn，设置与对地址信号ADD0设置的电路要素相同的要素，但在图2中省略。

脉冲发生器3包含地址变化检测电路(ATD电路)311、321和脉冲合成电路312、322而构成。其中，地址变化检测电路311检测出通过噪声滤波电路102之前的地址信号ADD0的变化，输出单触发脉冲，地址变化检测电路321检测出通过噪声滤波电路102之后的内部地址信号LADD0的变化(跃迁)，输出单触发脉冲。在该实施例中，仅示出了对于地址信号ADD0设置的地址变化检测电路311、321，但对于其他的地址信号ADD1～ADDn也同样地设置地址变化检测电路。

脉冲合成电路312将从对于地址信号ADD0设置的地址变化检测电路311输出的单触发脉冲，与从相当于上述地址变化检测电路311、对于地址信号ADD1～ADDn设置的各地址变化检测电路输出的单触发脉冲进行合成。该脉冲合成电路312当通过噪声滤波电路之前的地址信号ADD0～ADDn任何一个变化时，输出作为地址变化检测信号φATD1的单触发脉冲。此外，该脉冲合成电路312接受从后述的脉冲合成电路322输出的地址变化检测信号φATD2，在读·写动作中的一定期间，强制地变为非激活状态。

脉冲合成电路322将从对于地址信号ADD0设置的地址变化检测电路321输出的单触发脉冲，与从相当于上述地址变化检测电路321、对于地址信号ADD1～ADDn设置的各地址变化检测电路输出的单触发脉冲进行合成。该脉冲合成电路322当通过噪声滤波电路102之后的内部地址信号LADD0～LADDn任何一个变化时，输出作为地址变化检测信号φATD2的单触发脉冲。

从上述脉冲合成电路312、322分别输出的地址变化检测信号φATD1、φATD2，作为地址变化检测信号φATD被提供给地址多路复用器5。

地址多路复用器5包含开关电路501而构成，该开关电路501根据从脉冲发生器3提供的地址变化检测信号φATD，选择内部地址信号LADD0或更新地址信号RADD0其中一个，作为地址MADD0而输出。在该实施例中，仅示出了开关电路501，但对于其他的内部地址信号LADD1～LADDn和更新地址信号RADD1～RADDn，在地址多路复用器5内也设置与开关电路501相同的开关电路。

图3A表示噪声滤波电路102的构成例。在图3A中，示出了在图1所示的构成中，从输入缓冲器101到锁存器103之间的电路。如图3A所示，噪声滤波电路102由阻抗1021和电容器1022构成。该噪声滤波电路102通过阻抗1021和电容器1022，使信号延迟，所以也被作为延迟电路。因此，噪声滤波电路102的滤波特性也可以表示为延迟电路的延迟时间。在第一实施方式中，设定与作为除去对象的地址信号ADD0～ADDn上的噪声的脉冲宽度相应的延迟量，作为噪声滤波电路102的特性。

图3B表示这种噪声滤波电路的其他构成例。该图所示的噪声滤波电路1020具有当从外部提供的地址信号为低电平时，除去使该地址信号变为高电平的噪声的特性，由上述阻抗1021和电容器1022构成的延迟电路，以及n型MOS(金属氧化物半导体)晶体管1023、p型MOS晶体管1024构成。即，在阻抗1021的输入端和接地端之间，分别连接n型MOS晶体管1023的漏极和源极。

此外，在阻抗1021的输出端和电源之间，分别连接p型MOS晶体管1024的漏极和源极，其栅极和上述n型MOS晶体管1023的栅极一起与输入缓冲器的输出端连接。对于该噪声滤波电路1020，与上述噪声滤波电路102同样地，设定由阻抗1021和电容器1022构成的延迟电路的延迟量。

此外，如后述的图6所示，可以使用使两个反相器交叉耦合的触发器，作为噪声滤波电路。在这种情况下，利用触发器的输入和输出之间的滞后现象(hysteresis)来实现滤波特性。

以下，对第一实施方式的半导体存储装置的动作进行说明。

首先，参照图2和图4，对从外部提供的地址信号中没有噪声的状态下的读动作(正常读动作)进行说明。

在以下的说明中，当从外部有存取时，在同一周期内，首先进行更新动作，然后进行读动作或写动作。此外，为了简化说明，假设仅从外部提供的地址信号ADD0变化。

首先，在时刻t1，地址信号ADD0变化，地址ADD开始从此时的值“An-1”变为“An”，同时未图示的芯片选择信号/CS被激活。当多个地址信号变化时，地址ADD的值An经过时滞期间TSKEW而确定。在时刻t1变化的地址信号ADD0，经由输入缓冲器101被取入该半导体存储装置的内部，然后经过噪声滤波电路102和处于通过状态的锁存器103，作为内部地址信号LADD0从地址输入系统1被输出。同样地，当其他的地址信号ADD1～ADDn变化时，与其变化相应的内部地址信号LADD1～LADDn被输出。当地址信号没有变化时，继续使用此时的内部地址。

然后，当作为输入缓冲器101的输出信号的地址信号ADD0变化时，构成脉冲发生器3的地址变化检测电路311检测到该变化，输出单触发脉冲。当内部地址信号LADD0与外部的地址信号ADD0的变化相应地变化时，另一个地址变化检测电路321检测到该变化，输出单触发脉冲。此时，内部地址信号相对于作为输入缓冲器101的输出信号的地址信号ADD0，大致延迟噪声滤波电路102的延迟量而变化，所以相对于地址变化检测电路311输出的单触发脉冲，地址变化检测电路321输出的单触发脉冲也同样地延迟。

然后，脉冲合成电路312接受来自地址变化检测电路311的单触发脉冲，将该单触发脉冲合成，然后作为地址变化检测信号φATD1输出。构成地址多路复用器5的开关电路501接受该地址变化检测信号φATD1，选择从上述更新控制电路4提供的更新地址RADD0，作为地址MADD0，然后输出地址MADD0。地址多路复用器5选择该地址MADD0，以及从更新控制电路4提供的其他更新地址RADD1～RADDn，同样作为地址MADD1～MADDn输出。然后，在以地址变化检测信号φATD1的上升沿为起点的规定时刻，在由地址MADD所确定的字线WL被选择地驱动为高电平，一行存储单元被选择之后，读出放大器使能信号SE被激活，读出放大器动作，由此进行数据的放大，进行一系列更新动作。

另一方面，脉冲合成电路322大致延迟噪声滤波电路102的延迟量，接受从地址变化检测电路321输出的单触发脉冲，将该单触发脉冲合成，然后作为地址变化检测信号φATD2输出。构成地址多路复用器5的开关电路501接受该地址变化检测信号φATD2，选择从地址输入系统1输出的内部地址LADD0，作为地址MADD0，然后输出地址MADD0。地址多路复用器5输出该地址MADD0，并且将同样地将从地址输入系统1提供的其他内部地址LADD1～LADDn作为地址MADD1～MADDn输出。

然后，在以地址变化检测信号φATD2的下降沿为起点的规定时刻(时刻t4)，锁存控制信号LC被激活，变为高电平。锁存器103锁存此时的地址ADD的值An。此后，在以锁存控制信号LC的上升沿为起点的规定时刻，由包含在地址MADD中的行地址所确定的字线WL被选择地驱动为高电平，一行存储单元的数据被输出到字线。此后，读出放大器使能信号SE被激活，读出放大器动作，进行数据的放大，然后经由I/O缓冲器10输出到外部，作为数据DOUT。

其中，脉冲合成电路322当从地址变化检测电路321接受单触发脉冲时，强制地将脉冲合成电路312控制为非激活状态。由此，在不进行读动作的期间，即使外部的地址ADD变化，脉冲合成电路312也不响应该变化，不输出地址变化检测信号φATD1。因此，在读动作期间，不会错误地启动更新动作而妨害正常的读动作，从而可以防止数据被破坏。

对于写动作，除了将从外部提供的数据写入存储单元中这一点之外，与上述读动作相同。

这样，在通常的读·写动作中，以从脉冲合成电路312输出的地址变化检测信号φATD1为触发，进行更新动作，然后以从脉冲合成电路322输出的地址变化检测信号φATD2为触发，进行读·写动作。此时，作为读·写动作的触发的地址变化检测信号φATD2比作为更新动作的触发的地址变化检测信号φATD1延迟输出，但是由于读·写动作在进行更新动作之后立即进行，所以即使地址变化检测信号φATD2比地址变化检测信号φATD1延迟输出，也不会因此而妨害半导体存储装置的动作速度。

如上所述，对于正常的地址变化，在同一周期内，更新动作和读动作顺次连续进行。

以下参照图2和图5，对从外部提供的地址ADD中包含噪声时的动作进行说明。

在以下的说明中，为了简化说明，假设在地址ADD的值An被保持的状态下，地址信号ADD0中产生噪声。

在图5中，当在时刻t11地址信号ADD0中产生噪声时，地址ADD会暂时发生变化。包含该噪声的地址信号ADD0经由输入缓冲器101被取入装置内部，提供给噪声滤波电路102和脉冲发生器3内的地址变化检测电路311。

噪声滤波电路102从该地址信号ADD0中除去噪声，然后提供给锁存器103。被除去了噪声的地址信号经过处于通过状态的锁存器103，作为内部地址信号LADD0被输出。同样地，对于其他的地址信号ADD1～ADDn，也通过噪声滤波电路被除去噪声，然后作为内部地址信号LADD1～LADDn被输出。因此，即使在外部的地址ADD中包含噪声，内部地址信号LADD0～LADDn也不会变化，而保持地址值An。

然后，当作为输入缓冲器101的输出信号的地址信号ADD0中产生噪声时，脉冲发生器3的地址变化检测电路311检测出该地址信号ADD0的变化，输出单触发脉冲。脉冲合成电路312接受来自地址变化检测电路311的单触发脉冲，将该单触发脉冲进行合成，然后作为地址变化检测信号φATD1输出。另一方面，另一个地址变化检测电路321，如上所述，由于内部地址LADD0不发生变化，所以不输出单触发脉冲，保持其输出为低电平。因此，脉冲合成电路322不输出地址变化检测信号φATD2。

然后，构成地址多路复用器5的开关电路501接受地址变化检测信号φATD1，输出作为地址MADD0的更新地址RADD0。此时，地址多路复用器5输出该地址MADD0，并且同样地输出作为地址MADD1～MADDn的其他更新地址RADD1～RADDn。然后，在以地址变化检测信号φATD1的上升沿为起点的规定时刻，由地址MADD所确定的字线WL被驱动为高电平，与上述同样地进行一系列更新动作。

然后，如上所述，另一个脉冲合成电路322，由于地址变化检测电路321的输出不产生变化，所以不输出作为读·写动作的触发的地址变化检测信号φATD2，因此即使更新动作结束，锁存控制信号LC、读出放大器使能信号SE和字线WL也分别保持非激活状态(低电平)，从而保持产生噪声以前的数据DOUT的输出状态。

对于写动作，除了将外部提供的数据写入存储单元中这一点之外，与上述读动作相同。

如上所述，根据第一实施方式，在伴随着更新动作的读·写动作方式中，当从外部提供的地址ADD中包含噪声时，以从脉冲合成电路311输出的地址变化检测信号φATD1为触发，仅进行更新动作，不进行同一周期内的读·写动作。因此，不会产生由包含在地址信号中的噪声引起的、伴随着读·写动作的工作电流，可以有效地降低消耗功率。此外，由于检测通过噪声滤波电路除去了噪声的地址信号的变化，在更新动作之后启动读·写动作，所以噪声滤波电路的延迟量不会妨害读或写的动作速度。(第二实施方式)

以下，对本发明的第二实施方式进行说明。

在上述第一实施方式中，一旦由输入缓冲器101从外部接受地址信号，就从该输入缓冲器101的输出信号中得到构成脉冲发生器3的ATD电路311、321的各输入信号，而在第二实施方式中，地址输入系统的构成为，直接从外部将地址信号输入噪声滤波电路。

图6表示第二实施方式的地址输入系统的构成例。

该地址输入系统相当于上述图2所示的地址输入系统1，包含输入缓冲器101A、噪声滤波电路102A和锁存器103A而构成。其中输入缓冲器101A从外部输入地址信号ADD0，然后将其提供给脉冲发生器3的ATD电路311。噪声滤波电路102A直接从外部输入地址信号ADD0，然后除去该地址信号ADD0中包含的噪声。在该实施例中，噪声滤波电路102A由使两个反相器交叉耦合的触发器构成。

锁存器103A在锁存控制信号LC上升时，对由噪声滤波电路102A除去了噪声的地址信号进行锁存，然后将其作为内部地址LADD0输出。该内部地址用于选择未图示的存储单元的行，同时提供给构成脉冲发生器3的ATD电路321，用于生成控制读·写动作的地址变化检测信号。对于其他的地址信号ADD1～ADDn，也设置与对于地址信号ADD0设置的电路要素相同的要素，在图6中省略。

以下，对第二实施方式的地址输入系统的动作进行简单说明。

从外部提供的地址信号不是通过输入缓冲器，而是直接被输入噪声滤波电路102A。通过噪声滤波电路102A的地址信号以规定的时序，被锁存器103A锁存，然后作为内部地址被输出。另一方面，从外部提供的地址信号也被输入输入缓冲器101A，然后被输出到脉冲发生器3。脉冲发生器3分别从锁存器103A和输入缓冲器101A输入地址信号，生成上述地址变化检测信号φATD。

其中，噪声滤波电路由触发器构成，以下对直接从外部将地址信号输入该噪声滤波电路的意义进行说明。象上述图2所示的实施例那样，当经由输入缓冲器，将地址信号输入噪声滤波电路时，如果输入缓冲器拾取噪声，则该输入缓冲器对噪声进行放大，输出具有电源电压振幅的触发脉冲。该触发脉冲(噪声)虽然可以用噪声滤波电路除去，但该噪声滤波电路动作会产生消耗电流。

与此相对，根据第二实施方式的地址输入系统，调整构成噪声滤波电路102A的触发器的反相器阈值，使其对噪声的灵敏度下降，由此可以改善对电源振荡产生的模拟噪声的抵抗能力。而且，只要构成噪声滤波电路102A的触发器的状态不反转，噪声实际上就不会通过噪声滤波电路，所以能使该噪声滤波电路102A输出端的电路系统的动作变得稳定。

此外，在上述图2所示的实施例中，从外部输入地址信号的输入缓冲器101的输入阈值具有对电源电压的依赖性，所以在外部地址信号电平和输入缓冲器的输入阈值之间易于产生偏移。因此，当电源电压变化时，外部的地址信号电平相对于输入缓冲器101的输入阈值变化，而成为误动作的原因。与此相对，根据第二实施方式的地址输入系统的构成，由于将噪声滤波电路102A设置在第一级，所以通过该噪声滤波电路102A的触发器的滞后特性，能有效地防止噪声的侵入。

以上对本发明的第一和第二实施方式进行了说明，但本发明不限于这些实施方式，不脱离本发明主旨范围的设计变更都包含在本发明中。例如，在上述实施方式中，脉冲合成电路322当从地址变化检测电路321接受单触发脉冲时，强制地将脉冲合成电路312控制为非激活状态，但本发明不限于此，例如可以直接控制地址多路复用器5等与读·写动作相关的电路系统，来禁止读·写动作。

此外，在上述实施方式中，使用由阻抗和电容器构成的噪声滤波电路，但本发明不限于此，例如只要是象触发器等那样，能利用输入和输出之间的滞后现象的元器件，或者象反相器链路(inverter chain)等那样，能除去噪声的元器件，可以是任意的。

此外，在上述实施方式中，对于构成外部的地址ADD的所有位，检测通过噪声滤波电路前后的地址信号的变化，但本发明不限于此，例如可以仅对与在更新动作和读·写动作中共用的行地址相关的电路系统应用本发明，并且只要是在事实上禁止读·写动作，就可以应用本发明。

此外，在上述实施方式中，将地址变化检测电路设置在脉冲发生器一侧，但本发明不限于此，可以将其设置在地址输入系统一侧。

此外，上述各实施方式的半导体存储装置可以是将例如图1所示的电路整体搭载在单一的芯片上的实施方式，也可以是将电路整体分割为几个功能块，将各功能块分别搭载在不同的芯片上的实施方式。作为后者的实施例，可以考虑将生成各种控制信号和地址信号的控制部分以及存储单元部分搭载在不同的芯片(控制芯片和存储芯片)上的混装IC(集成电路)。即，从设在存储芯片外部的控制芯片向存储芯片提供各种控制信号的构成也属于本发明的范围。

本发明提供这样一种技术，用于实现不会妨害读·写时的动作速度，能有效地抑制发生从外部提供的地址信号的噪声引起的工作电流的半导体存储装置。

Claims (13)

1.一种半导体存储装置，具有：

存储单元阵列，将包含数据存储用的电容器的存储单元排列成行列状而构成；

滤波电路，用于除去包含在从外部提供的地址信号中的噪声；

第一信号变化检测电路系统，检测出通过上述滤波电路之前的地址信号的变化，生成用于控制更新动作的第一脉冲信号；

第二信号变化检测电路系统，检测出通过上述滤波电路之后的地址信号的变化，生成用于控制读·写动作的第二脉冲信号；以及

控制系统，以上述第一和上述第二脉冲信号为触发，使上述更新动作和上述读·写动作在同一周期内顺次进行。

2.根据权利要求1所述的半导体存储装置，上述第二信号变化检测电路系统检测出通过上述滤波电路之后的地址信号的变化，控制上述第一信号变化检测电路系统为非激活状态。

3.根据权利要求1所述的半导体存储装置，上述控制系统根据上述第一脉冲信号，控制上述更新动作，同时根据上述第二脉冲信号，控制上述读·写动作。

4.根据权利要求1所述的半导体存储装置，

还具有行解码电路，用于选择上述存储单元阵列的行，

上述控制系统包含地址多路复用器而构成，上述地址多路复用器根据上述第一和上述第二脉冲信号，选择基于通过上述滤波电路之后的地址信号生成的读·写用的地址信号或者在装置内部预先生成的更新用的地址信号其中之一，提供给上述行解码电路。

5.根据权利要求1所述的半导体存储装置，上述滤波电路包含延迟电路而构成，上述延迟电路具有与作为除去对象的噪声的脉冲宽度相应的延迟量。

6.根据权利要求1所述的半导体存储装置，上述滤波电路由从外部直接输入上述地址信号的触发器构成。

7.根据权利要求1所述的半导体存储装置，上述滤波电路具有当从上述外部提供的地址信号为低电平时，除去使该地址信号变为高电平的噪声的特性。

8.根据权利要求1所述的半导体存储装置，上述第二信号变化检测电路系统检测出通过上述滤波电路之后的地址信号的变化，然后禁止上述控制系统的读·写动作。

9.一种半导体存储装置的控制方法，

检测出从半导体存储装置外部提供的地址信号的变化，生成第一脉冲信号，用于控制将包含数据存储用的电容器的存储单元排列成行列状而构成的存储单元阵列的更新动作，

除去包含在从上述外部提供的地址信号中的噪声，

检测出除去了上述噪声的地址信号的变化，生成第二脉冲信号，用于控制上述存储单元阵列的读·写动作，

以上述第一和上述第二脉冲信号为触发，使上述更新动作和上述读·写动作在同一周期内顺次进行。

10.根据权利要求9所述的半导体存储装置的控制方法，检测出除去了上述噪声的地址信号的变化，然后在规定的期间内禁止生成上述第一脉冲信号。

11.根据权利要求9所述的半导体存储装置的控制方法，根据上述第一和上述第二脉冲信号，选择基于除去了上述噪声的地址信号而生成的读·写用的地址信号或者在半导体存储装置内部预先生成的更新用的地址信号其中之一，进行用于选择上述存储单元阵列的行的解码动作。

12.根据权利要求9所述的半导体存储装置的控制方法，在与作为除去对象的噪声的脉冲宽度相应的期间内，进行用于除去包含在从上述外部提供的地址信号中的噪声的动作。

13.根据权利要求9所述的半导体存储装置的控制方法，对于从半导体存储装置外部直接输入的地址信号，除去包含在该地址信号中的噪声。

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