CN101075479A - 具有低电流消耗特性的半导体存储装置 - Google Patents

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Abstract

一种具有低电流消耗特性的半导体存储装置，包括：DRAM存储核心电路，该存储核心电路包含字线；电源电路，被配置为第一状态和第二状态中择一的状态下运行，以生成预定的电源电压并提供给DRAM存储核心电路，所述电源电路在第一状态下消耗的电流大于在第二状态下消耗的电流；以及控制电路，设置该控制电路以控制所述电源电路，使得所述电源电路在字线激活到字线解除激活期间，从第一状态切换到第二状态，随后再返回第一状态。

Description

具有低电流消耗特性的半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别是涉及一种DRAM(动态随机存取存储器)。
背景技术
现有技术中，SRAMs(静态随机存取存储器)作为典型的存储装置被用于某些类型的电子设备，例如便携电话之中。然而，SRAMs通常具有比较低的电路密度，所以为了提高存储容量会导致成本的大幅度提高，而相反，DRAMs则适合以低廉的成本获得大存储容量。为了继续使用那些应用了SRAMs的系统配置中的既有资源，一种可兼容SRAM的DRAMs随之投入使用，其具有可以与SRAMs的接口兼容的接口。
DRAM与SRAM的控制方法在很多方面都是不同的，这些差异的其中之一是数据写入/读出操作时相关地址输入的时序规格(timing specification)。因为DRAM存储元件只允许破坏性的读出操作，其数据内容在存取过程中会被破坏，所以在数据存取操作时需要将读出放大器的数据恢复到存储单元中。在此恢复操作中禁止通过改变地址对其他的存储单元进行存取。
与此对照，SRAM存储单元基本上由正反器(flip-flops)组成，因此允许非破坏性的数据读出操作，其数据内容在存取操作中不会受到破坏。所以，从理论上讲，用来进行读出/写入操作的存储单元的位置可以按预期的时序在输入地址改变后进行改变。此时须防止非预期的数据写入非预期地址中，因此对SRAM的写入操作作出规定，以使在地址输入维持预设时段之后，当数据输入被固定时，该写入操作作为有效的存取操作而开始运行。
考虑到这些因素，被设计为与SRAM的操作兼容的DRAM，其配置要求用以读出操作的存储核心操作紧随命令输入之后开始运行，而用以写入操作的存储核心操作则在相关写入命令周期的末端开始运行。具体地，当芯片使能信号(chip enable signal)/CE和写入使能信号(write enable signal)/WE两者均被断定(asserted)处于低电平时，则据此对存储核心电路开始进行模块选择、字线激活、以及读出放大器激活。随后当芯片使能信号/CE和写入使能信号/WE两者均被解除断定(deasserted)处于高电平时，写入数据被固定在作为触发器的写入使能信号/WE的上升沿(rise edge)，从而对存储核心电路进行与预定地址关联的预定数据的写入操作。
在上述写入操作中，从写入使能信号/WE被断定时到响应此写入使能信号/WE被解除断定时而运行写入操作的时段内，需要存储核心电路在活动状态下一直等待，在此期间，给存储核心电路提供电源电压的电源电路同样处于活动状态。
在DRAMs中，一般而言，上升电压Vpp、下降电压Vii等均由外部电源电压Udd生成，并给存储核心电路供电。所述上升电压Vpp用以驱动字线，而所述下降电压Vii被用作存储核心电路的电源电压。为了生成该上升电压Vpp和下降电压Vii，需要用到例如上升电压生成电路和下降电压生成电路之类的电源电路。
所述上升电压生成电路包括检测电路和激励电路。根据该检测电路对上升电压下跌量的检测，激励电路开始驱动以升高该上升电压Vpp，所述检测电路应用差分放大器来检测参考电压值Vref和自该上升电压Vpp分出的电压之间的差值，并将该检测结果提供给激励电路。当上升电压Vpp下降时，从该上升电压Vpp分出的电压会小于所述参考电压值Vref，对此作出响应，激励电路开始驱动以升高该上升电压Vpp。
给流经所述差分放大器的偏置电流设置适当的电流量值，以针对所述存储核心电路是处在活动状态或处在非活动状态作出响应，当该偏置电流值较大时，所述差分放大器的运行速度较快，此时可以在所述上升电压Vpp突然改变之后运行适当的电平检测。相应地，当存储核心电路处在活动状态时，需要升高偏置电流以充分提升电源电路的响应速度。反之，当存储核心电路处在非活动状态时，该偏置电流应该降低以减少不必要的电流消耗。
或者，可选择提供两个检测器(差分放大器)，它们具有不同的响应速度和不同的电流消耗水平。当所述存储核心电路处在活动状态时，具有高响应速度和高电流消耗水平的检测器用来充分提高电源电路的响应速度。反之，当该存储核心电路处在非活动状态时，所述具有低响应速度和低电流消耗水平的检测器用来减少不必要的电流消耗。
如上所述，在可兼容SRAM的DRAM的写入操作中，自写入使能信号/WE被断定时到响应此写入使能信号/WE的被解除断定时而运行写入操作的时段内，给存储核心电路提供电源电压的电源电路被设置为活动状态，也就是说，给存储核心电路提供电源电压的电源电路在等待期间也处在活动状态，此时并不对存储核心电路的存储单元进行写入操作，因此就会导致不必要的电流消耗。即使在命令周期为一个长时段周期的情况下，电源电路也在长时间内持续消耗电流，直到写入操作真正开始，以致从写入使能信号/WE被断定到其被解除断定的时段也会相对较长。
[专利文献1]日本专利申请公开号NO.07-105682
有鉴于此，需要一种半导体存储装置，其能够在存储核心电路以活动状态等待数据写入操作开始的期间降低其电源电路中的电流消耗。
发明内容
本发明的一个基本目的是提供一种半导体存储装置，可以实质上解决因现有技术的局限和缺陷所带来的一个或多个问题。
本发明的特征和优点将在下面的说明书中进行描述，并在说明书与附图部分地变得明显，或经由根据说明书提供的技术对本发明所进行的实施而掌握。本发明的多个目的以及其他特点和优点可以由本说明书完整、清楚、简明、明确地具体说明的半导体存储装置来实现和获得，从而使得本领域普通技术人员能够实施本发明。
为了实现这些和其他与本发明目的一致的优点，本发明提供一种半导体存储装置，包括：DRAM存储核心电路，该存储核心电路包含字线；电源电路，被设置为在第一状态和第二状态中择一的状态下运行，以生成预定的电源电压并提供给DRAM存储核心电路，所述电源电路在第一状态下消耗的电流大于在所述第二状态下消耗的电流；以及控制电路，设置该控制电路以控制所述电源电路，使得所述电源电路在字线激活到字线解除激活期间从所述第一状态切换到所述第二状态，随后再返回所述第一状态。
根据本发明中至少一个实施例，即便在所述存储核心电路的操作正在运行期间，当字线被激活到等待状态以等待数据被写入时，电源电路也可以从活动状态切换到备用状态以降低能量消耗。
附图说明
下面结合附图所进行的详细描述，可以使本发明的其他目的和进一步的特点更加清楚明确，在附图中：
图1为示出根据本发明的半导体存储装置的配置实例的示意图；
图2为电源电路的配置实例图；
图3为状态检测电路的配置实例图；
图4为脉冲生成电路的输入/输出波形图；
图5为延迟电路的输入/输出波形图；
图6为用以解释图1所示半导体存储装置的读出操作的时序图；
图7为用以解释图1所示半导体存储装置的写入操作的时序图；
图8为用以解释图1所示半导体存储装置的刷新操作的时序图；
图9为用以解释半导体存储装置、存储核心电路、以及电源电路在写入操作时的状态的示意图；
图10为示出根据本发明的半导体存储装置的配置实例的示意图；
图11为状态检测电路的配置实例图；
图12为用以解释图10所示半导体存储装置的读出操作的时序图；
图13为用以解释图10所示半导体存储装置的写入操作的时序图；
图14为用以解释图10所示半导体存储装置的刷新操作的时序图。
具体实施方式
下面，将结合附图对本发明的实施例进行描述。
图1为本发明中半导体存储装置的一个配置实例图，图1中的半导体存储装置10包括核心控制电路11，存储核心电路12，状态检测电路13，电源电路14，以及输入输出缓冲器15。
核心控制电路11经由多个衬垫(pad)从外部源接收地址信号A0至A20和控制信号/CE1、/OE和/WE。控制信号/CE1、/OE和/WE分别对应于芯片使能信号、输出使能信号和写入使能信号。核心控制电路11对各地址信号和各控制信号进行解码，并根据解码结果生成不同的控制信号rrz、wlz、saez、rstrz、clpz、readz、writez和refz。这些控制信号被提供给存储核心电路12和状态检测电路13。
存储核心电路12包括存储阵列、行解码器、列解码器等。列解码器对外部源提供的列地址进行解码，并激活由该列地址指定的列选择线。行解码器对外部源提供的行地址进行解码，并激活由该行地址指定的行选择线。
存储单元MC(存储电容器)与激活后的字线WL相连接，存储在该存储单元MC内的数据被读出到位线中，并被读出放大器放大。在读出操作中，经读出放大器放大的数据由激活的列选择线CL进行选择，并经由输入/输出缓冲器15将所选择的数据输出至所述半导体存储装置的外围设备。在写入操作中，写入数据由位于所述半导体存储装置外面的外部源经由输入/输出缓冲器15提供，并在激活的列选择线CL所选择的列地址被写入到读出放大器中。该写入数据和由存储单元读出的数据，以及应该被恢复的数据均被写入与激活的字线WL相连接的存储单元中。
根据核心控制电路11生成的控制信号，状态检测电路13生成电源电路激活信号powactz。该电源电路激活信号powactz被提供给电源电路14。
根据电源电路激活信号powactz的高电平(被断定)状态，电源电路14进入活动状态。根据电源电路激活信号powactz的低电平(被解除断定)状态，电源电路14进入备用状态。无论其处于活动状态还是备用状态，电源电路14生成上升电平VPP，上升电平VOO，和负值电平VNN，并提供给存储核心电路12。
如图1所示的半导体存储装置10被设计为用以提供可兼容SRAM的接口。配置半导体存储装置10，使得用以读出操作的存储核心操作紧随命令输入之后开始运行，而用以写入操作的存储核心操作则开始于相关写入命令周期的末端。具体地，当芯片使能信号/CE和写入使能信号/WE两者均被断定处于低电平时，则据此对存储核心电路12开始进行模块选择、字线激活、以及读出放大器激活，随后当芯片使能信号/CE和写入使能信号/WE两者均被解除上述断定而处于高电平时，写入数据被固定在作为触发器的写入使能信号/WE的上升沿，从而对存储核心电路12进行与预定地址关联的预定数据的写入操作。
在上述写入操作中，从根据写入使能信号/WE的被断定而完成对存储核心电路12的写入操作准备、从而进入预充电完成状态的时间，到根据写入使能信号/WE的被解除断定而实际运行该写入操作的时间的时段期间，所述存储核心电路并不消耗电流。在本发明中，当完成存储核心电路12上的写入操作准备从而进入预充电完成状态时，电源电路14被设置为备用状态以降低电源电路14中的电流消耗，直到实际写入操作开始。当实际写入操作开始后，该电源电路14被切换到活动状态。
图2为示出电源电路14的配置实例的示意图。如图2所示的电源电路14是用以生成上升电平VPP的部分，其包括活动模式检测器21、备用模式检测器22、活动模式振荡器23、备用模式振荡器24、振荡器选择器25和激励电路26。
活动模式检测器21和备用模式检测器22对上升电平VPP进行监测，并在该上升电平VPP小于预设的参考电平时断定相应的检测器输出。根据来自活动模式检测器21和备用模式检测器22的相应检测器输出的断定，活动模式振荡器23模式振荡器24振荡以生成各自的振荡信号osca和oscb。当电源电路激活信号powactz为高电平时，振荡器选择器25选择振荡信号osca以提供给激励电路26，当电源电路激活信号powactz为低电平时，振荡器选择器25选择振荡信号oscb以提供给激励电路26。
根据振荡器选择器25所提供的振荡信号，激励电路26利用外部电源电压Vdd重复进行电容器的充电和放电循环，通过利用电容器的累加充电电压经由外部电源电压Vdd而上升的现象，生成高于外部电源电压Vdd的上升电平VPP。所生成的上升电平VPP被提供给存储核心电路12，并被用作例如字线WL的激活电平。
与备用模式检测器22相比，活动模式检测器21具有较快的检测速度和较高的电流消耗。也就是说，例如，活动模式检测器21和备用模式检测器22均可以包括有用以对由上升电平VPP分出的电压与参考电压进行比较的差分放大器，而流经活动模式检测器21和备用模式检测器22各自的差分放大器的偏置电流可以不同。与备用模式振荡器24相比，活动模式振荡器23具有较短的振荡周期和较高的电流消耗。
备用模式检测器22和备用模式振荡器24可以一直运行。而活动模式检测器21和活动模式振荡器23只有在电源电路激活信号powactz为高电平时才运行。
因而，当电源电路激活信号powactz为高电平时，活动模式检测器21和活动模式振荡器23运行，具有较短振荡周期的振荡信号osca被振荡器选择器25选择并提供给激励电路26。由此，当电源电路激活信号powactz为高电平时，上升电平VPP的下降情况被迅速检测到，并且该上升电平VPP经由高频激励操作迅速升高。所述上升电平VPP因此而迅速恢复其预设电平值。然而，在此情形下，所述活动模式检测器21和活动模式振荡器23的运行会消耗较高的电流。
反之，当电源电路激活信号powactz为低电平时，所述活动模式检测器21和活动模式振荡器23并不运行。在此情形下，具有较长振荡周期的振荡信号oscb被振荡器选择器25选择并提供给激励电路26。由此，当电源电路激活信号powactz为低电平时，对上升电平VPP下降情况的检测相对缓慢，上升电平VPP经由低频激励操作相对缓慢地进行升高。上升电平VPP因此而恢复到预期电平值。而在此情形下，因为活动模式检测器21和活动模式振荡器23没有运行，所以电流消耗相对较低。
可以给上升电平VPP和负值电平VNN均提供如图2所示的相同配置。也就是说，电源电路14可以被配置为根据上升电平VPP和负值电平VNN而在活动模式和备用模式之间进行切换。利用这种配置，就可以根据不同情况而降低电流消耗或实现较快的响应速度。
图3为状态检测电路13的配置实例图。如图3所示的状态检测电路13包括脉冲生成电路31、延迟电路32、或非(NOR)门33到36、与非(NAND)门37到38，以及反相器39。输入至状态检测电路13的系列控制信号saez、clpz、readz、writez和refz由核心控制电路11生成。信号saez被设计为当激活读出放大器时处于高电平。信号clpz被设计为当激活列选择线时处于高电平。在信号readz被设计为在读出操作的存储核心电路12运行期间处于高电平。信号writez被设计为在写入操作的存储核心电路12运行期间处于高电平。信号refz被设计为在刷新操作的存储核心电路12运行期间处于高电平。信号sttz为初始化信号，在半导体存储装置10通电时生成高电平脉冲。
图4为脉冲生成电路31的输入/输出波形图。如图4所示，脉冲生成电路31根据输入信号的下降沿(falling edge)而生成高电平脉冲。图5为延迟电路32的输入/输出波形图。如图5所示，延迟电路32的输出根据输入信号的上升沿而立即变成高电平，并随输入信号的下降沿之后经过一段预定的延迟时间而变为低电平。也就是说，延迟电路32被仅仅用以延迟输入信号的下降沿，以扩展输入信号的脉冲宽度。
再回到图3，状态检测电路13中的或非门35和36构成闭锁装置(latch)，其由初始化信号sttz导入闭锁状态，此时或非门35输出低电平。在读出操作或刷新操作时，输入到或非门33的信号readz或refz变成高电平，由此或非门34的输出也变成高电平，从而导致电源电路激活信号powactz立即改变为高电平。在完成读出操作或刷新操作后，readz或refz变为低电平，随后响应于上述改变或非门34的输出变成低电平。由此，在经过一段预设延迟时间之后，电源电路激活信号powactz也变为低电平。
在写入操作时，响应于输入至或非门33的信号writez的高电平状态，电源电路激活信号powactz立即改变为高电平。当用以激活读出放大器的信号saez随后变为高电平时，与非门38的输出改变为低电平，从而导致脉冲生成电路31生成高电平脉冲。该高电平脉冲引起闭锁状态的反转，从而导致或非门35输出高电平。由此，或非门34的输出改变为低电平，因而延迟电路32输出的电源电路激活信号powactz在经过一段预设延迟时间后改变为低电平。
此后，开始进行实际写入操作。因为激活列选择线的信号clpz处于高电平，反相器39的输出改变为高电平。从而引起闭锁状态的反转，并导致或非门35的输出处于低电平。由此，或非门34的输出改变为高电平，因而延迟电路32输出的电源电路激活信号powactz立即改变为高电平。
此后，在存储核心电路12上的写入操作结束，导致writez变成低电平。由此，或非门34的输出变为低电平，因而延迟电路32输出的电源电路激活信号powactz在经过一段预设延迟时间后改变为低电平。
图6用以解释图1所示半导体存储装置10在读出操作时的时序图。该半导体存储装置10的读出操作将参考图6在下面给出描述。
响应于芯片使能信号/CE和输出使能信号/OE的低电平状态，核心控制电路11对输入信号进行解码以确定输入命令。由于输出使能信号/OE为低电平，因此确定为读出操作被请求，从而信号readz被设置为高电平。由此，电源电路激活信号powactz改变为高电平，以设置电源电路14进入活动状态。进而，模块选择信号rrz变为高电平，据此选择核心电路12内设置的多个模块中的一个模块。
响应于rrz的高电平状态，字线激活信号wlz变为高电平，从而激活所选择的模块中的一条字线WL。响应于wlz的高电平状态，读出放大器激活信号saez变为高电平，从而激活所选择的模块中的读出放大器。响应于saez的高电平状态，列选择线激活信号clpz将生成高电平脉冲，从而激活列选择线CL。从核心电路12中输出数据以响应该列选择线CL的激活，从而导致输出数据DQ1到DQ6被固定。
响应于saez的高电平状态，恢复完成信号rstrz变成高电平。在本实例中，正在运行的操作为读出操作，响应于rstrz的高电平，wlz变为低电平，从而使得字线WL解除激活(deactivate)。此后，响应于wlz的低电平状态，saez变成低电平以使得读出放大器解除激活。进而，响应于saez的低电平状态，rrz变成低电平以使得模块选择解除激活。随后，响应于rrz的低电平状态，readz变成低电平，从而结束响应于读出命令的核心操作。响应于readz的低电平状态，电源电路激活信号powactz变为低电平，以使电源电路14返回备用状态。
图7为用以解释图1所示半导体存储装置10在写入操作时的时序图。该半导体存储装置10的写入操作将参考图7在下面给出描述。
响应于芯片使能信号/CE1和写入使能信号/WE的低电平状态，核心控制电路11对输出信号进行解码以确定输入命令。由于写入使能信号/WE为低电平，因此确定为写入操作被请求，从而信号writez被设置为高电平。由此，电源电路激活信号powactz改变为高电平，以设置电源电路14进入活动状态。进而，模块选择信号rrz变为高电平，由此选择核心电路12内设置的多个模块中的一个模块。
响应于rrz的高电平状态，字线激活信号wlz变为高电平，从而激活所选择的模块中的一条字线WL。响应于wlz的高电平状态，读出放大器激活信号saez变为高电平，从而激活所选择的模块中的读出放大器。
在所述读出放大器被激活之后，任何一条列选择线CL都准备好被激活，然而，在写入操作情形下，只有写入数据已经被固定时，列选择线CL才能被激活。因为图7所示的实例涉及长周期的应用情形，所以数据的固定(即，DQ1-16的“有效”)仅出现于saez从低电平到高电平转换后的长时间的延迟之后。
虽然恢复完成信号rstrz可以响应于saez的高电平状态而变成高电平，然而与在读出操作时不同，在写入操作中并不会产生字线WL的解除激活。在此状态下，存储核心电路12中就没有电流消耗，由此电源电路激活信号powactz会在saez从低电平到高电平转换后再经过一段预设延迟时间而变为低电平，从而将电源电路14设置为备用状态。在并非长周期应用的情形下，于powactz经过一段预设延迟时间而变成低电平之前，信号clpz变成高电平，因此powactz并不能实际上变成低电平，电源电路也就不会处在备用状态。
由于响应于写入使能信号/WE的高电平状态而固定数据，因此生成clpz的高电平脉冲以将数据写入存储核心电路12。响应于clpz的高电平脉冲，电源电路激活信号powactz变成高电平以使得所述电源电路14返回活动状态。随着信号rstrwz变成高电平而表示写入存储核心电路12的数据已经被充分恢复，wlz变为低电平，从而使得字线WL解除激活。
此后，响应于wlz的低电平状态，saez变成低电平以使得读出放大器解除激活。进而，响应于saez的低电平状态，rrz变成低电平，从而使得模块选择解除激活。随后，响应于rrz的低电平状态，writez变为低电平，从而结束响应于写入命令的核心操作。响应于writez的低电平状态，电源电路激活信号powactz变为低电平，以使得电源电路14返回备用状态。
图8为用以解释图1所示半导体存储装置10在刷新操作时的时序图。该半导体存储装置10的刷新操作将参考图8在下面给出描述。
在刷新操作时不需要输入任何外部命令，因为刷新操作可以在半导体存储装置10中自动运行。响应于refz的高电平状态，电源电路激活信号powactz变为高电平，以将电源电路14设置为活动状态。
进而，模块选择信号rrz改变为高电平，由此选择存储核心电路12中设置的多个模块中的一个。响应于rrz的高电平状态，字线激活信号wlz变成高电平，从而激活所选择模块中的一条字线WL。响应于wlz的高电平状态，读出放大器激活信号saez变为高电平，从而激活所选择模块中的读出放大器。
响应于saez的高电平状态，恢复完成信号rstrz变成高电平。在本实例中正在运行的操作为刷新操作，响应于rstrz的高电平状态，wlz变为低电平，从而使得字线WL解除激活。此后，响应于wlz的低电平状态，saez变为低电平以使得读出放大器解除激活。进而，响应于saez的低电平状态，rrz变为低电平以使得模块选择解除激活。随后，响应于rrz的低电平状态，Refz变为低电平，从而结束刷新操作中的核心操作。响应于refz的低电平状态，电源电路激活信号powactz变为低电平，以使得电源电路14返回备用状态。
如上所述，图1中的半导体存储装置10被配置为其电源电路14在存储核心电路12的读出操作或刷新操作的运行期间一直处于活动状态。另一方面，在写入操作期间，即便存储核心电路12正在运行，当字线和读出放大器被激活到等待状态以等待数据被写入时，电源电路14也会自活动状态切换到备用状态以降低能量消耗。
图9为用以解释所述半导体存储装置10、存储核心电路12、以及电源电路14在写入操作时的状态的示意图。如图9所示，当芯片使能信号/CE和写入使能信号/WE两者均被断定处于低电平时，响应于上述断定，半导体存储装置10、存储核心电路12、以及电源电路14从备用状态(stb)切换到活动状态(active)。当对活动状态下的存储核心电路12进行模块选择、字线WL激活、读出放大器SA激活时，存储核心电路12被设置为在写入操作准备完成之后的预充电预备状态(即处于数据量足以激活字线和读出放大器的状态)。此后，电源电路14被设置为备用状态，以在实际写入操作开始之前的时间段内降低电源电路14的电流消耗。
随后，当芯片使能信号/CE和写入使能信号/WE两者均被解除上述断定而处于高电平时，写入数据被固定在作为触发器的写入使能信号/WE的上升沿，从而对存储核心电路12进行与预定地址关联的预定数据的写入操作。由此，电源电路14使用如上所述的列选择线激活信号作为触发器而返回到活动状态。这使得电源电路14能够以足够快的响应速度对由于针对存储核心电路12的写入操作而引起的电压波动作出响应。
上述实施例涉及将本发明适用于可兼容SRAM的DRAM中的情况。但应该注意，本发明适用的半导体存储装置并不仅仅局限于具有兼容SRAM的DRAM，而还可以是普通DRAM。下面将给出本发明适用于普通DRAM时的描述。
图10为本发明的半导体存储装置的一个配置实例图。图10中的半导体存储装置100为一种SDRAM(同步动态随机存取存储器)，包括核心控制电路101、存储核心电路102、状态检测电路103、电源电路104、以及输入/输出缓冲器105。
核心控制电路101从外部源的引脚接收地址信号A0到A20、时钟信号CLK、控制信号/RAS、/CAS和/WE，该控制信号/RAS、/CAS和/WE分别对应于行地址滤波信号、列地址滤波信号和写入使能信号。该核心控制电路101对地址信号和控制信号进行解码，并根据解码结果生成不同的控制信号rrz、wlz、saez、rstrz、clpz、rasz和refz。这些控制信号被提供给存储核心电路102和状态检测电路103。
存储核心电路102的配置和图1所示的存储核心电路12相同。状态检测电路103根据由核心控制电路101生成的控制信号生成电源电路激活信号powactz。该电源电路激活信号powactz被提供给电源电路104。电源电路104的配置和运行与图1所示的电源电路14相同。其配置如图2所示。
图11为状态检测电路103的配置实例图。如图11所示的状态检测电路103包括脉冲生成电路131、延迟电路132、反相器133、或非门134到136、与非门137到138、以及反相器139和140。输入至状态检测电路103的各种控制信号saez、clpz、rasz和refz由核心控制电路101生成。当激活读出放大器时，信号saez被设计为处于高电平；当激活列选择线时，信号clpz被设计为处于高电平；在存储核心电路102处在活动状态(即：字线WL处在活动状态时)期间，信号rasz被设计为处于高电平，在刷新操作的存储核心电路102运行期间，信号refz被设计成高电平。信号sttz为初始化信号，在半导体存储装置100通电时生成高电平脉冲。
脉冲生成电路131的配置和运行与图3所示的脉冲生成电路31相同。也就是说，如图4所示，响应于输入信号的下降沿，该脉冲生成电路131生成高电平脉冲。延迟电路132的配置和运行与图3所示的延迟电路32相同。也就是说，如图5所示，响应于输入信号的上升沿，延迟电路132的输出会立即变成高电平，并自输入信号的下降沿经过一段预定的延迟时间后，再变为低电平。
状态检测电路103中的或非门135和136构成闭锁装置，其由初始化信号sttz导入闭锁状态，此时或非门135输出低电平。在刷新操作时，输入到反相器133内的信号rasz变成高电平，由此或非门134的输出也变成高电平，从而导致电源电路激活信号powactz立即改变为高电平。在完成刷新操作后，rasz变为低电平，随后响应于上述改变或非门34的输出变成低电平。由此，在经过一段预设延迟时间之后，电源电路激活信号powactz也改变为低电平。
在读出操作或写入操作期间，响应于输入到变相器133中的rasz的高电平状态，电源电路激活信号powactz立即改变为高电平。当用以激活读出放大器的信号saez变成高电平时，与非门138的输出变成低电平，从而导致脉冲生成电路131生成高电平脉冲。该高电平脉冲引起闭锁状态的反转，从而导致或非门135输出高电平。由此，或非门134的输出改变为低电平，因而延迟电路132输出的电源电路激活信号powactz在经过一段预设延迟时间后改变为低电平。
此后，开始在存储核心电路102上进行读出或写入操作。因为激活列选择线的信号clpz变成处于高电平，反相器139的输出改变为高电平，从而引起闭锁状态的反转，并导致或非门135的输出处于低电平。由此，或非门134的输出改变为高电平，因而延迟电路132输出的电源电路激活信号powactz立即变为高电平。
在此之后，在存储核心电路102上的读出或写入操作结束，导致rasz变成低电平。由此，或非门134的输出改变为低电平，因而延迟电路132输出的电源电路激活信号powactz在经过一段预设延迟时间后改变为低电平。
图12用以解释图10所示半导体存储装置100在读出操作时的时序图。该半导体存储装置100的读出操作将参考图12在下面给出描述。
存储核心电路102被定义为/RAS＝L、/CAS＝H和/WE＝H的激活命令激活。当存储核心电路102被激活时，信号rasz被设置为高电平。由此，电源电路激活信号powactz改变为高电平，以设置所述电源电路104进入活动状态。进而，模块选择信号rrz变为高电平，从而选择核心电路102内设置的多个模块中的一个模块。
响应于rrz的高电平状态，字线激活信号wlz变为高电平，从而激活所选择的模块中的一条字线WL。响应于wlz的高电平状态，读出放大器激活信号saez变为高电平，从而激活在所选择的模块中的读出放大器。
响应于saez的高电平状态，恢复完成信号rstrz变成高电平。进而，在saez完成自低电平至高电平的切换后，经过一段预设的延迟时间，电源电路激活信号powactz改变为低电平，由此电源电路104被设置为备用状态。
此后，响应于被定义为/RAS＝H、/CAS＝L和/WE＝H的读出命令，信号readz变成高电平。并且生成高电平脉冲作为列选择线激活信号clpz。响应于clpz的高电平状态，电源电路激活信号powactz改变为高电平，以将电源电路104设置为活动状态。在读出操作期间，clpz根据时钟信号CLK生成，用以从存储核心电路102读出下一个数据。
最后，存储核心电路102被定义为/RAS＝L、/CAS＝H和/WE＝L的预充电命令解除激活。也就是说，wlz变为低电平以解除激活字线WL。之后，响应于wlz的低电平状态，saez变为低电平，因此而解除激活读出放大器。进而，响应于saez的低电平状态，rrz变为低电平以解除激活模块选择。随后，响应于rrz的低电平状态，readz变为低电平，从而结束响应于读出命令的核心操作。响应于rasz的低电平状态，电源电路激活信号powactz改变为低电平，以使电源电路104返回备用状态。
图13为用以解释图10所示半导体存储装置100在写入操作时的时序图。该半导体存储装置100的写入操作将参考图13在下面给出描述。
存储核心电路102被定义为/RAS＝L、/CAS＝H和/WE＝H的激活命令激活。当存储核心电路102被激活时，信号raez被设置为高电平。由此，电源电路激活信号powactz变为高电平，以将电源电路104设置为活动状态。进而，模块选择信号rrz变为高电平，由此来选择存储核心电路102中设置的多个模块中的一个。
响应于rrz的高电平状态，字线激活信号wlz变成高电平，从而激活所选择模块中的一条字线WL。响应于wlz的高电平状态，读出放大器激活信号saez变为高电平，从而激活所选择模块中的读出放大器。
响应于saez的高电平状态，恢复完成信号rstrz变成高电平。进而，在saez完成自低电平至高电平的切换后，经过一段预设的延迟时间，电源电路激活信号powactz改变为低电平，由此电源电路104被设置为备用状态。
此后，响应于被定义为/RAS＝H、/CAS＝L和/WE＝L的读出命令，信号writez变成高电平。并且生成高电平脉冲以作为列选择线激活信号clpz。响应于clpz的高电平状态，电源电路激活信号powactz改变为高电平，以将电源电路104设置为活动状态。在写入操作期间，clpz根据时钟信号CLK生成，用以将下一个数据写入存储核心电路102。响应于clpz，信号rstrwz变成高电平，用以表示写入存储核心电路102的数据已经被充分恢复。
最后，存储核心电路102被定义为/RAS＝L、/CAS＝H和/WE＝L的预充电命令解除激活。也就是说，wlz变为低电平以解除激活字线WL，之后，响应于wlz的低电平状态，saez变为低电平，由此解除激活读出放大器。进而，响应于saez的低电平状态，rrz变为低电平，由此解除激活模块选择。随后，响应于rrz的低电平状态，writez变为低电平，从而结束响应于写入命令的核心操作。响应于rasz的低电平状态，电源电路激活信号powactz改变为低电平，以使电源电路104返回备用状态。
图14为用以解释图10所示半导体存储装置100在刷新操作时的时序图。该半导体存储装置100的刷新操作将参考图14在下面给出描述。
Refz和rasz被定义为/RAS＝L、/CAS＝L和/WE＝L的刷新命令改变为高电平。响应于rasz的高电平状态，电源电路激活信号powactz变成高电平，以将电源电路104设置成活动状态。
进而，模块选择信号rrz变为高电平，由此选择存储核心电路102内设置的多个模块中的一个模块。响应于rrz的高电平状态，字线激活信号wlz变成高电平，从而激活所选择模块中的一条字线WL。响应于wlz的高电平状态，读出放大器激活信号saez变为高电平，从而激活所选择模块中的读出放大器。
响应于saez的高电平状态，恢复完成信号rstrz变成高电平。在本实例中正在运行的操作为刷新操作，响应于rstrz的高电平状态，wlz变成低电平，由此来解除激活字线WL。此后，响应于wlz的低电平状态，saez变为低电平以解除激活读出放大器。进而，响应于saez的低电平状态，rrz变成低电平以解除激活模块选择。随后，响应于rrz的低电平状态，refz变成低电平，从而结束刷新操作中的核心操作。响应于rasz的低电平状态，电源电路激活信号powactz变为低电平，以使得电源电路104返回备用状态。
如上所述，图10中的半导体存储装置100配置为其电源电路104在刷新操作的存储核心电路102的期间一直被设置成活动状态。另一方面，在读出操作和写入操作期间，即便存储核心电路102正在运行，当字线和读出放大器被激活到等待状态以等待数据被读出或写入时，电源电路104也会自活动状态切换到备用状态以降低能量消耗。由此，本发明适用的半导体存储装置并不仅仅局限于兼容SRAM的DRAM，还包括如图10所示的普通DRAM。
此外，本发明并不局限于这些实施例，而可以进行各种更动和修改，但均不偏离本发明的保护范围。

Claims (13)

1.一种半导体存储装置，包括：
DRAM存储核心电路，其包含字线；
电源电路，被配置为在第一状态和第二状态中择一的状态下运行，以生成预定的电源电压并提供给所述DRAM存储核心电路，所述电源电路在所述第一状态下消耗的电流大于在所述第二状态下消耗的电流；以及
控制电路，设置该控制电路以控制所述电源电路，使得所述电源电路在字线激活到字线解除激活期间从所述第一状态切换到所述第二状态，随后再返回所述第一状态。
2.如权利要求1所述的半导体存储装置，其中所述半导体存储装置具有可兼容SRAM的输入/输出接口，并且所述控制电路被配置为在写入操作中控制所述电源电路自所述字线激活到字线解除激活期间从所述第一状态切换到所述第二状态，然后再返回所述第一状态；以及所述控制电路被配置为在读出操作和刷新操作中控制所述电源电路自所述字线激活到字线解除激活期间保持在所述第一状态。
3.如权利要求1所述的半导体存储装置，其中，所述控制电路被配置为在写入操作和读出操作中控制所述电源电路自所述字线激活到字线解除激活期间从所述第一状态切换到所述第二状态，然后再返回所述第一状态；以及所述控制电路被配置为在刷新操作中控制所述电源电路自所述字线激活到字线解除激活期间保持在所述第一状态。
4.如权利要求1所述的半导体存储装置，其中所述电源电路被配置为在所述第一状态下以比在第二状态下更快的响应速度响应所述电源电压的改变，并将所述电源电压恢复到预定电平。
5.如权利要求1所述的半导体存储装置，其中所述电源电路包括：
检测电路，被配置为其输出根据所述电源电压的电平而改变；
振荡器电路，被配置为根据所述检测电路的输出而输出振荡信号；以及
激励电路，被配置为根据所述振荡器电路的振荡信号生成所述电源电压，
其中所述检测电路在所述第一状态下比在所述第二状态下消耗更大的电流并且具有更快的响应速度，所述振荡器电路在所述第一状态下比在所述第二状态下消耗更大的电流并且其振荡信号具有更短的振荡周期。
6.如权利要求5所述的半导体存储装置，其中所述检测电路包括：
第一检测器；以及
第二检测器，
其中所述振荡器电路包括：
第一振荡器，被配置为根据所述第一检测器的输出而输出第一振荡信号；
第二振荡器，被配置为根据所述第二检测器的输出而输出第二振荡信号；以及
选择器，被配置为选择输出所述第一振荡信号和所述第二振荡信号其中之一。
7.如权利要求1所述的半导体存储装置，其中所述控制电路被配置为根据读出放大器激活信号来控制所述电源电路从所述第一状态切换到所述第二状态，该读出放大器激活信号用以激活所述DRAM存储核心电路中的读出放大器。
8.如权利要求7所述的半导体存储装置，其中所述控制电路被配置为在断定出现所述读出放大器激活信号之后经过预设延迟时间后，控制所述电源电路从所述第一状态切换到所述第二状态。
9.如权利要求8所述的半导体存储装置，其中所述控制电路被配置为在断定出现所述读出放大器激活信号之后经过预设所述预设延迟时间前，根据列选择线激活信号的激活使得所述电源电路保持在所述第一状态而不切换到所述第二状态，所述列选择线激活信号用以激活所述DRAM存储核心电路的列选择线。
10.如权利要求1所述的半导体存储装置，其中所述控制电路被配置为根据列选择线激活信号使得所述电源电路自所述第二状态返回所述第一状态，该列选择线激活信号用以激活所述DRAM存储核心电路的列选择线。
11.如权利要求6所述的半导体存储装置，其中所述第一检测器的电流消耗大于所述第二检测器的电流消耗，所述第一检测器的响应速度快于所述第二检测器的响应速度，并且所述第一检测器根据用以激活所述电源电路的激活信号而运行。
12.如权利要求11所述的半导体存储装置，其中所述第二检测器持续运行。
13.如权利要求12所述的半导体存储装置，其中所述选择器根据所述激活信号选择所述第一振荡信号和所述第二振荡信号其中之一。
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