CN1499527A - 具有自行更新装置以减少功率耗损的半导体存储装置 - Google Patents

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Abstract

本发明揭示一种在一防止数据损失的自行更新操作中减少功率耗损的存储装置。为此目的，在本发明中，在进入自行更新模式后，在为每个固定时间间隔启动的一自行更新期间内实施一更新操作的存储装置包括：一低功率控制器，用于在自行更新模式中使能该低功率控制器后的自行更新期间，输出一用于使能电源供应构件的使能信号；以及一电源供应构件，其接收该使能信息，用以通过使用一外部供电电压及一接地电压来供应要在一内部电路使用的低电压与高电压，其中该低电压是低于该接地电压，该高电压是高于该外部供电电压。

Description

具有自行更新装置以减少功率耗损的半导体存储装置
技术领域
本发明是关于一种动态随机存取存储装置，而明确而言，仅关于减少自行更新操作的功率的存储装置。
背景技术
一般而言，半导体装置可分为动态随机存取存储器(以下简称DRAM)与静态随机存取存储器(以下简称SRAM)。只要未取消电源供应，由构成一锁存器的(例如)4个晶体管组成的SRAM可保护所保存的数据不受损失。但是，由基本单元(其中各基本单元是由一晶体管及一电容器构成)组成的DRAM将数据保存于电容器中。根据电容器的特征，存储数据的电容器的电荷是与存储时间成正比耗损。因此，使用这种电容器的DRAM需要定期更新操作。
更新操作包括以下循环步骤。第一步是定期改变列地址，下一步是选择一字线。然后，相对于选定的字线存储于一电容器中并在该电容器中恢复的电荷由一感测放大器放大。在周期更新操作中，所保存的数据没有任何损失。
在现有技术中，更新操作的实施方式为，自一外部电路输入一基本指令、一地址及其它数据。但是，现在，由于当前在简便控制、高速芯片等等方面的成就，执行更新的基本指令、地址及其它数据是从内部部件输入。
由内部部件产生的地址运行的更新有两种方式，即自动更新与自行更新。
在自动更新存储装置中，在收到外部电路的更新地址后，一更新地址计数器产生一低地址并启动更新操作。该操作的另一名称为CAS-Before-RAS CBS更新。藉此，当一/CAS信号快于一/RAS信号时，更新操作是使用内部部件产生的地址而不是使用从外部电路接收的地址而实施。
在自行更新存储装置中，用作更新同步信号的该/RAS信号是产生于该存储装置的内部部件中。当该/CAS信号快于该/RAS信号且满足几个固定条件时，自行更新操作即启动。
即使自行更新是减少功率耗损的最有效方法，自行更新操作期间的功率耗损随存储装置的高度整合化而逐渐增加。因此，人们大力研究减少功率耗损的各种方法。
图1为显示传统存储装置中的自行更新操作单元的方块图。
如图所示，该存储装置中的该自行更新操作单元包括：一DRAM状态控制器80、一自行更新操作控制器70、一产生器60、一分频器50、一自行更新模式控制器10、一感测放大器控制器90、一自行更新终止控制器95、一单元区域40、一单元控制器20以及一电源供应区30。
在自外部电路(图中未显示)收到若干控制信号，如/RAS、/CAS、/WE、/CS、CKE、CLK及类似信号后，该DRAM状态控制器80即可控制该存储装置的状态，即存储、读取及更新状态。在收到DRAM状态控制器80输出的一自行更新进入信号(以下简称“selfcom”信号)后，该自行更新操作控制器70输出一自行更新使能信号(self-refresh enable signal)(以下简称“selfref”信号)。所述产生器60是由该selfref信号使能，然后输出一参考频率(即1MHz)时钟信号ck。分频器50输出一分割的时钟信号ck′。自行更新模式控制器10输出一自行更新操作信号(以下简称“selfreq”信号)，其代表一时序，用于使用分频器50的输出开始自行更新操作。在收到该selfreq信号后，感测放大器控制器90输出一感测放大器使能信号(以下简称“SG”信号)。自行更新终止控制器95输出一自行更新终止信号sensdly，在感测放大器收到SG信号后完成感测、放大步骤时，结束该自行更新操作。单元区域40具有许多单元。单元控制器20根据selfreq信号与sensdly信号控制单元区域40的更新操作。电源供应区30向单元区域40及单元控制器20供应电源。
图2为图1所示电源供应区的方块图。
如图所示，电源供应区30包括：一普通功率产生器31，用于在收到一外部电压后向一内部电路供应一第一电压VDD；一高电压产生器32，用于向该内部电路供应一第二电压VPP；以及一低电压产生器33，用于向一单元区域供应一第三电压VBB。该第一电压VDD是一般施加于存储装置内部部件的电压。而在电路形成时，若该存储装置需要高速运行如超速驱动或高于该第一电压VDD的高电压，则使用该第二电压VPP。例如，该存储装置可设计为，该第一电压VDD约为2.5V，该第二电压VPP约为3.3V。该第三电压VBB是低于接地电压的电压，是施加于一板区域。
图3为图1所示存储装置的自行更新操作的时序图。
此后，参考图1至图3，详细说明传统存储装置的自行更新操作。
首先，在DRAM状态控制器80收到一外部电路的/RAS、/CAS、各种控制信号(如/CS、/WE、CKE、CLK)及其它信号后，其向该自行更新操作控制器70输出一selfcom信号。
然后，在自行更新操作期间收到一时钟使能信号(以下简称CKE)及该selfcom信号后，该自行更新操作控制器70输出一selfref信号。该CKE信号使能存储装置内部未显示的一时钟缓冲器。被使能的时钟缓冲器输出的时钟不仅使用一存储装置运行标准，而且调整输出至该外部电路的数据时序。在此，该CKE信号决定使能的selfref信号的期间。
产生器60是由该selfref信号使能，然后产生一时钟信号(以下简称“ck”信号)。分频器50输出由该ck信号分割32次的一时钟。在此，该ck信号的频率约为1MHz，周期约为1us，在自行更新期间，该32次分割的时钟提供开始自行更新操作的时序。
使用32次分割时钟，自行更新模式控制器10在自行更新期间的每个固定时间输出selfreq信号。
在收到selfreq信号后，单元控制器20进行单元区域40的更新操作。即使为方便说明将单元控制器20说明为一区块，其是指存储及读取单元区域40中的数据的所有控制区块的类型，包括一行解码器、一列解码器及其它元件。
在收到selfreq信号后，感测放大器控制器90输出SG信号。在自行更新操作及一普通操作期间，该SG信号运行该感测放大器，在普通操作中，其是通过其他所收到的控制信号产生，即使这些信号未显示。
在收到SG信号后，该自行更新终止控制器95输出延迟一固定时间的sensdly信号。该SG信号是用于使能单元区域40的一感测放大器。在此，该固定时间须足以实施如下一系列操作：使能该感测放大器，需要更新操作的单元中的数据被提供至一位元线，该感测放大器检测并放大该位元线的数据，然后在该单元恢复这些数据。
从收到selfreq信号到收到sendly信号，该单元控制器20实施更新操作。即使自动更新操作需要自动更新信号(以下简称“aref”信号)，在自行更新期间，其可用于运行一第一自行更新操作。
因此，对于存储装置，在使能selfref信号的期间内，自行更新操作是在产生selfreq信号时间开始，并持续到sensdly信号。
该存储装置接收该外部电路的电压，然后向该单元区域40及其它内部电路施加第一或第二或第三电压VDD、VPP或VBB。图2说明的普通功率产生器31产生的该第一电压VDD使用该内部电路的主要电压。该高电压产生器32产生的该第二电压VPP是用于需要高速运行的部件。例如，用于供给字线或打开连接感测放大器至单元阵列的一开关。该第三电压VBB是用于所有MOS晶体管的基板功率。而且，即使未显示，电源供应区30具有供应接地电压的部件。
随着存储装置中的单元实施的增加，存储装置中的自行更新操作的功率耗损也增加了。例如，预计64M存储装置的功率耗损约为500μA，128M存储装置的功率耗损约为700μA，256M存储装置的功率耗损约为1500μA，512M存储装置的功率耗损约为2500μA。
因此，因自行更新操作对存储装置整个功率耗损具有很大影响，需要减少功率耗损的自行更新操作方法。
发明内容
因此，本发明的一目的是提供一种在自行更新操作期间可减少功率耗损而又不损失数据的存储装置。
根据本发明的一方面，提供一种存储装置，用于在为进入自行更新模式后的每个固定时间间隔启动的一自行更新期间实施一更新操作，其包括：一低功率控制器，用于在自行更新模式中使能该低功率控制器后的自行更新期间，输出一用于使能电源供应构件的使能信号；以及一电源供应构件，其接收该使能信号，用以藉由使用一外部供电电压及一接地电压来供应要在一内部电路使用的低电压与高电压，其中该低电压是低于该接地电压，该高电压是高于该外部供电电压。
根据本发明的另一方面，运行该存储装置的方法包括如下步骤：进入自行更新模式；以及在为该自行更新模式的每固定时间间隔启动的一自行更新期间内实施一更新操作，其中会在自行更新模式的自行更新期间供应该内部功率。
附图说明
从参考以下附图对本发明的优选具体实施例的详细说明中，可以更明了本发明的上述及其它目的、特征及优点，其中：
图1为显示传统存储装置中自行更新操作的方块图；
图2为图1所示电源供应区的方块图；
图3为图1所示存储装置的自行更新操作的时序图；
图4为根据本发明的一项优选具体实施例的存储装置的自行更新操作方块图；
图5为图4所示电源供应区的方块图；
图6为图5所示低功率控制器的电路图；
图7为图5所示高电压产生器的电路图；
图8为图7所示高电压感测器的电路图；
图9为图7所示高电压产生泵的电路图；
图10为图7所示产生器的电路图；
图11为图4所示延时块的电路图；
图12为根据本发明的该优选具体实施例的存储装置的自行更新操作时序图；以及
图13及14是显示使用图7说明的高电压产生器输出的高电压的说明示范例的方块图。
具体实施方式
此后，将参考附图详细说明本发明的存储装置。
图4为根据本发明的一优选具体实施例的存储装置的自行更新操作方块图。
如图所示，关于更新操作的该存储装置包括：一DRAM状态控制器800、一自行更新操作控制器700、一产生器600、一分频器500、一自行更新模式控制器100、一感测放大器控制器900、一自行更新终止控制器950、一单元区域400、一单元控制器200以及一电源供应区300。在自外部电路收到若干控制信号，如/RAS、/CAS、/WE、/CS、CKE、CLK及类似信号后，该DRAM状态控制器800即可控制该存储装置的状态，即存储、读取及更新状态。在收到DRAM状态控制器800输出的一自行更新进入信号(以下简称“selfcom”信号)后，该自行更新操作控制器700输出一自行更新使能信号(以下简称“selfref”信号)。该产生器600是由该selfref信号使能，然后输出一参考频率(如约1MHz)时钟信号(以下简称“ck”信号)。在分割该ck信号后，该分频器500输出一信号。自行更新模式控制器100输出一自行更新操作信号(以下简称“selfreq”信号)，其代表一时序，用于使用分频器500的输出开始该自行更新操作。在收到该selfreq信号后，感测放大器控制器900输出一感测放大器使能信号(以下简称“SG”信号)。自行更新终止控制器950输出一自行更新终止信号(以下简称“sensdly”信号)，用于在感测放大器收到SG信号后完成位元线中数据的感测与放大时结束该自行更新操作。单元区域400具有多个单元。单元控制器200根据selfreq信号与sensdly信号控制单元区域400的更新操作。电源供应区300向单元区域400及单元控制器200供应电源。
图5为图4所示电源供应区的方块图。
如图5所示，在电源供应区300接收一外部电压后，其包括一普通功率产生器310，用于向一内部电路供应一第一电压VDD；一高电压产生器320，用于向一内部电路供应一第二电压VPP；以及一低电压产生器330，用于向该单元区域供应一第三电压VBB。
该第一电压VDD是一般施加于存储装置内部部件的电压，而在电路形成时，若该存储装置需要高速运行如超速驱动或高于该第一电压VDD的高电压，即使用该第二电压VPP。
例如，该存储装置可设计为，该第一电压VDD约为2.5V，该第二电压VPP约为3.3V。该第三电压VBB是用作施加于MOS晶体管基板区域且低于接地电压的电压。
图6为图5所示低功率控制器的电路图。
如图所示，该存储装置中的该低功率控制器包括：一第一NAND门N1，用于在该自行更新操作中接收该selfref信号及在终止该自行更新操作的某时使能的sensdly信号；以及一第二NAND门N2，接收该第一NAND门的一输出信号及一第三NAND门N3的一输出信号；以及一第三NAND门N3，接收在该自行更新操作的某时使能的该selfreq信号的一倒转信号及该第二NAND门的一输出信号。
图7为图5所示高电压产生器的电路图。
如图所示，该存储装置的该高电压产生器包括：一高电压感测器321，用于感测该第二电压电平，其在自行更新期间中停用；一产生器322，用于受该高电压感测器321感测的结果的控制产生一时钟信号；一高电压产生泵323，用于受该时钟控制信号产生一高电压。
图8为图7所示高电压感测器的电路图。
如图所示，该高电压感测器321包括：在供电电压VDD与接地电压之间串联的两个电阻器R1与R2；一第一PMOS晶体管MP1藉由将其源极连接至该供电电压VDD而成二极管连接；一第二PMOS晶体管MP2，其源极连接至该供电电压VDD，其栅极连接至该PMOS晶体管MP1的栅极，以形成一电流镜；一第一NMOS晶体管MN1，其漏极连接至该PMOS晶体管MP1的漏极，其栅极连接至两个电阻器R1与R2之间的节点A；一第二NMOS晶体管MN2，其漏极连接至该PMOS晶体管MP2的漏极，其栅极连接至一电压Vcore；一第三NMOS晶体管MN3，其漏极连接至该第一与第二NMOS晶体管MN1与MN2的源极，其栅极连接至该供电电压VDD，其源极接地；一反相器IN1连接至通常连接于该第二PMOS晶体管MP2与该第二NMOS晶体管MN2的一节点B；一NAND门ND1，其接收该反相器IN1的一输出及由该低功率控制器300′的输出反相的一信号；以及一反相器IN2，其在反相该NAND门ND1的一输出后，输出一产生器使能信号。
图9为图7所示高电压产生泵的电路图。
如图所示，高电压产生泵323包括：两个反相器IN9与IN10，其缓冲产生器322的一输出信号OSC；一第一二极管，连接至该供电电压VDD；一第一电容器C1，连接于该二极管D1的一输出与该反相器IN10的一输出之间；一第二二极管D2，连接至该二极管D1的一输出；以及一第二电容器C2，连接至该二极管D2的一输出。在此，从该电容器输出的一高电压VPP流经该高电压感测器321及所述内部电路。
图10为图7所示产生器的电路图。
如图所示，产生器322包括：一两输入NAND门ND2，其接收该高电压感测器321输出的一产生器使能信号ENABLE，一反相器链IN4至IN7，其在反相NAND门ND2的一输出后向NAND门ND2输出，以及一反相器IN8，其在反相反相器IN7的一输出后向该高电压产生泵323输出该信号OSC。
图11为图4所示延时块的电路图。在此，该延时单元包括若干串联反相器。
图12为根据本发明的该优选具体实施例的存储装置的自行更新操作时序图。
此后，参考图4至图12，详细说明根据本发明的存储装置的自行更新操作。
首先，在DRAM状态控制器800收到该外部电路的/RAS、/CAS、各种控制信号(如/CS、/WE、CKE及CLK)及其它信号后，其向该自行更新操作控制器700输出一selfcom信号。
在自行更新操作期间收到一时钟使能信号(以下简称“CKE”)及该selfcom信号后，该自行更新操作控制器700输出该selfref信号。该CKE信号使能该存储装置内(未显示)的一时钟缓冲器。被使能的时钟缓冲器输出的时钟不仅使用一存储装置运行标准，而且调整输出至该外部电路的数据时序。在此，该CKE信号决定使能该selfref信号的周期。
产生器600是由该selfref信号使能以及，然后产生ck信号。分频器500输出由该ck信号分割32次的一时钟。在图12中，该ck信号的频率约为1MHz，周期约为1us，在自行更新期间，该32次分割的时钟提供开始自行更新操作的时序。
自行更新模式控制器100使用该32次分割时钟于该自行更新期间的每个固定时间输出该selfreq信号。
在收到该selfreq信号后，单元控制器200进行单元区域400的更新操作。即使为方便说明将单元控制器200说明为一个块，其是指存储及读取单元区域400中的数据的所有控制块。因此，单元控制器200包括一行解码器、一列解码器及其它元件。
在收到该selfreq信号后，感测放大器控制器900输出SG信号。该SG信号是用于使能单元区域400的一感测放大器。在自行更新操作及一普通操作期间，该SG信号运行该感测放大器，在普通操作中，其是通过其他所收到的控制信号产生，即使这些信号未显示。
在收到该SG信号后，该自行更新终止控制器950输出自其时延迟一固定时间的sensdly信号。在此，该固定时间须足以实施如下的一系列操作：使能该感测放大器，需要更新操作的单元中的数据被提供至一位元线，该感测放大器检测并放大这些数据，然后该感测放大器恢复这些放大的数据。
因此，单元控制器200在收到该selfreq信号后进行更新操作，在收到该sensdly信号后结束更新操作。
如图12所示，自动更新操作需要aref信号。即使图中未说明，该aref信号是由该DRAM控制器800产生并输出至该自行更新操作控制器。在此，在响应于一第一自行更新操作的运行信号开始自行更新操作后，该aref信号被输出至单元控制器200。
在下一次自行更新操作中，更新操作是在单元控制器200内藉由自行更新终止控制器950输出的selfreq信号的输入被运行的。
根据本发明，低功率控制器300′接收该selfref信号、该selfreq信号及该sensdly信号，然后输出一电源供应使能信号(以下简称“STOP”信号)。
低功率控制器300′输出的该STOP信号是用于在开始一自行更新模式时停用电源供应区300′，并且在实施更新操作的期间内使能电源供应区300。
在图12所示的selfref信号被使能期间(即自行更新模式)，该STOP信号大部分时间是高。但是，在产生selfreq与sensdly信号的期间(即实施自行更新操作的期间)内该STOP信号是低。
因为低功率控制器输出的STOP信号是由selfreq信号控制用于实施自行更新操作，因而可能产生一问题，即，在自行更新操作期间收到该selfreq信号后，单元控制器200须等待直到获得功率。为解决该问题，在延迟该selfreq信号直到产生该selfreq信号后，向单元控制器200输出selfreq信号进一步地增加了延迟200′，因而STOP信号也产生得更迟。
在使能该STOP信号(即STOP信号是低)的期间内，图5所示电源供应区300的高电压产生器320及低电压产生器330被使能并供应该第二与第三电压VPP与VBB。为保持运行平衡，普通功率产生器310持续地向内部部件供应该第一及第二电压而不论STOP信号如何。
因为在自行更新操作中需要高电压产生器320及低电压产生器330输出的该第二及第三电压VPP与VBB，本发明的装置在开始自行更新操作时停用该高电压产生器320及低电压产生器330，并在更新期间使能它们(若存储装置实施更新操作)。藉此，可大幅减少自行更新操作模式中的功率耗损。
该高电压产生器产生的高电压VPP是用于使能内部字线或用作连接感测放大器至单元阵列的记号极。
图13及14是显示使用图7说明的高电压产生器输出的高电压的优选范例的方块图。
图13显示单元区域的一单位单元。若字线W/L是高，则该高电压是供应至该字线W/L并且打开一MOS晶体管M1。因此，存储于电容器C1的数据是在一位元线B/L提供。
换言之，更新操作是通过以下步骤实施：向需要更新操作的单元的字线供应电源；该单位单元的数据提供给该位元线；在经感测放大器感测并放大后在该单位单元中恢复这些数据。
因此，因为存储装置中有若干字线，因而当实施更新操作时，若该高电压VPP被供应给若干字线即可大幅减少功率耗损。
图14说明了两个单元阵列55与56；一感测放大器区57，用于感测及放大连接至所述单元阵列55与56的位元线的电压；开关晶体管56与58，用于接通或切断感测放大器区57与单元阵列的连接；以及一感测放大器连接控制区，用于控制晶体管56与58的开关。
为有效使用该单元区域，高度集成的存储装置在两个单元阵列56与58之间具有感测放大器，以藉由一优先控制接通或切断感测放大器区57至单元阵列55与58的连接。此时，该高电压VPP是用作供应给开关晶体管55与56的栅极，连接或切断至感测放大器区57。藉由上述方式，单元阵列55与58的任一单元与感测放大器区57的接通或切断将更快。
根据本发明，因为高电压VPP是在自行更新操作的一个周期内而非整个更新操作期间内供应，整个自行更新操作的功率耗损即可大幅减少。
除两个示范例外，因存储装置中的自行更新操作期间可以各种方式供应高电压，藉由适当控制高电压产生器即可减少自行更新操作的功率耗损。
一般的DDR存储器具有足够的时间标准化电源构件，因为从当前更新操作的终止至下一个更新操作的开始的宽松时间约为200周期。但是，藉由使用上述方法，当适用于高度集成的存储装置如DDR存储器时，本发明可提供改善的效果。
虽然本发明的优选具体实施例说明自行更新模式中的高电压产生器及低电压产生器的较佳控制，该方法用于供应保持数据的基本功率，而若存储器进入更新模式，即停用更新操作所需的电源供应构件，当随后实施更新操作时再启动之，当作存储装置的一类，该方法可具有广泛用途。
在本发明的存储装置中可减少强制自行更新操作的功率耗损。由于该种效果即可制成高度集成的存储装置。
尽管本发明是参照其特定的优选实施例来描述的，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。

Claims (6)

1.一种在进入自行更新模式后在为每个固定时间间隔启动的一自行更新期间内实施一更新操作的存储装置，包括：
一低功率控制器，用于在自行更新模式中使能该低功率控制器后的自行更新期间，输出一用于使能电源供应构件的使能信号；以及
一电源供应构件，其接收该使能信号，用以通过使用一外部供电电压及一接地电压来供应要在一内部电路使用的低电压与高电压，
其中该低电压低于该接地电压，该高电压高于该外部供电电压。
2.如权利要求1所述的存储装置，其中用于在进入一自行更新模式后为每个预定间隔运行的一自行更新期间更新所存储的数据的该电源供应构件包括：
一高电压产生器，用于向该内部电路供应该高电压，该高电压高于该功率电压；以及
一低功率产生器，用于向该内部电路供应该低电压，该低压电低于该接地电压。
3.如权利要求2所述的存储装置，其中该电源供应构件进一步包括：一普通功率产生器，用于向该内部电路供应一内部电压。
4.如权利要求1所述的存储装置，其中该低功率控制器包括：
一第一NAND门，用于接收在该自行更新模式使能的一自行更新使能信号以及在终止该自行更新期间使能的一自行更新终止信号；
一第二NAND门，用于接收该第一NAND门的一输出信号及一第三NAND门的一输出信号；以及
一第三NAND门，用于接收该自行更新期间开始时使能的一自行更新操作信号的一反相信号及该第二NAND门的一输出信号。
5.如权利要求3所述的存储装置，其中该高电压产生器包括：
一高电压感测器，用于感测该第二电压电平并在该自行更新期间被停用；
一产生器，用于由该高电压感测器感测的一结果控制而产生一时钟信号；以及
一高电压产生泵，用于由该时钟信号控制而产生一高电压。
6.一种运行存储装置的方法，其包含下列步骤：
进入一自行更新模式；以及
在为该自行更新模式的每个固定时间间隔启动的一自行更新期间内运行一更新操作，
其中会在该自行更新模式的该自行更新期间内供应该内部电源。
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