CN1585985A - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种在使用可设定为深度等待模式和等待模式的伪SRAM的装置中，能缩短从深度等待模式向等待模式的恢复时间的动作控制电路。当从深度等待模式切换为等待模式时，第一和第二定时器电路12和14被起动，分别输出进行单元更新所必需的一定周期的定时器输出TN和比单元更新周期短的周期的时序信号TR。计数器电路15在从深度等待模式切换为等待模式之后，对第二定时器电路14的输出TR进行计数，当与设定值一致时，输出定时器输出动作模式切换信号C。由多路复用器构成的选择电路17借助于计数器电路15的输出而被进行切换控制，在计数器电路的计数值与设定值一致之前，选择TR，在之后的等待模式中选择并输出TN。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别是涉及一种具有多种动作模式的半导体存储装置的动作控制电路。
背景技术
作为可随机访问的半导体存储装置的代表，有SRAM和DRAM。SRAM与DRAM相比，读出·写入动作速度快，并且不象DRAM那样需要更新动作，所以其具有如下的优点，即操作容易，并且等待状态下的数据保持电流小。然而另一方面，为了构成SRAM，每个存储器单元需要6个晶体管，所以存在如下的问题，即芯片尺寸比DRAM大，并且价格高。
与此相对，DRAM的存储器单元可由1个电容器和1个晶体管构成，所以能以小芯片尺寸构成大容量的存储器，并且如果构成相同存储容量的半导体存储装置，则DRAM比SRAM的价格便宜。但是，由于DRAM将作为地址的行地址和列地址分开来提供，所以需要作为规定这些地址的取入时序的信号的RAS(行地址选通)信号和CAS(列地址选通)信号，并且需要用于定期更新存储器单元的控制电路，因此，与SRAM相比，其时序控制复杂、消耗电流大。
因此，以移动电话为代表的移动型电子设备所采用的半导体存储装置中，现状是以SRAM为主流的。其原因是，由于SRAM的等待电流小、消耗功率低，所以适合希望尽可能延长连续通话时间、连续待机时间的移动电话，并且由于迄今为止的移动电话仅装载简单的功能，所以不需要这样大容量的半导体存储装置，另外，在时序控制等方面，SRAM的操作容易。
另一方面，最近的移动电话也装载了电子邮件的收发功能和访问互联网上的WEB服务器并简化显示网页内容的功能，并且设想在将来与现有的个人计算机等同样地能自由地访问互联网上的网页等。为了实现这样的功能，向用户提供多样的多媒体信息用的图形显示是不可缺的，为了将从公用网络等接收的大量数据暂时存储在移动电话内，需要具有大容量的半导体存储装置。
另一方面，移动型电子设备要求小型、轻量、且低消耗功率，所以希望即使半导体存储装置大容量化，也避免设备本身大型化、重量化和消耗功率增加。因此，作为安装在移动型电子设备上的半导体存储装置，如果考虑操作的简便性和消耗功率，则优选SRAM，但从大容量的观点考虑，则优选DRAM。即，对于这些移动型电子设备，分别集中SRAM和DRAM的优点的半导体存储装置是最佳的。
作为这样的半导体存储装置，一种被称为“伪SRAM”的半导体存储装置被提出，该伪SRAM尽管使用与DRAM所采用的相同的存储器单元，但从外部看时的规格即从外部看时的动作与SRAM的规格即动作大致相同。该伪SRAM在例如特开昭61-5495号公报、特开昭62-188096号公报、特开昭63-206994号公报、特开平4-243087号公报或特开平6-36557平号公报等中公开。
但是，由于该伪SRAM的存储器单元的结构与DRAM的相同，所以为了保持存储在存储器单元中的数据，必须定期进行更新动作。因此，虽然与SRAM同样地动作，但也没有特别设置现有的SRAM所采用的等待模式。除了使伪SRAM以与现有的SRAM同样的规格动作，从使用性方面考虑，还希望其具有与通用SRAM的等待模式同等的低消耗功率模式。
从这个方面考虑，本发明人针对使用伪SRAM的半导体存储装置，在特愿2000-363664号(特开2002-74944号公报、WO01/41149A1国际公开公报)中提出了具有与通用SRAM的等待模式同等的等待模式和在现有的半导体存储装置中没有的独特的低消耗功率模式的半导体存储装置。在该发明中，设定2种不同的动作模式。第一动作模式是与通常的DRAM同等的电源供给模式，是通过向存储器单元更新所必需的电路供给电源而保证存储器单元的数据保持的等待模式。第二动作模式是停止向存储器单元更新所必需的电路供给电源、不保证存储器单元的数据保持的深度等待模式(deep standby mode)。
在该深度等待模式中，虽然不能保持存储器单元的数据，但由于不需要更新动作，所以与等待模式相比，能降低消耗电流。该深度等待模式的前提是，在从等待模式向激活状态切换期间变为能对存储器单元阵列整体进行写入的状态即可，它是适于将半导体存储装置用作缓冲器时的模式。
图1是表示现有的伪SRAM主要部分的结构的一个例子的框图。在图1中，电压电平控制电路1根据第一和第二基准电压Vref1、Vref2，生成内部电压电平控制信号A。该内部电压电平控制信号A是用于控制施加在存储器单元阵列2的字线上的升压电压(boost voltage)Vbt的电平的信号。从电压电平控制电路1输出的内部电压电平控制信号A被输入环形振荡器3。环形振荡器3在来自于电压电平控制电路1的内部电压电平控制信号A为“H”(高电平)时被激活而振荡，输出振荡输出B。从环形振荡器3输出的振荡输出B被输入升压电路4。
升压电路4由电荷泵电路构成，产生作为内部电压的升压电压Vbt。升压电路4利用环形振荡器3的振荡输出B，使电源电压VDD阶段性地升压，产生升压电压Vbt。该升压电压Vbt被输入字解码器5，驱动字线。升压电压Vbt的电平被设定为被电源电压VDD高的电压，例如VDD+1.5V左右或VDD+2V左右。字解码器5向根据来自于行解码器6的输出而被选择的字线供给升压电压Vbt。存储器单元阵列2具有与DRAM的存储器单元阵列相同的结构。
更新时序发生电路7生成以一定时间间隔对存储器单元阵列2中的存储器单元进行更新用的更新信号和指定应更新的存储器单元的地址的更新地址。从更新时序发生电路7输出的更新信号被输入行使能发生电路8。另一方面，从更新时序发生电路7输出的更新地址被输入行解码器6。行使能发生电路8以更新时序发生电路7生成更新信号的时序而生成行使能信号LT。
此外，行使能发生电路8接收写入使能信号WE、芯片选择信号CS和存储器单元阵列2的读出/写入地址Add的输入，在读出/写入地址Add每次变化时输出行使能信号LT。行使能信号LT被输入电压电平控制电路1和行解码器6。
图2是用于说明图1所示的电路的等待模式的动作的时序图。以下参照图1和图2，对存储器单元更新用的升压电压的生成动作进行说明。
在该伪SRAM装置被设定为等待状态时，更新信号从更新时序发生电路7以一定的周期例如16μsec输出，提供给行使能发生电路8。行使能发生电路8接收该更新信号的输入，生成行使能信号LT，提供给电压电平控制电路1。借助于该行使能信号LT，电压电平控制电路1被激活，电压电平控制电路1进行电源电压和第一、第二基准电压Vref1、Vref2的比较动作。在升压电压Vbt比第一基准电压Vref1低的情况下，内部电压电平控制信号A变为“H”(高电平)，环形振荡器3开始振荡，向升压电路4提供振荡输出B。
升压电路4使用该振荡输出B，使升压电压Vbt升压。当升压电压Vbt上升，达到与第二基准电压Vref2相同的电平时，电压电平控制电路1使内部电压电平控制信号A变为“L”(低电平)。由此，环形振荡器的振荡停止，升压电路4的升压动作停止。在该周期内，在存储器单元阵列2中执行存储器单元的更新动作。
这样，在等待模式中，在器件内部，在保证数据保持的范围内自动地生成规则的更新时序，对电压电平控制电路1通电，将字电平(wordlevel)保持在基准电压Vref1以上，并且在更新时序以外的时间，使电压电平控制电路1断电，由此实现了数据保持的保证和消耗电流的减少。
此外，当该伪SRAM从等待状态变为激活状态，芯片选择信号CS上升，然后读出/写入地址Add变化时，行使能发生电路8检测出该变化，输出信号LT，使电压电平控制电路1激活。因此，在激活状态下，在存储器单元每次被访问时，都执行升压电压Vbt的升压动作。
图3是表示更新时序发生电路内的现有的时序周期发生电路的结构例的框图。时序周期发生电路由以下部分构成：或门11，被输入用于切换深度等待模式和等待模式的动作模式选择信号MODE和芯片选择信号CS；以及定时器电路12，接收或门11的输出信号，当该输出信号为“H”(高电平)时动作，输出进行更新所必需的一定周期的定时器信号TN。借助于该定时器信号TN，设定等待模式下的存储器单元更新周期。
图4是用于说明针对图1所示的伪SRAM，使用图3所示的时序周期发生电路时的伪SRAM动作的时序图。
如图4所示，在深度等待模式时，对图1的伪SRAM的电源供给完全停止，从而对进行单元更新所必需的电路也停止电源供给，所以升压电路4的升压电压Vbt也大致降低到接地电位。当从该深度等待模式切换为等待模式时，重新开始对图1的伪SRAM的电源供给，对进行单元更新所必需的电路也供给电源，所以从更新时序发生电路7以一定的周期输出更新信号，升压电路4的升压电压Vbt也上升。
然后，在升压电压Vbt上升到第一基准电压Vref1的时刻，向等待模式的切换完成，存储器访问等激活动作变为可能。但是，如图4所示，在深度等待模式下大致降低到接地电位的升压电压Vbt上升到等待模式状态的第一基准电压Vref1需要花费时间。
因此，通常存在如下问题，即作为起动该伪SRAM、使其变为存储器访问可能状态为止的等待时间，由于电压上升而被设定为200μsec左右的时间，在该期间不能执行激活动作。
此外，虽然考虑了将来存储器容量进一步增大，但在该情况下可以预想到，由于升压电路的负载进一步增大，变为等待状态需要更多的时间，在200μsec的电压上升时间内转换为等待状态是困难的。
发明内容
因此，本发明就是鉴于上述问题而提出的，其目的在于提供一种可设定为完全停止对规定电路供给电源的第一动作模式和对上述规定电路供给电源的第二动作模式的半导体存储装置，该半导体存储装置能缩短从停止电源供给的第一动作模式向供给电源的第二动作模式切换所必需的时间。
此外，本发明的目的在于提供一种设在可设定为完全停止对规定电路供给电源的第一动作模式和对上述规定电路供给电源的第二动作模式的半导体存储装置内的时序周期发生电路，该时序周期发生电路能缩短从停止电源供给的第一动作模式向供给电源的第二动作模式切换所必需的时间。
此外，本发明的目的在于提供一种在从深度等待模式向等待模式切换时，在等待模式时动作，使用比用于向存储器供给周期性更新电压的定时器周期短的定时器周期，能高速地恢复为可进行更新的电压，从而能缩短从深度等待模式向等待模式的切换时间的半导体存储装置。
此外，本发明的目的在于提供一种在从深度等待模式向等待模式切换时，在等待模式时动作，使用比用于向存储器供给周期性更新电压的定时器周期短的定时器周期，能高速地恢复为可进行更新的电压，从而能缩短从深度等待模式向等待模式的切换时间的时序周期发生电路。
此外，本发明的目的在于，在从电源断开状态向电源接通状态切换时，使用比用于该等待模式的定时器周期短的定时器周期，能高速地从电源断开状态恢复为等待模式，从而能缩短从电源断开状态向等待模式的切换时间的半导体存储装置。
此外，本发明的目的在于，在从电源断开状态向电源接通状态切换时，使用比用于该等待模式的定时器周期短的定时器周期，能高速地从电源断开状态恢复为等待模式，从而能缩短从电源断开状态向等待模式的切换时间的时序周期发生电路。
此外，本发明的目的在于提供一种能选择性地提供在内部电路进行某一特定动作的第一动作模式中使用的第一定时器周期和仅在从上述第一动作模式之外的状态向第一动作模式切换动作时选择性地使用的、比第一定时器周期短的第二定时器周期的时序周期发生电路。
此外，本发明的目的在于提供一种能选择性地提供在内部电路进行某一特定动作的第一动作模式中使用的第一定时器周期和仅在从上述第一动作模式之外的状态向第一动作模式切换动作时选择性地使用的、比第一定时器周期短的第二定时器周期的时序周期发生电路。
因此，本发明提供一种具有多种动作模式的半导体存储装置，该半导体存储装置包含：第一周期发生电路，生成第一周期的时序脉冲；第二周期发生电路，生成比第一周期短的第二周期的时序脉冲；内部电压发生电路，当被输入来自于上述第一或第二周期发生电路的时序脉冲时动作，生成规定的内部电压；以及时序脉冲切换电路，当从上述半导体存储装置的上述多种动作模式内的第一动作模式切换为第二动作模式时，选择来自于上述第二周期发生电路的时序脉冲，提供给上述内部电压发生电路。
上述半导体存储装置可以被构成为，具有控制电路，根据用于选择上述多种动作模式内的一个动作模式的动作模式选择信号，输出第一、第二、第三控制信号，上述第一和第二周期发生电路分别由上述第一和第二控制信号控制其动作、不动作，上述时序脉冲切换电路根据上述第三控制信号，选择上述第一或第二周期发生电路其中一个的时序脉冲。
上述控制电路可以被构成为，包含计数器电路，用于对从上述第二周期发生电路输出的时序脉冲进行计数，当计数值达到预先设定的值时，输出上述第三控制信号。
在一个典型例中，上述第一动作模式是用于停止对上述半导体存储装置的规定电路供给电源的动作模式，上述第二动作模式是用于对上述规定电路供给电源的动作模式。
此外，在一个典型例中，上述规定电路是对上述半导体存储装置的存储器单元进行更新所必需的电路。
在一个典型例中，上述第一周期是用于对上述半导体存储装置的存储器单元进行更新的周期。
此外，在一个典型例中，上述第一动作模式是不保证存储在上述半导体存储装置的存储器单元中的数据的保持的动作模式，上述第二动作模式是保证存储在上述存储器单元中的数据的保持的动作模式。
作为一个例子，上述内部电压发生电路可以由用于生成施加在上述半导体存储装置的存储器单元的字线上的升压电压的升压电压发生电路构成。
此外，作为另一个例子，上述内部电压发生电路可以由用于对外部电源电压进行降压并提供给内部电路的内部降压电路构成。
此外，作为另一个例子，上述内部电压发生电路可以由用于向半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路构成。
作为一个例子，上述半导体存储装置是伪SRAM装置。
上述半导体存储装置可以有效地应用于例如移动型电子设备。
此外，根据本发明，提供一种半导体存储装置，该半导体存储装置具有可被设定为以下模式的多个存储器单元：等待模式，通过向进行存储器单元更新所必需的电路供给电源，来保证存储在上述存储器单元中的数据的保持；以及深度等待模式，停止对进行上述存储器单元更新所必需的电路供给电源，不保证存储在上述存储器单元中的数据的保持，上述半导体存储装置包含：内部电压发生电路，以与上述更新周期同步的时序动作，由此生成规定的内部电压；以及时序周期发生电路，用于控制上述内部电压发生电路的动作周期，上述时序周期发生电路还包含：第一定时器电路，在上述等待模式时，将上述内部电压发生电路的动作周期设定为与上述更新周期同步的时序；以及第二定时器电路，在从上述深度等待模式向上述等待模式切换时动作，用于将上述内部电压发生电路的动作周期设定为比上述更新周期短的周期，由此使上述内部电压在短时间内恢复为规定的电压电平。
在一个典型例中，上述时序周期发生电路可以被构成为，还包含：或门，被输入用于切换上述深度等待模式和上述等待模式的动作模式选择信号和芯片选择信号；上述第一定时器电路，当上述动作模式选择信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；逻辑电路，被输入上述动作模式选择信号和来自于单触发脉冲发生电路的输出，当上述动作模式选择信号从上述深度等待模式切换为上述等待模式时，输出第一电平的信号，当来自于上述单触发脉冲发生电路的输出被输入时，输出第二电平的信号；上述第二定时器电路，当来自于上述逻辑电路的输出为上述第一电平时动作，输出比上述更新周期短的周期的定时器信号；计数器电路，借助于来自于上述逻辑电路的输出上升为上述第一电平的信号而被复位，对从上述第二定时器电路输出的定时器信号进行计数，当计数值达到预先设定的值时，输出定时器输出切换信号；选择电路，接收来自于上述计数器电路的上述定时器输出切换信号，选择来自于上述第一和第二定时器电路的定时器信号中的一个，作为定时器信号而输出；以及上述单触发脉冲发生电路，接收来自于上述计数器电路的上述定时器输出切换信号，将单触发脉冲提供给上述逻辑电路。
此外，在另一个典型例中，上述时序周期发生电路可以被构成为，还包含：或门，被输入用于切换上述深度等待模式和上述等待模式的动作模式选择信号和芯片选择信号；上述第一定时器电路，当上述动作模式选择信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；逻辑电路，被输入上述动作模式选择信号和上述芯片选择信号，当上述动作模式选择信号从上述深度等待模式切换为上述等待模式时，输出第一逻辑电平的信号，当上述芯片选择信号被输入时，输出第二逻辑电平的信号；上述第二定时器电路，当来自于上述逻辑电路的输出为上述第一逻辑电平时动作，输出比上述更新周期短的周期的定时器信号；以及选择电路，根据上述逻辑电路的输出电平，选择并输出来自于上述第一和第二定时器电路的定时器信号中的一个。
作为一个例子，上述内部电压发生电路是用于生成施加在上述半导体存储装置的存储器单元的字线上的升压电压的升压电压发生电路。
此外，作为另一个例子，上述内部电压发生电路是用于对外部电源电压进行降压并提供给内部电路的内部降压电路。
此外，作为另一个例子，上述内部电压发生电路是用于向半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路。
作为一个例子，上述半导体存储装置是伪SRAM装置。
上述半导体存储装置可以有效地应用于例如移动型电子设备。
此外，根据本发明，提供一种半导体存储装置，该半导体存储装置具有可被设定为等待模式的多个存储器单元，上述等待模式通过向进行存储器单元更新所必需的电路供给电源，来保证存储在上述存储器单元中的数据的保持，上述半导体存储装置包含：内部电压发生电路，以与上述更新周期同步的时序动作，由此生成规定的内部电压；以及时序周期发生电路，用于控制上述内部电压发生电路的动作周期，上述时序周期发生电路还包含：第一定时器电路，在上述等待模式时，将上述内部电压发生电路的动作周期设定为与上述更新周期同步的时序；以及第二定时器电路，在上述电源从断开状态切换为接通状态时动作，用于将上述内部电压发生电路的动作周期设定为比上述更新周期短的周期，由此使其在短时间内恢复为上述规定的内部电压。
在一个典型例中，上述时序周期发生电路被构成为，还包含：或门，被输入上述电源接通信号和芯片选择信号；上述第一定时器电路，当上述等待模式信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；逻辑电路，被输入上述电源接通信号和来自于单触发脉冲发生电路的输出；上述第二定时器电路，当来自于上述逻辑电路的输出为第一逻辑电平时动作，输出比上述更新周期短的周期的定时器信号；计数器电路，借助于来自于上述逻辑电路的输出切换为上述第一逻辑电平的信号而被复位，对从上述第二定时器电路输出的定时器信号进行计数，当计数值达到预先设定的值时，输出定时器输出切换信号；选择电路，接收来自于上述计数器电路的上述定时器输出切换信号，选择来自于上述第一和第二定时器电路的定时器信号中的一个，作为定时器信号而输出；以及上述单触发脉冲发生电路，接收来自于上述计数器电路的上述定时器输出切换信号，将单触发脉冲提供给上述逻辑电路。
在另一个典型例中，上述时序周期发生电路被构成为，还包含：或门，被输入上述电源接通信号和芯片选择信号；上述第一定时器电路，当上述电源接通信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；逻辑电路，当被输入上述电源接通信号时，输出第一逻辑电平的信号，当被输入上述芯片选择信号时，输出第二逻辑电平的信号；上述第二定时器电路，当来自于上述逻辑电路的输出为上述第一电平时动作，输出比上述更新周期短的周期的定时器信号；以及选择电路，根据上述逻辑电路的输出电平，选择并输出来自于上述第一和第二定时器电路的定时器信号中的一个。
作为一个例子，上述内部电压发生电路是用于生成施加在上述半导体存储装置的存储器单元的字线上的升压电压的升压电压发生电路。
作为另一个例子，上述内部电压发生电路是用于对外部电源电压进行降压并提供给内部电路的内部降压电路。
作为另一个例子，上述内部电压发生电路是用于向半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路。
作为一个典型例，上述半导体存储装置是伪SRAM装置。
上述半导体存储装置可以有效地用于例如移动型电子设备。
附图说明
图1是表示现有的伪SRAM的主要部分结构的框图。
图2是用于说明图1所示的电路的等待模式的动作的时序图。
图3是表示更新时序发生电路内的现有的时序周期发生电路的结构的一个例子的框图。
图4是用于说明对图1所示的伪SRAM应用图3所示的时序周期发生电路时的伪SRAM的动作的时序图。
图5是表示本发明第一实施方式的时序周期发生电路的结构的框图。
图6是表示可应用本发明第一实施方式的时序周期发生电路的已知的伪SRAM的主要部分结构的一个例子的框图。
图7是用于说明对图6所示的伪SRAM应用图5所示的第一实施方式的时序周期发生电路时的伪SRAM的动作的时序图。
图8是表示本发明第二实施方式的时序周期发生电路的结构的框图。
图9是用于说明对图6所示的伪SRAM应用图8所示的第二实施方式的时序周期发生电路时的动作的时序图。
图10是表示对向内部电路提供降低外部电源电压后的降压电压的内部降压电路应用本发明的时序周期发生电路的实施方式的电路图。
图11是用于说明对图10所示内部降压电路应用图8所示的第二实施方式的时序周期发生电路时的动作的时序图。
图12是表示将本发明的时序周期发生电路应用于向半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路的实施方式的框图。
图13是表示图12所示的反向偏压发生电路的一个典型例的电路图。
图14是表示图13所示的反向偏压发生电路的动作概要的时序图。
具体实施方式
以下对本发明的实施方式进行说明。
(第一实施方式)
本发明的第一实施方式提供一种设在半导体存储装置内的时序周期发生电路，上述半导体存储装置可以被设定为完全停止对规定电路的电源供给的第一等待模式和对上述规定电路供给电源的第二等待模式。图5是表示本发明第一实施方式的时序周期发生电路的结构的框图。
时序周期发生电路具有以下电路结构。即，时序周期发生电路包括或门11、第一定时器电路12、逻辑电路13、第二定时器电路14、计数器电路15、单触发脉冲发生电路16和选择电路17。
或门11接收用于切换深度等待模式和等待模式的动作模式选择信号MODE和芯片选择信号CS的输入，输出动作模式选择信号MODE和芯片选择信号CS的逻辑和。或门11的输出被输入第一定时器电路12。当来自于或门11的输出为“H”(高电平)时，第一定时器电路12动作，输出第一周期(16μsec)的定时器信号TN。
逻辑电路13接收上述动作模式选择信号MODE和来自于单触发脉冲发生电路16的输出信号的输入，输出逻辑输出G。逻辑输出G被输入第二定时器电路14。当来自于逻辑电路13的逻辑输出G为“H”(高电平)时，第二定时器电路14动作，输出比上述第一周期短的第二周期的定时器信号TR。来自于第二定时器电路14的第二周期的定时器信号TR和来自于逻辑电路13的逻辑输出G被输入计数器电路15。当从逻辑电路13输出的逻辑输出G上升为“H”(高电平)时，计数器电路15被复位，对从第二定时器电路14输出的定时器信号TR进行计数，当计数值达到预先设定的值时，使定时器输出切换信号C变为“H”(高电平)并输出。从计数器电路15输出的定时器输出切换信号C被提供给单触发脉冲发生电路16和选择电路17。
选择电路17由例如多路复用器(MUX)构成。选择电路17接收从计数器电路15输出的定时器输出切换信号C的输入，根据定时器输出切换信号C来选择从第一定时器电路12输出的、具有第一周期的定时器信号TN以及从第二定时器电路14输出的、具有第二周期的定时器信号TR中的一个，并作为定时器输出TO而输出。单触发脉冲发生电路16接收来自于计数器电路15的定时器输出切换信号C的输入，输出单触发脉冲D。该单触发脉冲D被输入逻辑电路13，逻辑电路13接收上述动作模式选择信号MODE和该单触发脉冲D的输入，输出逻辑输出G。
另外，从第二定时器电路14输出的定时器信号TR的第二周期被设定得比从第一定时器电路12输出的定时器信号TN的第一周期短。因此，从第一定时器电路12输出的具有第一周期的定时器信号TN是在进行通常动作时使用的定时器信号，而从第二定时器电路14输出的、具有第二周期的定时器信号TR是仅在要求高速动作期间内选择性地使用的定时器信号。
因此，上述本发明的新的时序周期发生电路具有可选择性地提供以下定时器信号的新的电路结构，这些定时器信号是：定时器信号TN，在内部电路进行某一特定动作例如更新动作的第一动作模式下使用，具有第一定时器周期；以及定时器信号TR，仅在进行从该第一动作模式之外的状态向第一动作模式的切换动作时、例如升压动作或降压动作时选择性地使用，具有比第一定时器周期短的第二定时器周期。该内部电路是可以变为进行某一特定动作的动作模式和除了该特定动作模式之外的状态的电路，只要是存在从该特定动作模式之外的状态向特定动作模式的切换期间的电路即可，在要求或希望缩短该切换期间的情况下，应用上述本发明的新的时序周期发生电路是有效的。
例如，作为内部电路的一个例子，在将上述新的时序周期发生电路应用于伪SRAM的情况下，为了进行等待模式中的周期性更新动作而使用从第一定时器电路12输出的、具有第一周期的定时器信号TN，而仅在从深度等待模式向等待模式切换时或从接通电源的时刻开始向等待模式切换时，使用从第二定时器电路14输出的、具有第二周期的定时器信号TR，由此可以高速地恢复为可进行更新的电压，从而可以缩短从深度等待模式或接通电源的时刻开始向等待模式的切换时间。
可应用时序周期发生电路的伪SRAM的电路结构不特别限定，例如也可以应用于上述图1所示的已知的伪SRAM。为了验证上述本发明的新的时序周期发生电路的实用性，以下对将时序周期发生电路作为内部电路而用于已知的伪SRAM的情况下的一个典型例进行具体说明。
图6是表示可应用本发明第一实施方式的时序周期发生电路的伪SRAM的主要部分结构的一个例子的框图。图6所示的伪SRAM的主要部分结构除了更新时序发生电路70的结构之外，与上述图1所示的伪SRAM的主要部分结构大致相同。
即，在图6中，电压电平控制电路1根据第一和第二基准电压Vref1、Vref2，生成内部电压电平控制信号A。该内部电压电平控制信号A是用于控制施加在存储器单元阵列2的字线上的升压电压Vbt的电平的信号。从电压电平控制电路1输出的内部电压电平控制信号A被输入环形振荡器3。环形振荡器3在来自于电压电平控制电路1的内部电压电平控制信号A为“H”(高电平)时被激活而振荡，输出振荡输出B。从环形振荡器3输出的振荡输出B被输入升压电路4。
升压电路4由电荷泵电路构成，产生作为内部电压的升压电压Vbt。升压电路4利用环形振荡器3的振荡输出B，使电源电压VDD阶段性地升压，从而生成升压电压Vbt。该升压电压Vbt被输入字解码器5，驱动字线。升压电压Vbt的电平被设定为比电源电压VDD高的电压，例如VDD+1.5V左右或VDD+2V左右。字解码器5向根据来自于行解码器6的输出而被选择的字线供给升压电压Vbt。存储器单元阵列2具有与DRAM的存储器单元阵列相同的结构。
更新时序发生电路70生成以一定时间间隔对存储器单元阵列2中的存储器单元进行更新用的更新信号和指定应更新的存储器单元的地址的更新地址。更新时序发生电路70中包含图5所示并且在前面已经说明的时序周期发生电路，定时器输出(TO)作为更新信号被输入行使能发生电路8。另一方面，从更新时序发生电路70输出的更新地址被输入行解码器6。行使能发生电路8以更新时序发生电路70生成更新信号的时序而生成行使能信号LT。
此外，行使能发生电路8接收写入使能信号WE、芯片选择信号CS和存储器单元阵列2的读出/写入地址Add的输入，在读出/写入地址Add每次变化时输出行使能信号LT。行使能信号LT被输入电压电平控制电路1和行解码器6。
构成伪SRAM的上述电路根据从参照图5已经在前面说明的、本发明的新的时序周期发生电路输出的定时器输出TO而动作。
图7是用于说明针对图6所示的伪SRAM，使用图5所示的本实施方式的时序周期发生电路时的伪SRAM动作的时序图。以下参照图5至图7，对伪SRAM的动作进行说明。
在深度等待模式中，仅对最少限度的必要电路供给电源，使时序周期发生电路动作的电源也断开，从而升压电压Vbt降低到接地电位。当从该状态切换为等待模式时，时序周期发生电路被供给电源，动作模式选择信号MODE变为“H”(高电平)，逻辑电路13的逻辑输出G变为“H”(高电平)，第一和第二定时器电路12和14被起动，从第一和第二定时器电路12和14分别输出具有第一周期的定时器信号TN和具有第二周期的定时器信号TR。
另一方面，计数器电路15在动作模式选择信号MODE变为“H”(高电平)的上述时刻，从计数器电路15输出的定时器输出切换信号C为“L”(低电平)。当逻辑电路13的逻辑输出G切换为“H”(高电平)时，计数器电路15现在的计数值被复位，然后对从第二定时器电路14输出的、具有第二周期的定时器信号TR进行计数。当计数器电路15的计数值与预先设定的值一致时，从计数器电路15输出的定时器输出切换信号C被切换为“H”(高电平)。来自于计数器电路15的定时器输出切换信号C作为定时器切换控制信号被输入由多路复用器构成的选择电路17。
构成选择电路17的多路复用器在来自于计数器电路15的定时器输出切换信号C为“L”(低电平)时，选择输出从第二定时器电路14输出的、具有第二周期的定时器信号TR，而在定时器输出切换信号C为“H”(高电平)时，选择输出从第一定时器电路12输出的、具有第一周期的定时器信号TN。因此，在从深度等待模式切换为等待模式之后，紧接着从输出比单元更新周期短的周期的时序信号的第二定时器电路14输出的、具有第二周期的定时器信号TR被选择而输出。图6所示的升压电路4借助于具有该具有第二周期的定时器信号TR，在比更新周期短的周期内执行升压动作，所以升压电路4的输出电压Vbt高速地恢复为进行存储器单元更新所必需的电压。
然后，当计数器电路15的计数值变为预先设定的值，从计数器电路15输出的定时器输出切换信号C切换为“H”(高电平)时，构成选择电路17的多路复用器选择输出从第一定时器电路12输出的、具有第一周期的定时器信号TN。由此，在之后的等待模式中，借助于进行单元更新所必需的一定周期(16μsec)即第一周期的定时器信号TN，升压电路4的输出电压被维持为规定的电压，存储器单元更新动作被执行，从而保证了等待模式中的存储器的数据保持。
此外，从计数器电路15输出的定时器输出切换信号C也被输入单触发脉冲发生电路16，单触发脉冲发生电路16在定时器输出切换信号C切换为“H”(高电平)的时刻输出单触发脉冲D。该单触发脉冲D被输入逻辑电路13，使逻辑电路13的逻辑输出G切换为“L”(低电平)。通过使逻辑电路13的输出G切换为“L”(低电平)，停止向定时器14供给动作电流，从而减小了不必要的电流消耗。
另外，在本实施方式中，对从深度等待模式切换为等待模式时的动作进行了说明，但例如在对具有该伪SRAM的装置接通电源、升压电压上升时，也可以应用本发明的时序周期发生电路。在该情况下，使用电源接通信号来代替动作模式选择信号MODE。
这样，在本实施方式中，在从深度等待模式向等待模式切换时或在电源接通的时刻，由于在等待模式时动作，使用比用于向存储器供给周期性更新电压中使用的定时器周期短的定时器周期，能高速地恢复为可进行更新的电压，所以在可以缩短从深度等待模式或电源接通时刻开始向等待模式的切换时间。
另外，也可以省略在从深度等待模式向等待模式切换时或在电源接通时刻动作的第二定时器电路14，而通过控制在等待模式时动作、用于向存储器供给周期性更新电压的第一定时器电路12的时序周期，仅利用第一定时器电路12来生成更新周期和比该更新周期短的周期的时序信号。但是，一般定时器发生部由模拟电路构成，到周期发生变化为止需要花费时间，所以为了进行更快的时序周期的切换，如本实施方式那样使用分别独立的周期发生单元更有效。
此外，在具有保证存储器单元的数据保持的等待模式和不保证存储器单元的数据保持的深度等待模式、预先设定从深度等待模式或电源接通时刻开始向等待模式的切换时间的装置中，在需要进一步增加该装置的存储器容量而扩展功能的情况下，也可以与在上述设定的时间内向等待模式的切换对应。
为了减小功率消耗，上述等待模式和深度等待模式是有效的，所以例如具有上述等待模式和深度等待模式的半导体存储装置可以有效的应用于移动型电子设备。因此，上述时序周期发生电路可以有效的应用于内置在例如移动型电子设备中的半导体存储装置。
(第二实施方式)
以下说明本发明的第二实施方式。
图8是本发明第二实施方式的时序周期发生电路的框图。
本实施方式的时序周期发生电路由以下部分构成：或门11，被输入用于切换深度等待模式和等待模式的动作模式选择信号MODE和芯片选择信号CS；第一定时器电路12，当或门11的输出为“H”(高电平)时动作，输出第一周期(16μsec)的定时器信号TN；逻辑电路18，被输入动作模式选择信号MODE和芯片选择信号CS；第二定时器电路14，当逻辑电路18的逻辑输出G为“H”(高电平)时动作，输出比第一周期短的第二周期的定时器信号TR；以及选择电路17，根据逻辑电路18的逻辑输出G，选择第一定时器电路12和第二定时器电路14其中一个的信号，并作为定时器输出TO而输出。选择电路可以由例如多路复用器(MUX)构成。
图9用于说明在图6所示的伪SRAM中，将包含在更新时序发生电路70中的时序周期发生电路置换为图8所示的本实施方式的时序周期发生电路时的动作的时序图。以下参照图6、图8和图9，对本实施方式的动作进行说明。
在深度等待模式中，仅最少限度的必要电路被供给电源，使时序周期发生电路动作的电源也被断开，升压电压Vbt降低到接地电位。当从该状态切换为等待模式时，时序周期发生电路被供给电源，动作模式选择信号MODE变为“H”(高电平)，或门11的输出和逻辑电路13的逻辑输出G变为“H”(高电平)，第一和第二定时器电路12和14被起动，分别输出具有第一周期的定时器信号TN和具有第二周期的定时器信号TR。
此外，逻辑电路18的逻辑输出G作为定时器切换控制信号而被输入构成选择电路17的多路复用器，选择电路17在逻辑电路18的逻辑输出G为“H”(高电平)时选择输出从第二定时器电路14输出的定时器输出TR，在逻辑电路18的逻辑输出G为“L”(低电平)时选择输出第一定时器电路12的具有第一周期的定时器信号TN。
因此，在从深度等待模式切换为等待模式之后，紧接着从输出比单元更新周期短的周期的时序信号的第二定时器电路14输出的、具有第二周期的定时器信号TR被选择而输出，图6所示的升压电路4根据该定时器信号TR，在比更新周期短的周期内执行升压动作，所以升压电路4的输出电压Vbt高速地恢复为进行存储器单元更新所必需的电压。
然后，当芯片选择信号CS切换为“H”(高电平)而变为激活模式时，构成选择电路17的多路复用器选择输出从第一定时器电路12输出的、具有第一周期的定时器输出TN。由于来自于逻辑电路18的逻辑输出G仅在动作模式选择信号MODE从“L”(低电平)变为“H”(高电平)时从“L”(低电平)切换为“H”(高电平)，所以即使之后芯片选择信号CS变为“L”(低电平)而从激活模式切换为等待模式，来自于逻辑电路18的逻辑输出G仍保持“L”(低电平)，因此第二定时器电路14不被起动。
因此，即使之后在等待模式和激活模式间发生了动作模式的切换，构成选择电路17的多路复用器仍然选择从第一定时器电路12输出的、具有第一周期的定时器信号TN，并根据进行单元更新所必需的第一周期(16μsec)的定时器信号TN，执行升压电路4的升压动作，升压电路4的输出电压被升压至规定的电压，并保持为升压电压，所以之后的等待模式的单元更新动作被正常地执行，保证了存储器的数据保持。
另外，在本实施方式中，对从深度等待模式切换为等待模式时的动作进行了说明，但例如在对具有该伪SRAM的装置接通电源、升压电压上升时，也可以应用本发明的时序周期发生电路。在该情况下，使用电源接通信号来代替动作模式选择信号MODE。
在本实施方式中，在从深度等待模式或电源接通的时刻切换为等待模式之后，由于在最初的芯片选择信号CS被输入之前，第二定时器电路14保持动作状态，在该期间动作电流被供给，所以电流消耗比上述第一实施方式略有增加，但在本实施方式中，可以缩短从深度等待模式或电源接通时刻开始向等待模式的切换时间。
此外，半导体存储装置具有保证存储器单元的数据保持的等待模式和不保证存储器单元的数据保持的深度等待模式，在预先设定从深度等待模式或电源接通时刻开始向等待模式的切换时间的情况下，通过在上述设定的时间内高速地向等待模式切换，也可以满足进一步增加该装置的存储器容量而扩展功能的要求。
图10是表示对向DRAM、伪SRAM等的内部电路供给用于使外部电源电压下降后的降压电压VINT的内部降压电路应用本发明的时序周期发生电路的实施方式的电路图。
内部降压电路包括差动放电器22和P沟道MOS场效应晶体管(以下称为PMOS晶体管)23。差动放电器22的反转输入端被输入基准电压VREF，非反转输入端被输入内部电压VINT。PMOS晶体管的源电极与外部电源电压VDD连接，栅电极被输入来自于差动放电器22的输出信号，并且从漏电极输出使外部电源电压VDD下降后的内部电压VINT。使外部电源电压VDD降压后的内部电压VINT出现在内部降压电路的输出线上。该内部降压电路的输出线与内部电路21连接，被降压后的内部电压VINT被供给该内部电路21。内部电路21不特别限定，但包含例如DRAM、伪SRAM等半导体存储装置。
差动放电器22由以下部分构成：N沟道MOS场效应晶体管(以下称为NMOS晶体管)25，其栅电极被输入基准电压VREF；NMOS晶体管26，其栅电极被输入内部电压VINT；电流源用NMOS晶体管24，被连接在这些NMOS晶体管25、26的共用源电极和接地电位之间；以及一对PMOS晶体管27、28，被连接在外部电源电压VDD和上述NMOS晶体管25、26的各漏电极之间，构成电流镜。NMOS晶体管25的漏电极与上述降压用PMOS晶体管23的栅电极连接。
该差动放电器22对输出线上的内部电压VINT和基准电压VREF进行比较。在例如内部电源电压VINT比基准电压VREF低的情况下，由于差动放电器22的输出电压即NMOS晶体管25的漏极电压下降，所以PMOS晶体管23向导通方向偏移，来自于外部电源电压VDD的电流增加，使内部电压VINT上升。
另一方面，在内部电压VINT比基准电压VREF高的情况下，由于差动放电器22的输出电压上升，所以PMOS晶体管23向截止方向偏移，来自于外部电源电压VDD的电流减小，使内部电压VINT下降。即，差动放电器22具有负反馈作用，由此控制内部电压VINT与基准电压VREF相等。
DRAM、伪SRAM等的内部电路21，在处于不进行更新或访问等的非激活状态时，仅消耗器件漏电流程度的微小电流。另一方面，当内部电路21被输入激活信号脉冲、内部电路21变为激活状态时，内部电路21的内部电流增大，内部电压VINT下降。与此相伴，借助于内部降压电路的上升负反馈作用，PMOS晶体管23向导通方向偏移，来自于外部电源电压VDD的电流增加，内部电压VINT上升到基准电压VREF。
时序周期发生电路20具有图5或图8所示的任意一种结构，其定时器输出TO被输入差动放电器22的电流源用NMOS晶体管24的栅电极。因此，差动放电器22借助于从时序周期发生电路20输出的定时器输出TO，其动作、不动作被周期性地控制。
图11是用于说明对图10所示的内部降压电路应用图8所示的第二实施方式的时序周期发生电路时的动作的时序图。以下参照图10和图11，对本实施方式的动作进行说明。另外，在图11中示出了将图8所示的第二实施方式的电路用作时序周期发生电路20时的动作，但在使用图5所示的第一实施方式的时序周期发生电路的情况下也可以进行同样的动作。此外，由于时序周期发生电路20内的动作与图7或图9所示的动作相同，所以省略其详细说明。
在深度等待模式中，仅最少限度的必要电路被供给电源，使时序周期发生电路20和差动放电器22动作的电源也断开。由此，内部电压VINT变为近似接地电位，从而处于不保证内部电路21内的存储器单元数据保持的状态。
当从该深度等待模式切换为等待模式时，时序周期发生电路20和差动放电器22被供给电源，动作模式选择信号MODE变为“H”(高电平)，在从深度等待模式切换为等待模式之后，从上述第二定时器电路输出且具有比单元更新周期短的周期即第二周期的定时器信号TR被选择，并提供给差动放电器22的电流源用NMOS晶体管24的栅电极。差动放电器22在每次被输入该较短的第二周期的定时器信号TR时都进行内部电压VINT和基准电压VREF的比较动作，所以内部电压VINT高速地恢复为基准电压VREF。
然后，当芯片选择信号CS切换为“H”(高电平)、从等待模式切换为激活模式时，从时序周期发生电路20输出进行单元更新所必需的、一定的第一周期的定时器信号TN。然后，差动放电器22在每次被输入该定时器信号TN时都进行内部电压VINT和基准电压VREF的比较动作，将内部电压VINT维持为基准电压VREF。即使之后在等待模式和激活模式之间切换，由于从时序周期发生电路20输出进行单元更新所必需的一定周期的定时器输出TN，所以内部电压VINT也被维持为基准电压VREF。
此外，在等待模式中，由于内部电路21处于非激活状态，所以内部电路21消耗的电流为漏电流程度的微小值，内部电压VINT的降低很小。因此，通过对差动放电器22的电压比较动作应用本发明的时序周期发生电路20，在与更新同步的、第一定时器电路12生成的具有第一周期的定时器信号TN的脉冲间的间隔时间内，差动放电器22处于不动作状态。因此，在该期间差动放电器22与外部电源VDD的连接被切断，降低了电流消耗。另一方面，在从深度等待模式向等待模式切换时，可以实现内部电压上升的高速化、向等待模式恢复的高速化。
另外，在本实施方式中，对从深度等待模式切换为等待模式时的动作进行了说明，但例如在对具有该伪SRAM的装置接通电源、升压电压上升时，也可以有效地应用本发明的时序周期发生电路。在该情况下，使用电源接通信号来代替动作模式选择信号MODE。
图12是表示将本发明的时序周期发生电路应用于对半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路的实施方式的框图。
基板反向偏压发生电路30是使用外部电源电压VDD和接地电平(GND)，根据来自于时序周期发生电路20的定时器输出TO而动作，生成作为内部基准电压的、比GND低(例如-1V)反向偏置电压VBBG的电路。反向偏压发生电路30的输出与希望施加反向偏置电压VBBG的区域例如半导体基板连接，使半导体基板成为比接地电平低的反向偏置电压VBBG。
图13是表示图12所示的反向偏压发生电路30的一个典型例的电路图。如图13所示，上述反向偏压发生电路30由以下部分构成：由PMOS晶体管构成的传输晶体管(transfer transistor)32和2个预充电晶体管32、33；控制逻辑模块36，被输入来自于上述时序周期发生电路20的时序输出TO；第一输出驱动电路34，由上述控制逻辑模块36控制，并且其输出端子P1输出外部电源电压VDD和接地电平(GND)中的任意一个；第二输出驱动电路35，由控制逻辑模块36控制，其输出端子P2输出比外部电源电压VDD低的电压VBB和接地电平(GND)中的任意一个；第一电容C1，被连接在第一输出驱动电路34的输出端P1与传输晶体管31的栅电极以及预充电晶体管32的漏电极的第一连接点N1之间；以及第二电容C2，被连接在第二输出驱动电路35的输出端P2与传输晶体管31的源电极以及预充电晶体管33的漏电极的第二连接点N2之间。
电容C3是被供给反向偏置电压VBBG的半导体基板的电容。此外，控制逻辑模块36输入时序周期发生电路20的定时器输出TO，控制预充电晶体管32、33和第一、第二输出驱动电路34、35。
图14是表示图13所示的反向偏压发生电路的动作概要的时序图。以下参照图13和图14，对该动作进行说明。另外，虽然图14中示出了将图8所示的第二实施方式的电路用作时序周期发生电路20时的动作，但使用图5所示的第一实施方式的时序周期发生电路，也能实现同样的动作。此外，由于时序周期发生电路20内的动作与图7或图9所示的动作相同，所以省略其详细说明。
在深度等待模式中，仅最少限度的必要电路被供给电源，并且使时序周期发生电路20和反向偏压发生电路30动作的电源也断开。由此，反向偏置电压VBBG变为近似接地电位。
当从该状态切换为等待模式时，时序周期发生电路20和反向偏压发生电路30被供给电源，动作模式选择信号MODE变为“H”(高电平)，在从深度等待模式切换为等待模式之后，具有比单元更新周期短的第二周期的、从第二定时器电路14输出的定时器信号TR被选择，提供给反向偏压发生电路30的控制逻辑模块36。控制逻辑模块36在每次被输入该短周期的定时器信号TR时，都对传输晶体管31和预充电晶体管32、33和第一、第二输出驱动电路34、35进行以下控制。
首先，使第一、第二输出驱动电路34、35的输出端P1、P2的各输出电压分别变为VDD、VBB(VDD＞VBB)，并且使预充电晶体管32、33分别导通，使第一、第二电容C1、C2分别充电至VDD、VBB的电压。然后，使第一、第二输出驱动电路34、35的输出端P1、P2的输出电压分别变为接地电位，并且使预充电晶体管32、33截止。因此，利用对电容C1、C2分别进行充电的电压VDD、VBB，连接点N1的电压被驱动至-VDD，连接点N2的电压被驱动至-VBB。
另一方面，此时由于-VDD＜-VBB，所以传输晶体管31导通，对电容C2充电的-VBB的电压经由传输晶体管31而传输到基板电容C3。其结果是，基板电容C3被充电至负电位，并将反向偏置电压VBBG下拉至负电位。通过在每次被输入来自于时序周期发生电路20的时序脉冲TR时都重复以上的动作，如图14所示，可以使反向偏压发生电路30高速地恢复至近似-VBB的一定电压。
然后，当芯片选择信号CS切换为“H”(高电平)、从等待模式切换为激活模式时，从时序周期发生电路20输出进行单元更新所必需的、具有第一一定周期的定时器信号TN，提供给反向偏压发生电路30。利用反向偏压发生电路30，在每次被输入该定时器信号TN时，对电容C2充电的-VBB的电压经由传输晶体管31而传输到基板电容C3，使反向偏置电压VBBG维持近似-VBB的一定电压。
即使之后在等待模式和激活模式间切换，由于从时序周期发生电路20输出进行单元更新所必需的一定周期的定时器信号TN，所以半导体基板的反向偏置电压VBBG都维持为近似-VBB的一定电压。
根据本实施方式，由于在与时序周期发生电路20内的更新同步的、第一定时器电路12生成的具有第一定时器周期的定时器信号TN的脉冲间的间隔时间内，执行使基板电容C3充电至-VBB的动作，所以可以减少消耗电流，并且在从深度等待模式向等待模式切换时，可以实现内部电压上升的高速化、向等待模式恢复的高速化。
另外，在实施例中，对从深度等待模式切换为等待模式时的动作进行了说明，但例如在接通电源、反向偏置电压上升时，也可以应用本发明的时序周期发生电路。在该情况下，使用电源接通信号来代替动作模式选择信号MODE。
此外，在上述各实施方式中，对将深度等待模式和等待模式设定为半导体存储装置的动作模式的情况下进行了说明，但也可以对不保证存储器单元的数据保持的深度等待模式进一步细化，例如设定仅停止对更新所必需的更新控制电路的供给电源的动作模式；使对更新控制电路、升压电压发生电路、基板电压发生电路的供给电源全部停止的动作模式，在切换这些动作模式、内部电压上升时，也能有效地应用本发明。
为了减小功率消耗，上述等待模式和深度等待模式是有效的，所以例如具有上述等待模式和深度等待模式的半导体存储装置可以有效的应用于移动型电子设备。因此，上述时序周期发生电路可以有效的应用于内置在例如移动型电子设备中的半导体存储装置。
产业上利用的可能性
根据本发明，可以获得以下效果。
根据本发明，在从电压接通时刻或深度等待模式向等待模式切换时，利用在等待模式时动作、比用于向存储器供给周期性更新电压的定时器周期短的定时器周期，可高速地恢复为可进行更新的电压，所以能缩短从电源接通时刻或深度等待模式向等待模式的切换时间。
此外，在具有保证存储器单元的数据保持的等待模式和不保证存储器单元的数据保持的深度等待模式、预先设定从深度等待模式或电源接通时刻向等待模式的切换时间的装置中，在需要进一步增加该装置的存储器容量、扩展其功能的情况下，也能与在上述设定时间内切换为等待模式相对应。
为了减小功率消耗，上述等待模式和深度等待模式是有效的，所以例如具有上述等待模式和深度等待模式的半导体存储装置可以有效的应用于移动型电子设备。因此，上述时序周期发生电路可以有效的应用于内置在例如移动型电子设备中的半导体存储装置。

Claims (28)

1.一种具有多种动作模式的半导体存储装置，包含：
第一周期发生电路，生成第一周期的时序脉冲；
第二周期发生电路，生成比第一周期短的第二周期的时序脉冲；
内部电压发生电路，当被输入来自于上述第一或第二周期发生电路的时序脉冲时动作，生成规定的内部电压；以及
时序脉冲切换电路，当从上述半导体存储装置的上述多种动作模式内的第一动作模式切换为第二动作模式时，选择来自于上述第二周期发生电路的时序脉冲，提供给上述内部电压发生电路。
2.根据权利要求1所述的半导体存储装置，
上述半导体存储装置具有控制电路，根据用于选择上述多种动作模式内的一个动作模式的动作模式选择信号，输出第一、第二、第三控制信号，
上述第一和第二周期发生电路分别由上述第一和第二控制信号控制其动作、不动作，
上述时序脉冲切换电路根据上述第三控制信号，选择上述第一或第二周期发生电路其中一个的时序脉冲。
3.根据权利要求2所述的半导体存储装置，上述控制电路包含计数器电路，用于对从上述第二周期发生电路输出的时序脉冲进行计数，当计数值达到预先设定的值时，输出上述第三控制信号。
4.根据权利要求1所述的半导体存储装置，上述第一动作模式是用于停止对上述半导体存储装置的规定电路供给电源的动作模式，上述第二动作模式是用于对上述规定电路供给电源的动作模式。
5.根据权利要求4所述的半导体存储装置，上述规定电路是对上述半导体存储装置的存储器单元进行更新所必需的电路。
6.根据权利要求1所述的半导体存储装置，上述第一周期是用于对上述半导体存储装置的存储器单元进行更新的周期。
7.根据权利要求1所述的半导体存储装置，上述第一动作模式是不保证存储在上述半导体存储装置的存储器单元中的数据的保持的动作模式，上述第二动作模式是保证存储在上述存储器单元中的数据的保持的动作模式。
8.根据权利要求1所述的半导体存储装置，上述内部电压发生电路是用于生成施加在上述半导体存储装置的存储器单元的字线上的升压电压的升压电压发生电路。
9.根据权利要求1所述的半导体存储装置，上述内部电压发生电路是用于对外部电源电压进行降压并提供给内部电路的内部降压电路。
10.根据权利要求1所述的半导体存储装置，上述内部电压发生电路是用于向半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路。
11.根据权利要求1所述的半导体存储装置，上述半导体存储装置是伪SRAM装置。
12.一种移动型电子设备，具有权利要求1所述的半导体存储装置。
13.一种半导体存储装置，具有可被设定为以下模式的多个存储器单元：等待模式，通过向进行存储器单元更新所必需的电路供给电源，来保证存储在上述存储器单元中的数据的保持；以及深度等待模式，停止对进行上述存储器单元更新所必需的电路供给电源，不保证存储在上述存储器单元中的数据的保持，
上述半导体存储装置包含：
内部电压发生电路，以与上述更新周期同步的时序动作，由此生成规定的内部电压；以及
时序周期发生电路，用于控制上述内部电压发生电路的动作周期，
上述时序周期发生电路还包含：
第一定时器电路，在上述等待模式时，将上述内部电压发生电路的动作周期设定为与上述更新周期同步的时序；以及
第二定时器电路，在从上述深度等待模式向上述等待模式切换时动作，用于将上述内部电压发生电路的动作周期设定为比上述更新周期短的周期，由此使上述内部电压在短时间内恢复为规定的电压电平。
14.根据权利要求13所述的半导体存储装置，
上述时序周期发生电路还包含：
或门，被输入用于切换上述深度等待模式和上述等待模式的动作模式选择信号和芯片选择信号；
上述第一定时器电路，当上述动作模式选择信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；
逻辑电路，被输入上述动作模式选择信号和来自于单触发脉冲发生电路的输出，当上述动作模式选择信号从上述深度等待模式切换为上述等待模式时，输出第一电平的信号，当来自于上述单触发脉冲发生电路的输出被输入时，输出第二电平的信号；
上述第二定时器电路，当来自于上述逻辑电路的输出为上述第一电平时动作，输出比上述更新周期短的周期的定时器信号；
计数器电路，借助于来自于上述逻辑电路的输出上升为上述第一电平的信号而被复位，对从上述第二定时器电路输出的定时器信号进行计数，当计数值达到预先设定的值时，输出定时器输出切换信号；
选择电路，接收来自于上述计数器电路的上述定时器输出切换信号，选择来自于上述第一和第二定时器电路的定时器信号中的一个，作为定时器信号而输出；以及
上述单触发脉冲发生电路，接收来自于上述计数器电路的上述定时器输出切换信号，将单触发脉冲提供给上述逻辑电路。
15.根据权利要求13所述的半导体存储装置，
上述时序周期发生电路还包含：
或门，被输入用于切换上述深度等待模式和上述等待模式的动作模式选择信号和芯片选择信号；
上述第一定时器电路，当上述等待模式信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；
逻辑电路，被输入上述动作模式选择信号和上述芯片选择信号，当上述动作模式选择信号从上述深度等待模式切换为上述等待模式时，输出第一逻辑电平的信号，当上述芯片选择信号被输入时，输出第二逻辑电平的信号；
上述第二定时器电路，当来自于上述逻辑电路的输出为上述第一逻辑电平时动作，输出比上述更新周期短的周期的定时器信号；以及
选择电路，根据上述逻辑电路的输出电平，选择并输出来自于上述第一和第二定时器电路的定时器信号中的一个。
16.根据权利要求13所述的半导体存储装置，上述内部电压发生电路是用于生成施加在上述半导体存储装置的存储器单元的字线上的升压电压的升压电压发生电路。
17.根据权利要求13所述的半导体存储装置，上述内部电压发生电路是用于对外部电源电压进行降压并提供给内部电路的内部降压电路。
18.根据权利要求13所述的半导体存储装置，上述内部电压发生电路是用于向半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路。
19.根据权利要求13所述的半导体存储装置，上述半导体存储装置是伪SRAM装置。
20.一种移动型电子设备，具有权利要求13所述的半导体存储装置。
21.一种半导体存储装置，具有可被设定为等待模式的多个存储器单元，上述等待模式通过向进行存储器单元更新所必需的电路供给电源，来保证存储在上述存储器单元中的数据的保持，
上述半导体存储装置包含：
内部电压发生电路，以与上述更新周期同步的时序动作，由此生成规定的内部电压；以及
时序周期发生电路，用于控制上述内部电压发生电路的动作周期，
上述时序周期发生电路还包含：
第一定时器电路，在上述等待模式时，将上述内部电压发生电路的动作周期设定为与上述更新周期同步的时序；以及
第二定时器电路，在上述电源从断开状态切换为接通状态时动作，用于将上述内部电压发生电路的动作周期设定为比上述更新周期短的周期，由此使其在短时间内恢复为上述规定的内部电压。
22.根据权利要求21所述的半导体存储装置，
上述时序周期发生电路还包含：
或门，被输入上述电源接通信号和芯片选择信号；
上述第一定时器电路，当上述等待模式信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；
逻辑电路，被输入上述电源接通信号和来自于单触发脉冲发生电路的输出；
上述第二定时器电路，当上述逻辑电路的输出为第一逻辑电平时动作，输出比上述更新周期短的周期的定时器信号；
计数器电路，借助于上述逻辑电路的输出切换为上述第一逻辑电平的信号而被复位，对从上述第二定时器电路输出的定时器信号进行计数，当计数值达到预先设定的值时，输出定时器输出切换信号；
选择电路，接收来自于上述计数器电路的上述定时器输出切换信号，选择来自于上述第一和第二定时器电路的定时器信号中的一个，作为定时器信号而输出；以及
上述单触发脉冲发生电路，接收来自于上述计数器电路的上述定时器输出切换信号，向上述逻辑电路提供单触发脉冲。
23.根据权利要求21所述的半导体存储装置，
上述时序周期发生电路还包含：
或门，被输入上述电源接通信号和芯片选择信号；
上述第一定时器电路，当上述电源接通信号或上述芯片选择信号被输入上述或门时动作，输出与上述更新周期同步的定时器信号；
逻辑电路，当被输入上述电源接通信号时，输出第一逻辑电平的信号，当被输入上述芯片选择信号时，输出第二逻辑电平的信号；
上述第二定时器电路，当上述逻辑电路的输出为上述第一电平时动作，输出比上述更新周期短的周期的定时器信号；以及
选择电路，根据上述逻辑电路的输出电平，选择并输出来自于上述第一和第二定时器电路的定时器信号中的一个。
24.根据权利要求21所述的半导体存储装置，上述内部电压发生电路是用于生成施加在上述半导体存储装置的存储器单元的字线上的升压电压的升压电压发生电路。
25.根据权利要求21所述的半导体存储装置，上述内部电压发生电路是用于对外部电源电压进行降压并提供给内部电路的内部降压电路。
26.根据权利要求21所述的半导体存储装置，上述内部电压发生电路是用于向半导体基板提供比接地电平低的反向偏置电压的基板反向偏压发生电路。
27.根据权利要求21所述的半导体存储装置，上述半导体存储装置是伪SRAM装置。
28.一种移动型电子设备，具有权利要求21所述的半导体存储装置。
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