CN1242415C - 半导体存储器件的功率控制方法及半导体存储器件 - Google Patents

半导体存储器件的功率控制方法及半导体存储器件 Download PDF

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Abstract

提供一种能够在等待状态极大地降低功耗的半导体存储器件的功率控制方法和半导体存储器件。该功率控制方法用于在等待状态中实行功率控制的超低功耗模式。在超低功耗模式中，提供突发自刷新状态，断电状态和通电状态。在突发自刷新状态，以集中方式刷新存储单元。在断电状态，可以部分地断开内部电源电路。在通电状态，接通已经被部分断开的内部电源。因此，可以极大地降低在等待状态下的功耗。

Description

半导体存储器件的功率控制方法及半导体存储器件
技术领域
本发明涉及具有必须通过刷新来保持数据的存储单元的半导体存储器件的功率控制方法以及采用该功率控制方法的半导体存储器件。
本申请要求2001年8月27日提交的日本专利申请号为2001-256913的优先权，在此引入该申请作为参考。
背景技术
图13示出了具有必须通过刷新来保持数据的存储单元的常规半导体存储器件配置实例。常规的半导体存储器件是一个具有64Mbits存储容量和由四个存储体组成的以及具有由4096(＝212)个刷新处理一次起动的，表示在每个存储单元阵列111到114中若干行的若干刷新处理的DRAM(动态随机存取存储器)。常规的半导体存储器件主要包括四片存储体11到14，列解码器组21到24，行解码器组31到34，输入缓存器4，输出缓存器5，多路复用器(MUX)6，命令解码器7，行列地址缓存器8，刷新计数器9以及自刷新电路10。
每个存储体11到14包括存储单元阵列111到114中的每一个以及读出放大器/输入和输出总线(SA-IOB)121到124中的每一个。每个存储单元阵列111到114都有由多片存储单元按矩阵形式排列形成的16Mbits的存储容量。组成每个SA-IOB 121到124的每个读出放大器(SA)检测从由组成对应的行解码器组31到34的一行解码器选择的一列对应的存储单元阵列111到114上的一个存储单元读出到位线的数据并且放大检测到的数据。组成每个SA-IOB 121到124的每个输入/输出总线(IOB)在连接到全局输入/输出总线13的同时读取数据时，把由每个相应SA检测并放大的数据发送给全局输入/输出总线13，而在写入数据时，把由全局输入/输出总线13发送的数据发送到从对应的存储单元阵列111到114选出的存储单元。
每个列解码器组21到24安装在每个存储体11到14上并且具有多个列解码器。每个列解码器工作以便对从行列地址缓存器8馈送的列地址进行解码，并输出多个用于将连接到每个存储单元阵列111到114的相应位线的每个SA置于选择状态的列选择开关信号。每个行解码器组31到34安装在每个存储单体11到14上并且具有多个行解码器。每个行解码器对行列地址缓存器8馈送的行地址进行解码并且将每个存储单元阵列111到114的对应字线置于选择状态。
共同连接到存储体11到14的输入缓存器4放大并缓存输入数据输入/输出端DQ的数据然后将它馈送到MUX 6。共同连接到存储单元11到14的输出缓存器5放大并缓存从MUX 6馈送的数据，然后从数据输入/输出端DQ依次将它输出。MUX 6将从组成SA-IOB 121到124的IOB通过全局输入和输出总线13提供的数据馈送到输出缓存器5，并且将从输入缓存器4通过全局输入/输出总线13提供的数据馈送到组成SA-IOB 121到124的IOB。
当从外部馈送的时钟起动信号CKE从它的高的平变为低电平时，命令解码器7对片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS，和与从外部馈送的时钟CLK同步馈送的写起动信号/WE进行解码，如果判断操作为自刷新模式时(入口)，生成高电平自刷新起始信号SRT，并且送到行列地址缓存器8和自刷新电路10。自刷新起始信号SRT用来指示要启动的自刷新处理。另外，命令解码器7还根据从自刷新电路10提供的自刷新信号φSRF来生成一个行起动信号φRAS，并且将它馈送行列地址缓存器8。自刷新信号φSRF是生成行起动信号φRAS的原始信号并且用来设置自刷新处理的基本周期。行起动信号φRAS是用来起动基于行的部件，如行解码器组31到34等的基本信号。此外，当片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS和写起动信号/WE都处于有效低电平时，时钟起动信号CKE处于有效高电平。
当执行普通操作时，行列地址缓存器8根据从外部馈送的地址AD生成一个列地址和一个行地址，并且当从命令解码器7馈送行起动信号ΦRAS时，将行地址馈送的组成每个行解码器组31到34的多个行解码器。另外，当在自刷新处理中从命令解码器7馈送自刷新起始信号SRT时，行列地址缓存器8根据刷新计数器9提供的计数值RCT生成用于自刷新处理的行地址，并且当馈送命令解码器7提供的行起动信号φRAS时，将行地址馈送到组成每个行解码器组31到34的多个行解码器。在自刷新处理中，在自刷新计数器9中，更新它的计数器值RCT并且将更新的计数器值RCT馈送到行列地址缓存器8。根据命令解码器7提供的高电平自刷新起始信号SRT，自刷新电路10在由安装在其中的振荡器(未示出)产生的时钟周期内生成自刷新信号φSRF，并且将它馈送到命令解码器7。
接下来，通过参考图14所示的定时图来描述在自刷新处理中执行具有上述配置的半导体存储器件的内部操作。首先，如图14(2)所示，时钟起动信号CKE在时间t1前的初始状态保持高电平，在时间t2(见图14(1))，时钟CEK与时钟CLK的上升同步地变低。即，在时间t1之前的初始状态，常规的半导体存储器件的内部状态ST为不执行任何操作的空闲状态IST，如图14(4)所示。
在这种初始状态中，如图14(2)所示，时钟起动信号CEK(见图14(1))随着时钟CLK在时间t2的升高同步变低，并且，如图14(3)所示，馈送CMD命令中的一种用来指示设置自刷新模式的SRC命令。例如，当与钟CLK同步地提供低电平片选择器信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE时馈送命令SRC。这使得命令解码器7对低电平片选信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE进行解码并且判断操作被设置为自刷新模式。因此，命令解码器7生成如图14(5)所示的高电平自刷新起始信号SRT并且将它馈送自刷新电路10。
这使得常规半导体存储器件的内部状态ST从它的空闲状态IST变为其自刷新状态SRST，如图14(4)所示。就是说，根据从命令解码器7馈送的高电平自刷新起始信号SRT，在由安装在其中的振荡器产生的时钟周期内，自刷新电路10产生如图14(6)所示的自刷新信号φSRF，并将它馈送到命令解码器7。根据从自刷新电路10馈送的自刷新信号φSRF，这使得命令解码器7产生如图14(7)所示的行起动信号φRAS，并将它馈送到行列地址缓存器8。因此，当从命令解码器7馈送自刷新起始信号SRT时，根据从刷新计数器9提供的计数器值RCT，行列地址缓存器8产生用于自刷新处理的行地址，并且在从命令解码器7馈送行起动信号φRAS时将它馈送到组成每个行解码器组31到34的多个行解码器。此后，在常规的半导体存储器件中，在由安装在自刷新电路10中的振荡器产生的时钟周期(以下称为刷新周期TR)内，以相等间隔对所有字线(4096周)执行自刷新处理。由于常规半导体存储器件是具有由4096(＝212)个刷新处理一次起动的，表示存储单元阵列中许多行的许多刷新处理的DRAM(动态随机存取存储器)，因此只要不执行刷新处理，如果数据不丢失的持续时间(称为实际刷新能力tREF)为64毫秒，那么刷新周期TR事先设置为15.6微秒(图14(6))。另一方面，如果实际刷新能力tREF为128毫秒，那么将刷新周期TR设置为31.2微秒。
接下来，例如，如图14(2)所示，为了在时间t3退出自刷新模式，如果不考虑时钟CLK在时间t3的上升边界(见图14(1))，那么时钟起动信号CKE从其低电平变为高电平。这使得命令解码器7将自刷新起始信号SRT从它的高电平变为低电平，并且将它馈送到自刷新电路10。因此，如图14(6)所示，根据从命令解码器7馈送的低电平自刷新起始信号SRT，自刷新电路10停止产生自刷新信号φSRF。结果，由于自刷新电路10不再馈送刷新信号φSRF，所以，如图14(7)所示，命令解码器7停止产生行起动信号φRAS。通过如上所述的操作，如图14(4)所示，常规半导体存储器件的内部状态ST从其自刷新状态SRST变为其空闲状态IST。此外，当时钟起动信号CKE从它的低电平变为高电平时，如果执行自刷新处理，那么在自刷新处理结束后，常规半导体存储器件的内部状态ST从其自刷新状态SRST变为其空闲状态IST。
在自刷新模式中，在未从外部接入安装了DRAM的诸如计算机等的系统的等待状态中，存储在存储单元中的数据被周期地和自动地保存。因此，在自刷新模式中，刷新处理不直接关系到系统操作，这样就能够尽可能的降低功耗。特别是近年来，便携式电子设备被广泛应用，需要大大降低安装在便携式电子设备中的半导体存储器件的功耗，并且电流消耗的规范变得更加严格(常规的规范大约为1毫安，而现在大约为100微安)。便携式电子设备包括诸如笔记本型，掌上型，袖珍型的计算机，PDA(个人数字助理)，便携式蜂窝电话，PHS(个人手机系统)等。
接下来描述为什么便携式电子设备中的功耗必须降低的原因。在便携式电子设备中，能量由电池，干电池等提供并且便携式电子设备的电源电压要低于由商用电源提供能量的固定型电子设备的电源电压。因此，使安装在便携式电子设备中的半导体存储器件中采用的电源电压降低，结果是，使得组成外围设备，如输入缓存器4或输出缓存器5的晶体管的门限电压也降低了。因降低组成外围电路的晶体管的门限电压容易造成当这种外围电路处于等待状态时泄漏电流(子阈值泄漏电流)的增加的趋势。
此外，如上所述，在安装在便携式电子设备中的半导体存储器件中，由于电流消耗的严格规范，使得在刷新时消耗的电流降低，这样，不但微小的泄漏电流而且每个存储单元的故障过程引起的子阈值泄漏电流都不能忽略不计。然而，在如上所述的常规半导体存储器件的自刷新模式中，在此仅作的一件事情就是根据半导体存储器件中的实际刷新能力tREF按事先设置的刷新周期TR执行周期性的刷新处理。因此，在上述常规半导体器件中，由实际刷新能力tREF决定数据保持电流，并且不能降低交流电，无法满足有关电流消耗的严格规范。此外，也无法降低趋于增加的如泄漏电流，微小泄漏电流等的直流电。
发明内容
鉴于上述情况，本发明的目的是提供一种用于控制半导体存储器件的功率的方法和能够在等待状态下极大降低功耗的半导体存储器件。
根据本发明的第一个方面，提供一种用于具有必须通过刷新来保持数据的存储单元的半导体存储器件的功率控制方法，包括：采用在等待状态中实行功率控制并提供集中刷新状态，断电状态和通电状态，纠错电路编码状态和纠错电路解码状态的超低功耗模式的步骤，和其中在所述集中刷新状态下以集中方式刷新所述存储单元，在所述断电状态下部分断开内部电源电路，和在所述通电状态下接通部分已断开的所述内部电源电路；和其中在所述纠错电路编码状态中，通过所述纠错电路对奇偶校验位进行算术运算以恢复保持特征被损坏了的所述存储单元，其中在所述纠错电路解码状态中，由所述纠错电路根据所述算术运算的结果执行纠错。
另外，优选模式是纠错电路与内部产生的或外部馈送的时钟同步工作。
另外，优选模式是把表示将半导体存储器件内部置于超低功耗模式的状态信号向外部输出。
另外，优选模式是配置半导体存储器件以自刷新模式操作，以使存储单元周期地和自动地刷新。
另外，优选模式是在集中刷新状态中，以比存储单元的维持特征对应的周期短的周期对存储单元执行刷新处理。
另外，优选模式是，其中在断电状态，断开除了内部电源电路中成对的电极外的所有电源。
另外，优选模式是，在断电状态，中断由多个存储单元构成的存储单元阵列的外围电路的泄漏路径。
另外，优选模式是，当提供使半导体存储器件处于超低功耗模式的指令时，发生向集中刷新状态的转变，然后重复从集中刷新状态向断电状态，从断电状态向通电状态，以及从通电状态向集中刷新状态的转变。
另外，优选模式是，在超低功耗模式，当提供退出超低功耗的指令时，如果半导体存储器件处于集中刷新状态，发生向以与存储单元的保持特征对应的周期刷新存储单元的自刷新状态的转变。
另外，优选模式是，在超低功耗模式，当提供退出超低功耗模式的指令时，如果半导体存储器件处于断电状态，发生向以与存储单元的保持特征对应的周期刷新存储单元的自刷新状态的转变。
另外，优选模式是，当提供使半导体存储器件处于超低功耗模式的指令时，依次发生向纠错电路编码状态和集中刷新状态的转变，重复从集中刷新状态到断电状态，从断电状态到通电状态，以及从通电状态到集中刷新状态的转变，直到直到提供退出超低功耗模式的指令。
另外，优选模式是，当提供使半导体存储器件处于超低功耗模式的指令时，依次发生向纠错编码状态，断电状态和集中刷新状态的转变，重复从集中刷新状态到断电状态，从断电状态到通电状态，以及从通电状态到集中刷新状态的转变，直到提供退出超低功耗模式的指令。
另外，优选模式是，在超低功耗模式时，当退出超低功耗模式时，如果半导体存储器件处于集中刷新状态，发生向纠错电路解码状态的转变，然后发生向以与存储单元的保持特征对应的周期刷新存储单元的自刷新状态的转变。
另外，优选模式是，在超低功耗模式时，当提供退出超低功耗模式的指令时，如果半导体存储器件处于断电状态，那么依次发生向通电状态和纠错电路解码状态的转变，然后发生向以与存储单元的保持特征对应的周期刷新存储单元的自刷新状态的转变。
另外，优选模式是，在超低功耗模式，当提供退出超低功耗模式的指令时，如果半导体存储器件处于纠错电路编码状态，在纠错电路编码状态终止后，发生向以与存储单元的保持特征对应的周期刷新存储单元的自刷新状态的转变。
另外，优选模式是，通过从外部馈送的指定信号中产生的第一变化来提供使半导体存储器件处于超低功耗模式的指令，和通过指定信号中产生的第二变化来提供退出超低功耗模式的指令。
另外，优选模式是，在提供了退出超低功耗模式的指令后，再次执行通过指定信号中产生的第二变化来提供使半导体存储器件的内部状态转变为不执行操作的空闲状态的指令。
另外，优选模式是，在指定信号产生了第二变化以提供退出超低功耗模式的指令后，当已过了在纠错电路解码状态中纠错所需的最大时间或更多时间时，在指定信号中产生了第二变化，提供用于将半导体存储器件的内部状态向空闲状态转变的指令。
根据本发明的第二方面，提供了一种具有必须通过刷新来保持数据的存储单元的半导体存储器件，包括：刷新所述存储单元的自刷新执行单元；为每个部件提供电能的内部电源电路；纠错电路，用于对奇偶校验位进行算术运算以恢复保持特征被损坏了的所述存储单元，并根据所述算术运算的结果进行纠错；控制单元，用于控制所述自刷新执行单元，所述内部电源电路，和所述纠错电路；和其中在提供有集中刷新状态，断电状态，通电状态，纠错电路编码状态和纠错电路编码状态的超低功耗模式中，当提供在超低功耗模式下操作以便在等待状态中实行功率控制的指令时，所述控制单元控制所述自刷新执行单元在对所述存储单元进行集中刷新处理的集中刷新状态，所述内部电源电路被部分断开的断电状态，以及在断电状态后所述内部电源电路被通电的通电状态下执行刷新操作；所述纠错电路在纠错电路编码状态下执行所述算术运算；所述纠错电路在纠错电路解码状态下执行所述纠错。
另外，优选模式是，纠错电路与内部产生或外部馈送的时钟同步操作。
另外，优选模式是，控制单元输出表示半导体存储器件内部状态处于超低功耗模式的状态信号。
另外，优选模式是，使用能够周期地和自动地进行刷新操作的自刷新模式
另外，优选模式是，在集中刷新状态中，控制单元使刷新执行单元以比存储单元的维持特征的对应周期短的周期进行刷新处理。
另外，优选模式是，在断电状态，除了内部电源电路中成对电极外，控制单元断开所有电源。
另外，优选模式是，在断电状态时，控制单元中断由多个存储单元组成的存储阵列的外围电路的泄漏路径。
另外，优选模式是，当提供使半导体存储器件在超低功耗模式下操作的指令时，控制单元将半导体存储器件的内部状态变为集中刷新状态，重复从集中刷新状态到断电状态，从断电状态到通电状态，以及从通电状态到集中刷新状态的转变，直到提供退出超低功耗模式的指令。
另外，优选模式是，在超低功耗模式，当提供退出超低功耗的指令时，如果半导体存储器件处于集中刷新状态，控制单元引起半导体存储器件的内部状态向以与存储单元的保持特征对应的周期对存储单元进行刷新处理的自刷新状态的转变的发生。
另外，优选模式是，在超低功耗模式时，当提供退出超低功耗模式的指令时，如果半导体存储器件处于断电状态，控制单元将半导体存储器件的内部状态变为通电状态，然后引起向以与存储单元的保持特征对应的周期对存储单元进行刷新处理的自刷新状态的转变的发生。
另外，优选模式是，当提供在超低功耗操作的指令时，控制单元将半导体存储器件的内部状态依次变为纠错电路编码状态和集中刷新状态，并且重复从集中刷新状态到断电状态，从断电状态到通电状态，以及从通电状态到集中刷新状态的转变，直到提供退出超低功耗模式的指令。
另外，优选模式是，当提供在超低功耗操作的指令时，控制单元将半导体存储器件的内部状态依次变为纠错电路编码状态，断电状态和集中刷新状态，并且重复从集中刷新状态到断电状态，从断电状态到通电状态，以及从通电状态到集中刷新状态的转变，直到提供退出超低功耗模式的指令。
另外，优选模式是，在超低功耗模式中，当提供退出超低功耗模式的指令时，如果半导体存储器件处于集中刷新状态，控制单元将半导体存储器件的内部状态变为纠错电路解码状态，然后引起向以与存储单元的保持特征对应的周期对存储单元进行刷新处理的自刷新状态的转变的发生。
另外，优选模式是，在超低功耗模式中，当提供退出超低功耗模式的指令时，如果半导体存储器件处于断电状态，控制单元将半导体存储器件的内部状态变为通电状态和纠错电路解码状态，然后引起向以与存储单元的保持特征对应的周期对存储单元进行刷新处理的自刷新状态的转变的发生。
另外，优选模式是，在超低功耗模式中，当提供退出超低功耗模式的指令时，如果半导体存储器件处于纠错电路编码状态，在纠错电路编码状态终止后，控制单元引起向以与存储单元的保持特征对应的周期对存储单元进行刷新处理的自刷新状态的转变的发生。
另外，优选模式是，由指定信号中产生的第一变化提供在超低功耗模式下操作的指令，由指定信号中产生的第二变化提供退出超低功耗模式的指令。
另外，优选模式是，当退出了超低功耗模式后，通过指定信号中再次产生的第二变化提供使半导体存储器件的内部状态转变为不执行操作的空闲状态的指令。
此外，优选模式是，在用于提供退出超低功耗模式的指令的指定信号中产生了第二变化后，并且当已过在纠错电路解码状态中纠错所需的最大时间或更多时间时，在指定信号中产生了第二变化，以提供用于将半导体存储器件的内部状态向空闲状态转变的指令。
通过上述配置，采用在等待状态可实施功率控制的超低功耗模式。在超低功耗模式中，提供了集中刷新状态，断电状态以及供电状态。在集中刷新状态下，以集中方式刷新存储单元。在断电状态下，可以部分断开内部电源电路。在供电状态下，接通已经部分断开的内部电源电路。因此，可以极大地降低在等待状态下的功耗。
附图说明
本发明上述及其它目的，优点和特征将通过下面结合附图的描述变得更加清晰。
图1是根据本发明实施例采用了控制半导体存储器件功率的方法的半导体存储器件的配置的示意方框图；
图2A和2B示出了根据本发明实施例的外围电路主要部分的配置的示意图；其中图2A示出了根据本发明实施例的行解码器主要部分配置实例的电路图，图2示出了根据本发明实施例的随机逻辑段的主要部分配置实例的电路图；
图3是解释根据本发明实施例在半导体存储器件处于超低功耗模式后，在突发自刷新状态下退出超低功耗模式时执行的内部操作的时序图；
图4是解释根据本发明实施例当半导体存储器件处于超低功耗模式后，在突发自刷新状态下退出超低功耗模式时执行的内部操作的状态转变图；
图5是解释根据本发明实施例当半导体存储器件已处于超低功耗模式后，超低功耗模式在断电状态下退出时执行的内部操作的时序图；
图6是解释根据本发明实施例当半导体存储器件已处于超低功耗模式后，超低功耗模式在断电状态下退出时执行的内部操作的状态转变图；
图7是解释根据本发明实施例当半导体存储器件已处于超低功耗模式后，超低功耗模式在EEC编码状态下退出时执行的内部操作的时隙图；
图8是解释根据本发明实施例当半导体存储器件已处于超低功耗模式后，超低功耗模式在EEC编码状态下退出时执行的内部操作的状态转变图；
图9是解释根据本发明实施例的半导体存储器件的超低功耗模式外部规范的时序图；
图10是解释根据本发明实施例的半导体存储器件的普通自刷新模式外部规范的时序图；
图11是解释根据本发明实施例的通过控制半导体存储器件功率的方法获得的效果的示意图；
图12是解释根据本发明修改的实施例的半导体存储器件的超低功耗模式外部规范的时序图；
图13是表示常规半导体存储器件配置实例的方框图；和
图14是说明刷新常规半导体存储器件时执行的内部操作的时序图。
具体实施方式
下面参考附图通过多个实施例对执行本发明的最佳模式作进一步的描述。
在本发明中，通过将半导体存储器件的内部状态变为通过组合ECC(纠错电路)编码状态EEST，突发自刷新状态BSST，断电状态PFST，通电状态PNST，ECC解码状态EDST以及普通自刷新状态SRST获得的状态，极大地降低了在等待状态下的功耗。在此，以组合方式提供ECC编码状态EEST，突发自刷新状态BSST，断电状态PFST，通电状态PNST以及ECC解码状态EDST以极大地降低功耗的模式被称为“超低功耗模式”。
ECC编码状态EEST表示可以顺利地利用半导体芯片中形成的ECC电路在正常时间执行数据读和写以及对用于纠正存储在保持特征被损坏了的存储单元中存储的比特差误(刷新缺陷比特)的奇偶校验位进行算术计算和将奇偶校验区写入存储单元的状态。突发自刷新状态BSST表示在相对短的刷新周期TR(以下称为“突发自刷新”)集中执行刷新处理的状态，与以分散方式执行刷新处理的普通自刷新不同。例如，当普通自刷新的刷新周期TR根据实际刷新能力TREF(64毫秒)设置为15.6微秒时，突发自刷新的刷新周期TR设置为几个微秒。通过执行突发自刷新，延长了内部电源电路的断电时间，因此极大地降低了直流电量。
断电状态PFST表示通过延长在ECC编码状态EEST的刷新时间获得的非操作周期期间断开除组成内部电源电路的成对电极外的所有电源，即部分地断开内部电源电路，和通过采用中断存储单元阵列的外围电路泄漏的路径，降低诸如以上描述的子阈值泄漏电流，微小泄漏电流等之类的各种泄漏电流的外围电路等待电流降低(SCRC)方法来降低内部电源电路中的电流消耗的状态。通电状态PNST表示为了在后继突发自刷新状态BSST中执行突发自刷新，接通已经被部分地断开的内部电源电路并且取消使用外围电路SCRC方法操作的状态。ECC解码状态EDST表示纠正对其执行算术运算的刷新缺陷比特的差错的状态。自刷新状态SRST表示进行常规技术中描述的普通自刷新，即，根据保持特征在刷新周期TR对存储单元执行刷新的状态。
在ECC编码状态EEST和ECC解码状态EDST下，通过将视在刷新时间延长到特征所能保证的最大值，可以降低交流电量。例如在半导体存储器件的实际刷新能力tREF为64毫秒的情况下，实在的实际刷新能力延长约1秒。此外，通过重复上述突发自刷新状态BSST，断电状态PFST，以及供电状态PNST，降低了直流电量。通过在超低功耗模式下操作半导体存储器件，在保持数据时的平均电流消耗量降低到常规水平的十分之一。
                 实施例
图1示出了采用在本发明实施例中采用的用于半导体存储器件的功率控制方法的半导体存储器件配置的方框图。在图1中，与图13中功能相同的部分具有相同的参考标号并且省略了相应的描述。在图1所示的半导体存储器件中，新安装的命令解码器21和自刷新电路22代替了命令解码器7和自刷新电路10。如图1所示，新增加了ECC控制器23，ECC24，内部时钟发生电路25，计时器26，内部电源电路27以及“或”门28。此外，虽然在半导体存储器件中也提供了内部电源电路，但由于在自刷新模式中操作时，内部电压VDDI总是馈送到每个部件，因此不作特别的说明。本实施例的半导体存储器件的实际刷新能力设置为64毫秒。
在命令解码器21中，除了常规命令解码器的功能外，还增加了ECC模式解码器31和自模式解码器32。根据自刷新电路10提供的自刷新信号□SRF，命令解码器21产生行起动信号□RAS并且将它馈送到行列地址缓存器8。当外部馈送的时钟起动信号CKE从高电平变为低电平时，ECC模式解码器31对片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS和写起动信号/WE解码，所有馈送的这些信号都与外部提供的时钟CLK同步，并且当判断进行了设置以便可以在超低功耗模式下操作半导体存储器件时，产生高电平编码起始信号ENST，然后将它馈送ECC控制器23并且设置表示进行了设置以便可以在超低功耗模式下操作半导体存储器件的超低功耗标记SLPF和表示ECC24正在执行它的编码处理的编码标记。然后，当ECC控制器23提供表示编码处理已经在ECC24中终止的编码器终止信号ENED后，ECC模式解码器31复位编码标记。
此外，通过时钟起动信号CKE从高电平到低电平的变化从外部提供用来退出超低功耗模式的指令时，ECC模式解码器31复位上述超低功耗标记SLPE。此刻，ECC模式解码器31根据编码标记是否为设置或复位来判断至今已存在的状态是否为超低功耗模式并且ECC24已经终止了它的编码操作，或者存在至今的状态是否为ECC24还未执行它的编码操作的普通自刷新模式。接着，如果操作是在超低功耗模式下并且ECC24已经终止了它的编码操作，那么ECC模式解码器31产生高电平解码器起始信号DEST，然后将它馈送到ECC控制器23并且将解码标记设置为表示ECC24正在进行解码。接下来，当从ECC控制器23馈送表示在ECC24中的解码已经终止的解码终止信号DEED时，ECC模式解码器31复位解码标记。
此外，当从内部电源电路27馈送的内部电源接通信号GON通知内部指定部分的电位已经达到指定电位并且内部电源已经接通时，如果设置了超低功耗标记SLPF，那么ECC模式解码器31从它的低电平变为高电平，使第二自刷新起始信号SRT2变为高电平。另一方面，当内部电源接通信号GON从它的低电平变为高电平时，如果设置了超低功耗标记SLPF，由于第二自刷新起始信号SRT2升高，ECC模式解码器31产生高电平解码起始信号DEST，然后将它馈送到ECC控制器23并设置解码标记。
当从外部馈送的时钟起动信号CKE从它的高电平变为低电平时，自模式解码器32对片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS和写起动信号/WE进行解码，所有馈送的这些信号都与外部提供的时钟CLK同步，并且当判断进行的设置是在普通自刷新模式而不是在超低功耗模式下操作半导体存储器件时，产生高电平第一自刷新起始信号SRT1，并将它馈送到自刷新电路22和“或”门28。另外，当外部馈送的时钟起动信号CKE从它的高电平变为低电平时，自模式解码器32对片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS和写起动信号/WE进行解码，所有馈送的这些信号都与外部提供的时钟CLK同步，当进行了设置以便可以在超低功耗模式下操作半导体存储器件时，设置表示在超低功耗模式下操作的超低功耗标记。此外，由于外部馈送的时钟起动信号CKE从高电平到低电平的变化导致馈送用于退出超低功耗模式的指令时，自模式解码器32复位超低功耗模式并且将第一和第二自刷新起始信号SRT1和SRT2都复位为低电平，而与第一和第二自刷新起始信号SRT1和SRT2的电平无关。
另外，当ECC控制器23馈送编码终止信号ENED并且如果设置了上述超低功耗标记时，那么自模式解码器32产生高电平第二自刷新起始信号SRT2并且将它馈送到自刷新电路22，“或”门28以及ECC模式解码器31。类似地，当从内部电源电路27馈送的内部电源接通信号GON从它的低电平变为高电平并且如果设置了超低功耗标记，那么自模式解码器32产生第二高电平自刷新起始信号SRT2并且将它馈送到自刷新电路22，“或”门28以及ECC模式解码器31。此外，当馈送解码终止信号DEED时，自模式解码器32产生第一高电平自刷新起始信号SRT1并且将它馈送到自刷新电路22和“或”门28。
根据自模式解码器32馈送的第一和第二高电平自刷新起始信号SRT1和SRT2，自刷新电路22改变安装在其中的振荡器产生的时钟振荡频率并且产生自刷新信号□SRF并将它馈送到命令解码器21。当馈送第一高电平自刷新起始信号SRT1时，自刷新电路22设置振荡器产生的时钟振荡频率，以使刷新周期TR变为15.6微秒，并且当馈送第二高电平自刷新起始信号SRT2时，设置振荡器所产生的时钟振荡频率，以使刷新周期TR变为几微秒。
另外，当通过终止所有存储单元阵列111到114中的所有字线上的突发自刷新处理使安装在其中的计数器的值为4096时，自刷新电路22产生表示突发自刷新处理已经终止的高电平自刷新终止信号SRED并且将它馈送到自模式解码器32和计时器26。此外，根据自刷新终止信号SERD，自刷新电路22产生高电平内部电源断开信号GOFF以指示断开内部电源电路27。另外，根据从计时器26馈送的表示转到内部电源电路27所需时间(称作“内部单电源断开时间”)已过的内部断电终止信号PEND，自刷新电路22将内部电源断开终止信号PEND从它的高电平变为低电平，以起动内部电源电路27并将它馈送到内部电源电路27。
根据ECC模式解码器31馈送的高电平编码起始信号ENST，ECC控制器23生成与内部时钟生成电路25提供的内部时钟CLKIN同步地编码期间用于控制读和写操作的内部命令，地址AD以及编码标记ENC，并且将内部命令和地址AD馈送到命令解码器21，编码标记ENC馈送到ECC24。在此，内部命令由片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS和写起动信号/WE组成。命令解码器21通过内部时钟CLKIN从它的低电平变为高电平时产生的上升边缘接收内部命令。当对组成存储单元阵列111到114的所有存储单元进行奇偶计算和在ECC24终止向每个存储单元写入奇偶区时，ECC控制器23向ECC模式解码器31馈送编码终止信号ENED。此外，根据从ECC模式解码器31馈送的与内部时钟CLKIN同步的高电平解码起始信号DEST，ECC控制器23产生用于在解码中控制读和写操作的内部信号，地址AD和解码标记DEC并且将内部命令和地址AD馈送到命令解码器21，将编码标记DEC馈送到ECC24。然后，当如上指示的解码在ECC24终止后，ECC控制器23将解码终止信号DEED馈送到ECC模式解码器31和自模式解码器32。
根据从ECC控制器23馈送的并且与从内部时钟生成电路25馈送的内部时钟CLKIN同步的编码标记ENC，ECC24通过MUX 6访问每个存储单元11到14，并且执行用于纠正刷新缺陷比特的差错的奇偶校验位的算术计算和将奇偶区写入存储单元。另外，根据ECC控制器23馈送的解码标记DEC，ECC24通过MUX 6与内部时钟CLKIN同步地访问每个存储单元11到14并且对刷新缺陷比特执行奇偶校验位算术计算以进行纠错。如果半导体存储器件的存储容量为，例如，64Mbit，那么ECC24的纠错能力可以达到1,000到10,000比特。内部时钟生成电路25产生用于ECC控制器23和ECC24的内部时钟CLKIN。根据从自刷新电路22馈送的高电平位自刷新终止信号SRED，计时器26起动一个预先设置好的利用熔断器等编程的内部电源断开时间的时间测量，当内部电源断开时间一过，就馈送表示自刷新电路22终止的内部电源断开终止信号PEND。在测量内部电源断开时间时，如果在时钟起动信号CKE从它的低电平变为高电平时使自模式解码32馈送的超低功耗标记SLPF复位，那么计时器26停止对内部电源断开时间的测量并且将高电平内部电源断开终止信号PEND馈送到自刷新电路22。
内部电源电路27馈送半导体存储器件每个部件内所出现的各种电压，它们包括，例如，字线电位VPP，位线电位VARY，位线电位1.5倍的电位，成对的电极电位VPLT，外围电路电位VPER，存储单元部分底层电位VBB以及用于向组成列解码器组21到24的列解码器，组成行解码器组31到34的行解码器或组成随机逻辑部分的外围电路等提供上述内部电压或外部电压VDDE的高电平起动信号ACT。根据高电平内部电源断开信号GOFF，内部电源电路27停止向半导体存储器件提供内部电压并且将起动信号ACT从它的高电平变为低电平然后将其馈送到上述外围电路。此外，当自刷新电路22馈送的内部电源断开信号GOFF从它的高电平变为低电平时，内部电源电路27开始向半导体存储器件提供内部电压并且将上述起动信号ACT从它的低电平变为高电平然后将其馈送上述外围电路。
图2A和2B示出了根据本发明实施例的外围电路主要部分的配置图。图2A示出了行解码器41主要部件的配置实例。在行解码器41中，提供用于解码行地址的解码部分42的后级，由P沟道MOS晶体管和N沟道MOS晶体管组成的每个反相器431到43n作为输出部分，反相器431到43n(“n”代表自然数)的每个输出端都连接到相应的存储单元阵列的每个相应字线WL1到WLn。通过组成电源中断部分的反相器45向MOS晶体管的电源提供外部电压VDDE并且向它的栅极提供起动信号ACT。因此，在断电状态PFST时，当起动信号ACT从它的高电平变为低电平时，由于MOS晶体管44是断开的，因此抑制了行解码器41的子阈值泄漏电流的产生。图2B示出了随机逻辑部分51的主要部件的配置实例。
在随机逻辑部分51中，将由P沟道MOS晶体管和N沟道MOS晶体管组成的“m”片反相器521到52m(m位自然数)进行级联。将组成电源中断部分的P沟道MOS晶体管53的漏极连接到组成每个反相器521到52m的每个P沟道MOS晶体管的每个源极。对MOS晶体管53的源极施加外部电压VDDE并且通过组成电源中断部分的反相器54向它的栅极提供起动信号ACT。因此，当起动信号ACT在断电状态PFST从它的高电平变为低电平时，由于MOS晶体管53是断开的，因此抑制了随机逻辑部分51中子阈值泄漏电流的产生。
在稳定方式下，由于在操作开始后需要很多时间(例如，大约200微秒)来提供具有给定值的内部电压，因此内部电源电路27监视施加到每个部件以外，达到具有上述给定值的电位所需最长时间的电位，然后检测已经达到具有给定值的电位并且向ECC模式解码器31和自模式解码器32提供高电平内部电源接通信号GON。如上所述，内部电源电路27提供的电位通常包括字线电位VPP，位线电位VARY，位线电位一倍半的电位，成对电极电位VPLT，外围电路电位VPER，以及存储单元部分底层电位VBB等。在这些电位当中，达到具有给定电位值所需时间最长的电位是字线电位VPP或存储单元部分底层电位VBB。上述时间由内部电源电路27的电流提供容量和其中存在的负载容量来确定。按通常方法确定内部电源电路27的电流提供容量以使在设计时，在初始化序列中经过100微秒后电位达到给定值。例如，如果在存储部分底层电位VBB和字线电位VPP之间存在大量寄生电容，那么必须在存储部分基底电位VBB达到给定电位值后再开始提供字线电位VPP，字线电位是达到给定电位值所需时间最长的电位。按上述顺序施加电位的原因是为了避免当字线电位达到指定值使存储单元部分基底电位VBB为负时发生破坏存储在存储单元中的数据的危险。“或”门85对第一刷新起始信号和第二刷新信号执行“或”运算并且将计算结果施加到行列地址缓存器8。
下面解释具有上述配置的半导体存储器件的操作。首先，通过参考图3、5和7所示的时隙图和图4、6和8所示的状态转变图来描述在超低功耗模式下执行的内部操作。
(1)在被设置为超低功耗模式的半导体存储器件在突发自刷新状态“BSST”下退出的情况(见图3和4)。
在此，如图3(3)所示，假设时钟起始信号CKE在时间t1之前的初始状态保持高电平并且它随时钟CLK(见图3(1))在时间t2时的升高同步地变为低电平。即，如图3(5)和图4所示该实施例的半导体存储器件的内部状态ST在空闲时间处于不执行任何操作的空闲状态IST。
在这种初始状态中，如图3(3)所示，时钟起动信号CKE随时钟CLK(见图3(1))在时间t2时的升高同步地变为低电平，与此同时，如图3(4)所示，提供作为其中一种CMP命令的SPC命令来给出用来设置超低功耗模式的指令。当例如与时钟CLK同步地馈送低电平片选信号/CS，高电平行地址选通信号/RAS，高电平列地址选通信号/CAS和低电平写起动信号/WE时提供SPC命令。这样引起了如图3(5)和图4所示的该实施例的半导体存储器件的内部状态ST从它的空闲状态IST变为ECC编码状态EEST。组成命令解码器21的ECC模式解码器31和自模式解码器32用SPC命令对低电平片选信号/CS，高电平行地址选通信号/RAS，高电平列地址选通信号/CAS和低电平写起动信号/WE解码并且判断半导体存储器件处于超低功耗模式。因此，ECC模式解码器31产生高电平编码起始信号ENST并且将它馈送到ECC控制器23以及设置超低功耗标记SLPF(见图3(19))和编码器标记。另一方面，自模式解码器32设置超低功耗标记SLPF。
根据高电平编码起始信号ENST，与图3(2)所示的时钟CLKIN同步，ECC控制器23产生内部命令，地址AD和编码标记ENC并且将内部命令和地址AD馈送到命令解码器21以及将编码标记ENC馈送到ECC24。这样根据编码命令ENC和图3(2)所示的同步内部时钟CLKIN，ECC24通过MUX 6访问存储单元11到14并且起动每个存储单元阵列111到114中适当的码字以及执行用于纠正刷新缺陷比特的奇偶校验位算术计算和写入存储单元校验区。然后，当在ECC24中完成了组合每个存储单元阵列111到114的所有存储单元的奇偶校验的算术计算和向存储单元的奇偶校验区写入后，ECC控制器23将图3(7)中所示的高电平编码终止信号ENED馈送到ECC模式解码器31和自模式解码器32。因此，当ECC控制器23馈送编码终止信号ENED时，ECC模式解码器31复位编码标记。另一方面，当ECC控制器23馈送编码终止信号ENED时，由于在这种情况下设置的是超低功耗模式，因此自模式解码器32产生图3(8)所示的高电平第二自刷新起始信号SRT2并将它馈送到自刷新电路22，“或”门28和ECC模式解码器31。
这样就使该实施例的半导体存储器件的内部状态ST从ECC编码状态EEST变为突发自刷新状态BSST。即，由于馈送了高电平第二自刷新起始信号SRT2，在设置了振荡器产生的振荡频率使得刷新周期TR为几微秒后，自刷新电路22产生图3(9)所示的自刷新信号□RAS并且将它馈送到行列导致缓存器8和命令解码器21。这样命令解码器21产生图4(10)所示的行起动信号□RAS并且将它馈送到行列地址缓存器8。
因此，当通过“或”门28馈送第二自刷新起始信号SRT2时，根据刷新计数器9馈送的计数值RCT，行列地址缓存器8产生用于突发自刷新处理的行地址并且随着行起动信号□RAS的馈送，将它馈送到组成每个行解码器组31到34的多个解码器。此后，在本实施例的半导体存储器件中，刷新操作在几微秒的刷新周期TR内在所有字线(4096个周期)以相同的时间间隔执行。
接着，当随着对所有存储单元阵列111到114的所有字线进行的突发自刷新处理的完成其中提供的计数值变为4096时，自刷新电路22产生图3(11)所示的高电平自刷新终止信号SERD并将它馈送到自模式解码器32和计时器26。此外，根据自刷新终止信号SRED，自刷新电路22产生高电平内部功率断开信号GOFF并且将它馈送到内部电源电路27。
这样本实施例的半导体存储器件的内部状态ST从突发自刷新状态BSST变为断电状态PFST。即，根据高电平内部电源断开信号GOFF，内部电源电路27停止向半导体存储器件提供内部电压，并且通过起始信号ACT从它的高电平变为低电平，从外部电压VDDE断开馈送到由组成列解码器组21到24的列解码器构成的外围电路，组成行解码器组31到34的行解码器，随机逻辑部分的内部电压。如图3(15)所示，结果由于内部电压变得更低，因此降低了内部电源电路27的功耗并且从内部电源电路27(提供低阻抗和子阈值泄漏电流的短路)流出的泄漏电流也降低了。此外，在外围电路，子阈值泄漏电流被中断。另一方面，根据高电平自刷新终止信号SERD，计时器26开始测量内部电源断开时间。然后，如果内部电源断开时间已过，计时器26将图3(12)所示的高电平内部电源断开终止信号PEND馈送到自刷新电路22。因此，根据高电平内部电源断开终止信号PEND，如图3(13)所示，为起动内部电源电路27，通过将内部电源断开信号GOFF从它的高电平变为低电平，自刷新电路22将信号GOFF馈送到内部电源电路27。
这样本实施例的半导体存储器件的内部状态ST从它的断电状态PFST变为它的通电状态PNST。即，如图3(15)所示，由于内部电源断开信号GOFF从它的高电平变为低电平，内部电源电路27开始向半导体存储器件的每个部分提供内部电压。当检测到所监测的(本例为字线电位VPP)电位达到了给定的电位值，内部电源电路27将图3(14)所示的高电平内部电源接通信号GON馈送到ECC模式解码器31和自模式解码器32。因此，由于内部电源接通信号GON从它的低电平变为高电平以及设置了超低功耗标记，所以自解码器32产生高电平第二自刷新起始信号SRT2并且将它馈送到自刷新电路22，“或”门28和ECC模式解码器31。另一方面，虽然它的内部电源接通信号GON从它的低电平变为高电平，但由于设置了超低功耗标记SLPF，所以ECC模式解码器31不执行任何操作。
这样本实施例的半导体存储器件的内部状态ST从通电状态PNST变为突发自刷新状态BSST。此后，直到图3(3)所示的时钟起动信号CKE从它的低电平变为高电平，如图4所示，本实施例的半导体存储器件的内部状态ST重复从它的突发自刷新状态BSST到它的断电状态PFST，从它的断电状态PFST到它的通电状态PNST，和从它的通电状态PNST到它的突发自刷新状态BSST的转变。
接着，如图3(3)所示，假设本实施例的半导体存储器件的内部状态ST在时间t3为突发自刷新状态BSST，为退出超低功耗模式，时钟起动信号CKE从它的低电平变为高电平。这样如图3(8)所示，自模式解码器32复位超低功耗标记并且将第二自刷新起始信号SRT2从它的高电平变为低电平，然后将它馈送到自刷新电路22，“或”门和ECC模式解码器31。此外，如图3(19)所示，为响应时钟起动信号CKE从它的高电平到低电平的改变，ECC模式解码器31复位超低功耗标记。因此，由于在这种情况下复位了超低功耗标记SLPF和编码标记，因此ECC模式解码器31判断至此存在的状态为超低功耗状态并且ECC24已经在这个状态中终止了它的编码操作。ECC模式解码器31产生图3(16)所示的高电平解码起始信号DEST，将它馈送到ECC控制23并且复位解码标记。
这样本实施例的半导体存储器件的内部状态ST如图3(5)和图4所示从它的突发自刷新状态BSST变为ECC解码EDST状态。即，根据低电平第二自刷新电路22，自刷新电路22停止产生自刷新信号□SRF。结果由于不再从自刷新电路22馈送自刷新信号□SRF，因此命令解码器21停止产生行起动信号□RAS。另一方面，根据高电平解码起始信号DEST，与图3(2)所示的内部时钟CLKIN同步，ECC控制器23产生执行解码时用于控制读和写操作的内部命令，地址AD和解码标记DEC并且将内部命令和地址AD提供给命令解码器21以及将编码标记ENC提供给ECC24。这样与图3(2)所示的内部时钟CLKIN同步，ECC通过MUX 6访问存储单元11到14并且对已执行奇偶校验位的算术计算的刷新失败比特中的差错进行纠错。然后，当指示的解码操作在ECC24中终止后，ECC控制器23向ECC模式解码器31和自模式解码器32馈送图3(17)所示的高电平解码终止信号DEED。结果是，ECC模式解码器31复位解码标记。另一方面，根据高电平解码终止信号DEED，自模式解码器32产生图3(18)所示的高电平第一自刷新起始信号SRT1并且将它馈送到自刷新电路22和“或”门28。
这样本实施例的半导体存储器件的内部状态ST从它的ECC解码状态变为它的自刷新状态SRST。即，由于已经馈送了第一高电平自刷新起始信号SRT1，因此自刷新电路22通过振荡器产生的时钟振荡频率进行设置，以使刷新周期TR变为15.6微秒并且产生自刷新信号□SRF并将它馈送到行列地址缓存器8和命令解码器21。这样命令解码器21产生行起动信号□RAS并且将它馈送到行列地址缓存器8。
因此，当通过“或”门28馈送第一自刷新起始信号SRT1时，根据刷新计数器9馈送的计数器值RCT，行列地址缓存器8产生用于普通自刷新处理的行地址，并且在馈送行起动信号□RAS时将它馈送到组成每个行解码器组31到34的多个行解码器。此后，在本实施例的半导体存储器件中，以15.6微秒的刷新周期TR中对所有字线(4096个循环)以相同的时间间隔执行刷新操作。
接下来，为退出自刷新状态SRST，例如，在图3(3)所示的时间t4，时钟起动信号CKE从它的低电平变为高电平。这样自模式解码器32如图3(18)所示将第一自刷新起始信号SRT1从它的高电平变为低电平并且将它馈送到自刷新电路22和“或”门28。因此，根据低电平第一自刷新起始信号SRT1，自刷新电路22停止产生自刷新信号φSRF。结果由于不再从自刷新电路22馈送自刷新信号φSRF，因此命令解码器21停止产生行起动信号□RAS。通过上述操作，本实施例的半导体存储器件的内部状态ST如图3(5)和图4所示从它的自刷新状态SRST变为它的空闲状态IST。此外，在上述半导体存储器件中，没有从ECC解码状态EDST到空闲状态IST的直接变换的原因如下。就是说，由于与内部时钟CLKIN同步地执行内部操作，如果内部时钟CLKIN的变化引起的纠错提前终止，如果发生了内部状态ST到空闲状态IST的转变而没有到其普通自刷新模式的转变并且其余的转变不变，那么存储在每个存储器中的数据就有被破坏的危险。
(2)在将半导体存储器件设置为超低功耗的模式后，超低功耗模式在断电状态PFST的状态下退出的情况(见图5和图6)。
首先，在本实施例的半导体存储器件中，当时钟起动信号CKE从它的高电平变为低电平时馈送的SPC命令使它处于超低功耗模式后，其内部状态ST如图6所示依次从空闲状态IST经过ECC编码状态EEST，突发自刷新状态BSST，断电状态PFST变为通电状态PNST，然后重复从其通电状态到其突发自刷新状态，从其突发自刷新状态BSST到其断电状态PFST，以及从其断电状态PFST到其通电状态PNST的转变，与上述第一种情况中所述的相同，因此省略了对它的描述。
接下来，如图5(3)所示，假设在本实施例的半导体存储器件的内部状态ST为断电状态PFST时的时间t3，为退出超低功耗模式，时钟起动信号CKE从它的低电平变为高电平。为响应时钟起动信号CKE从它的低电平变为高电平，自模式解码器32复位超低功耗标记，并且，如图5(19)所示，ECC模式解码器31同时复位超低功耗标记SLPF。结果是，由于计时器26正在测量内部电源断开时间，响应超低功耗标记SLPF的复位，计时器26停止测量内部电源断开时间，并且如图5(6)所示将高电平内部电源断开终止信号PEND馈送到自刷新电路22。因此，根据高电平内部电源断开终止信号PEND，为了起动内部电源电路27，如图5(13)所示，自刷新电路22将内部电源断开信号GOFF从它的高电平变为低电平并且将它馈送到内部电源电路27。
这样，如图5(5)和图6中的虚线所示，本实施例的半导体存储器件的内部状态ST从它的断电状态PFST变为它的通电状态PNST。即，如图5(15)所示，由于内部电源断开信号GOFF从它的高电平变为低电平，因此内部电源电路27开始向半导体存储器件的每个部件提供内部电压。然后，当检测出所监测的电位已经达到给定的电位值时，内部电源电路27将如图5(14)所示的高电平内部电源接通信号GON馈送到ECC模式解码器31和自模式解码器32。这样，虽然内部电源接通信号GON已经从它的低电平变为高电平，但由于已经复位了超低功耗标记，因此如图5(8)所示，自模式解码器32不产生高电平第二自刷新起始信号SRT2。另一方面，由于内部电源接通信号GON已经从它的低电平变为高电平并且已经复位了超低功耗标记SLPF，因此ECC模式解码器31产生一个高电平解码起始信号并且将它馈送到ECC控制器23并且复位解码标记。
这样，如图5(5)和图6中的虚线所示，本实施例的半导体存储器件的内部状态ST从它的通电状态PNST变为它的ECC解码状态EDST。此后，如上述情况(1)中所述，例如如图5(3)所示，在时钟起动信号CKE从它的低电平变为高电平的时间t4，当半导体存储器件的内部状态ST从它的ECC解码状态EDST变为它的自刷新状态SRST后，变为其空闲状态IST。
(3)在半导体存储器件已经处于超低功耗模式后，超低功耗模式在ECC编码状态EEST退出的情况(见图7和8)。
首先，在本实施例的半导体存储器件中，当时钟起动信号CKE从它的高电平变为低电平时，由馈送的SPC命令使它处于超低功耗的模式后，如图8所示，其内部状态ST从其空闲状态IST变为其ECC编码状态EEST，这些与上述情况(1)中所述的相同，因此省略对它们的描述。
接下来，如图7(3)所示，假设在本实施例的半导体存储器件的内部状态ST为ECC编码状态EEST的时间t3，为了退出超低功耗模式，时钟起动信号CKE从它的低电平变为高电平。响应时钟起动信号CKE从它的低电平变为高电平，自模式解码器32复位超低功耗标记，并且，如图7(9)所示，ECC模式解码器31同时复位超低功耗标记SLPF。然后，当对组成每个存储单元111到114的所有存储单元进行的校验位计算和将校验区写入每个存储单元的操作在ECC24中终止时，ECC控制器23将图7(7)所示的编码终止信号ENED馈送到ECC模式解码器31和自模式解码器32。因此，当ECC控制器23馈送编码终止信号ENED时，ECC模式解码器31复位解码标记。另一方面，由于当ECC控制器23馈送编码终止信号ENED时复位了超低功耗标记，因此自模式解码器32产生图7(8)所示的高电平第一自刷新起始信号SRT1并且将它馈送到自刷新电路22和“或”门28。
这样，本实施例的半导体存储器件的内部状态ST从它的ECC编码状态EEST变为它的自刷新状态SRST。如上面情况(1)中所述，在状态从它的ECC解码状态EDST变为它的自刷新状态SRST后，例如如图7(3)所示，在时钟起动信号CKE从它的低电平变为高电平的时间t4，半导体存储器件的内部状态ST变为它的空闲状态IST。
(4)在半导体存储器件已经处于超低功耗模式后，超低功耗模式在断电状态PNST下退出的情况。
首先，在本实施例的半导体存储器件中，在时钟起动信号CKE从它的高电平变为低电平时馈送的SPC命令使它处于超低功耗模式后，它的内部状态ST依次从空闲状态IST经过ECC编码状态EEST，突发自刷新状态BSST，断电状态PFST变为通电状态PNST，然后重复从它的通电状态到它的突发自刷新状态，从它的突发自刷新状态BSST到它的断电状态PFST，以及从它的断电状态PFST到它的通电状态PNST的转变，与上述第一种情况中所述的相同，因此省略了对它的描述。
接下来，假设在本实施例的半导体存储器件的内部状态ST处于通电状态PNST时，为退出超低功耗模式，时钟起动信号CKE从它的低电平变为高电平。在这种情况下，在变为通电状态PNST之后，半导体存储器件的内部状态ST依次变为一次性突发自刷新状态BSST，ECC编码状态EEST，和自刷新状态SRST，并且此后，如上面情况(1)中所述，在时钟起动信号CKE从它的低电平变为高电平时，变为空闲状态IST。
下面，将参考图9和图10所示的时序图解释本实施例的半导体存储器件的外部规范。图9和图10中斜线阴影区表示可以用于操作的信号的高电平或低电平。
(A)超低功耗模式中的外部规范
首先，与图9(1)所示的时钟CLK的上升同步，在图9(3)到9(8)依次所示的顺序中，在t1提供低电平片选信号/CS，低电平行地址选通信号/RAS，高电平列地址选通信号/CAS，低电平写起动信号/WE，用于选择存储体11到14以外任何一个给定的存储体的存储体选择信号BS，以及地址AD。低电平片选信号/CS，低电平行地址选通信号/RAS，高电平列地址选通信号/CAS和低电平写起动信号/WE表示用于给出使每个存储单元阵列11到14上形成的每个输入和输出线处于预充电状态的指令的PCC命令。在此，预充电状态表示与输入和输出线中的每一个对应安装的每个存储单元中有可能从外部写数据或向外部读数据的状态。
接下来，在时间t1后已过预充电时间tRP或根据规范预定的更长时间后的时间t2时，与时钟CLK的上升同步，图9(2)所示的时钟起动信号CKE从它的高电平变为低电平，并按图9(3)到图9(6)的顺序提供低电平片选信号/CS，高电平行地址选通信号/RAS，高电平列地址选通信号/CAS和低电平写起动信号/WE。低电平片选信号/CS，高电平行地址选通信号/RAS，高电平列地址选通信号/CAS和低电平写起动信号/WE表示用于发出设置超低功耗模式的指令的一个SPC命令。这样就使本实施例的半导体存储器件处于超低功耗模式，并且初始化上面情况(1)中所述的前半部分的内部操作。在此，不是总需要提供PCC命令，存储体选择信号BS和地址AD，但是需要在提供SPC命令之前，提前时间tRP馈送这些PCC命令，存储体选择信号BS和地址AD，并且内部状态必须在提供SPC命令时完全处在空闲状态。
然后，为了在例如时间t3退出超低功耗模式，图9(2)所示的时钟起动信号CKE从它的低电平变为高电平。结果是，根据时钟起动信号CKE从它的低电平变为高电平时的时间和上面情况(1)到(4)中所述的步骤，本实施例的半导体存储器件开始退出超低功耗模式。接下来，在时钟起动信号CKE从它的低电平变为高电平之后，在经过预定时间tSLT之前，例如在时间t4，图9(2)所示的时钟起动信号CKE从它的高电平变为低电平，并且馈送图9(8)所示的地址AD。下面是为什么执行这个过程的原因。即，如后面所述，为了将本实施例的半导体存储器件的内部状态从自刷新状态SRST变为空闲状态IST，时钟起动信号CKE必须在时间t5从它的低电平变为高电平，但是，在变化发生之前，时钟起动信号CKE从它的低电平变为高电平时不能失败。然而，并不总需要提供地址AD。
接下来，在时间t4后经过预定时间tSLE后的时间t5，图9(2)所示的时钟起动信号CKE从它的低电平变为高电平。这样根据上面情况(1)到(4)所述的步骤，半导体存储器件的内部状态从它的自刷新状态SRST变为它的空闲状态IST。在此，如上面情况(1)所述，当考虑上述内部时钟CLKIN的分散时，时间tSLE是纠正作为它的外部规范预定的内部时钟CLKIN的分散引起的错误所需要的最大或更长的时间。
接下来，在时间t5后经过预定时间tRC后的时间t6后，按图9(3)到图9(6)所示的顺序，提供低电平片选信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE。低电平片选信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE表示用来给出用于自动刷新操作的指令的命令ORC。这里，利用刷新计数器9在指定刷新地址的一次性操作中执行自动刷新操作。此外，如果需要，在时间t6后经过预定时间tRC后的时间t7后，为起动每个存储体11到14，按图9(3)到图9(6)所示的顺序，提供低电平片选信号/CS，低电平行地址选通信号/RAS，高电平列地址选通信号/CAS和高电平写起动信号/WE。低电平片选信号/CS，低电平行地址选通信号/RAS，高电平列地址选通信号/CAS和高电平写起动信号/WE表示用来起动每个存储体11到14的命令BAC。
(B)普通自刷新处理的外部规范
首先，在时间t1，与图10(1)所示的时钟CLK的上升同步，按图10(3)到图10(1)所示的顺序，馈送低电平片选信号/CS，低电平行地址选通信号/RAS，高电平列地址选通信号/CAS，低电平写起动信号/WE，存储体选择信号BS和地址AD。低电平片选信号/CS，低电平行地址选通信号/RAS，高电平列地址选通信号/CAS和低电平写起动信号/WE表示上述的命令PCC。
接下来，在时间t1后经过预定时间tRP后的时间t2后，按照图10(2)所示的顺序，与图10(1)所示时钟CLK同步，时钟起动信号CKE从它的高电平变为低电平，并且按图10(3)到图10(6)所示的顺序，馈送低电平片选信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE。低电平片选信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE表示用于给出设置普通自刷新模式的指令的命令SRC。这样，本实施例的半导体存储器件的内部状态就处于普通自刷新模式。虽然不总是需要在时间t1提供命令PCC，存储体选择信号BS和地址AD，但是必须在提供命令SRC之前提前时间tRP馈送这些信号，并且半导体存储器件的内部状态在提供命令SRC时必须已经完全变为空闲状态IST。然后，为在例如时间t3退出普通自刷新模式，图10(2)所示的时钟起动信号CKE从它的低电平变为高电平。这样，本实施例的半导体存储器件开始退出普通自刷新模式。
接下来，为使半导体存储器件再次处于普通自刷新模式，在时间t3后正好在经过预定时间tRC之前时钟CLK(见图10(1))上升时的时间t4之后时钟CLK到达的时间t5，与时钟CLK的上升同步，时钟起动信号CKE从它的高电平变为低电平，并且按照图10(3)到图10(6)所示的顺序，馈送低电平片选信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE。这样，本实施例的半导体存储器件就处于普通自刷新模式。接着，为再次退出普通自刷新模式，在例如时间t6，图10(2)所示的时钟起动信号CKE从它的低电平变为高电平。这样，本实施例的半导体存储器件开始退出普通自刷新模式。
此后，为执行自动刷新操作，在时间t6后正好经过预定时间tRC之前时钟CLK(见图10(1))上升时的时间t7之后时钟CLK到达上升的时间t7，按照图10(3)到图10(6)所示的顺序，馈送低电平片选信号/CS，低电平行地址选通信号/RAS，低电平列地址选通信号/CAS和高电平写起动信号/WE，它们表示给出用来自动刷新操作指令的命令ORC。
这样，根据本实施例的半导体存储器件，通过将半导体存储器件的内部状态置于通过在操作EEC编码器状态EEST，突发自刷新状态BSST，断电状态PFST，通电状态PNST和具有普通自刷新状态SRST的ECC解码状态EDST的超低功耗模式ECC中组合一种状态获得的状态，极大降低了处于等待状态时的功耗。
在此，参考图11描述本实施例的半导体存储器件中采用的功率控制的效果。在图11中，曲线“a”代表在半导体存储器件中直流电为50微安的情况下用于保持数据到实际刷新能力tREF的电流的特征曲线，曲线“b”代表在本实施例的半导体存储器件中直流电平均量为10微安的情况下用于保持数据到实际刷新能力tREF的电流的特征曲线。由于本实施例的半导体存储器件的实际刷新能力tREF为64毫秒，如果不采用任何功率控制方法，那么保持数据所用的电流量大约为如图11中所示点P1处的200微秒。然后，由于半导体存储器件处于ECC编码状态和ECC解码状态EDST，视在刷新时间延长到可由特征保证的它的最大级别，并且由于交流电量的降低，如图11所示，视在刷新能力tREF从点P1的水平延长到点P2并且保持数据的电流量可以降低到大约70微安。此外，由于半导体存储器件处于断电状态PFST，因此降低了直流电量，结果是，保持数据的电流从点P2位置的电流量降低到点P3的大约200微安。本实施例的半导体存储器件中采用的功率控制方法可以为那些适合当它开机和等待外部的输入信号时通过接收的信号返回普通操作状态的便携式电子设备，如手提蜂窝电话，PHS等提供最好的效果。
很显然本发明不限于上述实施例，在不脱离本发明范围和精神的前提下可以对本发明进行变化和修改。例如，在上面的实施例中，时钟CLK，内部时钟CLKIN和时钟起动信号CKE为有效高电平，而片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS和写起动信号/WE为有效低电平，然而，所有信号都可以为有效高电平或低电平，或者时钟CLK，内部时钟CLKIN，片选信号/CS，行地址选通信号/RAS，列地址选通信号/CAS和写起动信号/WE可以为有效高电平。此外，在上面的实施例中，在上面情况(1)到(4)所述的内部操作中，为了退出超低功耗模式，当时钟起动信号CKE从它的低电平变为高电平时，内部状态在成功地自动变为自刷新状态后，变为它的空闲状态IST。然而，本发明不局限于此。即，半导体存储器件可以配置为使它的操作一旦设置为普通自刷新模式并且此后退出自刷新模式后，使它处于空闲状态IST，但是，半导体存储器件可以配置成通过从外部馈送命令SRC，在半导体存储器件一旦处于普通自刷新模式后，退出普通自刷新模式并且转变到它的空闲状态IST。
另外，在上述实施例中，当提供图9(3)到图9(6)和图10(3)到图10(6)中所示的组合信号时，判断ECC模式解码器31和自模式解码器32已处于超低功耗模式或普通自刷新模式，然而，提供给ECC模式解码器31和自模式解码器32的信号或信号组合的类型可能是任意的。上述实例包括地址信号，数据信号，通过将这些信号与上面的行地址选通信号/RAS组合获得的信号等。即，只要它们不同于噪音和有意图的信号，馈送到ECC解码器31和自模式解码器32的信号可以是任意的。
另外，在上述实施例中，不能获得关于半导体存储器件的内部状态ST的信息，然而，可将半导体存储器件配置成使得在超低功耗模式中设置为高电平的状态信号从图1所示的输入/输出端DQ输出。图12是表示当输出上述状态信号时采用的半导体存储器件的外部规范的时序图。在图12中，省略了对与图9中每个部件具有相同波形或提供相同时序的部分的描述。在这种配置中，如图12(9)所示，当把半导体存储器件的内部状态设置为超低功耗模式时，从数据输入/输出端DQ输出高电平状态信号。因此，利用这个状态信号，用户可以得到关于半导体存储器件的内部状态被设置其超低功耗模式的信息。因此，为了退出超低功耗模式，在图12(2)所示的时钟起动信号CKE从它的低电平变为高电平后，通过检查图12(9)所示的状态信号是否在例如时间t9已经从它的高电平变为低电平，用户可以馈送用于给出在时间t6执行自动刷新处理的指令的命令ORC或用于在时间t7起动每个存储体11到14的命令BAC。另一方面，响应图12(2)所示的时钟起动信号CKE在时间t3从它的低电平变为高电平，在它的内部状态ST变为ECC解码操作状态EDST后，半导体存储器件将已输出状态信号的数据输入/输出终端DQ设置为高阻抗状态。根据上述配置，在退出超低功耗模式后，用户可以不将半导体存储器件的内部状态ST变为自刷新状态SRST而直接使用半导体存储器件。此外，可以构造成半导体存储器件使得状态信号可以利用专用引脚向外输出。
另外，在上述实施例中，ECC24的操作与内部时钟CLKIN同步，然而，可以将它构造成其操作与时钟CLK同步。此外，在上述配置中，通过获得关于在ECC24中纠错处理所需的循环次数的信息，可以从外部得到上述的纠错处理是否已经终止的确切信息，并且用户可以在上述纠错处理完成后立即使用半导体存储器件。
另外，在上述实施例中，当半导体存储器件处于它的突发自刷新状态BSST时执行突发刷新处理，然而，刷新处理可以在与实施普通自刷新模式过程相同的刷新周期TR中执行。在这种情况下，内部电源断开时间与实施例中的相比变短，并且减小直流电量的效果也变小了，然而，由于可以只使用一种刷新周期TR，因此可以简化半导体存储器件的配置。
另外，在上述实施例中，在设置为超低功耗模式后，半导体存储器件的内部状态首先变为它的ECC编码状态ESST，然后依次通过它的突发自刷新状态BSST和断电状态PFST，变为通电状态PNST，然而，本发明不限于此。即，半导体存储器件可以构造成使得在设置为超低功耗模式后，它的内部状态首先变为它的ECC编码状态EEST然后依次通过它的断电状态PFST，突发自刷新状态BSST，通电状态PNST，然后变为它的突发自刷新状态BSST，并且，此后可以重复从它的突发自刷新状态到它的断电状态，从它的断电状态到它的通电状态，从它的通电状态到它的突发自刷新状态的转变，直到退出超低功耗模式。由于刷新处理实际上是在ECC编码状态ESST下执行的，因此即使发生从ECC编码状态EEST到断电状态PFST的转变，存储在存储单元中的数据也不会被破坏。
另外，在上述实施例中，在超低功耗模式中提供ECC编码状态EEST，突发自刷新状态BSST，断电状态PFST，通电状态PNST和ECC解码状态EDST。然而，本发明不限于此。例如，在具有某些大的实际刷新能力tREF的半导体存储器件中，它可以构造成使得在超低功耗模式中提供突发自刷新状态BSST，断电状态PFST和通电状态PNST。在这种情况下，当半导体存储器件处于超低功耗模式时，它的内部状态发生从它的空闲状态IST到它的突发自刷新状态BSST的转变，以及此后重复地进行从它的突发自刷新状态BSST到它的断电状态PFST，从它的断电状态PFST到它的通电状态BSST的转变。此外，上述半导体存储器件可以构造成使得通过采用与上述实施例提供的相同设置和退出方法或通过在命令解码器21中安装一个适合选择上述低功耗模式或普通自刷新模式之一的寄存器，并且根据寄存器的值选择其中一种模式获得设置上述超低功耗模式和从上述超低功耗模式退出。另外，在提供退出指令时，根据采用的半导体存储器件的内部状态ST而转换的方法，除ECC编码状态EEST和ECC解码状态EDST不存在外，可以与上述实施例中的相同。就是说，在退出超低功耗模式时，如果半导体存储器件处于突发自刷新状态BSST，那么发生向自刷新状态SRST的转变。另一方面，在退出超低功耗模式时，如果半导体存储器件处于断电状态PFST，那么发生向通电状态PNST的转变然后向自刷新状态SRST转变。

Claims (36)

1.一种用于具有必须通过刷新来保持数据的存储单元的半导体存储器件的功率控制方法，包括：
采用在等待状态中实行功率控制并提供集中刷新状态，断电状态和通电状态，纠错电路编码状态和纠错电路解码状态的超低功耗模式的步骤，和
其中在所述集中刷新状态下以集中方式刷新所述存储单元，在所述断电状态下部分断开内部电源电路，和在所述通电状态下接通部分已断开的所述内部电源电路；和
其中在所述纠错电路编码状态中，通过所述纠错电路对奇偶校验位进行算术运算以恢复保持特征被损坏了的所述存储单元，其中在所述纠错电路解码状态中，由所述纠错电路根据所述算术运算的结果执行纠错。
2.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中所述纠错电路与内部产生的或外部馈送的时钟同步工作。
3.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中把表示将所述半导体存储器件内部置于超低功耗模式的状态信号向外部输出。
4.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中配置所述半导体存储器件以自刷新模式操作，以使所述存储单元周期地和自动地刷新。
5.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中在所述集中刷新状态中，以比所述存储单元的维持特征对应的周期短的周期对所述存储单元执行所述刷新处理。
6.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中在所述断电状态中，断开除了所述内部电源电路中成对的电极外的所有电源。
7.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中在所述断电状态中，中断由多个所述存储单元构成的存储单元阵列的外围电路的泄漏路径。
8.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中当提供使所述半导体存储器件处于所述超低功耗模式的指令时，发生向所述集中刷新状态的转变，然后重复从所述集中刷新状态向所述断电状态，从所述断电状态向所述通电状态，以及从所述通电状态向所述集中刷新状态的转变。
9.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中所述在超低功耗模式中，当提供退出所述超低功耗的指令时，如果所述半导体存储器件处于所述集中刷新状态，发生向以与所述存储单元的保持特征对应的周期刷新所述存储单元的自刷新状态的转变。
10.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中在所述超低功耗模式中，当提供所述退出超低功耗模式的指令时，如果所述半导体存储器件处于所述断电状态，发生向以与所述存储单元的保持特征对应的周期刷新所述存储单元的自刷新状态的转变。
11.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中当提供使所述半导体存储器件处于所述超低功耗模式的指令时，依次发生向所述纠错电路编码状态和所述集中刷新状态的转变，重复从所述集中刷新状态到所述断电状态，从所述断电状态到所述通电状态，以及从所述通电状态到所述集中刷新状态的转变，直到提供退出所述超低功耗模式的指令。
12.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中当提供使所述半导体存储器件处于所述超低功耗模式的指令时，依次发生向所述纠错编码状态，所述断电状态和所述集中刷新状态的转变，重复从所述集中刷新状态到所述断电状态，从所述断电状态到所述通电状态，以及从所述通电状态到所述集中刷新状态的转变，直到提供所述退出超低功耗模式的指令。
13.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中在所述超低功耗模式中，当所述退出所述超低功耗模式时，如果所述半导体存储器件处于所述集中刷新状态，发生向所述纠错电路解码状态的转变，然后发生向以与所述存储单元的保持特征对应的周期刷新所述存储单元的自刷新状态的转变。
14.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中在所述超低功耗模式中，当提供退出所述超低功耗模式的指令时，如果所述半导体存储器件处于所述断电状态，那么依次发生向所述通电状态和向所述纠错电路解码状态的转变，然后发生向以与所述存储单元的保持特征对应的周期刷新所述存储单元的自刷新状态的转变。
15.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中在所述超低功耗模式中，当提供退出所述超低功耗模式的指令时，如果所述半导体存储器件处于所述纠错电路编码状态，在所述纠错电路编码状态终止后，发生向以与所述存储单元的保持特征对应的周期刷新所述存储单元的自刷新状态的转变。
16.根据权利要求1所述的用于所述半导体存储器件的功率控制方法，其中通过从外部馈送的指定信号中产生的第一变化来提供使所述半导体存储器件处于所述超低功耗模式的指令，和通过所述指定信号中产生的第二变化来提供退出所述超低功耗模式的指令。
17.根据权利要求16所述的用于所述半导体存储器件的功率控制方法，其中在提供了退出所述超低功耗模式的指令后，再次执行通过所述指定信号中产生的所述第二变化来提供使所述半导体存储器件的内部状态转变为不执行操作的空闲状态的指令。
18.根据权利要求17所述的用于所述半导体存储器件的功率控制方法，在所述指定信号产生了所述第二变化以提供退出所述超低功耗模式的指令后，当已过了在所述纠错电路解码状态中纠错所需的最大时间或更多时间时，在所述指定信号中产生所述第二变化，提供用于将所述半导体存储器件的内部状态向所述空闲状态转变的指令。
19.一种具有必须通过刷新来保持数据的存储单元的半导体存储器件，包括：
刷新所述存储单元的自刷新执行单元；
为每个部件提供电能的内部电源电路；
纠错电路，用于对奇偶校验位进行算术运算以恢复保持特征被损坏了的所述存储单元，并根据所述算术运算的结果进行纠错；
控制单元，用于控制所述自刷新执行单元，所述内部电源电路，和所述纠错电路；和
其中在提供有集中刷新状态，断电状态，通电状态，纠错电路编码状态和纠错电路编码状态的超低功耗模式中，当提供在超低功耗模式下操作以便在等待状态中实行功率控制的指令时，所述控制单元控制所述自刷新执行单元在对所述存储单元进行集中刷新处理的集中刷新状态，所述内部电源电路被部分断开的断电状态，以及在断电状态后所述内部电源电路被通电的通电状态下执行刷新操作；所述纠错电路在纠错电路编码状态下执行所述算术运算；所述纠错电路在纠错电路解码状态下执行所述纠错。
20.根据权利要求19所述的半导体存储器件，其中所述纠错电路与内部产生或外部馈送的时钟同步操作。
21.根据权利要求19所述的半导体存储器件，其中所述控制单元输出表示所述半导体存储器件内部状态处于所述超低功耗模式的状态信号。
22.根据权利要求19所述的半导体存储器件，其中使用自刷新模式以便周期地和自动地刷新所述存储单元
23.根据权利要求19所述的半导体存储器件，其中在所述集中刷新状态中，所述控制单元使所述刷新执行单元以比所述存储单元的维持特征的对应周期短的周期进行所述刷新处理。
24.根据权利要求19所述的半导体存储器件，其中在所述断电状态中，除了所述内部电源电路中成对的电极外，所述控制单元断开所有电源。
25.根据权利要求19所述的半导体存储器件，其中在所述断电状态时，所述控制单元中断由多个所述存储单元组成的存储阵列的外围电路的泄漏路径。
26.根据权利要求19所述的半导体存储器件，其中当提供使所述半导体存储器件在所述超低功耗模式下操作的指令时，所述控制单元将所述半导体存储器件的内部状态变为所述集中刷新状态，重复从所述集中刷新状态到所述断电状态，从所述断电状态到所述通电状态，以及从所述通电状态到所述集中刷新状态的转变，直到提供退出所述超低功耗模式的指令。
27.根据权利要求19所述的半导体存储器件，其中在所述超低功耗模式，当提供退出所述超低功耗的指令时，如果所述半导体存储器件处于所述集中刷新状态，所述控制单元引起所述半导体存储器件的内部状态向以与所述存储单元的保持特征对应的周期对所述存储单元进行刷新处理的自刷新状态的转变的发生。
28.根据权利要求19所述的半导体存储器件，其中在所述超低功耗模式中，当提供退出所述超低功耗模式的指令时，如果所述半导体存储器件处于所述断电状态，所述控制单元将所述半导体存储器件的内部状态变为所述通电状态，然后引起向以与所述存储单元的保持特征对应的周期对所述存储单元进行刷新处理的自刷新状态的转变的发生。
29.根据权利要求19所述的半导体存储器件，当提供在所述超低功耗操作的指令时，所述控制单元将所述半导体存储器件的内部状态依次变为所述纠错电路编码状态和所述集中刷新状态，并且重复从所述集中刷新状态到所述断电状态，从所述断电状态到所述通电状态，以及从所述通电状态到所述集中刷新状态的转变，直到提供退出所述超低功耗模式的指令。
30.根据权利要求19所述的半导体存储器件，其中当提供在所述超低功耗操作的指令时，所述控制单元将所述半导体存储器件的内部状态依次变为所述纠错电路编码状态，所述断电状态和所述集中刷新状态，并且重复从所述集中刷新状态到所述断电状态，从所述断电状态到所述通电状态，以及从所述通电状态到所述集中刷新状态的转变，直到提供所述退出超低功耗模式的指令。
31.根据权利要求19所述的半导体存储器件，其中在所述超低功耗模式中，当提供退出所述超低功耗模式的指令时，如果所述半导体存储器件处于所述集中刷新状态，所述控制单元将所述半导体存储器件的内部状态变为所述纠错电路解码状态，然后引起向以与所述存储单元的保持特征对应的周期对存储单元进行刷新处理的自刷新状态的转变的发生。
32.根据权利要求19所述的半导体存储器件，其中在所述超低功耗模式中，当提供退出所述超低功耗模式的指令时，如果所述半导体存储器件处于所述断电状态，所述控制单元将所述半导体存储器件的内部状态变为所述通电状态和所述纠错电路解码状态，然后引起向以与所述存储单元的保持特征对应的周期对所述存储单元进行刷新处理的自刷新状态的转变的发生。
33.根据权利要求19所述的半导体存储器件，其中在所述超低功耗模式中，当提供退出所述超低功耗模式的指令时，如果所述半导体存储器件处于所述纠错电路编码状态，在所述纠错电路编码状态终止后，所述控制单元引起向以与所述存储单元的保持特征对应的周期对所述存储单元进行刷新处理的自刷新状态的转变的发生。
34.根据权利要求19所述的半导体存储器件，其中由所述指定信号中产生的第一变化提供在所述超低功耗模式下操作的指令，由所述指定信号中产生的第二变化提供退出所述超低功耗模式的指令。
35.根据权利要求34所述的半导体存储器件，其中当退出了所述超低功耗模式后，通过所述指定信号中再次产生的所述第二变化提供使所述半导体存储器件的内部状态转变为不执行操作的空闲状态的指令。
36.根据权利要求35所述的半导体存储器件，其中在用于提供退出所述超低功耗模式的指令的所述指定信号中产生了所述第二变化后，并且当已过在所述纠错电路解码状态中纠错所需的最大时间或更多时间时，在所述指定信号中产生了第二变化，以提供用于将所述半导体存储器件的内部状态向所述空闲状态转变的指令。
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