CN104217746B - 参考存储胞的偏压产生器及偏压提供方法 - Google Patents

Abstract

本发明公开了一种参考存储胞的偏压产生器及偏压提供方法。参考存储胞的偏压产生器包括数据读取检测器、截止信号产生器以及输出级控制器。数据读取检测器接收感测放大器致能信号以及感测放大器闩锁信号。数据读取检测器依据感测放大器致能信号以及感测放大器闩锁信号的转态点来产生检测信号。截止信号产生器接收并依据检测信号以通过一个时间延迟来产生截止信号，其中，截止信号的起始时间与依据时间延迟而决定。输出级控制器依据截止信号以提供或中断偏压提供信号的产生。

Description

参考存储胞的偏压产生器及偏压提供方法

技术领域

本发明是有关于一种串行接口快闪存储器，且特别是有关于一种适用于串行接口快闪存储器的参考存储胞的偏压产生器。

背景技术

在现有的技术领域中，对串行接口快闪存储器进行读取动作时，所需要对参考存储胞的栅极的偏压动作会造成所谓的读取干扰的效应。上述的读取干扰的效应会依据参考存储胞的栅极被偏压的电压大小以及被偏压的时间长短有关。而读取干扰会降低串行接口快闪存储器的读取边界(read margin)，进而影响到串行接口快闪存储器的表现。

在现有的技术领域中，串行接口快闪存储器中施加于参考存储胞的偏压，在串行接口快闪存储器执行读取动作时，尤其是连续地址读取动作，是持续的施加在参考存储胞的栅极上，因此，在长期的接收偏压电压作用的情况下，通常造成此存储胞劣化。特别是，在低工作频率下操作的串行接口快闪存储器，施加在参考存储胞上的偏压的时间长度更长，其参考存储胞所产生的损毁将更为严重。

发明内容

本发明提供一种参考存储胞的偏压产生器及其偏压产生方法，有效降低快闪存储器的读取干扰。

本发明的参考存储胞的偏压产生器，适用于串行接口快闪存储器，包括数据读取检测器、截止信号产生器以及输出级控制器。数据读取检测器接收感测放大器致能信号以及感测放大器闩锁信号。数据读取检测器依据感测放大器致能信号以及感测放大器闩锁信号的转态点来产生检测信号。截止信号产生器耦接数据读取检测器。截止信号产生器接收并依据检测信号以通过一个时间延迟来产生截止信号，其中，截止信号的起始时间与依据时间延迟而决定。输出级控制器耦接截止信号产生器。输出级控制器依据截止信号的触发以中断偏压提供信号的产生。

本发明的参考存储胞的偏压电压的提供方法，适用于串行接口快闪存储器，包括：接收感测放大器致能信号以及感测放大器闩锁信号，依据感测放大器致能信号以及感测放大器闩锁信号的转态点来产生检测信号；依据检测信号以通过一个时间延迟来产生截止信号，其中，截止信号的启动时间依据时间延迟而决定；以及，依据截止信号的触发以中断偏压提供信号的产生。

基于上述，本发明提供一种参考存储胞的偏压产生器及其偏压产生方法，在快闪存储器为低频率的操作下可适时的切断提供给参考存储胞的偏压，有效降低快闪存储器的读取干扰。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为本发明实施例的一参考存储胞的偏压产生器的示意图。

图2A为本发明另一实施例的偏压产生器的示意图。

图2B为本发明一实施例的输出级控制器的实施方式。

图2C为本发明一实施例的输出级控制器的另一实施方式。

图2D为本发明实施例的偏压产生器的波形图。

图3为本发明实施例的脉波产生器的一实施方式。

图4为本发明实施例的参考存储胞的偏压电压的提供方法的流程图。

其中，附图标记说明如下：

100：偏压产生器

110、210：数据读取检测器

120、220：截止信号产生器

130、230、240：输出级控制器

211、212、235：脉波产生器

213、232：SR闩锁器

221：延迟器

222：与非门

231：参考存储胞触发逻辑电路

233：偏压产生控制器

234：电压提供器

RD_SIG：读取动作信号

SET、RESET、OUT：脉波信号

SSAEN：感测放大器致能信号

SSALAT：感测放大器闩锁信号

DET：检测信号

DDET：延迟检测信号

OFFSIG：截止信号

OFFP：截止信号脉波

TD：时间延迟

VG、VG1、VG2：偏压电压

SAEN：感测放大器致能输出信号

SALAT：感测放大器闩锁输出信号

S、R、CK、Q、D：端点

AND1～AND6：与门

IO：输出输入信号

CLK：时脉信号

DFF1、DFF2：D型触发器

INV1、INV2：反向器

OR1、OR2：或门

NOR1：或非门

VDD：电源电压

IN：输入信号

RD_MODE：读取模式信号

S410～S430：偏压电压的提供方法的步骤

具体实施方式

以下请参照图1，图1绘示本发明实施例的一参考存储胞的偏压产生器100的示意图。偏压产生器100适用于串行接口快闪存储器中，例如是串行周边界面(SerialPeripheral Interface,SPI)的快闪存储器。偏压产生器100包括数据读取检测器110、截止信号产生器120以及输出级控制器130。数据读取检测器110接收感测放大器致能信号SSAEN以及感测放大器闩锁信号SSALAT，此二信号均为同步时序系统中的时序信号，依据感测放大器致能信号SSAEN以及感测放大器闩锁信号SSALAT的转态点来产生检测信号DET。截止信号产生器120耦接数据读取检测器110。截止信号产生器120接收并依据检测信号DET以通过时间延迟来产生截止信号OFFSIG，其中，截止信号OFFSIG的起始时间依据时间延迟而决定，且其起始时间可不需与时脉信号CLK同步。输出级控制器130耦接截止信号产生器120。输出级控制器130针对截止信号OFFSIG分别与感测放大器致能信号SSAEN以及感测放大器闩锁信号SSALAT进行逻辑运算以产生感测放大器致能输出信号SAEN以及感测放大器闩锁输出信号SALAT。输出级控制器130并依据截止信号OFFSIG来中断产生偏压提供信号，并据以中断偏压电压VG的产生动作。在本发明实施例中，输出级控制器130可以依据所接收的读取模式信号RDMODE以及读取动作信号RD_SIG来启动提供偏压电压VG至参考存储胞的动作。其中，读取动作信号RD_SIG可以选自连续发生的连续读取信号或伴随连续读取信号产生的地址触发计数信号。在本发明一可能实施例中，读取动作信号RD_SIG也可改以感测放大器致能信号SSAEN或截止信号OFFSIG取代。

另外，当串行接口快闪存储器的读取动作工作在较低的操作频率的情况下，由于输出级控制器130会依据所产生的截止信号OFFSIG来中断偏压电压VG的产生动作，并且在连续地址的读取动作被执行时，输出级控制器130可依据读取动作信号RD_SIG或被重置的截止信号OFFSIG来重新启动提供偏压电压VG至参考存储胞的动作。因此，本发明可避免参考存储胞在长期接收偏压电压作用所造成的劣化，提升存储器的可靠度。

值得注意的是，数据读取检测器110是依据感测放大器闩锁输出信号SSALAT以及感测放大器致能信号SSAEN的转态点来产生检测信号DET。在此实施例中，检测信号DET是一个同步时序信号，其中，数据读取检测器110依据感测放大器致能信号SSAEN被致能的转态点来重置检测信号DET等于第一逻辑电平，数据读取检测器110并依据感测放大器闩锁信号SSALAT被致能的转态点来设定检测信号DET等于第二逻辑电平，其中，第一与第二逻辑电平互补。上述的感测放大器致能信号SSAEN被致能的转态点可以是感测放大器致能信号SSAEN由逻辑低电平转态到逻辑高电平的转态点，感测放大器闩锁信号SSALAT被致能的转态点同样可以是感测放大器闩锁信号SSALAT由逻辑低电平转态到逻辑高电平的转态点。当然，感测放大器致能信号SSAEN被致能的转态点也可以是感测放大器致能信号SSAEN由逻辑高电平转态到逻辑低电平的转态点，感测放大器闩锁信号SSALAT被致能的转态点同样可以是感测放大器闩锁信号SSALAT由逻辑高电平转态到逻辑低电平的转态点。也就是说，感测放大器闩锁信号SSALAT与感测放大器致能信号SSAEN的被致能后的逻辑电平，可以由设计者自行决定，没有固定的限制。

特别一提的是，截止信号产生器120所执行的时间延迟的延迟量与串行接口快闪存储器的时脉信号CLK并不相干。换句话说，依据时间延迟所产生的截止信号OFFSIG在下降缘并不需时脉信号CLK同步。因此，依据截止信号OFFSIG所产生的感测放大器致能输出信号SAEN以及感测放大器闩锁输出信号SALAT在下降缘也可不需与感测放大器致能信号SSAEN以及感测放大器闩锁信号SSALAT同步。

以下请参照图2A，图2A绘示本发明一实施例的数据读取检测器以及截止信号产生器的实施方式示意图。在本实施例中，数据读取检测器210则包括脉波产生器211、212以及SR闩锁器213。脉波产生器211依据感测放大器闩锁信号SSALAT被致能的转态点来产生脉波信号SET。脉波产生器212则依据感测放大器致能信号SSAEN被致能的转态点来产生脉波信号RESET。SR闩锁器213具有重置端R、设定端S以及输出端Q。SR闩锁器213的设定端S以及重置端R分别耦接脉波产生器211及212。SR闩锁器213的输出端Q产生检测信号DET。

脉波产生器211、212可以分别通过所谓的单击电路(one shot circuit)来建构。值得一提的是，脉波产生器211、212所分别产生的脉波信号SET以及RESET其脉波宽度大于时脉信号CLK的周期的1/2，或是介于时脉信号CLK的1/2个周期与1个周期间。

截止信号产生器220包括延迟器221以及与非门222。延迟器221耦接SR闩锁器213的输出端Q以接收检测信号DET。延迟器221并延迟检测信号DET一个时间延迟以产生延迟检测信号DDET。与非门222耦接SR闩锁器213的输出端Q以及延迟器221。与非门222接收延迟检测信号DDET以及检测信号DET以进行逻辑运算来产生或重置截止信号OFFSIG。

以下请参照图2B，图2B绘示本发明一实施例的输出级控制器的实施方式。在图2B中，输出级控制器230包括或门OR1、OR2、反向器INV1、参考存储胞触发逻辑电路231、SR闩锁器232、偏压产生控制器233、电压提供器234、脉波产生器235、与门AND1及AND2。或门OR1的一输入端接收读取模式信号RD_MODE，其另一输入端接收位读取动作信号RD_SIG或感测放大器致能信号SSAEN。参考存储胞触发逻辑电路231耦接至或门OR1的输出端以接收或门OR1的输出端上的信号。反向器INV1的输入端接收读取模式信号RD_MODE，其输出端耦接至或门OR2的一输入端。或门OR2的另一输入端耦接至脉波产生器235的输出端，脉波产生器235的输入端则接收截止信号OFFSIG。或门OR2与参考存储胞触发逻辑电路231的输出端分别耦接至SR闩锁器232的重置端R以及设定端S，SR闩锁器232的输出端则耦接至偏压产生控制器233。偏压产生控制器233依据闩锁器232的输出端上的信号来提供信号至电压提供器234，以控制电压提供器234开始或停止产生偏压电压VG1。

附带一提的，与门AND1的输入端分别接收截止信号OFFSIG以及感测放大器闩锁信号SSALAT并产生感测放大器闩锁输出信号SALAT；与门AND2的输入端则分别接收截止信号OFFSIG以及感测放大器致能信号SSAEN产生感测放大器致能输出信号SAEN。

在本实施方式中，读取动作信号RD_SIG是当快闪存储进行连续数据读取时产生的信号，也就是说，读取动作信号RD_SIG会随着读取动作的进行而产生固定时序的规则脉波。读取模式信号RD_MODE则是用来指示快闪存储进行数据读取的信号，简单来说，当读取模式信号RD_MODE处于被致能的状态(例如等于逻辑高电平)，表示快闪存储器持续进行数据读取动作。

以下请参照图2C，图2C绘示本发明一实施例的输出级控制器的另一实施方式。在图2C中，输出级控制器240包括与门AND3～AND5、偏压产生控制器233以及电压提供器234。与门AND3接收读取模式信号RD_MODE及截止信号OFFSIG。与门AND4接收截止信号OFFSIG以及感测放大器闩锁信号SSALAT，并产生感测放大器闩锁输出信号SALAT。与门AND5接收截止信号OFFSIG以及感测放大器致能信号SSAEN，并产生感测放大器致能输出信号SAEN。

偏压产生控制器233耦接至与门AND3的输出端并依据与门AND3的输出端上的信号来产生偏压提供信号。偏压产生控制器233并提供偏压提供信号至电压提供器234，以控制电压提供器234开始或停止产生偏压电压VG2。

图2D绘示本发明实施例的偏压产生器的波形图。以下请同时参照图2A～图2D其中，当串行式快闪存储器进入数据读取时，意即，当串行式快闪存储器通过输出入信号IO接收所传送的命令信号后，分属不同实施方式的偏压电压VG（VG1及VG2）可被提供至参考存储胞的栅极。在图2B的实施例中，经时间延迟产生的截止信号OFFSIG用以中止提供偏压电压VG1，而读取动作信号RD_SIG则用以重启偏压电压VG1的提供。类似地，在图2C的实施例中，则直接以截止信号OFFSIG控制偏压电压VG2的提供或中止。

脉波信号SET以及RESET分别依据与提供系统频率的时脉信号CLK同步的感测放大器闩锁信号SSALAT以及感测放大器致能信号SSAEN的上升缘所产生。并且，脉波信号SET以及RESET的脉波宽度大于时脉信号CLK的周期的1/2，或是介于时脉信号CLK的1/2个周期与1个周期间。

截止信号OFFSIG则是由截止信号产生器220所产生，并且截止信号OFFSIG经由时间延迟TD的脉波宽度而启动(例如转态为逻辑高电平)。再与感测放大器闩锁信号SSALAT以及感测放大器致能信号SSAEN通过与门AND1以及AND2后产生对应的感测放大器闩锁输出信号SALAT以及感测放大器致能输出信号SAEN。截止信号脉波OFFP由脉波产生器235依据截止信号OFFSIG所产生，其中，截止信号脉波OFFP的脉波宽度大于时脉信号CLK的周期的1/2，或是介于时脉信号CLK的1/2个周期与1个周期间。其中，图2D中，在读取模式信号RD_MODE等于逻辑高电平的状态下，脉波信号RESET的波形与截止信号脉波OFFP是相同的。

值得注意的，偏压电压VG1及VG2会通过周期性产生的截止信号脉波OFFP的正脉宽而被适时的关闭。也就是说，本实施例的参考存储胞的栅极在读取过程中，不会长时间的被施加偏压电压，而造成参考存储胞可靠度降低的现象。特别是在时脉信号CLK所提供的系统频率较低的状态下，偏压电压VG1及VG2可以被适时的切断，不会长时间的被提供到参考存储胞的栅极。

以下请参照图3，图3绘示本发明实施例的脉波产生器211的一实施方式。本实施方式同样可以套用至脉波产生器212，于后不再赘述。在本实施例中，脉波产生器211包括D型触发器DFF1、DFF2、反向器INV2、或非门NOR1以及与门AND6。D型触发器DFF1的数据端D接收电源电压VDD，D型触发器DFF1的时脉端CK耦接反向器INV2的输出端，D型触发器DFF1的重置端R接收输入信号IN。D型触发器DFF2的数据端D接收电源电压VDD，D型触发器DFF2的时脉端CK耦接反向器INV2的输入端并接收时脉信号CLK，D型触发器DFF2的重置端R接收输入信号IN。D型触发器DFF1、DFF2的输出端耦接至或非门NOR1的输入端。

与门AND6的输入端分别耦接至或非门NOR1的输出端以及接收输入信号IN。输入信号IN可为感测放大器闩锁信号SSALAT。与门AND6的输出端则产生脉波信号SET。在此，脉波信号SET的脉波宽度会大于时脉信号CLK的周期的1/2，或是介于时脉信号CLK的1/2个周期与1个周期间。而脉波信号SET的结束点(例如其下降缘)可以与时脉信号CLK不同步。

以下并请参照图4，图4绘示本发明实施例的参考存储胞的偏压电压的提供方法的流程图。其步骤包括：首先，在步骤S410中，接收感测放大器致能信号以及感测放大器闩锁信号，依据感测放大器致能信号以及感测放大器闩锁信号的转态点来产生检测信号；在步骤S420中，并依据检测信号以通过时间延迟来产生截止信号，其中截止信号的启动时间依据时间延迟而决定；并且，在步骤S430中，针对截止信号分别与感测放大器致能信号以及感测放大器闩锁信号进行逻辑运算以产生感测放大器致能输出信号以及感测放大器闩锁输出信号，并依据截止信号的触发以中断偏压提供信号，对于连续地址的读取，则依据读取动作信号或感测放大器致能信号来重新启动偏压提供信号的产生。

关于参考存储胞的偏压电压的提供方法的实施细节在前述的实施例及实施方式都有详细的说明，以下不多赘述。

综上所述，本发明通过提供与串行接口的快闪存储的时脉信号不同步的截止信号，来适时的切断偏压电压被提供到参考存储胞的栅极上。如此一来，串行接口的快闪存储的参考存储胞不会长时间的接受偏压电压，有效提升参考存储胞的可靠度，并有效降低快闪存储器的读取干扰。

Claims (18)

1.一种参考存储胞的偏压产生器，适用于一串行接口快闪存储器，包括：

一数据读取检测器，接收一感测放大器致能信号以及一感测放大器闩锁信号，依据该感测放大器致能信号的转态点以及该感测放大器闩锁信号的转态点来产生一检测信号；

一截止信号产生器，耦接该数据读取检测器，接收并依据该检测信号以通过一时间延迟来产生一截止信号，其中该截止信号的启动时间依据该时间延迟而决定；以及

一输出级控制器，耦接该截止信号产生器，该输出级控制器并依据该截止信号的触发以中断一偏压提供信号的产生，

其中该偏压产生器依据该偏压提供信号以启动或中断提供一偏压电压至该串行接口快闪存储器的参考存储胞的栅极。

2.如权利要求1所述的参考存储胞的偏压产生器，其中该输出级控制器依据该截止信号的重置或一读取动作信号以重新提供该偏压提供信号的产生。

3.如权利要求2所述的参考存储胞的偏压产生器，其中该读取动作信号为一连续读取信号、伴随该连续读取信号产生的一地址触发计数信号、该感测放大器致能信号、或被重置的该截止信号。

4.如权利要求1所述的参考存储胞的偏压产生器，其中该数据读取检测器依据该感测放大器致能信号被致能的转态点来重置该检测信号等于一第一逻辑电平，该数据读取检测器并依据该感测放大器闩锁信号被致能的转态点来设定该检测信号等于一第二逻辑电平，其中该第一逻辑电平及该第二逻辑电平互补。

5.如权利要求1所述的参考存储胞的偏压产生器，其中该数据读取检测器包括：

一第一脉波产生器，依据该感测放大器闩锁信号被致能的转态点来产生一第一脉波信号；

一第二脉波产生器，依据该感测放大器致能信号被致能的转态点来产生一第二脉波信号；以及

一SR闩锁器，具有重置端、设定端以及输出端，其设定端以及重置端分别耦接该第一脉波产生器及该第二脉波产生器，其输出端产生该检测信号。

6.如权利要求5所述的参考存储胞的偏压产生器，其中各该第一脉波产生器、第二脉波产生器包括：

一第一D型触发器，具有时脉端、数据端、重置端以及输出端，其数据端耦接至一电源电压，其重置端接收该感测放大器致能信号或该感测放大器闩锁信号；

一第二D型触发器，具有时脉端、数据端、重置端以及输出端，其数据端耦接至该电源电压，其时脉端接收一时脉信号，其重置端耦接至该第一D型触发器的重置端；

一第一反向器，其输入端接收该时脉信号，其输出端耦接至该第一D型触发器的时脉端；

一或非门，其二输入端分别耦接该第一D型触发器及该第二D型触发器的输出端；以及

一第一与门，其二输入端分别耦接至该第一D型触发器的重置端以及该或非门的输出端，其输出端产生该第一脉波信号或该第二脉波信号。

7.如权利要求1所述的参考存储胞的偏压产生器，其中该截止信号产生器延迟该检测信号以产生一延迟检测信号，该截止信号产生器还依据该检测信号以及该延迟检测信号来产生该截止信号。

8.如权利要求7所述的参考存储胞的偏压产生器，其中该截止信号产生器包括：

一延迟器，耦接该数据读取检测器以接收该检测信号，该延迟器还延迟该检测信号该时间延迟以产生该延迟检测信号；以及

一与非门，耦接该数据读取检测器以及该延迟器，该与非门接收该延迟检测信号以及该检测信号以产生该截止信号。

9.如权利要求1所述的参考存储胞的偏压产生器，其中该输出级控制器针对该截止信号分别与该感测放大器致能信号以及该感测放大器闩锁信号进行逻辑运算以产生一感测放大器致能输出信号以及一感测放大器闩锁输出信号。

10.如权利要求9所述的参考存储胞的偏压产生器，其中该感测放大器致能输出信号以及该感测放大器闩锁输出信号在下降缘与该感测放大器致能信号以及该感测放大器闩锁信号不同步。

11.如权利要求10所述的参考存储胞的偏压产生器，其中该输出级控制器包括：

一第一与门，接收一读取模式信号及该截止信号；

一第二与门，接收该截止信号以及该感测放大器闩锁信号，并产生该感测放大器闩锁输出信号；

一第三与门，接收该截止信号以及该感测放大器致能信号，并产生该感测放大器致能输出信号；

一偏压产生控制器，耦接该第一与门的输出端，并依据该第一与门的输出端的信号产生该偏压提供信号；以及

一电压提供器，耦接该偏压产生控制器，接收并依据该偏压提供信号以提供该偏压电压。

12.如权利要求10所述的参考存储胞的偏压产生器，其中该输出级控制器包括：

一第一或门，其一输入端接收一读取模式信号，另一输入端接收一读取动作信号；

一参考存储胞触发逻辑电路，耦接至该第一或门的输出端；

一反向器，其输入端接收该读取模式信号；

一脉波产生器，接收该截止信号还依据该截止信号产生一截止信号脉波；

一第二或门，其输入端分别耦接至该反向器与该脉波产生器的输出端；

一第一与门，其第一及第二输入端分别接收该截止信号以及该感测放大器闩锁信号，其输出端产生该感测放大器闩锁输出信号；

一第二与门，其第一及第二输入端分别接收该截止信号以及该感测放大器致能信号，其输出端产生该感测放大器致能输出信号；

一SR闩锁器，具有重置端、设定端以及输出端，该SR闩锁器的重置端及设定端分别耦接至该第二或门的输出端及该参考存储胞触发逻辑电路；

一偏压产生控制器，耦接该SR闩锁器的输出端，并依据该SR闩锁器的输出端的信号来产生该偏压提供信号；以及

一电压提供器，耦接该偏压产生控制器以接收该偏压提供信号，并依据该偏压提供信号以启动或中断提供该偏压电压至该参考存储胞的栅极。

13.一种参考存储胞的偏压电压的提供方法，适用于一串行接口快闪存储器，包括：

接收一感测放大器致能信号以及一感测放大器闩锁信号，依据该感测放大器致能信号的转态点以及该感测放大器闩锁信号的转态点来产生一检测信号；

依据该检测信号以通过一时间延迟来产生一截止信号，其中该截止信号的启动时间依据该时间延迟而决定；

依据该截止信号的触发以中断一偏压提供信号的产生；以及

依据该偏压提供信号以提供一偏压电压至该串行接口快闪存储器的参考存储胞的栅极。

14.如权利要求13所述的参考存储胞的偏压电压的提供方法，其中还包括：

针对该截止信号分别与该感测放大器致能信号以及该感测放大器闩锁信号进行逻辑运算以产生一感测放大器致能输出信号以及一感测放大器闩锁输出信号。

15.如权利要求14所述的参考存储胞的偏压电压的提供方法，其中该感测放大器致能输出信号以及该感测放大器闩锁输出信号在下降缘与该感测放大器致能信号以及该感测放大器闩锁信号不同步。

16.如权利要求13所述的参考存储胞的偏压电压的提供方法，其中依据该截止信号的触发以中断该偏压提供信号的产生的步骤还包括：

依据该截止信号的重置或一读取动作信号以重新提供该偏压提供信号的产生。

17.如权利要求13所述的参考存储胞的偏压电压的提供方法，其中依据该感测放大器致能信号的转态点以及该感测放大器闩锁信号的转态点来产生该检测信号的步骤包括：

依据该感测放大器致能信号被致能的转态点来重置该检测信号等于一第一逻辑电平；以及

依据该感测放大器闩锁信号被致能的转态点来设定该检测信号等于一第二逻辑电平，

其中该第一逻辑电平及该第二逻辑电平互补。

18.如权利要求13所述的参考存储胞的偏压电压的提供方法，其中依据该检测信号以通过该时间延迟来产生该截止信号的步骤包括：

延迟该检测信号以产生一延迟检测信号；以及

依据该检测信号以及该延迟检测信号来产生该截止信号。