CN102129362B - 指令解码电路及其方法 - Google Patents

Abstract

一种解码电路，用以解码一所收指令。所收指令至少于一时钟信号的两个时钟周期内被传送，并据以分成前段编码资料与后段编码资料。解码电路包括一预触发信号产生单元、一比较单元及一启动信号产生单元。预触发信号产生单元用以撷取所收指令的前段编码资料，并在其符合一预定指令的相对应前段编码资料时，产生一预触发信号。比较单元用以在所收指令的后段编码资料与预定指令的相对应后段编码资料相同时，产生一匹配信号。而启动信号产生单元则是根据预触发信号与匹配信号，输出一启动信号。启动信号用以启动预定指令所对应的操作。

Description

指令解码电路及其方法

技术领域

本发明是有关于一种指令解码电路及指令解码方法，且特别是有关于一种可提高存储器装置的效能的指令解码电路及指令解码方法。

背景技术

图1绘示为传统的一指令解码器在解码一指令时的多个信号的时序图。一般而言，指令解码器是适用于一存储器装置中，用以解码从一主机装置所要求的指令。指令解码器平行地接收多个信号SIO[3:0](包含分别从四个接脚平接接收的信号SIO[3]、SIO[2]、SIO[1]、SIO[0])，而一指令的编码资料经由所述信号而被传送。编码资料是由指令解码器进行解码而产生一启动信号MODE，以使存储器装置执行一对应的操作。然而，于传统的一指令解码器中，启动信号MODE是落后所述输入信号SIO[3:0]至少三个延迟时间t1、t2及t3，如图1所示。兹详细说明如下。

指令解码器通常是参照于一外部时钟信号SCK来进行操作。此外部时钟信号SCK能让存储器装置的内部电路以同步的方式来进行操作。参照于外部时钟信号SCK的多个不同的脉冲时段，指令的编码资料会经由输入信号SIO[3:0]而被传送。举例来说，如图1所示，此指令包含8位的编码资料，其中，经由此输入信号SIO[3:0]，高四位编码资料CMD[3:0]会参照于外部时钟信号SCK的一第一脉冲时段D1而被传送，而低四位编码资料CMD[7:4]参照于外部时钟信号SCK的一第二脉冲时段D2而被传送。为了符合预备时间(setup time)与持续时间(hold time)的规定，输入信号SIO[3:0]通常会领先外部时钟信号SCK。如此，外部时钟信号SCK将会落后于输入信号SIO[3:0]一延迟时间t1，如图1所示。

再者，外部时钟信号SCK会由电路元件转换成一内部时钟信号CLK，其是用以作为闩锁并解码从输入信号SIO[3:0]取得的指令的编码资料的参考时钟。由于电路元件的信号的传送延迟，用于解码的内部时钟信号CLK会落后外部时钟信号SCK一延迟时间t2。再者，于解码的过程中，编码资料会在内部时钟信号CLK的上升缘(rising edge)处被取样。接着，再对编码资料进行逻辑运算以解码此指令。如此，内部时钟信号CLK与启动信号MODE之间另存在有一延迟时间t3。

所述延迟时间t1至t3会影响存储器装置的效能，其原因在于产生启动信号MODE的时间点T会太晚，致使存储器装置所能执行的对应至启动信号MODE的操作的时间只剩下时段P的时间长度。此外，在这种情况下，为了让时段P够长，外部时钟信号SCK的周期将无法再被缩短，使得外部时钟信号SCK的频率将无法提高，使得存储器装置的效能受到影响。故知，如何提高存储器装置的效能乃业界所致力的方向之一。

发明内容

本发明是有关于一种指令解码电路及指令解码方法，其可提高存储器装置的效能。

根据本发明的一方面，提出一种解码电路，用以解码一所收指令。所收指令至少于一时钟信号的两个时钟周期内被传送，并据以分成前段编码资料与后段编码资料，解码电路包括一预触发信号产生单元、一比较单元及一启动信号产生单元。预触发信号产生单元用以撷取所收指令的前段编码资料，并在其符合一预定指令的相对应前段编码资料时，产生一预触发信号。比较单元用以在所收指令的后段编码资料与预定指令的相对应后段编码资料相同时，产生一匹配信号。而启动信号产生单元则是根据预触发信号与匹配信号，输出一启动信号。启动信号用以启动预定指令所对应的操作。

根据本发明的另一方面，提出一种解码方法，用以解码一所收指令。所收指令至少于一时钟信号的两个时钟周期内被传送，并据以分成前段编码资料与后段编码资料。此解码方法包括下列步骤。于所收指令的前段编码资料符合一预定指令的相对应前段编码资料时，产生一预触发信号。在所收指令的后段编码资料与预定指令的相对应后段编码资料相同时，产生一匹配信号。根据预触发信号与匹配信号，输出一启动信号，启动信号用以启动预定指令所对应的操作。

附图说明

为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下，其中：

图1绘示为从传统的一指令解码器在解码一指令时的多个信号的时序图。

图2绘示为依照本发明一实施例的信号波形图的一例。

图3绘示为依照本发明一实施例的一解码电路的方块图。

图4绘示为绘示为图3的指令解码电路的一第一例的详细方块图。

图5绘示为图4的解码电路在解码所收指令时的多个信号的时序图的一例。

图6绘示为依照本发明图3的解码电路的第二例的详细方块图。

图7绘示为从图6的解码电路在解码所收指令时的多个信号的时序图。

具体实施方式

本发明的实施例揭露一解码电路及一解码方法，用以解码一所收指令。所收指令至少于一时钟信号的两个时钟周期内被传送，并据以分成前段编码资料与后段编码资料。此解码电路包括一预触发信号产生单元、一比较单元、及一启动信号产生单元。预触发信号产生单元用以撷取所收指令的前段编码资料，并在其符合一预定指令的相对应前段编码资料时，产生一预触发信号。比较单元用以在所收指令的后段编码资料与预定指令的相对应后段编码资料相同时，产生一匹配信号。而启动信号产生单元则是根据预触发信号与匹配信号，输出一启动信号。启动信号用以启动预定指令所对应的操作。

由使预触发信号比后段编码资料更早产生，以让所需的启动信号能提早产生。所谓更早产生此预触发信号的作法，亦可视为由使用所收指令的预备时间(setup time)的方式，来使产生启动信号的时间点往前移。如此，本实施例能提高所应用的存储器装置的效能。此外，本实施例亦可让此存储器装置得以在高频时钟下操作。

以一范例性实施例，并配合图2及图3进一步说明如下。图2绘示为依照本发明一实施例的信号波形图的一例。图3绘示为依照本发明一实施例的一解码电路的方块图。解码电路300包括一预触发信号产生单元310、一输入单元320、一比较单元330、及一启动信号产生单元340。解码电路300用以执行图2的解码方法的多个步骤，以响应于来自一主机装置(未绘示)的一所收指令CMD，而产生一用以启动对应操作的启动信号MODE’。此启动信号MODE’例如是模式启动信号，而启动信号产生单元340例如是一模式启动信号产生单元。假设所收指令CMD是于时钟信号SCK的两个时钟周期P1与P2内被传送，第一个时钟周期P1内传送者为前段编码资料CMD[a]，而第二个时钟周期P2内传送者为后段编码资料CMD[b]。

首先，预触发信号产生单元310撷取所收指令CMD的前段编码资料CMD[a]，并在前段编码资料CMD[a]符合一预定指令CMDp的相对应前段编码资料CMDp[a]时，产生一预触发信号ICLK。

接着，比较单元330在所收指令CMD的后段编码资料CMD[b]与预定指令CMDp的相对应后段编码资料CMDp[b]相同时，产生一匹配信号M。然后，启动信号产生单元340根据预触发信号ICLK与匹配信号M输出启动信号MODE’。启动信号MODE’用以启动预定指令CMDp所对应的操作。如此，与图1相较，产生启动信号MODE’的时间点将会提前，而使得存储器装置提早执行预定指令CMDp所对应的操作，以提高所应用的存储器装置的效能，并减少主机装置所需等待的时间。

此外，解码电路300例如还包括一输入单元320，用以接收所收指令CMD的后段编码资料CMD[b]，并将之传送给比较单元330。

于一范例性实施例中，预定指令例如是用以读取存储器装置的识别(identification)相关信息的指令，以告知主机装置此存储器装置的制造厂商与型号等识别相关信息。此识别相关信息例如不储存于存储器装置的存储单元阵列中，故其读取的操作方式与读取存储单元阵列的操作方式不同。然本发明亦不限于此。而所收指令CMD例如具有m个资料单位(例如是位)的编码资料，其是由存储器装置外部的主机装置参照一外部时钟信号SCK传送而来。较佳地，预触发信号产生单元310可依据此外部时钟信号SCK来产生预触发信号ICLK，例如由延迟外部时钟信号SCK的一个脉冲来产生预触发信号ICLK。

对于所收指令CMD而言，前段编码资料CMD[a]例如至少包括所收指令CMD的一高位位的资料，而后段编码资料CMD[b]至少包括所收指令CMD的一低位位的资料。

简而言之，于本实施例中，由先比对所收指令CMD的前段编码资料CMD[a]与预定指令CMDp的相对应前段编码资料CMDp[a]，当得知两者相同时，可以猜测出所收指令CMD很可能是预定指令CMDp。此时，产生预触发信号ICLK。当在所收指令的后段编码资料CMD[b]与预定指令CMDp的相对应后段编码资料CMDp[b]相同时，即可得知此所收指令CMD确实为预定指令CMDp，故可由产生启动信号MODE’，来使存储器装置执行此预定指令CMDp所对应的操作。如此，相较于图1的传统作法，由于预触发信号ICLK可于后段编码资料CMD[b]上升缘的前产生，故可以使本实施例的启动信号MODE’比图1的启动信号MODE还早产生，故可以让存储器装置可以更快速地执行启动信号MODE’所对应的操作，以增加存储器装置的效率并减少外部主机所需的等待时间。

以两个实际应用的实施例详细地进一步说明解码电路300，然本发明亦不限于此。

第一例

于第一例中，所收指令CMD的编码资料是由主机装置参照外部时钟信号SCK的不同的脉冲而经由多个输入信号并列式地(parallelly)传送。请参照图4及图5。图4绘示为图3的指令解码电路的一第一例的详细方块图。图5绘示为图4的解码电路在解码所收指令时的多个信号的时序图的一例。

于此例中，是以所收指令CMD具有8位的编码资料为例做说明，然本发明不限于此。所收指令CMD的此8位编码资料是经由四个输入信号SIO[3:0]并列式地传送，且可于编码电路400的四个输入/输出(input/output)端上量测而得。举例来说，如图5所示，经由此四个输入信号SIO[3:0]，高四位编码资料CMD[3:0]是参照外部时钟信号SCK的一第一脉冲时段D1传送而来，而低四位编码资料CMD[7:4]是参照外部时钟信号SCK的一第二脉冲时段D2传送而来。

如图4所示，解码电路400包含一预触发信号产生单元410、一输入单元420、一比较单元430、及一启动信号产生单元440。预触发信号产生单元410具有一缓冲器411及一信号产生电路412。缓冲器411用以接收外部时钟信号SCK。而信号产生电路412则例如是用以判断所收指令CMD的高四位编码资料CMD[3:0]是否符合预定指令CMDp的高四位编码资料CMDp[3:0]。若符合，则信号产生电路412依据外部时钟信号SCK来产生一预触发信号ICLK。信号产生电路412例如是延迟第一脉冲时段D1所对应的脉冲以产生预触发信号ICLK。如此，便可在用以撷取所收指令CMD的低四位编码资料CMD[7:4]的外部时钟信号SCK的第二脉冲时段D2前，让所产生的预触发信号ICLK成为致能。

输入单元420包含四个缓冲器421-424，分别用以接收此四个输入信号SIO[3:0]，并以经此四个输入信号SIO[3:0]来撷取所收指令CMD的低四位编码资料CMD[7:4]。比较单元430包含四个比较器431-434及一逻辑门435。所述比较器431-434的各个比较器可由一与非门所实现。此四个比较器431-434用以分别比较所收指令CMD的低四位编码资料CMD[7:4]与预定指令CMDp的低四位编码资料CMDp[7:4]。逻辑门435可由一与门所实现，以集总所有的比较结果，并用以对应地提供一匹配信号M1至启动信号产生单元440。此匹配信号M1表示所收指令CMD的低四位编码资料CMD[7:4]是与预定指令CMDp的低四位编码资料CMDp[7:4]相符。

于实作中，低四位编码资料CMDp[7:4]的各位的资料是为二进制，而可由一高位准电压及一低位准电压的其中的一来表示，例如是一电源电压及一接地电压。如此，各比较单元431-434可耦接至高位准电压或低位准电压，以取得低四位编码资料CMDp[7:4]。举例来说，若预定指令CMDp所具有的编码资料为“0xFF”，则低四位编码资料为第二个十六进制的“F”，故比较器431-434可全部耦接至高位准电压，以取得二进制的“1111”的编码资料。

启动信号产生单元440可由一闩锁器所实现，其是耦接至预触发信号产生单元410，用以接收预触发信号ICLK。于预触发信号ICLK触发后，闩锁器会产生一跟随匹配信号M1的启动信号MODE’。如此，启动信号MODE’可在解码电路400接收输入信号SIO[3:0]的时间点T1附近被致能，如图5所示。故知，相较于图1，本实施例可提早致能启动信号MODE’，而能达到增加存储器装置效能的功效。这种情况下，外部时钟信号SCK的周期将可再被缩短，使得外部时钟信号SCK的频率可以提高。

第二例

于第二例中，指令的编码资料是由主机装置参照外部时钟信号SCK的不同的时段而经由多个输入信号串行式地(sequentially)传送而来。请参照图6及图7。图6绘示为依照本发明图3的解码电路的第二例的详细方块图。图7绘示为从图6的解码电路在解码所收指令时的多个信号的时序图。

于此例中，所收指令CMD的此8位编码资料是经由一输入信号SIO[0]依序地传送而来，且可于编码电路600的一输入/输出端上量测而得。举例来说，如图5所示，经由此输入信号SIO[0]，高七位编码资料CMD[6:0]是参照外部时钟信号SCK的脉冲时段D0-D6依序传送而来，而最低有效位(least significant bit)编码资料CMD[7]是参照外部时钟信号SCK的一脉冲时段D7传送而来。

如图6所示，解码电路600与上述的解码电路400不同之处在于，解码电路600是仅由从输入信号SIO[0]撷取编码资料来产生启动信号MODE’。对应地，输入单元620包含一缓冲器621，用以接收输入信号SIO[0]，以经由此输入信号SIO[0]来撷取所收指令CMD的最低有效位编码资料CMD[7]。比较单元630则包含一比较器631，用以比较所收指令CMD的最低有效位编码资料CMD[7]与预定指令CMDp的最低有效位编码资料CMDp[7]，并据以提供一匹配信号M2。此匹配信号M2表示所收指令CMD的最低有效位编码资料CMD[p]是否与预定指令CMDp的最低有效位编码资料CMDp[7]相同。对于图6所示的解码电路600而言，其作动方式可从上述第一实施例中相关的说明推导而得，故不于此重述。相仿地，启动信号MODE’可在解码电路600接收输入信号SIO[0]的时间点T2附近被致能，如图7所示。故知，相较于图1，本实施例亦可提早致能启动信号MODE’，而能增加存储器装置的效能。

于本发明的实施例中，第一实施例的解码电路400可应用于一四倍输入/输出接口(quad input/output interface，QPI)的串行高速缓存，而第二实施例的解码电路600可应用于一单输入/输出接口(singleinput/output interface，SPI)的串行高速缓存。

于本发明的实施例中，由于产生启动信号MODE’的时间点可被提前，存储器装置可以更快速地执行启动信号MODE’所对应的操作，以增加存储器装置的效率并减少外部主机所需的等待时间。如此，存储器装置亦能操作在高频时钟下。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求范围所界定的为准。

Claims (10)

1.一种解码电路，用以解码一所收指令，该所收指令至少于一时钟信号的两个时钟周期内被传送，并据以分成前段编码资料与后段编码资料，该解码电路包括：

一预触发信号产生单元，用以撷取该所收指令的该前段编码资料，并在其符合一预定指令的相对应前段编码资料时，产生一预触发信号；其中，该预触发信号产生单元是通过延迟外部时钟信号SCK的一个脉冲来产生预触发信号；

一比较单元，用以在该所收指令的该后段编码资料与该预定指令的相对应后段编码资料相同时，产生一匹配信号；以及

一启动信号产生单元，根据该预触发信号与该匹配信号，输出一启动信号，该启动信号用以启动该预定指令所对应的操作。

2.如权利要求1所述的解码电路，还包括一输入单元，用以并列式地接收该所收指令的该后段编码资料，而该比较单元包括：

多个比较器，分别用以比较该所收指令的该后段编码资料与该预定指令的相对应后段编码资料的每个资料单位的资料；以及

一逻辑门，耦接至所述比较器，用以对应地提供该匹配信号。

3.如权利要求2所述的解码电路，其中各比较器是由一与非门所实现，而该逻辑门是由一与门所实现。

4.如权利要求1所述的解码电路，其中该启动信号产生单元是由一闩锁器所实现。

5.如权利要求1所述的解码电路，还包括一输入单元，用以串行式地接收该所收指令的该后段编码资料，该所收指令的该后段编码资料包括一个资料单位的资料，而该比较单元包括：

一比较器，用以比较该所收指令的该后段编码资料的一个资料单位的资料与该预定指令的相对应后段编码资料的一个资料单位的资料，并提供该匹配信号。

6.如权利要求1所述的解码电路，其中该解码电路适用于一存储器，而该预定指令用以读取该存储器的识别相关信息。

7.一种解码方法，用以解码一所收指令，该所收指令至少于一时钟信号的两个时钟周期内被传送，并据以分成前段编码资料与后段编码资料，该解码方法包括：

于该所收指令的该前段编码资料符合一预定指令的相对应前段编码资料时，产生一预触发信号；其中，该预触发信号是通过一预触发信号产生单元延迟外部时钟信号SCK的一个脉冲来产生的；

在该所收指令的该后段编码资料与该预定指令的相对应后段编码资料相同时，产生一匹配信号；以及

根据该预触发信号与该匹配信号，输出一启动信号，该启动信号用以启动该预定指令所对应的操作。

8.如权利要求7所述的解码方法，还包括下列步骤：

并列式地接收该所收指令的该后段编码资料；

其中，产生该匹配信号的步骤包括：

由使用多个比较器，分别比较该所收指令的该后段编码资料与该预定指令的相对应后段编码资料的每个资料单位的资料；

由使用耦接至所述比较器的一逻辑门，以对应地提供该匹配信号。

9.如权利要求7所述的解码方法，还包括：

串行式地接收该所收指令的该后段编码资料，该所收指令的该后段编码资料包括一个资料单位的资料；

其中，产生该匹配信号的步骤包括：

由使用一比较器，以比较该所收指令的该后段编码资料的一个资料单位的资料与该预定指令的相对应后段编码资料的一个资料单位的资料，并提供该匹配信号。

10.一种解码方法，用以解码一所收指令，该所收指令至少于一时钟信号的两个时钟周期内被传送，并据以分成前段编码资料与后段编码资料，该解码方法包括：

于该所收指令的该前段编码资料符合一预定指令的相对应前段编码资料时，产生一预触发信号；其中，该预触发信号是通过一预触发信号产生单元延迟外部时钟信号SCK的一个脉冲来产生的；

在有该预触发信号之下，当该所收指令的该后段编码资料与该预定指令的相对应后段编码资料相同时，输出一启动信号，用以启动该预定指令所对应的操作。