CN101399087A - 可编程存储器内建自测电路与时钟切换电路 - Google Patents
可编程存储器内建自测电路与时钟切换电路 Download PDFInfo
- Publication number
- CN101399087A CN101399087A CNA2007101612683A CN200710161268A CN101399087A CN 101399087 A CN101399087 A CN 101399087A CN A2007101612683 A CNA2007101612683 A CN A2007101612683A CN 200710161268 A CN200710161268 A CN 200710161268A CN 101399087 A CN101399087 A CN 101399087A
- Authority
- CN
- China
- Prior art keywords
- order
- test
- storer
- coupled
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 211
- 230000015654 memory Effects 0.000 title claims abstract description 65
- 230000006870 function Effects 0.000 claims abstract description 9
- 238000003860 storage Methods 0.000 claims description 37
- 230000004913 activation Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 5
- 238000003745 diagnosis Methods 0.000 claims description 5
- 230000000052 comparative effect Effects 0.000 claims description 3
- 125000004122 cyclic group Chemical group 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 8
- 238000013461 design Methods 0.000 description 6
- 102100034033 Alpha-adducin Human genes 0.000 description 5
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 5
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 5
- 102100024348 Beta-adducin Human genes 0.000 description 3
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
一种可编程存储器内建自测电路及时钟切换电路。通过指令解码器及内建测试控制器，提供更多可被使用者设定的自测功能，并简化传统技术中的冗余的电路，减小芯片面积以降低成本。并提出一些存储器周边的控制电路，占用更小面积，使存储器位置可被更灵活地测试。还提出一种时钟切换电路，使芯片可在高低不同速度的时钟下正确测试。以提高芯片中存储器的可测性与可分析性，进而提升错误涵盖率。
Description
技术领域
本发明是有关于一种内建自测电路，且特别是有关于一种存储器内建自测电路及其地址计数器与时钟切换电路。
背景技术
随着半导体走入极深次微米制程(very deep sub-micro，VDSM)，芯片的设计更加的复杂与精密，大多数的产品需要存储器(Memory)来处理复杂且多样化的运算。但因为存储器的测试需要大量的测试图样(Test Pattern)，而且众多的输入/输出端口也不易连接到芯片之外，于是一种专门针对存储器内建自测电路(memory built-in self test，MBIST)被提出，此种测试技术乃是利用内建于存储器芯片中的电路，在特定期间对内部存储器电路做读写测试。以判定该颗存储器芯片的好坏。
传统的存储器内建自测电路中，通常会支持几种算法，如棋盘式(checkerboard)、行进(March)C+及行进C-等，其中棋盘式是针对受测存储器物理位置上相邻的位写入逻辑电平“1”与“0”交互的值，再读出作测试，如十六进制的55或AA。而行进C+和行进C-则是以递增和递减地址的顺序，针对存储器位作一定次数的读写测试，直到满足使用者定义的次数。通常传统的存储器内建自测电路皆由电子设计自动化(Electronic DesignAutomation，EDA)软件产生，格式都较为固定，不能因应使用者的特殊需求而任意调整。例如应用在某些特殊应用芯片(Application SpecificIntegrated Circuits，ASIC)测试中，则将因无法提供合适的测试图样，而使得测试的错误涵盖率(fault coverage)下降。再者，当使用者因侦错需求而需要产生一些特定的测试图样时，这一类软件亦无法提供。虽然已经有可接受使用者编程(programming)的存储器内建自测电路，在产业不断降低电路面积与成本的压力下，此种内建自测电路的面积仍有缩小的空间。
此外，在存储器内建自测电路中，已知技术若要同时支持行扫描与列扫描产生存储器地址的方式通常都设计两组计数器，如图1所绘示，其中包括有一组行扫描计数器120、一组列扫描计数器110、及地址暂存器130和多工器(multiplexer)140。行扫描计数器120为当自测电路进行行扫描测试时，所使用的地址计数器，而列扫描计数器110则为当自测电路进行列扫描时所使用的地址计数器，当行扫描被致能时(即列扫描被禁能)，多工器140将选出行扫描地址线102送出至地址暂存器130，反之当行扫描被禁能时(即列扫描被致能)，多工器140将选出列扫描地址线101送出至地址暂存器130。一旦存储器的尺寸甚大，其相对的地址位数也会增多，导致行扫描计数器120、列扫描计数器110都占有很大的芯片面积，造成生产成本的增加。
已知的存储器内建自测电路的另外一项困难是在于现今自动测试装置(auto test equipment，ATE)可提供的时钟频率远低于存储器内建自测电路的时钟频率，所以在自测模式和外部自动测试装置的测试之间会因为时钟切换而产生时钟风险(clock hazard)，此种时钟风险将会使得后续的测试操作发生不可预期的现象，而导致误操作或不操作，造成测试工作的困难。
发明内容
综上所述，本发明提供一种可编程的存储器内建自测电路，使其可满足不同应用的测试需求，并提升产量测试的质量，并精简电路，减小其芯片面积，及支持存储器产生器(memory complier)及内建自我修复(Built-in SelfRepair，BISR)功能。
本发明提供一种存储器内建自测电路，其中包括指令解码器，以及内建自测控制器。指令解码器与内建自测电路相耦接，其中指令解码器用以接收控制信号，内建自测电路用以接收该控制信号。若控制信号为自测模式，则指令解码器解码自测指令，该内建自测控制器根据该自测指令的解码结果测试存储器。若该控制信号为输出模式，则指令解码器暂停操作，内建自测控制器输出该存储器的测试记录。若该控制信号为正常模式，则指令解码器暂停操作，内建自测控制器传递功能电路的测试信号至存储器。此功能提供使用者可自由切换正常模式与自测模式，并观观察输出状态，容易侦错，缩短产品上市时间。
本发明提供一种新的指令集(Instruction Set)来实现可编程存储器内建自测电路，指令集分为一般性指令与重复性指令两类。一般性指令包括是否支持行扫描(Column Scan)、是否要侦错(Diagnosis)、地址上数或下数、背景数据、反向字段与折迭字段共b+5位(假设背景数据是b位)。重复性指令是每个测试都需要，包括指令是否结束、读或写与数据是否反向等3位，若行进测试单元(March Test Element)为有n个测试，则重复性指令共有3n个位。整个指令集共有b+5+3n个位。假设行进测试单元为(W0，R0，W1)，表示n＝3，有3个测试操作。
已知可编程存储器内建自测电路，通常需要扫描暂存器、指令暂存器与控制暂存器。因为当自测指令从测试机台输出至待测芯片时，会先用扫描暂存器接收，然后送至指令暂存器储存，以固定送出指令供电路运算，再将运算后适当的结果，如数据(data)、地址(address)、存储器致能(CE)，读或写致能(WE)，送至控制暂存器，以控制存储器的运作。本发明提供暂存器的共享方式，只要使存储器的控制信号可直接从指令暂存器运算产生，即可使用指令暂存器来完成上述三项任务，大幅缩小面积。
本发明提供一种地址计数器，包括地址暂存器、上行加扰器、列扫描加法器及下行加扰器。其中地址暂存器用以储存并提供存储器的存取地址。上行加扰器耦接于地址暂存器，自地址暂存器接收存取地址。列扫描加法器耦接于上行加扰器，用以将上行加扰器输出的地址加一后输出。下行加扰器耦接于列扫描加法器，接收列扫描加法器输出的地址。若存储器全部有2n个地址，每行有2r个地址，则称该存储器的地址有n个位，有r个折迭位，其中n、r皆为预设整数。本发明的设计原理为：若列扫描时，就直接把地址暂存器的值送给列扫描加法器，加一后当作新的地址，即完成列扫描的地址移动。若行扫描时，上行加扰器会将较低r位移至最高，并将较高n-r位右移r位，然后再送给列扫描加法器加一之后，经下行加扰器，将较高的r位移至最低，并将较低n-r位左移r位，当作新的地址，完成行扫描的地址移动。
本发明提供一种时钟切换电路，同时使用两个致能信号来控制两个时钟信号，并利用负缘触发的延迟正反器(Dflip-flop)来控制致能信号，以避免不预期的0或1等时钟风险(clock hazard)。此方法可以直接进行暂存器传输层次(RTL：registertr ansfer level)设计，只要注意其中一个时钟致能要先关掉，另一个时钟致能才能打开，合成(Synthesis)与晶体管摆放与绕线(Place and Routing)都非常容易，不必担心制程飘移或逻辑运算快慢所造成的时序问题，时钟切换将会非常稳定。
本发明因采用许多创意来缩减可编程的存储器内建自测电路的面积，因此可以降低成本，而且增加许多功能，可以更灵活针对存储器做自我测试。而本发明所提出的周边控制电路可以用更小面积增加测试的错误涵盖率，时钟切换电路则能使测试的时钟在内建自测电路与测试机台之间正确切换，使测试与侦错操作更具灵活度。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是已知的一种地址计数器的示意图。
图2A绘示依照本发明一实施例的存储器内建自测电路。
图2B绘示依照本发明一实施例的自测指令。
图3绘示依照本发明一实施例的单一存储器内建自测电路。
图4绘示依照本发明一实施例的多存储器内建自测电路。
图5绘示依照本发明一实施例的地址计数器。
图6A绘示依照本发明一实施例的时钟切换电路。
图6B是依照本发明一实施例的时钟切换电路的信号波型图。
[主要元件标号说明]
101：列扫描地址线
102：行扫描地址线
110：列扫描计数器
120：行扫描计数器
130：地址暂存器
140：多工器
200：自测指令
201：第一信号
202：第二信号
210：自动测试装置
220：存储器
230：指令解码器
240：内建自测控制器
250：功能电路
260：序列发生器
290：存储器内建自测电路
20A：控制信号
20B：传输接口
291～297：自测指令字段
298：完成信号
299：测试结果信号
29A：测试记录输出总线
IN：输入信号
OUT：输出端
OUT1：操作时钟信号
301：输入总线
303：比较总线
304：输出总线
310：扫描指令暂存器
320：状态控制器
330：解码器
340：存储器
350：地址计数器
360：数据暂存器
370：读写暂存器
380：异或门
390：与门。
441～443：存储器
501：地址暂存器
502：上行加扰器
503：列扫描加法器
504：下行加扰器
510：行扫描选择信号
601、602：与门
603：或门
606、607：延迟正反器
604、605：反相器
CK1：第一时钟信号
CK2：第二时钟信号
IN1：第一致能信号
IN2：第二致能信号
EN1：第一延迟致能信号
EN2：第二延迟致能信号
具体实施方式
图2A为本发明的存储器内建自测电路的一实施例，其中包括存储器内建自测电路290、受测存储器220、受测存储器220所属的序列发生器(sequencer)260、外接的自动测试装置210以及功能电路250。每一个受测存储器220与其所对应的序列发生器260各别与存储器内建自测电路290耦接，存储器内建自测电路290与自动测试装置210耦接，而功能电路250亦与存储器内建自测电路290相耦接。
请参照图2A所绘示，存储器内建自测电路290包括有相互耦接的指令解码器230与内建自测控制器240。内建自测控制器240及指令解码器230接收控制信号20A，其中控制信号20A为由自动测试装置210所输出的第一信号201及第二信号202所组成。当第一信号201为逻辑0时，无论第二信号202为何，皆为自测模式。此时指令解码器230根据自动测试装置210送出的自测指令解码，而内建自测控制器240根据被解码出的自测指令来测试存储器220。当第一信号201为逻辑1，第二信号202亦为逻辑1时，则为输出模式。此时指令解码器230暂停操作，内建自测控制器240输出存储器220的自我测试的当时状态与结果至自动测试装置210。当第一信号201为逻辑1，且第二信号202为逻辑0时，则为正常模式。此时功能电路250与存储器220之间维持正常的运作，存储器220直接由功能电路250来控制读写。此模式有助于工程师对存储器进行检测工作，并可提供正常模式测试及内建自测的交叉进行，增加测试的灵活度。控制信号20A与操作模式的关系，如下表1所示：
表1，控制信号20A与操作模式的关系表
| 第一信号201 | 第二信号202 | 操作模式 |
| 0 | X | 自测模式 |
| 1 | 1 | 输出模式 |
| 1 | 0 | 正常模式 |
图2B所绘示的为本发明提出的自测指令200的一实施例，包括有一位的方向字段291、八位的数据背景字段292、一位的行扫描字段293、一位的诊断字段294、二位的数据背景变化字段295、三位的行进集合字段296以及一位的端口选择字段297。方向字段291为指示自我测试时的存储器存取地址为递增或递减。数据背景字段292为储存测试用的数据背景，其位数多寡视存储器的存储单元矩阵(memory cella rray)数量而定。例如一个1024×8的存储器，就表示有1024个地址，每个地址可储存8位(bit)的数据，相对的数据背景字段292在此实施例中就有8个位。行扫描字段293则指示存储器的测试是以行扫描或列扫描方式进行。存储器的地址在列扫描时是每次增减1，而在行扫描时则是每次增减的数目等于存储器的每列的地址数目，例如此存储器1024个地址是由256列，每列4个地址所组成，则此存储器在进行行扫描时，每次地址将增减4。诊断字段294用以指示当测试发现异常时是否输出自我测试的当时状态与结果测试记录。数据背景变化字段295为用以指示数据背景292沿列方向与行方向的变化，此字段是由反向字段295_2跟折迭字段295_1所组成，下列表2所显示的为数据背景与反向字段295_2跟折迭字段295_1与所产生的测试图样的关系表：
表2 数据背景字段292、反向字段295_2、折迭字段295_1与测试图样的关系表
| 数据背景292 | 反向字段295_2 | 折迭字段295_1 | 测试图样 | 数据背景292 | 反向字段295_2 | 折迭字段295_1 | 测试图样 |
| 0 | 0 | 0 | 0000000000000000 | 1 | 0 | 0 | 1111111111111111 |
| 0 | 0 | 1 | 0000111100001111 | 1 | 0 | 1 | 1111000011110000 |
| 0 | 1 | 0 | 0101010101010101 | 1 | 1 | 0 | 1010101010101010 |
| 0 | 1 | 1 | 0101101001011010 | 1 | 1 | 1 | 1010010110100101 |
如上述表2所显示，当反向字段295_2被设为逻辑1时，测试图样以数据背景为初始值，沿列方向做0/1反转。当折迭字段295_1被设为逻辑1时，测试图样以数据背景为初始值，沿行方向做0/1反转。如此可用较少的指令字段让内建自测的数据背景有更多种组合变化。
请继续参照图2B，行进集合字段296包括有三个字段，分别为命令结束字段296_1、读写字段296_2以及数据字段296_3。命令结束字段296_1用以指示该行进集合字段是否为最后一个行进集合字段296。而读写字段296_2则指示该时期的存储器220的测试操作为读出或写入。数据字段296_3则用以指示写入存储器220的数据或存储器220应输出的数据。每个行进集合字段296代表自测指令的一个读写操作。传统技术使用计数器来计算读写操作的数量，以确定读写操作已经结束。本实施例使用命令结束字段296_1来判断读写操作已经结束。命令结束字段296_1可以只用一个位来实施，如此的判断电路比传统的计数器和比较电路简单很多，可以节省芯片面积。
端口选择字段297则是在多端口存储器(multi-port memory)测试时使用，用来指示经由存储器的哪一个端口进行测试，因此其位数将因受测存储器220端口数目的不同而有所不同。
请再参照图2B，其中所绘示为自测指令200，各字段的值所代表的意义描述如下：端口选择字段297设定为1，表示选择存储器的端口1执行内建自测，方向字段291设定为1，表示存储器地址为递增，行扫描字段293设定为1，表示致能行扫描，诊断字段294设定为1，表示当有测试错误发生时，送出当时的测试数据。数据背景字段292为11001100，数据背景变化字段295中的折迭字段295_1与反相字段295_2皆清除为0，表示背景数据将不被折迭亦不被反向。三位的行进集合字段296，第一个为110，即命令结束字段296_1设定为1、读写字段296_2设定为1以及数据字段296_3清除为0，分别代表命令未结束，后面另有行进集合字段，且自存储器读出的数据应为0。同理，第二个行进集合字段296为101，代表命令未结束，且写入存储器的数据为1。第三个行进集合字段296为011，代表命令已结束，且自存储器读出的数据应为1，后面不会再有其它行进集合字段。
在每一个自测指令完成后，内建自测控制器240将传送完成信号298及测试结果信号299至指令解码器230。完成信号298用以告知指令解码器230可继续送出下一个自测指令，测试结果信号299用以告知指令解码器230是否有测出错误。
图3绘示为本发明的单一存储器内建自测电路的一实施例，此实施例对应于图2A的实施例，其中指令解码器230包括扫描指令暂存器310以及解码器330。内建自测控制器240包括有状态控制器320、地址计数器350以及比较电路360。其中扫描指令暂存器310用以接收并储存自测指令。解码器330耦接于扫描指令暂存器310，用以解码自测指令。状态控制器320耦接于扫描指令暂存器310以及解码器330，用以根据自测指令控制存储器340。比较电路360耦接于解码器330，用以比较自测指令的数据字段以及存储器340的输出数据，并根据上述比较结果提供错误信号OUT。而其中比较电路360包括数据暂存器361、读写暂存器362以及逻辑电路363。数据暂存器361耦接于解码器330，用以储存存储器340的应输出数据，这个应输出数据来自自测指令的数据字段，由解码器330提供。而读写暂存器362耦接于解码器330，用以自解码器330接收并储存自测指令的读写字段。逻辑电路363耦接于存储器340、数据暂存器361以及读写暂存器362，用以比较存储器340实际的输出数据以及数据暂存器361储存的应输出数据，若该输出数据不等于该应输出数据而且读写字段362的指示为读取时，则致能错误信号OUT为1，表示内建自测发生错误。
在发明内容中提到，已知可编程存储器自测电路包括三组暂存器，但本发明提供新的架构，使得三组暂存器可以共享。实施例如图3，扫描指令暂存器310由输入端IN接收自测指令，储存自测指令，完成后送至解码器330解码。地址计数器350依据输入总线301的解码结果设定受测存储器340的存取地址后，即可对存储器340开始读写测试。存储器340读出的值由输出总线304送出至逻辑电路363。当存储器被读出测试时，读写暂存器362将会因为自测指令中读写字段被设为1，而输出逻辑电平1。且此时存储器340的输出数据若与数据暂存器361所储存的数据字段不相等，则异或门380将输出逻辑电平1，进而致使与门390输出的错误信号OUT也为逻辑电平1(致能)，表示存储器测试失败。
另外，由于已知技术中数据自存储器读出，再经过比较的操作，所需的运算时间较长，所以时钟周期较长。本发明在此运算路径中间加了暂存器，使每周期所需运算时间缩短，相当于管线处理(pipeline)设计，较已知技术测试速度快1.8倍。实施例请继续参照图3，自测指令的数据字段储存于数据暂存器361，自测指令的读写字段则储存于读写暂存器362中。逻辑电路363包括有异或门380以及与门390，其中异或门380接收数据暂存器361及存储器340的输出，而异或门380的输出端耦接至与门390的一输入端，与门390的另一输入端则耦接至读写暂存器362，而与门390的输出信号则为错误信号OUT。
图4绘示为本发明的多存储器内建自测电路的一实施例，包括一组可供多个存储器441共享的扫描指令暂存器310、状态控制器320以及解码器330，另外并包括多个地址计数器450及多个比较电路460。每一个地址计数器450耦接于解码器330与状态控制器320，用以根据自测指令的解码结果以及状态控制器320的指示提供存储器441其中之一的测试过程的存取地址。而每一个比较电路460耦接于解码器330，用以比较自测指令的数据字段以及存储器441其中之一的输出数据，并根据上述比较结果提供错误信号OUT。
图4电路的操作方式类似上述实施例的单一存储器内建自测电路，只是由单一存储器延伸为多个存储器，细节不再繁述。而本实施例的内建自测电路因扫描指令暂存器310、状态控制器320以及解码器330可被共享，如此还可以有效降低多存储器内建自测电路的芯片面积及生产成本。
图5绘示为本发明的地址计数器的实施例，其中包括地址暂存器501、上行加扰器502、下行加扰器504以及列扫描加法器503。地址暂存器501、上行加扰器502、列扫描加法器503以及下行加扰器504以环状串连方式相互耦接，上行加扰器502与下行加扰器504则共同耦接于行扫描选择信号510。上行加扰器502接收来自于地址暂存器501的原存储器存取地址ADD1，假设存取地址ADD1有n个位，有r个折迭位，其中n、r皆为预设整数。在行扫描时(行扫描选择信号510为致能时)，上行加扰器502将存取地址ADD1的较低r位移至最高，并将存取地址ADD1的较高n-r位右移r位之后输出为第二地址数据ADD2。例如，若n等于6，r等于3，而且原存储器存取地址为101000，则第二地址数据ADD2为000101。
列扫描加法器503则是接收第二地址数据ADD2为输入，然后加1后输出为第三地址数据ADD3。在上例中，第三地址数据ADD3为000110。
下行加扰器504则接收第三地址数据ADD3，并于行扫描时(行扫描选择信号510为致能时)将第三地址数据ADD3较高的r位移至最低，并将第三地址数据ADD3的较低n-r位左移r位之后输出为第四地址数据ADD4。继续上面的例子，第四地址数据ADD4则为110000。新产生的第四地址ADD4数据将输入至地址暂存器501成为新的存储器存取地址。依此类推，地址暂存器501提供的存取地址将会如下计数：110_000→111_000→000_001→001_001→010_001→011_001→....，如此即可以完成行扫描的功能。
再者，在列扫描时(行扫描选择信号510为禁能时)，上行加扰器502与下行加扰器504将不操作，直接输出其输入，而列扫描加法器503只会单纯地将存储器存取地址增加1。如此，存取地址ADD1将会如下计数：110_000→110_001→110_010→110_011→110_100→110_101...，如此即可以完成列扫描的功能。综上所述，即可使用一组计数器完成行扫描与列扫描的存储器存取地址计数功能，较已知技术的使用两组计数器更为节省电路。
图6A为本发明的存储器内建自测电路的时钟切换电路的一实施例，包括第一反相器604、第一延迟正反器606、第一与门601、第二反相器605、第二延迟正反器607、第二与门602以及或门603，其中，第一反相器604用以接收第一时钟信号CK1。而第一延迟正反器606，耦接于第一反相器604，用以接收第一致能信号IN1并使用第一反相器604的输出为触发信号。第一与门601则耦接于第一延迟正反器606，用以接收第一时钟信号CK1以及第一延迟正反器606的输出。另外在第二时钟信号CK2部分，第二反相器605用以接收第二时钟信号CK2，而第二延迟正反器607耦接于第二反相器605，用以接收第二致能信号IN2并使用第二反相器605的输出为触发信号。而第二与门602则耦接于第二延迟正反器607，用以接收第二时钟信号CK2以及第二延迟正反器607的输出。或门603耦接于第一与门601以及第二与门602，用以接收第一与门601以及第二与门602的输出，并提供其输出OUT1做为内建自测电路之中，指令解码器以及内建自测控制器的操作时钟信号。
为了此时钟切换电路能正确操作而不发生时钟风险，其中第一致能信号IN1的致能(assert)必定发生在第二致能信号IN2的禁能(de-assert)之后，而且第二致能信号IN2的致能必定发生在第一致能信号IN1的禁能之后。如图6B所绘示，EN2由致能转为禁能(1变为0)是在CK2负缘且EN1为0时发生，另一方面，EN1由禁能转为致能(0变为1)是在CK1负缘且EN2为0时发生，反之亦然。两个时钟致能信号(EN1与EN2)可由IN1与IN2适当地逻辑控制而保证不会同时为1。上述时钟切换电路的目的为使本发明的存储器内建自测电路可在两个不同速度的时钟信号中切换，且不会在切换过程中产生时钟风险。如此便可以提供外部自动测试装置以及存储器内建自测电路的交叉测试，不论在工程侦错或是在加强产量测试的涵盖率上，皆有很大的助益。
综上所述，本发明提出一种存储器内建自测电路，除提供更灵活的可编程测试指令外，还简化了已知技术中许多不必要的电路，有效地缩小电路面积，缩短了自测时读取存储器和比较存储器数据所需的时间，并提供有效的时钟切换电路，使芯片可以在不同的时钟频率下进行测试，提升其产量时的错误涵盖率及工程分析时的侦错能力。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (13)
1.一种存储器内建自测电路，包括：
指令解码器，用以接收控制信号；以及
内建自测控制器，耦接于该指令解码器，用以接收该控制信号；其中
若该控制信号为自测模式，则该指令解码器解码自测指令，该内建自测控制器根据该自测指令的解码结果测试存储器；
若该控制信号为输出模式，则该指令解码器暂停操作，该内建自测控制器输出该存储器的测试记录；
若该控制信号为正常模式，则该指令解码器暂停操作，该内建自测控制器传递功能电路的测试信号至该存储器。
2.根据权利要求1所述的存储器内建自测电路，其中该自测指令包括：
方向字段，用以指示测试该存储器的存取地址为递增或递减；
数据背景字段，用以指示测试该存储器所使用的数据背景，包括多个位，每一该些位对应该存储器的多个存储单元矩阵其中之一；
行进集合字段，用以指示该存储器的测试操作为读取或写入，以及写入该存储器的数据或该存储器应输出的数据；
端口选择字段，用以指示经由该存储器的哪一端口以测试该存储器；
行扫描字段，用以指示该存储器的测试以列扫描或行扫描方式进行；以及
诊断字段，用以指示该存储器的测试发生错误时，该内建自测控制器是否输出当时的测试记录。
3.根据权利要求2所述的存储器内建自测电路，其中该自测指令还包括：
反相字段，用以指示该数据背景是否沿列方向作0/1反转。
4.根据权利要求2所述的存储器内建自测电路，其中该自测指令还包括：
折迭字段，用以指示该数据背景是否沿行方向作0/1反转。
5.根据权利要求2所述的存储器内建自测电路，其中该行进集合字段包括：
命令结束字段，用以指示该行进集合字段之后是否有其它行进集合字段；
读写字段，用以指示该存储器的测试操作为读取或写入；以及
数据字段，用以指示写入该存储器的数据或该存储器应输出的数据。
6.根据权利要求1所述的存储器内建自测电路，其中该指令解码器包括：
扫描指令暂存器，用以接收并储存该自测指令，并根据该自测指令产生用以控制该存储器的信号；以及
解码器，耦接于该扫描指令暂存器，用以解码该自测指令；
而且该内建自测控制器包括：
状态控制器，耦接于该扫描指令暂存器以及该解码器，用以根据该自测指令控制该存储器的测试过程的状态变化，该状态变化包括该测试过程的存取地址变化以及数据背景变化；
地址计数器，耦接于该解码器与该状态控制器，用以根据该自测指令的解码结果以及该状态控制器的指示提供该测试过程的存取地址；
数据暂存器，耦接于该解码器，用以储存该存储器的应输出数据；
读写暂存器，耦接于该解码器，用以储存该自测指令的读写字段；以及
逻辑电路，耦接于该数据暂存器以及该读写暂存器，用以比较该存储器的输出数据以及应输出数据，若该输出数据不等于该应输出数据而且该读写字段的指示为读取，则致能该错误信号。
7.根据权利要求6所述的存储器内建自测电路，其中该地址计数器包括：
地址暂存器，用以储存并提供该存储器的测试过程的存取地址；
上行加扰器，耦接于该地址暂存器，自该地址暂存器接收该存取地址；
列扫描加法器，耦接于该上行加扰器，用以将该上行加扰器输出的地址加一后输出；以及
下行加扰器，耦接于该列扫描加法器，接收该列扫描加法器的输出地址；其中
该存取地址有n个位，有r个折迭位，n、r皆为预设整数；
在列扫描时，该上行加扰器直接输出该存取地址，该下行加扰器直接输出该列扫描加法器的输出地址；
在行扫描时，该上行加扰器将该存取地址的较低r位移至最高，并将该存取地址的较高n-r位右移r位之后输出，该下行加扰器将该列扫描加法器的输出地址较高的r位移至最低，并将该输出地址的较低n-r位左移r位之后输出。
8.根据权利要求6所述的存储器内建自测电路，其中该内建自测控制器用以测试多个存储器，该状态控制器根据该自测指令控制该些存储器的测试过程的状态变化，而且该内建自测控制器包括：
多个地址计数器，每一该些地址计数器耦接于该解码器与该状态控制器，用以根据该自测指令的解码结果以及该状态控制器的指示提供该些存储器其中之一的测试过程的存取地址；以及
多个比较电路，每一该些比较电路耦接于该解码器，用以比较该自测指令的数据字段以及该些存储器其中之一的输出数据，并根据上述比较结果提供错误信号。
9.根据权利要求1所述的存储器内建自测电路，还包括时钟切换电路，用以提供两个时钟信号其中之一做为操作时钟信号，该时钟切换电路的特征在于同时使用两个致能信号来控制上述两个时钟信号，并利用负缘触发的延迟正反器来控制上述两个致能信号，上述两个致能信号其中任何一个致能之前，必须先禁能上述两个致能信号其中的另一个。
10.根据权利要求9所述的存储器内建自测电路，其中该时钟切换电路包括：
第一反相器，用以接收第一时钟信号；
第一延迟正反器，耦接于该第一反相器，用以接收第一致能信号并使用该第一反相器的输出为触发信号；
第一与门，耦接于该第一延迟正反器，用以接收该第一时钟信号以及该第一延迟正反器的输出；
第二反相器，用以接收第二时钟信号；
第二延迟正反器，耦接于该第二反相器，用以接收第二致能信号并使用该第二反相器的输出为触发信号；
第二与门，耦接于该第二延迟正反器，用以接收该第二时钟信号以及该第二延迟正反器的输出；以及
或门，耦接于该第一与门以及该第二与门，用以接收该第一与门以及该第二与门的输出，并提供该操作时钟信号。
11.一种地址计数器，包括：
地址暂存器，用以储存并提供存储器的存取地址；
上行加扰器，耦接于该地址暂存器，自该地址暂存器接收该存取地址；
列扫描加法器，耦接于该上行加扰器，用以将该上行加扰器输出的地址加一后输出；以及
下行加扰器，耦接于该列扫描加法器，接收该列扫描加法器的输出地址；其中
该存取地址有n个位，有r个折迭位，n、r皆为预设整数；
在列扫描时，该上行加扰器直接输出该存取地址，该下行加扰器直接输出该列扫描加法器的输出地址；
在行扫描时，该上行加扰器将该存取地址的较低r位移至最高，并将该存取地址的较高n-r位右移r位之后输出，该下行加扰器将该列扫描加法器的输出地址较高的r位移至最低，并将该输出地址的较低n-r位左移r位之后输出。
12.一种时钟切换电路，用以提供两个时钟信号其中之一做为操作时钟信号，其特征在于同时使用两个致能信号来控制上述两个时钟信号，并利用负缘触发的延迟正反器来控制上述两个致能信号，上述两个致能信号其中任何一个致能之前，必须先禁能上述两个致能信号其中的另一个。
13.根据权利要求12所述的时钟切换电路，其中该时钟切换电路包括：
第一反相器，用以接收第一时钟信号；
第一延迟正反器，耦接于该第一反相器，用以接收第一致能信号并使用该第一反相器的输出为触发信号；
第一与门，耦接于该第一延迟正反器，用以接收该第一时钟信号以及该第一延迟正反器的输出；
第二反相器，用以接收第二时钟信号；
第二延迟正反器，耦接于该第二反相器，用以接收第二致能信号并使用该第二反相器的输出为触发信号；
第二与门，耦接于该第二延迟正反器，用以接收该第二时钟信号以及该第二延迟正反器的输出；以及
或门，耦接于该第一与门以及该第二与门，用以接收该第一与门以及该第二与门的输出，并提供该操作时钟信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101612683A CN101399087B (zh) | 2007-09-25 | 2007-09-25 | 可编程存储器内建自测电路与时钟切换电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007101612683A CN101399087B (zh) | 2007-09-25 | 2007-09-25 | 可编程存储器内建自测电路与时钟切换电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101399087A true CN101399087A (zh) | 2009-04-01 |
| CN101399087B CN101399087B (zh) | 2012-05-23 |
Family
ID=40517560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101612683A Expired - Fee Related CN101399087B (zh) | 2007-09-25 | 2007-09-25 | 可编程存储器内建自测电路与时钟切换电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101399087B (zh) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102402961A (zh) * | 2011-11-09 | 2012-04-04 | 友达光电股份有限公司 | 自测试驱动电路 |
| CN103177768A (zh) * | 2011-12-26 | 2013-06-26 | 上海华虹Nec电子有限公司 | 一种存储器的bist地址扫描电路及其扫描方法 |
| CN103700407A (zh) * | 2013-12-14 | 2014-04-02 | 中国航空工业集团公司第六三一研究所 | 一种基于航空应用的国产化存储器应用验证方法 |
| CN104205234A (zh) * | 2012-03-30 | 2014-12-10 | 英特尔公司 | 用于存储器电路测试引擎的通用地址加扰器 |
| CN102129362B (zh) * | 2010-01-14 | 2015-08-05 | 旺宏电子股份有限公司 | 指令解码电路及其方法 |
| US9170601B2 (en) | 2009-12-29 | 2015-10-27 | Macronix International Co., Ltd. | Command decoding method and circuit of the same |
| CN106251907A (zh) * | 2016-08-04 | 2016-12-21 | 武汉新芯集成电路制造有限公司 | 内建自测系统及方法 |
| CN107017017A (zh) * | 2015-10-05 | 2017-08-04 | 联发科技股份有限公司 | 用于存取动态随机存取存储器的计算系统以及相关存取方法 |
| CN107945833A (zh) * | 2016-12-29 | 2018-04-20 | 三星电子株式会社 | 包括状态电路的存储器装置及其操作方法 |
| CN110459260A (zh) * | 2019-07-05 | 2019-11-15 | 深圳市金泰克半导体有限公司 | 自动测试切换装置、方法和系统 |
| CN110827878A (zh) * | 2018-08-08 | 2020-02-21 | 华邦电子股份有限公司 | 存储器装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594257B1 (ko) * | 2004-02-26 | 2006-06-30 | 삼성전자주식회사 | 내장형 셀프 테스트 회로를 가지는 ｓｏｃ 및 그 셀프테스트 방법 |
-
2007
- 2007-09-25 CN CN2007101612683A patent/CN101399087B/zh not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9170601B2 (en) | 2009-12-29 | 2015-10-27 | Macronix International Co., Ltd. | Command decoding method and circuit of the same |
| CN102129362B (zh) * | 2010-01-14 | 2015-08-05 | 旺宏电子股份有限公司 | 指令解码电路及其方法 |
| CN102402961A (zh) * | 2011-11-09 | 2012-04-04 | 友达光电股份有限公司 | 自测试驱动电路 |
| CN102402961B (zh) * | 2011-11-09 | 2014-06-25 | 友达光电股份有限公司 | 自测试驱动电路 |
| CN103177768A (zh) * | 2011-12-26 | 2013-06-26 | 上海华虹Nec电子有限公司 | 一种存储器的bist地址扫描电路及其扫描方法 |
| CN103177768B (zh) * | 2011-12-26 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 一种存储器的bist地址扫描电路及其扫描方法 |
| CN104205234B (zh) * | 2012-03-30 | 2017-07-11 | 英特尔公司 | 用于存储器电路测试引擎的通用数据加扰器 |
| CN104205234A (zh) * | 2012-03-30 | 2014-12-10 | 英特尔公司 | 用于存储器电路测试引擎的通用地址加扰器 |
| CN103700407B (zh) * | 2013-12-14 | 2016-05-25 | 中国航空工业集团公司第六三一研究所 | 一种基于航空应用的国产化存储器应用验证方法 |
| CN103700407A (zh) * | 2013-12-14 | 2014-04-02 | 中国航空工业集团公司第六三一研究所 | 一种基于航空应用的国产化存储器应用验证方法 |
| CN107017017A (zh) * | 2015-10-05 | 2017-08-04 | 联发科技股份有限公司 | 用于存取动态随机存取存储器的计算系统以及相关存取方法 |
| CN106251907A (zh) * | 2016-08-04 | 2016-12-21 | 武汉新芯集成电路制造有限公司 | 内建自测系统及方法 |
| CN107945833A (zh) * | 2016-12-29 | 2018-04-20 | 三星电子株式会社 | 包括状态电路的存储器装置及其操作方法 |
| CN107945833B (zh) * | 2016-12-29 | 2023-05-02 | 三星电子株式会社 | 包括状态电路的存储器装置及其操作方法 |
| CN110827878A (zh) * | 2018-08-08 | 2020-02-21 | 华邦电子股份有限公司 | 存储器装置 |
| CN110827878B (zh) * | 2018-08-08 | 2021-09-14 | 华邦电子股份有限公司 | 存储器装置 |
| CN110459260A (zh) * | 2019-07-05 | 2019-11-15 | 深圳市金泰克半导体有限公司 | 自动测试切换装置、方法和系统 |
| CN110459260B (zh) * | 2019-07-05 | 2021-02-26 | 深圳市金泰克半导体有限公司 | 自动测试切换装置、方法和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101399087B (zh) | 2012-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101399087B (zh) | 可编程存储器内建自测电路与时钟切换电路 | |
| US7716542B2 (en) | Programmable memory built-in self-test circuit and clock switching circuit thereof | |
| EP0523973B1 (en) | A configurable self-test for embedded RAMs | |
| CN103744009B (zh) | 一种串行传输芯片测试方法、系统及集成芯片 | |
| US7676709B2 (en) | Self-test output for high-density BIST | |
| US8156391B2 (en) | Data controlling in the MBIST chain architecture | |
| US8780648B2 (en) | Latch based memory device | |
| US3982111A (en) | Memory diagnostic arrangement | |
| US3944800A (en) | Memory diagnostic arrangement | |
| US6011748A (en) | Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses | |
| US20050088888A1 (en) | Method for testing embedded DRAM arrays | |
| US7805644B2 (en) | Multiple pBIST controllers | |
| Yeh et al. | Flash memory testing and built-in self-diagnosis with march-like test algorithms | |
| Kong et al. | An efficient March (5N) FSM-based memory built-in self test (MBIST) architecture | |
| US6941494B1 (en) | Built-in test for multiple memory circuits | |
| CN101083131B (zh) | 寄存器堆元件和电路以及操作寄存器堆电路的方法 | |
| TWI419170B (zh) | 積體電路以及用於測試該電路之方法 | |
| Shirur et al. | Performance analysis of low power microcode based asynchronous P-MBIST | |
| US9761329B2 (en) | Built-in self-test (BIST) circuit and associated BIST method for embedded memories | |
| CN110853696B (zh) | 用于静态存储器功能检测的晶圆允收测试模块和方法 | |
| Priya | High speed FSM-based programmable memory built-in self-test (MBIST) controller | |
| Amin et al. | New fault models and efficient BIST algorithms for dual-port memories | |
| CN115565596A (zh) | 一种对FinFET存储器故障的测试方法及装置 | |
| CN114579382A (zh) | 一种多核CPU的memory测试方法 | |
| Wu | Memory testing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120523 Termination date: 20210925 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |