CN101083131B - 寄存器堆元件和电路以及操作寄存器堆电路的方法 - Google Patents

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Abstract

公开了寄存器堆元件和电路以及操作寄存器堆电路的方法。使用所提供技术的寄存器堆元件包括：被配置为存储第一值的主存储部分，以及耦接到所述主存储部分的次存储部分。所述次存储部分被配置为在测试操作期间用作扫描锁存器，并且进一步被配置为在正常操作期间存储第二值。所述第二值是所述第一值的复本。所述元件进一步包括误差检测部分，它耦接到所述主存储部分和所述次存储部分，并被配置为指明由软误差导致的所述第一值与所述第二值之间的差值。

Description

寄存器堆元件和电路以及操作寄存器堆电路的方法
技术领域
一般来说，本发明涉及电子电路，更确切地说，涉及寄存器堆元件和电路以及使用这些元件的方法。 
背景技术
随着互补金属氧化物半导体(CMOS)技术的尺度减小，存储元件中的电容量也减小了，导致带电粒子干扰敏感性提高。这些粒子造成的干扰被称为软误差。按照惯例，为了应付这种问题，要产生奇偶校验位并将其存储为附加单元。这就需要产生和检查奇偶校验位，另外要消耗面积和功率。 
图1描述了采用电平敏感扫描设计(LSSD)测试的常规寄存器堆100。常规堆100包括a时钟输入端口102和b时钟输入端口104，还包括扫描输入真端口106和扫描输入补端口108以及扫描输出真端口110和扫描输出补端口112。 
寄存器堆100包括多个寄存器堆元件114。在图1描述的实例中，它们被排列为编号从0到n的n+1行和编号从0到m的m+1列。因此，该具体寄存器堆100含有n+1个入口，每个字具有m+1位。每个元件都具有a时钟、b时钟、扫描输入真、扫描输入补、扫描输出真和扫描输出补端口，编号从116到126。 
图1中显示的具体实例包括编号从WWL0到WWL3的四条写字线，编号从RWL0到RWL3的四条读字线，编号从WBL0到WBL3的四条写位线以及编号从RBL0到RBL3的四条读位线。每个寄存器堆元件114也包括适当端口，用于与读字线和写字线以及读位线和写位线互连。写解码器128和读解码器130以常规的方式提供。 
本领域的技术人员熟悉图1所示的常规寄存器堆的操作。例如， 在Principles of CMOS VLSI Design：A Systems Perspective，SecondEdition，Neil H.E.Weste and Kameron Eshraghian，Addison &Wesley，Redding，1993书中580-582页讨论了这样的寄存器堆。LSSD的细节还显示在Weste and Eshraghian书中489-493页的参考文献中。在LSSD扫描测试期间，若干寄存器堆元件可以成为可扫描的并串联在一起，正如授予Henkels et al.的标题为“Cells And Read-CircuitsFor High-Performance Register Files”的5,481,495号美国专利中的介绍。b时钟和a时钟交替地接收脉冲，数据通过扫描输入端串行地加载到每个寄存器堆元件中。 
如本领域公知，还包括位线OR电路132。 
在授予Robb的标题为“Memory Device Wherein a ShadowRegister Corresponds to Each Memory Cell”的4,954,988号美国专利中，数据存储设备包括两个寄存器，与存储器的每个单元相关联。第一个寄存器形成读/写存储器寄存器，第二个寄存器形成耦接到存储器寄存器的只写影子寄存器。在正常操作期间，每个存储器寄存器都作为独立的随机存取存储器(RAM)单元操作，每个影子寄存器都作为独立的只写RAM单元操作。当数据被写入影子寄存器时，就设置了旗标位。随后，可以进行有效性检查以验证该数据。如果该数据未通过验证，可以使用清除线清除旗标位。如果该数据通过验证，设置旗标位的每个影子寄存器中的数据就能够在联动加载操作中加载到其对应的存储器寄存器中。如果影子寄存器旗标位未设置，在联动加载期间其对应的存储器寄存器中的数据就不改变。这种技术不涉及在READ(读)操作之时验证数据的需要。在Robb参考文献的技术中，影子寄存器中的数据在被验证之后或者被写入主存储锁存器之后，有可能被软误差所破坏。 
克服图1所列示的现有技术方法中的若干限制会受到欢迎。 
发明内容
本发明的原理提供了寄存器堆元件所用的技术。在一个示范实施例中，根据本发明一个方面的寄存器堆元件包括被配置为存储第一值的主存储部分，所述主存储部分具有与其相关联的读数据真端子和读数据补端子；以及耦接到所述主存储部分的次存储部分。所述次存储部分被配置为在测试操作期间用作扫描锁存器，并且进一步被配置为在正常操作期间存储第二值。所述第二值是所述第一值的复本。所述次存储部分具有与其相关联的扫描补端子和rfl2端子。所述元件进一步包括误差检测部分，它耦接到所述主存储部分和所述次存储部分，并被配置为指明由软误差导致的所述第一值与所述第二值之间的差值。其中，所述误差检测部分包括XOR逻辑门，所述XOR逻辑门具有分别耦合到所述读数据真端子、所述读数据补端子、所述扫描补端子和所述rfl2端子的四个输入。 
在另一方面，示范寄存器堆电路包括多个字线结构和在多个点上与所述多个字线结构相交的多个位线结构。所述电路进一步包括多个寄存器堆元件，位于所述多个点上并且所述寄存器堆元件的每一个与所述字线结构中对应的一个和所述位线结构中对应的一个相关联。所述寄存器堆元件的每一个依次包括：主存储部分，被配置为存储第一值，所述主存储部分具有与其相关联的读数据真端子和读数据补端子；次存储部分，耦接到所述主存储部分并被配置为在测试操作期间用作扫描锁存器，所述次存储部分被配置为在正常操作期间存储第二值，所述第二值是所述第一值的复本，所述次存储部分具有与其相关联的扫描补端子和rfl2端子；以及误差检测部分，耦接到所述主存储部分和所述次存储部分，并被配置为指明由软误差导致的所述第一值与所述第二值之间的差值，所述误差检测部分具有输出，其中，所述误差检测部分包括XOR逻辑门，所述XOR逻辑门具有分别耦合到所述读数据真端子、所述读数据补端子、所述扫描补端子和所述rfl2端子的四个输入。 
在又一方面，操作具有多个元件的寄存器堆电路的示范方法，每一个元件依次具有主存储部分和次存储部分，所述方法包括以下步骤：在所述电路的测试操作期间，将所述次存储部分用作扫描锁存器；在所述电路的正常操作期间，在所述元件的所述主存储部分中存储第一值，在所述电路的正常操作期间，在所述元件的所述次存储部分中存储第二值，所述第二值为所述第一值的对应值的复本，然后检测与至少一个所述第一值与对应的一个所述第二值之间的差值相对应的至少一个软误差。 
本发明的一个或多个实施例可以以集成电路的形式实现。 
连同附图阅读本发明之展示性实施例的以下详细说明，本发明的这些和其他目的、特性和优点将变得显而易见。 
附图说明
图1显示了常规的寄存器堆； 
图2A和图2B显示了根据本发明的一方面具有软误差检测的寄存器堆元件的示范实施例； 
图3显示了根据本发明的另一方面具有软误差检测的寄存器堆的示范实施例； 
图4显示了图3电路的b时钟OR电路的示范实施例； 
图5显示了图3电路的误差检测动态OR电路的示范实施例； 
图6显示了根据本发明的又一方面，操作寄存器堆电路的示范方法流程图。 
具体实施方式
图2包括图2A和图2B，描述了根据本发明的一方面的寄存器堆元件200的示范实施例。一般来说，堆元件200包括主存储部分202，它被配置为存储第一值，还包括次存储部分204，它耦接到主存储部分202并且被配置为在测试操作期间用作扫描锁存器。不仅如此，次存储部分204还被配置为在正常操作时存储第二值。第二值是存储在主存储部分202中的第一值的复本。堆元件200还包括误差检测部分206，它耦接到主存储部分202和次存储部分204，并被配置为指明由例如软误差导致的在主存储部分202中存储的第一值与在次存储部分204中存储的第二值之间的差值。 
主存储部分202可以实现为例如一对交叉耦合的反相器208、210。同样，次存储部分可以实现为第二对交叉耦合的反相器212、214。误差检测部分206可以实现为例如XOR门。正如分别在端子216、218、220、222所示，向误差检测部分的输入可以包括在端口216处的读数据信号、在端口218处的扫描补信号、在端口220处的读数据补信号和在端口222处的rfl2信号。这些信号在主图示中分别在位置224、226、228、230处可得到。在这些位置和误差检测部分的对应端子之间能够提供适当的互连。应当认同，当在主存储部分202和次存储部分204中存储的位不匹配时，高逻辑电平将在误差检测部分206的ERR端口232处出现。当带电粒子碰撞寄存器堆时，这就可能发生。由于在减小的CMOS电路中现在认为的相对小的寄生电容，各个存储部分202、204可能比以前更易遭受由这种带电粒子所导致的软误差。 
在元件200中还包括扫描输入补端口234和扫描输入真端口236；a时钟端口238和b时钟端口240；以及扫描输出真端口242和扫描输出补端口244。图2A和图2B中所示的示范元件被配置为使用了WWL0到WWL3四条写字线，WBL0到WBL3四条写位线，RWL0到RWL3四条读字线以及RBL0到RBL3四条读位线。真写位线和写 字线位于图2A的左上角部分区域246，而补写位线和写字线位于右上角部分248。在图2A中区域250处描述了读字线和读位线的互连。应当认同，元件200能够经受LSSD测试，其中次存储部分204用作扫描锁存器。也可以使用适当的其他测试类型。注意，在图2B所示的示范实施例中，晶体管Nsc2和Nst2优选是NFET。 
现在应当注意图3，它描述了根据本发明一方面的寄存器堆电路的示范实施例300。寄存器堆300中的元件类似于图1的寄存器堆100中的元件，已经获得了相同参考号不过递增了200，将不再分开介绍，除非它们在原理上不同于图1中对应的组件。电路300能够包括多个字线结构以及在多个位置与所述多个字线结构交叉的多个位线结构。正如本文所使用，字线结构包括一条或多条相关联的字线，而位线结构包括一条或多条相关联的位线。举例来说但不是限制，字线结构可以包括配对的读写字线，而位线结构可以包括配对的读写位线。图3中描述的示范实施例300包括四个读端口和四个写端口，以及由此WWL0到WWL3四条写字线，RWL0到RWL3四条读字线，WBL0到WBL3四条写位线和RBL0到RBL3四条读位线。如同图1，在n+1行中有n+1个入口，在m+1列中每个字有m+1位。 
电路300能够包括多个寄存器堆元件314，位于多个地点。每个寄存器堆元件都能够与字线结构中对应的一个和位线结构中对应的一个相关联。每个寄存器堆元件都可以是例如关于图2所介绍的类型。如果希望，图3的电路形式可以是集成电路。每个元件的端口都能够包括WWL0到WWL3四条写字线，WBL0到WBL3四条写位线，RWL0到RWL3四条读字线以及RBL0到RBL3四条读位线。不仅如此，每个元件都能够包括a时钟端口316、b时钟端口318、扫描输入真端口320和扫描输入补端口322，以及扫描输出真端口324和扫描输出补端口326。每个元件也都能够包括误差端口352，例如对应于图2B中的误差端口232。全局b时钟304能够被输入到适当的b时钟OR电路，连同下面将介绍的其他输入，以便为每行产生局部b时钟信号。这将在下面关于图4做进一步的讨论。图3中的b时钟OR电 路被指定为336。 
每个元件314的误差检测部分都能够被配置为当出现软误差时，在误差端口352处输出误差信号。这些误差端口能够耦接到误差检测动态OR电路354。误差检测动态OR电路354可以具有(n+1)(m+1)个输入，编号从0到((n+1)(m+1)-1)，并且被配置为从误差检测部分获取误差信号，以及从寄存器堆元件314至少其一得到误差信号时，输出全局误差信号356。关于误差检测动态OR电路354的进一步细节在图5中提供。 
如在图4中所见，b时钟OR电路336可以包括n+1个b时钟发生电路，编号从0到n，每个发生电路对应元件中n+1行中的一行。各个电路能够配置为根据全局b时钟信号304，产生局部b时钟信号318，与0到n行中的给定一行相关联。在图4中描述的示范实施例中采用了OR门360。它们具有写字线0到3和全局b时钟信号作为输入。 
应当指出，本文描述的示范实施例已经包括了四个读端口、四个写端口、四个字线结构和四个位线结构。这仅仅为了展示；本文介绍的原理能够扩展到任意数量的字线结构、任意数量的位线结构、任意数量的元件以及任意配置的元件。此外，本文显示的具体逻辑元件也是展示性的，而且也能够采用获得类似结果的等效结构。 
现在应当注意图5，关于误差检测动态OR电路354的具体细节。如本文所描述，在给定行中的每个元件314都具有其误差端口352，耦接到行误差检测电路362。行误差检测电路362的每一个都被配置为在给定行中的一个或多个误差端口352指示误差时，输出行误差信号。行误差检测电路362能够耦接到互连部分364。部分364能够被配置为当至少一个行误差检测电路362指示在至少一行中的至少一个误差时，输出全局误差信号356。如图5所示，行误差检测电路362被配置为使端口352处收到的误差检测部分的输出OR在一起，互连部分364被配置为使行误差检测电路362的输出OR在一起。应当认同，若干替代配置也是可能的。例如，在各个电路中可以互连若干列 (而不是若干行)，然后该各列能够耦接到互连部分。应当认同，在实施读操作之前，预充电信号pre0和pre1分别接通了相关联的晶体管。 
现在应当注意图6，它显示了根据本发明的另一个方面，操作寄存器堆电路(包括本文所介绍类型的元件)的示范方法的流程图600。在方框602开始之后，本发明可以包括以下步骤：在元件的多个主存储部分中存储若干第一值，如在方框606，在元件的多个次存储部分中存储若干第二值，如在方框608，以及检测与在至少一个所述第一值和对应的一个所述第二值之间的差值相对应的至少一个软误差，如在方框610。所述第二值可以是对应的所述第一值的复本。 
存储和检测步骤可以在电路的正常操作期间进行。作为选择，次存储部分在电路的测试操作期间可以作为扫描锁存器使用，如在方框604。测试操作可以包括电平敏感扫描设计(LSSD)测试，或其他适当的测试。需要时处理在方框612继续。 
应当指出，如本文所使用，包括权利要求书，当第二值是指第一值的复本时，这应当在逻辑意义上理解。在本文显示的实例中，相同的值(即0对0和1对1)作为复本被存储，并且利用“异或”逻辑门找出两者之间的不同，指示软误差。不过，也可以将该复本存储为补码，也就是说，1作为0的复本，0作为1的复本，然后当两个值出乎意外地一致时，就检测出由软误差导致的差。在这种情况下，人们可以采用“同或”逻辑门进行误差检测。在任何所介绍的模式中也可以使用逻辑低值作为误差信号；在这种情况下，对补码复本模式，可以使用“异或”逻辑门进行误差检测。 
包括如以上介绍的寄存器堆元件的电路可以是集成电路芯片设计的一部分。芯片设计可以例如在图形计算机编程语言中创建，并且存储在计算机存储介质中(比如磁盘、磁带、物理硬盘驱动器、光盘存储器(如CDROM、DVD)或虚拟硬盘驱动器比如存储访问网络)。如果设计者不制作芯片或不制作用于制作芯片的光刻掩模，设计者可以利用物理装置(如提供存储着设计的一份存储介质)或以电子方式 (如通过因特网)将设计结果直接地或间接地传递给这些实体。存储的设计然后能够被转换为适当的格式，例如图形设计系统II(GDSII)，用于制作光刻掩模，典型情况下，它们包括多份所讨论的芯片设计，以便在晶片上形成。光刻掩模能够用于定义要被蚀刻的或以其他方式加工的晶片(和/或其上若干层)的区域。 
制作者能够以原始晶片的形式(也就是说，以具有多片未封装芯片的单晶片)、裸晶块或者封装的形式配送最终集成电路芯片。在后一种情况下，该芯片能够装配在单芯片封装中(比如塑料载体，其引线固定到母板或其他更高级的载体上)或者多芯片封装中(比如陶瓷载体，具有表面互连或埋入互连中的任一种，或者兼而有之)。在任一种情况下，该芯片然后就可以与其他芯片、分立电路元件和/或其他信号处理设备集成，或者作为(a)中间产品比如母板的一部分，或者作为(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备、存储器和中央处理器的高级计算机产品。 
本发明的寄存器堆元件、电路和技术可以用于具有单核或多核的各种处理器中。处理器可以是通用微处理器、通用中央处理器、网络处理器、图形处理器、手持计算设备以及移动设备比如蜂窝式电话中使用的低功率处理器等。 
虽然本文已经参考附图介绍了本发明的展示性实施例，但是应当理解，本发明不限于这些确切的实施例，本领域的技术人员可以做出多种其他改变和修改而不脱离本发明的范围和实质。

Claims (18)

1.一种寄存器堆元件，包括：
主存储部分，被配置为存储第一值，所述主存储部分具有与其相关联的读数据真端子和读数据补端子；
次存储部分，耦接到所述主存储部分并被配置为在测试操作期间用作扫描锁存器，所述次存储部分被配置为在正常操作期间存储第二值，所述第二值是所述第一值的复本，所述次存储部分具有与其相关联的扫描补端子和rfl2端子；以及
误差检测部分，耦接到所述主存储部分和所述次存储部分，并被配置为指明由软误差导致的所述第一值与所述第二值之间的差值，
其中，所述误差检测部分包括XOR逻辑门，所述XOR逻辑门具有分别耦合到所述读数据真端子、所述读数据补端子、所述扫描补端子和所述rfl2端子的四个输入。
2.根据权利要求1的元件，其中，所述主存储部分包括主交叉耦合的反相器对，所述次存储部分包括次交叉耦合的反相器对。
3.根据权利要求1的元件，其中，所述测试操作包括电平敏感扫描设计(LSSD)测试。
4.根据权利要求1的元件，其中，所述误差检测部分被配置为检测由带电粒子导致的软误差。
5.一种寄存器堆电路，包括：
多个字线结构；
多个位线结构，在多个点上与所述多个字线结构相交；以及
多个寄存器堆元件，位于所述多个点上，所述寄存器堆元件的每一个都与所述字线结构中对应的一个和所述位线结构中对应的一个相关联，所述寄存器堆元件的每一个依次包括：
主存储部分，被配置为存储第一值，所述主存储部分具有与其相关联的读数据真端子和读数据补端子；
次存储部分，耦接到所述主存储部分并被配置为在测试操作期间用作扫描锁存器，所述次存储部分被配置为在正常操作期间存储第二值，所述第二值是所述第一值的复本，所述次存储部分具有与其相关联的扫描补端子和rfl2端子；以及
误差检测部分，耦接到所述主存储部分和所述次存储部分，并被配置为指明由软误差导致的所述第一值与所述第二值之间的差值，所述误差检测部分具有输出，
其中，所述误差检测部分包括XOR逻辑门，所述XOR逻辑门具有分别耦合到所述读数据真端子、所述读数据补端子、所述扫描补端子和所述rfl2端子的四个输入。
6.根据权利要求5的寄存器堆电路，其中，所述主存储部分包括主交叉耦合的反相器对，所述次存储部分包括次交叉耦合的反相器对。
7.根据权利要求5的寄存器堆电路，其中，所述测试操作包括电平敏感扫描设计(LSSD)测试。
8.根据权利要求5的寄存器堆电路，其中，所述误差检测部分被配置为检测由带电粒子导致的软误差。
9.根据权利要求5的寄存器堆电路，其中，所述电路是集成电路。
10.根据权利要求5的寄存器堆电路，其中，所述元件被排列为n+1行，进一步包括n+1个b时钟发生电路，所述b时钟发生电路中的一个与所述行的每一行相关联。
11.根据权利要求10的寄存器堆电路，其中，所述b时钟发生电路被配置为根据全局b时钟信号产生与所述行中给定行相关联的局部b时钟信号。
12.根据权利要求11的寄存器堆电路，其中：
所述字线结构包括多条写字线；以及
所述b时钟发生电路包括OR逻辑门，被配置为对多个输入进行OR运算，为所述行中的所述给定行获得所述局部b时钟信号，所述多个输入包括：
所述全局b时钟信号；以及
来自所述多条写字线的多个写字线输入。
13.根据权利要求5的寄存器堆电路，其中：
所述元件排列为n+1行和m+1列；以及
所述误差检测部分的每一部分被配置为当出现软误差时输出误差信号；
进一步包括动态误差检测电路，具有(n+1)×(m+1)个输入，被配置为从所述误差检测部分获取所述误差信号，以及在得到至少一个所述误差信号时，输出全局误差信号。
14.根据权利要求13的寄存器堆电路，其中，所述动态误差检测电路包括：
多个行误差检测电路，具有若干输出并被配置为在所述行的给定行中的至少一个误差检测部分输出一个所述误差信号时，输出行误差信号；以及
互连部分，耦接到所述行误差检测电路的输出，并被配置为在至少一个所述行误差检测电路输出一个所述行误差信号时，输出所述全局误差信号。
15.根据权利要求14的寄存器堆电路，其中：
所述多个行误差检测电路被配置为使所述误差检测部分的输出OR操作在一起；以及
所述互连部分被配置为使所述行误差检测电路的所述输出OR操作在一起。
16.一种操作具有多个元件的寄存器堆电路的方法，每一个元件依次具有主存储部分和次存储部分，所述方法包括以下步骤：
在所述电路的测试操作期间，将所述次存储部分用作扫描锁存器；
在所述电路的正常操作期间，在所述元件的所述主存储部分中存储第一值；
在所述电路的正常操作期间，在所述元件的所述次存储部分中存储第二值，所述第二值是对应的所述第一值的复本；以及
检测与至少一个所述第一值与对应的一个所述第二值之间的差值相对应的至少一个软误差。
17.根据权利要求16的方法，其中，
所述主存储部分每一个具有与其相关联的读数据真端子和读数据补端子；
所述次存储部分每一个具有与其相关联的扫描补端子和rfl2端子；以及
所述误差检测步骤包括使用XOR逻辑门，所述XOR逻辑门具有分别耦合到所述读数据真端子、所述读数据补端子、所述扫描补端子和所述rfl2端子的四个输入，以检测所述至少一个软误差。
18.根据权利要求17的方法，其中，所述测试操作包括电平敏感扫描设计(LSSD)测试。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977965B1 (en) * 2010-03-12 2011-07-12 International Business Machines Corporation Soft error detection for latches
US8320203B2 (en) * 2010-03-26 2012-11-27 Intel Corporation Method and system to lower the minimum operating voltage of register files
EP2798640B1 (en) 2011-12-28 2019-10-23 Intel Corporation Resilient register file circuit for dynamic variation tolerance and method of operating the same
US9721624B2 (en) * 2014-12-23 2017-08-01 Arm Limited Memory with multiple write ports
US9425802B1 (en) * 2015-05-28 2016-08-23 Altera Corporation Methods and apparatus for configuring and reconfiguring a partial reconfiguration region
WO2016200718A1 (en) * 2015-06-06 2016-12-15 The Board Of Trustees Of The Leland Stanford Junior University System-level validation of systems-on-a-chip (soc)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6584589B1 (en) * 2000-02-04 2003-06-24 Hewlett-Packard Development Company, L.P. Self-testing of magneto-resistive memory arrays
US6775180B2 (en) * 2002-12-23 2004-08-10 Intel Corporation Low power state retention
US20060077750A1 (en) * 2004-10-07 2006-04-13 Dell Products L.P. System and method for error detection in a redundant memory system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954988A (en) 1988-10-28 1990-09-04 Rockwell International Corporation Memory device wherein a shadow register corresponds to each memory cell
US5481495A (en) 1994-04-11 1996-01-02 International Business Machines Corporation Cells and read-circuits for high-performance register files
FR2774188B1 (fr) * 1998-01-27 2001-06-15 Sgs Thomson Microelectronics Circuit de verification de parite
US7259986B2 (en) * 2005-03-25 2007-08-21 International Business Machines Corporation Circuits and methods for providing low voltage, high performance register files

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6584589B1 (en) * 2000-02-04 2003-06-24 Hewlett-Packard Development Company, L.P. Self-testing of magneto-resistive memory arrays
US6775180B2 (en) * 2002-12-23 2004-08-10 Intel Corporation Low power state retention
US20060077750A1 (en) * 2004-10-07 2006-04-13 Dell Products L.P. System and method for error detection in a redundant memory system

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