CN107945833B - 包括状态电路的存储器装置及其操作方法 - Google Patents

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Abstract

提供包括状态电路的存储器装置及其操作方法。一种存储器装置包括命令解码器和状态电路。命令解码器对命令进行解码。状态电路顺序地存储基于解码的命令确定的所述存储器装置的操作信息，并响应于输出控制信号而输出顺序存储的操作信息中的至少一个。

Description

包括状态电路的存储器装置及其操作方法
本申请要求于2016年12月29日提交到韩国知识产权局的第10-2016-0182659号韩国专利申请的优先权的权益，所述韩国专利申请的全部内容通过引用合并于此。
技术领域
在此公开的本发明构思的实施例涉及一种半导体存储器装置，更具体地讲，涉及一种包括状态电路的存储器装置及其操作方法。
背景技术
在制造存储器单元的工艺中，由于纳米制造工艺导致在存储器单元中可能发生错误。错误可大致分类为硬错误或软错误。硬错误可表示存储器单元硬件被损坏的情况。软错误可表示存储器单元硬件未被损坏，但存储器单元的数据由于α粒子等临时转变的情况。可通过备用存储器单元SMC或错误校正操作来校正硬错误。可通过错误校正操作来校正软错误。
除了从存储器单元的制造发生的错误之外，还可能由于电源电压的降低而发生存储器装置的操作错误或故障。当存储器单元特性由于纳米制造工艺或电源电压降低或变化而劣化时，易失性存储器装置(诸如，动态随机存取存储器(DRAM))可能需要过多的刷新操作以保留存储在其中的数据。为了应对高性能趋势，还使存储器装置以更高速度执行例如写入操作、读取操作等。
在刷新操作、读取操作和写入操作被执行的上述情况下，由于电流消耗暂时增加，因此在存储器装置内可能无法平滑地供应电压。因此，存储器装置中可能出现问题(诸如，时序裕量(timing margin)的减少和电源电压的不稳定)。结果，可能发生存储器装置的操作故障。
发明内容
本发明构思的实施例提供一种包括当发生存储器装置的操作故障时存储操作信息的状态电路的存储器装置及其操作方法。
根据本发明构思的实施例的一方面，一种存储器装置包括命令解码器和状态电路。命令解码器对命令进行解码。状态电路顺序地存储基于解码的命令确定的所述存储器装置的操作信息，并响应于输出控制信号而输出顺序存储的操作信息中的至少一个。状态电路可被配置为响应于从命令解码器接收到更新控制信号而更新操作信息并存储更新的操作信息。
根据本发明构思的实施例，一种存储器装置的操作方法包括：在包括在所述存储器装置中的状态电路顺序地存储基于命令确定的所述存储器装置的操作信息；在所述状态电路接收输出控制信号；响应于输出控制信号，在所述状态电路将顺序存储的多个操作信息提供给主机。
根据本发明构思的实施例，一种存储器装置的操作方法包括：在主机检测所述存储器装置的操作故障并生成更新控制信号；响应于更新控制信号，在包括在所述存储器装置中的状态电路存储基于来自主机的命令确定的所述存储器装置的操作信息；响应于来自主机的输出控制信号，在所述状态电路将存储的操作信息提供给主机。
根据本发明构思的实施例，一种存储器装置包括：逻辑电路，设置在基底上；至少第一存储器电路和第二存储器电路，垂直堆叠在逻辑电路上，其中，第一存储器电路和第二存储器电路分别具有第一输入/输出(i/o)接口和第二i/o接口；状态电路，被配置为分别经由第一i/o接口和第二i/o接口与第一存储器电路和第二存储器电路通信，并且状态电路被配置为与主机通信；其中，状态电路响应于接收到更新控制信号而从至少第一存储器电路和第二存储器电路中的每一个接收操作状态信息并存储操作状态信息，其中，状态电路响应于接收到单个输出控制信号而提供存储的至少第一存储器电路和第二存储器电路的操作状态信息。
状态电路可响应于从主机提供更新控制信号而周期性地更新存储的至少第一存储器电路和第二存储器电路的操作状态信息。
第一存储器电路和第二存储器电路通过硅通孔(TSV)彼此连接。
状态电路可被另外地配置为使用TSV与至少第一存储器电路和第二存储器电路通信。
逻辑电路可包括状态电路。
状态电路被配置为通过第一i/o接口和第二i/o接口以及TSV从至少第一存储器电路和第二存储器电路接收操作状态信息并存储操作状态信息。
当主机将所述存储器装置的至少第一存储器电路和第二存储器电路的输出数据与期望的数据进行比较并检测到所述存储器装置的操作故障时，状态电路可从主机接收输出控制信号。
当主机检测到所述存储器装置的操作故障时，状态电路可从主机接收更新控制信号。
响应于由状态电路接收到输出控制信号，提供给主机的存储的操作状态信息可包括在由主机检测到所述存储器装置的操作故障之前周期性地提供给状态电路的状态信息。
多个焊球可连接到基底，并且状态电路通过所述多个焊球的至少一部分将存储的操作状态信息提供给主机。
操作状态信息包括与至少第一存储器电路和第二存储器电路中的每一个的操作对应的命令、地址和输入/输出数据中的至少一个。
由状态电路输出的至少一个操作信息包括在所述存储器装置的操作故障之前以随机时间间隔或者周期性地提供给状态电路的操作状态信息。
根据本发明构思的实施例，一种存储器装置包括：基底；插入件，设置在基底上；一个或多个处理器，布置在插入件上；存储器电路，布置在插入件上；状态电路，连接到由所述一个或多个处理器控制的存储器电路，状态电路被配置为存储操作状态信息。响应于从所述一个或多个处理器发送的命令，状态电路提供包括在所述一个或多个处理器检测到存储器电路的操作故障之前的信息的存储器电路的操作状态。
响应于由状态电路接收的更新控制信号，更新并存储存储器电路的操作状态。
存储器电路可包括具有各自的输入/输出(i/o)接口的多个垂直堆叠的存储器电路，并且可响应于单个输出控制信号，由状态电路将所述多个垂直堆叠的存储器电路的操作状态提供给所述一个或多个处理器。
存储器电路可通过插入件与所述一个或多个处理器通信。
所述多个垂直堆叠的存储器电路通过硅通孔(TSV)彼此连接。
附图说明
通过下面参照以下附图的描述，本领域的普通技术人员将更好地理解本发明构思，其中，除非另有说明，否则贯穿各个附图，相同的参考标号表示相同的部件，其中：
图1是示出根据本发明构思的实施例的存储器系统的框图；
图2是示出图1中所示的存储器装置的框图；
图3是示出图2中所示的状态电路的框图；
图4是示出图3的状态电路的操作的流程图；
图5是示出图3的状态电路的操作的时序图；
图6是示出根据本发明构思的另一个实施例的图2中所示的状态电路的框图；
图7是示出图6的状态电路的操作的流程图；
图8是示出图6的状态电路的操作的时序图；
图9至图11是示出根据本发明构思的另一个实施例的图1中示出的存储器装置的框图；
图12和图13是示出根据本发明构思的另一个实施例的包括状态电路的存储器模块的框图；
图14是示出根据本发明构思的另一个实施例的包括状态电路的堆叠式存储器的框图；
图15是示出根据本发明构思的实施例的包括存储器装置的存储器内置处理器(PIM)的示图；
图16A和图16B是示出根据本发明构思的存储器装置的操作的流程图。
具体实施方式
可详细描述本发明构思的实施例以允许本领域的普通技术人员实现本发明构思。
图1是示出根据本发明构思的实施例的存储器系统的框图。参照图1，存储器系统1000可包括主机1100和存储器装置1200。例如，存储器系统1000可以是包括主机1100和存储器装置1200二者的单个系统。可选择地，可利用单独的装置分别实现存储器系统1000的主机1100和存储器装置1200。
主机1100可以是处理器电路或包括通用处理器或应用处理器的系统。可选择地，主机1100可以是以下包括一个或多个处理器的计算装置之一：个人计算机、外围装置、数码相机、个人数字助理(PDA)、便携式媒体播放器(PMP)、智能电话、平板计算机或可穿戴装置，仅列出一些非限制性的可能的计算装置。处理器包括可在硬件中操作或结合软件操作的集成电路。
存储器装置1200可存储从主机1100提供的数据或将要提供给主机1100的数据。可使用任意已知类型的存储介质来实现存储器装置1200，其中，每个存储介质包括易失性存储器或非易失性存储器。例如，在存储器装置1200包括易失性存储器的情况下，存储器装置1200可包括：例如，动态随机存取存储器(DRAM)、静态RAM(SRAM)、晶闸管RAM(TRAM)、零电容RAM(Z-RAM)、双晶体管RAM(TTRAM)、磁阻RAM(MRAM)等。例如，在存储器装置1200包括易失性存储器的情况下，存储器装置1200可包括：无缓冲双列直插式存储器模块(UDIMM)、带寄存器的DIMM(RDIMM)、低负载DIMM(LRDIMM)、非易失性DIMM(NVDIMM)、高带宽存储器(HBM)等。
例如，在存储器装置1200包括非易失性存储器的情况下，存储器装置1200可被实现为：电可擦除可编程只读存储器(EEPROM)、闪存、MRAM、自旋转移矩MRAM(STT-MRAM)、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻式RAM(RRAM)、纳米管RRAM(RRAM)、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子学存储器装置或绝缘体阻变存储器。一位或多位可被存储在非易失性存储器的单位单元中。上述示例不限制本发明构思的范围。
以下，为了便于描述，假设存储器装置1200包括单个存储器装置。然而，如上所述，本领域的普通技术人员应理解，实施例可应用于除了以上在此提及的存储装置之外的各种类型的存储装置。
存储器装置1200可通过利用通信协议的接口与主机1100通信。例如，存储器装置1200可基于各种有线通信协议(诸如，通用串行总线(USB)、小型计算机系统接口(SCSI)、PCIe、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)、集成驱动电子(IDE)、火线、通用闪存(UFS)、传输控制协议/互联网协议(TCP/IP))和各种无线通信协议(诸如，长期演进(LTE)、WiMax、全球移动通信系统(GSM)、码分多址(CDMA)、高速分组接入(HSPA)、蓝牙、近场通信(NFC)、Wi-Fi和射频识别(RFID))中的一个或多个来与主机1100通信。本领域普通技术人员应理解和领会，上述示例不限制本发明构思的范围。
存储器装置1200可响应于来自主机1100的命令/地址CMD/ADDR而执行例如写入操作和/或读取操作。存储器装置1200的读取操作和写入操作被解释如下。
例如，在读取操作的情况下，主机1100将激活命令和行地址提供给存储器装置1200。在参考时间之后，主机1100将列地址提供给存储器装置1200。然后，在特定时间之后，存储器装置1200将请求的数据DATA提供给主机1100。
例如，在写入操作的情况下，主机1100将激活命令和行地址提供给存储器装置1200。在参考时间之后，主机1100将写入命令和列地址提供给存储器装置1200。之后，主机1100向存储器装置1200提供将要写入的数据。存储器装置1200将接收的数据写入由列地址和行地址定义的存储器区域中。
在上述读取操作或写入操作期间，可能发生在存储器装置1200无法正常执行操作的情况下发生的操作故障。可由于各种原因发生操作故障。例如，在存储器装置1200连续执行刷新操作、读取操作、写入操作等的情况下，由于电流被大量操作过度使用，因此存储器装置1200的内部电源电压可能变得不稳定。
在由于内部电源电压的不稳定导致内核电压未被正常供应给存储器单元阵列(未示出)的情况下，存储器单元阵列的存储器单元可在读取操作或写入操作期间无法被正常地选择或激活。此外，由于以上讨论的相同的原因，控制存储器装置1200的操作的外围电路的电源电压可能变得不稳定。在这种情况下，可改变在存储器装置1200中发送的信号的传输时序。改变的传输时序可以是信号的时序裕量不充足的一个原因。
可选择地，由于除了在上文讨论的原因之外的很多原因，因此由电压生成器提供的电压可变得不稳定。
例如，由电压生成器提供给存储器装置1200的数据输入驱动器(未示出)的参考电压的电平可变得不稳定。在这种情况下，数据输入驱动器可能无法正常地确定从主机1100提供的数据DATA的逻辑电平。用于确定数据的逻辑电平的数据驱动器的不稳定性可导致操作的重试，这将降低存储器装置的性能。另一方面，如果即使数据驱动器在相对短的时间段内不能确定数据的逻辑电平，则正在执行的操作也可能具有灾难性的故障。因此，存储器装置1200可能由于诸如电源电压不稳定、时序裕量不足和参考电压不稳定的上述原因导致无法正常地执行读取操作、写入操作等。
根据本发明构思的实施例，存储器装置1200可包括状态电路1260。状态电路允许对故障的原因进行更精确的确定。在上述操作故障发生的情况下，状态电路1260存储与操作故障相关联的操作状态信息。此外，状态电路1260可将存储的操作状态信息输出到主机1100。例如，状态电路1260可响应于在测试操作期间接收或生成的控制信号而工作。例如，可从主机1100提供控制信号，或者可生成控制信号作为感测存储器装置1200的内部信号的结果。
以上简要描述了包括存储当存储器装置1200的操作故障发生时存储操作状态信息的状态电路1260的存储器装置1200的配置。通过上述配置，在存储器装置1200的操作故障发生的情况下，存储器装置1200可将操作状态信息提供给主机1100或用户。将状态电路包括在存储器的配置中可使得分析存储器装置1200的操作故障更容易，并且可减少当故障发生时用于测试存储器装置1200的时间。
图2是提供关于图1中所示的存储器装置的更多细节的框图。将参照图1描述图2的框图。参照图2，存储器装置1200a可包括：例如，命令/地址锁存器1210、时钟缓冲器1220、命令解码器1230、电压生成器1240、内核区域1250、在此之上提及的状态电路1260以及数据输入/输出驱动器1270。
命令/地址锁存器1210可从主机1100接收命令CMD和地址ADDR。命令/地址锁存器1210将接收的命令提供给命令解码器1230。此外，命令/地址锁存器1210将接收的存储器单元的地址提供给行解码器1253和列解码器1254。存储器单元的地址可包括行地址RA和列地址CA。
通过时钟焊盘CLK_p和时钟条焊盘CLKb_p，从主机1100向时钟缓冲器1220提供时钟信号CLK和时钟条信号CLKb的输入。例如，时钟缓冲器1220可被实现为包括差分输入缓冲器。时钟缓冲器1220可基于例如从外部装置接收的时钟信号CLK和时钟条信号CLKb生成内部时钟信号。由时钟缓冲器生成的内部时钟信号被提供给命令解码器1230。
通过命令/地址锁存器1210向命令解码器1230提供将被解码的各种命令。向命令解码器1230提供由时钟缓冲器1220生成的内部时钟信号。命令解码器1230基于从时钟缓冲器1220接收的内部时钟信号对来自命令/地址锁存器1210的命令进行解码，并生成解码命令CMD_i。命令解码器1230将解码命令CMD_i提供给组件(诸如，行解码器1253、列解码器1254和状态电路1260)。此外，命令解码器1230可基于从时钟缓冲器提供的内部时钟信号或者从命令/地址锁存器1210接收的命令，生成用于控制状态电路1260的控制信号CTRL。控制信号CTRL被提供给状态电路1260。下面将在此参照图3和图6更充分地描述控制信号CTRL。
电压生成器1240生成用于存储器装置1200a的操作的各种电压。例如，电压生成器1240可生成提供给数据输入/输出驱动器1270的参考电压以确定从主机1100提供的数据的逻辑，并可将参考电压提供给数据输入/输出驱动器1270。可选择地，电压生成器1240可生成存储器单元阵列1251的操作所需的内核的字线电压、位线电压、操作电压等，并可将这些生成的电压提供给内核区域1250。为了生成各种电压，电压生成器1240可包括用于对电压进行升压的电压泵电路(未示出)。虽然未在图2中示出，但是为了生成各种电压，可从存储器装置1200a的外部的源(例如，主机1100)向电压生成器提供电压。
内核区域1250可包括存储器单元阵列1251、感测放大器1252、行解码器1253和列解码器1254。存储器单元阵列1251、感测放大器1252、行解码器1253和列解码器1254可使用从电压生成器1240提供的各种电压进行操作。
可通过感测放大器1252将存储在存储器单元阵列1251中的数据提供给数据输入/输出驱动器1270。感测放大器1252可具有用于从存储器单元阵列接收数据并将数据输出到输入/输出驱动器的接口。可选择地，可通过感测放大器1252和数据输入/输出驱动器1270将从主机1100提供的数据存储在存储器单元阵列1251中。可通过命令/地址锁存器1210、行解码器1253和列解码器1254将用于将数据存储在存储器单元中或从存储器单元读取数据的地址提供给存储器单元阵列1251。在这种情况下，列解码器将解码的列地址(CA)提供给存储器单元阵列1251，行解码器1253将解码的行地址(RA)提供给存储器单元阵列1251。
继续参照图2，状态电路1260可响应于从命令解码器1230提供的控制信号CTRL存储与操作故障相关联的操作状态信息STATUS。例如，状态电路1260可仅在存储器装置1200a的测试操作期间工作。此外，状态电路1260可响应于控制信号CTRL通过数据输入/输出驱动器1270和DQ焊盘DQ_p将存储的操作状态信息STATUS输出到主机1100。此外，状态电路可包括针对预定数量的测试操作的状态输出信息或者针对预定时期的状态输出信息，在该预定时期，为了让主机访问，可从存储器装置外部地存储状态信息。
例如，在发生存储器装置1200a的操作故障的情况下，操作状态信息STATUS可包括以下项中的至少一个：来自命令/地址锁存器1210的行地址RA和列地址CA、来自命令解码器1230的解码命令CMD_i、在写入操作期间从主机1100提供到数据输入/输出驱动器1270的数据DATA以及在读取操作期间将被输出到主机1100的数据DATA。
可选择地，操作状态信息STATUS可包括在发生操作故障之前的多个时间点处的解码命令CMD_i、行地址RA和列地址CA、以及由数据输入/输出驱动器1270输入和输出的数据DATA中的至少一个。通过提供在发生操作故障之前的多个时间点处的信息，操作故障的原因的确定可被加强。这种信息可被存储在缓冲器中，并可在没有操作故障的情况下随着操作的进行而利用新的信息来改写。
状态电路1260可仅在存储器装置1200a上电时被重置。例如，在存储器装置1200a通过上电操作开始操作之后，状态电路1260可不会被外部重置信号重置。因此，即使在存储器装置1200a发生操作故障之后响应于接收外部的重置信号而重置操作环境的情况下，与操作故障相关联的并被存储在状态电路1260中的操作状态信息STATUS可能未被重置。
例如，可用多用途寄存器实现状态电路1260。响应于从主机1100提供的命令，可将存储在用多用途寄存器实现的状态电路1260中的操作状态的信息输出到主机1100。然而，本发明构思不限于多用途寄存器的实现。可由JEDEC(电子设备工程联合委员会)规范定义多用途寄存器的操作。
继续参照图2，数据输入/输出驱动器1270基于由电压生成器1240输出的参考电压(Vref)，确定通过DQ焊盘DQ_p从主机1100提供的数据DATA的逻辑电平。数据输入/输出驱动器1270将确定的数据DATA提供给感测放大器1252。数据输入/输出驱动器1270可通过DQ焊盘DQ_p将从存储器单元阵列1251读取的数据输出到主机1100。为此，可通过提供地址的行解码器1253和列解码器1254来选择存储用于输入/输出的数据的存储器单元阵列1251的存储器单元。数据输入/输出驱动器1270可向状态电路1260提供提供给感测放大器1252或从感测放大器1252提供的输入/输出数据DATA_io。数据输入/输出驱动器1270将从状态电路1260提供的操作状态信息STATUS输出到主机1100。
图3是示出图1中所示的状态电路的框图。将参照图1和图2来描述图3的框图。参照图3，状态电路1260a可包括第一寄存器1261、第二寄存器1262和第三寄存器1263以及与(AND)门。
图3的状态电路1260a可存储当发生存储器装置1200a的操作故障时的第一操作状态信息STATUS[0]以及在操作故障发生之前的两个时间点处的第二操作状态信息和第三操作状态信息(STATUS[1]和STATUS[2])。可根据提供更新控制信号CTRL_u的方式来改变存储第二操作状态信息STATUS[1]和第三操作状态信息STATUS[2]的时间点。下面将更全面地描述更新控制信号CTRL_u。
图2中示出的控制信号CTRL可包括更新控制信号CTRL_u和输出控制信号CTRL_o。更新控制信号CTRL_u用于允许状态电路1260a更新并存储操作状态信息。例如，在更新控制信号CTRL_u被激活的情况下，第一寄存器1261至第三寄存器1263更新并存储第一操作状态信息STATUS[0]、第二操作状态信息STATUS[1]和第三操作状态信息STATUS[2]。如在图3中的示例所示，存在更新控制信号CTRL_u为一个输入并且输出控制信号CTRL_o为另一个输入的AND门。
在图2和图3的实施例中，可从命令解码器1230提供更新控制信号CTRL_u。例如，每当从主机1100将针对写入操作、读取操作、激活操作或者预充电操作等的有效命令提供给存储器装置1200a时，可由命令解码器1230生成更新控制信号CTRL_u。可选择地，每当存储器装置1200a的操作状态改变时，可由命令解码器1230生成更新控制信号CTRL_u。
在本发明构思的实施例中，可由从时钟缓冲器1220提供的内部时钟信号形成更新控制信号CTRL_u。第一寄存器1261至第三寄存器1263响应于由内部时钟信号形成的更新控制信号CTRL_u，而周期性地更新并存储第一操作状态信息STATUS[0]、第二操作状态信息STATUS[1]和第三操作状态信息STATUS[2]。在这种情况下，可向状态电路1260a提供来自时钟缓冲器1220的更新控制信号CTRL_u和来自命令解码器1230的输出控制信号CTRL_o。
以下，为了便于描述，假设每当从主机1100提供针对写入操作、读取操作、激活操作或预充电操作等的有效命令时，由命令解码器1230生成更新控制信号CTRL_u。更新控制信号CTRL_u被提供给状态电路1260a。然而，从下面将要描述的各个实施例可以理解，可容易地应用上述更新控制信号CTRL_u的示例。
继续参照图3，通过AND门将更新控制信号CTRL_u提供给第一寄存器1261、第二寄存器1262和第三寄存器1263中的每一个作为寄存器控制信号CTRL_r。AND门被提供更新控制信号CTRL_u和输出控制信号CTRL_o。当输出控制信号CTRL_o被激活为逻辑“1”时，AND门在没有修改的情况下将更新控制信号CTRL_u输出为寄存器控制信号CTRL_r。当输出控制信号CTRL_o被去激活到逻辑“0”时，AND门不管更新控制信号CTRL_u而将输出控制信号CTRL_o输出为寄存器控制信号CTRL_r。
输出控制信号CTRL_o用于将存储在状态电路1260a中的第一至第三操作状态信息STATUS[0:2]输出到主机1100。在图2和图3中所示的实施例中，当检测到存储器装置1200a的操作故障时，可从主机1100提供输出控制信号CTRL_o。
例如，主机1100可通过将从存储器装置1200a读取的数据与预期的数据进行比较来确定存储器装置1200a的操作故障。主机1100通过使用命令和地址的组合来命令存储器装置1200a输出操作状态信息STATUS。存储器装置1200a的命令解码器1230对提供的命令和地址进行解码以生成输出控制信号CTRL_o。响应于提供的输出控制信号CTRL_o，第一寄存器1261至第三寄存器1263通过数据输入/输出驱动器1270将第一操作状态信息STATUS[0]至第三操作状态信息STATUS[2]输出到主机1100。
在本发明构思的一个实施例中，当检测到在存储器装置1200a中监视的特定信号或电压的异常情况时，可生成输出控制信号CTRL_o。可选择地，可通过专用焊盘从主机1100提供输出控制信号CTRL_o。将在下文中讨论提供输出控制信号CTRL_o的各种实施例。
参照图3，第一寄存器1261至第三寄存器1263可构成移位寄存器。第一寄存器1261至第三寄存器1263的操作如下。响应于来自命令解码器1230或时钟缓冲器1220的更新控制信号CTRL_u，第一寄存器1261至第三寄存器1263周期性地或随机地存储在发生存储器装置1200a的操作故障之前提供的操作状态信息。在发生存储器装置1200a的操作故障的情况下，响应于从主机1100接收到输出控制信号CTRL_o，第一寄存器1261至第三寄存器1263输出与存储器装置1200a的操作故障发生的时间点以及操作故障发生之前的多个时间点对应的操作状态信息。
第一寄存器1261至第三寄存器1263可被配置为相同。作为一个可能的示例，在图3中示出三个寄存器。然而，本发明构思的实施例可不限于此。例如，可根据从操作故障发生之前的时间点之中的与要检查的目标对应的时间点的数量来改变寄存器的数量。以下，将对第一寄存器1261至第三寄存器1263中的第一寄存器1261作为示例进行描述。
第一寄存器1261可包括多个子寄存器1261_1、1261_2、1261_3。子寄存器1261_1至1261_3被分别提供来自命令/地址锁存器1210的行地址RA和列地址CA、来自命令解码器1230的解码命令CMD_i和来自数据输入/输出驱动器1270的输入/输出数据DATA_io。在寄存器控制信号CTRL_r被激活的情况下，子寄存器1261_1至1261_3可通过当确定寄存器控制信号CTRL_r被激活时存储器装置1200a的操作来更新并存储行地址RA和列地址CA、解码命令CMD_i以及输入/输出数据DATA_io。
在图3所示的实施例中，子寄存器1261_1可以是被配置为存储行地址RA和列地址CA的地址专用寄存器。子寄存器1261_2可以是被配置为存储解码命令CMD_i的命令专用寄存器。子寄存器1261_3可以是被配置为存储输入/输出数据DATA_io的数据专用寄存器。
虽然图3示出子寄存器1261_1至1261_3的数量为三，但是本领域普通技术人员应理解，本发明构思不限于三个子寄存器。例如，可确定子寄存器的数量及其大小以存储所有上述数据RA、CA、CMD_i和DATA_io。
例如，可使用与DQ焊盘DQ_p的数量对应的总线大小将输入/输出数据DATA_io提供给状态电路1260a。例如，在DQ焊盘DQ_p的数量为“16”的情况下，输入/输出数据DATA_io的总线可包括16条传输线。因此，可通过包括16条传输线的总线将输入/输出数据DATA_io提供给状态电路1260a。此外，输入/输出数据DATA_io可包括根据突发长度确定的长度的串行比特流。可响应于一个命令来输入和输出包括串行比特流的输入/输出数据DATA_io。子寄存器1261_3可被配置为存储在大小和数量上包括总线的大小和多个串行比特流的数据。
在寄存器控制信号CTRL_r被激活的情况下，第一寄存器1261向第二寄存器1262提供由存储在第一寄存器1261中的地址、命令和数据组成的操作状态信息。另外，第一寄存器1261响应于激活的寄存器控制信号CTRL_r而更新并存储操作状态信息。
与以上描述相似，在寄存器控制信号CTRL_r被激活的情况下，第二寄存器1262向第三寄存器1263提供由存储在第二寄存器1262中的地址、命令和数据组成的操作状态信息。然后，第二寄存器1262响应于激活的寄存器控制信号CTRL_r而更新并存储操作状态信息。在寄存器控制信号CTRL_r被激活的情况下，第三寄存器1263更新并存储操作状态信息。在以上描述中，第一寄存器1261至第三寄存器1263可共同构成移位寄存器。第一寄存器1261至第三寄存器1263响应于输出控制信号CTRL_o通过数据输入/输出驱动器1270和DQ焊盘DQ_p将存储的第一操作状态信息STATUS[0]、第二操作状态信息STATUS[1]和第三操作状态信息STATUS[2]输出到主机1100。
图4是示出图3的状态电路1260a的操作的流程图，图5是示出图3的状态电路的操作的时序图。将参照图1至图3中所示的结构来描述图4和图5。
参照图4，在操作S110中，响应于更新控制信号CTRL_u和寄存器控制信号CTRL_r，存储器装置1200a的状态电路1260a更新并存储操作状态信息STATUS。如上所述，状态电路1260a在周期性点或随机点处存储操作状态信息，直到输出控制信号CTRL_o被激活为止。
在操作S120中，检测存储器装置1200a的操作故障。例如，如上所述，主机1100可通过将从存储器装置1200a读取的数据与期望的数据进行比较来确定存储器装置1200a的操作故障。如果读取的数据与期望的数据不同，则主机1100可确定存储器装置1200a的操作故障已经发生。
在本发明构思的实施例中，在存储器装置1200a包括用于比较测试数据的比较器的情况下，存储器装置1200a可通过数据比较操作来检测操作故障。可选择地，存储器装置1200a可基于监视存储器装置1200a的特定电压的电压降的结果来检测操作故障。以下将更充分地描述检测存储器装置1200a的操作故障以及生成输出控制信号CTRL_o的各个实施例。本领域的普通技术人员理解，为了说明的目的提供在下文中公开的示例实施例，并且本发明构思不限于这些示例。
如果检测到操作故障，则在操作S130中，向状态电路1260a提供输出控制信号CTRL_o。在通过上述方法检测操作故障的情况下，可在主机1100或存储器装置1200a中生成输出控制信号CTRL。向状态电路1260a提供生成的输出控制信号CTRL_o。
在操作S140中，状态电路1260a响应于输出控制信号CTRL_o将第一至第三操作状态信息STATUS[0:2]输出到主机1100。
图5示出根据图3所示的状态电路1260a的操作生成的存储器装置1200a的内部信号的时序图。在从t0至t1的时间段中，存储器装置1200a响应于从主机1100提供的命令和地址而执行写入操作或读取操作。例如，在由主机1100测试存储器装置1200a的操作的情况下，在主机1100的控制下，存储器装置1200a可基于由JEDEC规范定义的IDD5、IDD7等的模式来执行操作。
在时间点t1之前，状态电路1260a响应于更新控制信号CTRL_u而存储存储器装置1200a的操作状态信息STATUS。更新控制信号CTRL_u在图5中被示出为每当有效的命令Valid被提供给存储器装置1200a时生成。然而，如上所述，每当存储器装置1200a的操作状态被改变或可被提供为时钟信号时，可生成更新控制信号CTRL_u。在时间点t1，可检测到存储器装置1200a的操作故障。
在从t1至t2的时间段中，由于在时间点t1发生存储器装置1200a的操作故障，所以生成输出控制信号CTRL_o。状态电路1260a响应于生成的输出控制信号CTRL_o而将第一至第三操作状态信息STATUS[0:2]输出到主机1100。
在从t2至t3的时间段中，主机1100重置存储器装置1200a的操作环境。例如，操作环境可包括存储器装置1200a的操作电压、操作频率等。主机1100分析发生操作故障的存储器装置1200a的操作状态信息。然后，主机1100可改变存储器装置1200a的操作环境，使得存储器装置1200a在对应的操作状态下正常工作。在对应的时间段中，存储器装置1200a被取消选择(DES)并且不工作。然而，如上所述，状态电路1260a不被重置，使得存储的第一至第三操作状态信息STATUS[0:2]被保留。
继续参照图5，在从t3至t4的时间段中，存储器装置1200a在t2至t3之间被重置之后正常地操作。在从t3至t5的时间段中，主机1100和存储器装置1200a的操作与从t0至t2的时间段中的操作相同。例如，在从t3至t4的时间段中，状态电路1260a响应于更新控制信号CTRL_u而存储存储器装置1200a的操作状态信息STATUS。在时间点t4，检测到存储器装置1200a的操作故障。在从t4至t5的时间段中，状态电路1260a响应于生成的输出控制信号CTRL_o而将存储的第一至第三操作状态信息STATUS[0:2]输出到主机1100。在时间点t5之后，存储器装置1200a被主机1100重置。
图6是示出根据本发明构思的实施例的图2所示的状态电路的框图。将参照图1和图2来描述图6的框图。参照图6，状态电路1260b可包括寄存器1264。如上所述，控制信号CTRL可包括更新控制信号CTRL_u和输出控制信号CTRL_o。
与图3的状态电路1260a相比，图6的状态电路1260b可响应于在发生存储器装置1200a的操作故障时生成的更新控制信号CTRL_u而存储操作状态信息STATUS。例如，状态电路1260b在发生操作故障之前不工作。在状态电路1260b存储操作状态信息STATUS之后，状态电路1260b响应于输出控制信号CTRL_o而将存储的操作状态信息STATUS输出到主机1100。
在图2和图6的实施例中，可以通过参照图4和图5描述的各种方法来检测存储器装置1200a的操作故障。在这种情况下，可从主机1100提供更新控制信号CTRL_u或者可在存储器装置1200a中生成更新控制信号CTRL_u。
例如，当检测到存储器装置1200a的操作故障时，可从主机1100提供更新控制信号CTRL_u。主机1100可通过将从存储器装置1200a读取的数据与期望的数据进行比较来确定存储器装置1200a的操作故障。主机1100通过使用命令和地址的组合来控制存储器装置1200a输出操作状态信息STATUS。存储器装置1200a的命令解码器1230对提供的命令和地址进行解码，以生成更新控制信号CTRL_u。寄存器1264响应于提供的更新控制信号CTRL_u，通过数据输入/输出驱动器1270将操作状态信息STATUS输出到主机1100。
在本发明构思的一个实施例中，当检测到存储器装置1200a中监视的特定信号或电压的异常情况时，可生成更新控制信号CTRL_u。例如，在由电压生成器1240生成的电压中的至少一个低于预设电平的情况下，电压生成器1240可生成更新控制信号CTRL_u。可通过如先前所述的多种方式生成更新控制信号CTRL_u。
状态电路1260b响应于接收输出控制信号CTRL_o而输出存储的操作状态信息STATUS。在图6的实施例中，在主机1100的控制下，从命令解码器1230提供输出控制信号CTRL_o。
寄存器1264的配置和操作与图3中示出的第一寄存器1261至第三寄存器1263中的每一个的配置和操作相似。例如，寄存器1264可包括多个子寄存器1264_1至1264_3。子寄存器1264_1至1264_3的配置和操作与参照图3描述的相同或相似，因此省略它们的描述。
子寄存器1264_1至1264_3被分别提供来自命令/地址锁存器1210的行地址RA和列地址CA、来自命令解码器1230的解码命令CMD_i以及来自数据输入/输出驱动器1270的输入/输出数据DATA_io。在更新控制信号CTRL_u被激活的情况下，子寄存器1264_1至1264_3更新并存储确定更新控制信号CTRL_u被激活时的存储器装置1200a的操作的行地址RA和列地址CA、解码命令CMD_i以及输入/输出数据DATA_io。状态电路1264b响应于输出控制信号CTRL_o，通过数据输入/输出驱动器1270和DQ焊盘DQ_p将操作状态信息STATUS输出到主机1100。
图7是示出图6的状态电路1260b的操作的流程图，图8是进一步示出图6的状态电路的操作的时序图。将参照图1、图2和图6来描述图7和图8。
在操作S210中，检测到存储器装置1200a的操作故障。参照图4和图6描述可检测存储器装置1200a的操作故障的一种方式的示例。此外，如上所述，将参照图10描述可检测操作故障的另一种方式。在检测到存储器装置1200a的操作故障的情况下，可在主机1100中生成更新控制信号CTRL_u，或者通过存储器装置1200a生成更新控制信号CTRL_u。更新控制信号CTRL_u被提供给状态电路1260b。
在操作S220中，状态电路1260b响应于提供的更新控制信号CTRL_u而更新并存储操作状态信息STATUS。更新的状态信息可用于分析操作故障。
在操作S230中，向状态电路1260b提供来自主机1100的输出控制信号CTRL_o。在操作S240中，状态电路1260b响应于输出控制信号CTRL_o将操作状态信息STATUS输出到主机1100。考虑到操作故障，主机通常会分析状态信息并控制存储器装置的动作。
图8提供根据状态电路1260b的操作生成的存储器装置1200a的内部信号的时序图。在从t0至t1的时间段中，存储器装置1200a响应于从主机1100提供的命令和地址而执行写入操作或读取操作等。如在图5的从t0至t1的时间段所述，在主机1100的控制下，存储器装置1200a可基于由JEDEC规范定义的IDD5、IDD7等的模式来执行操作。
在时间点t1，检测到存储器装置1200a的操作故障，并且将更新控制信号CTRL_u激活为逻辑“0”。此外，响应于激活的更新控制信号CTRL_u，状态电路1260b在时间点t1更新并存储存储器装置1200a的操作状态信息STATUS。
继续参照图8，在从t1至t2的时间段中，主机1100重置存储器装置1200a的操作环境。在对应的时间段中，存储器装置1200a被取消选择并且不工作。然而，如上所述，状态电路1260b不被重置，使得存储的操作状态信息STATUS被保留。
在从t2至t3的时间段中，存储器装置1200a在重置的操作环境中工作。在时间点t3，向存储器装置1200a提供来自主机1100的用于输出操作状态信息STATUS的命令。存储器装置1200a的命令解码器1230基于提供的命令生成逻辑“1”的输出控制信号CTRL_o。
在从t3至t4的时间段中，状态电路1260b响应于接收输出控制信号CTRL_o而将操作状态信息STATUS输出到主机1100。操作状态信息STATUS包括当发生操作故障发生时存储器装置1200a的操作状态信息(例如，在t1存储的状态信息)。在时间点t4，如在时间点t1所描述地检测存储器装置1200a的操作故障。当检测到存储器装置1200a的操作故障时，更新控制信号CTRL_u被激活为逻辑“0”。状态电路1260b在时间点t4更新并存储存储器装置1200a的操作状态信息STATUS。在更新操作状态信息STATUS之后，主机1100重置存储器装置1200a的操作环境。
图9至图11是示出根据本发明构思的实施例的图1所示的存储器装置的框图。现在将参照图1至图8描述图9至图11的框图。
现在参照图9，存储器装置1200b可包括：命令/地址锁存器1210、时钟缓冲器1220、命令解码器1230、电压生成器1240、内核区域1250、状态电路1260和数据输入/输出驱动器1270。此外，存储器装置1200b还可包括用于接收控制信号CTRL的CTRL焊盘CTRL_p，其中，CTRL焊盘CTRL_p被示为连接到状态电路1260。
与图2的存储器装置1200a的状态电路1260不同，从主机1100通过CTRL焊盘CTRL_p向图9所示的存储器装置1200b的状态电路1260提供控制信号CTRL。在图2中，状态电路1260从命令解码器1230接收控制信号CTRL。因此，图9所示的命令解码器1230将解码命令CMD_i提供给状态电路1260，而不是将控制信号CTRL提供给状态电路1260。
如上所述，控制信号CTRL可包括更新控制信号CTRL_u和输出控制信号CTRL_o二者。因此，虽然图9中未示出，但是CTRL焊盘CTRL_p可包括分别用于接收更新控制信号CTRL_u和输出控制信号CTRL_o的两个焊盘。
CTRL焊盘CTRL_p可包括用于存储器装置1200b的操作的现有焊盘。例如，CTRL焊盘CTRL_p可包括数据总线反转(DBI)焊盘、数据屏蔽(DM)焊盘、PAR焊盘等。例如，存储器装置1200b可使用在诸如读取操作或写入操作的操作期间未使用的焊盘作为CTRL焊盘CTRL_p。
除了以上描述之外，命令/地址锁存器1210、时钟缓冲器1220、命令解码器1230、电压生成器1240、内核区域1250、状态电路1260以及数据输入/输出驱动器1270的配置和操作与参照图2描述的相似或相同。
将如下存储并输出存储器装置1200b的状态信息STATUS。在发生存储器装置1200b的操作故障的情况下，通过CTRL焊盘CTRL_p从主机1100向状态电路1260提供更新控制信号CTRL_u。响应于更新控制信号CTRL_u，状态电路1260存储与正在发生的操作故障相关联的操作状态信息STATUS。
然后，通过CTRL焊盘CTRL_p从主机1100向状态电路1260提供输出控制信号CTRL_o。状态电路1260响应于输出控制信号CTRL_o，通过数据输入/输出驱动器1270和DQ焊盘DQ_p将存储的操作状态信息STATUS输出到主机1100。
参照图10，存储器装置1200c可包括：命令/地址锁存器1210、时钟缓冲器1220、命令解码器1230、电压生成器1240、内核区域1250、状态电路1260和数据输入/输出驱动器1270。
与图2的存储器装置1200a的状态电路1260不同，在图10中，从电压生成器1240向存储器装置1200c的状态电路1260提供输出控制信号CTRL_o，而在图2中，从命令解码器1230接收输出控制信号CTRL_o。因此，命令解码器1230将解码命令CMD_i和更新控制信号CTRL_u提供给状态电路1260，而不将输出控制信号CTRL_o提供给状态电路1260。然而，如参照图2所述，可从时钟缓冲器1220向状态电路1260提供内部时钟信号作为更新控制信号CTRL_u。
电压生成器1240生成存储器装置1200c的操作所需的各种电压。在由电压生成器1240生成的电压中的至少一个电压由于电源电压不稳定而低于预设电压的情况下，存储器装置1200c可能无法执行正常操作。在这种情况下，电压生成器1240可确定已经发生存储器装置1200c的操作故障，并且可生成输出控制信号CTRL_o。生成的输出控制信号CTRL_o被提供给状态电路1260。
除了关于图10的上述描述之外，命令/地址锁存器1210、时钟缓冲器1220、命令解码器1230、电压生成器1240、内核区域1250、状态电路1260和数据输入/输出驱动器1270的配置和操作与参照图2所述的相似或相同。
将如下存储并输出存储器装置1200c的状态信息STATUS。首先，响应于从命令解码器1230提供的更新控制信号CTRL_u，状态电路1260在从电压生成器1240提供输出控制信号CTRL_o之前周期性地或随机地存储操作状态信息。在检测到由电压生成器1240生成的电压低于预设电压的操作故障的情况下，电压生成器1240生成输出控制信号CTRL_o。从电压生成器1240向状态电路1260提供输出控制信号CTRL_o。状态电路1260响应于输出控制信号CTRL_o，通过数据输入/输出驱动器1270和DQ焊盘DQ_p将存储的操作状态信息STATUS输出到主机1100。
现在参照图11，存储器装置1200d可包括：命令/地址锁存器1210、时钟缓冲器1220、命令解码器1230、电压生成器1240、内核区域1250、状态电路1260和数据输入/输出驱动器1270。存储器装置1200d还可包括：状态输入/输出驱动器1280、CTRL焊盘CTRL_p和状态焊盘STA_p。
与图2的存储器装置1200a的状态电路1260相比，从主机1100通过CTRL焊盘CTRL_p和状态输入/输出驱动器1280向存储器装置1200d的状态电路1260提供控制信号CTRL，而在图2中，由状态电路1260从命令解码器1230接收控制信号CTRL。因此，命令解码器1230将解码命令CMD_i提供给状态电路1260，而在图11所示的配置中不将控制信号CTRL提供给状态电路1260。状态输入/输出驱动器1280将控制信号CTRL提供给状态电路1260。
如上所述，控制信号CTRL可包括更新控制信号CTRL_u和输出控制信号CTRL_o。因此，虽然在图11中未示出，但是CTRL焊盘CTRL_p可包括分别用于接收更新控制信号CTRL_u和输出控制信号CTRL_o的两个焊盘。与图9的存储器装置1200b的CTRL焊盘CTRL_p相比，可用与存储器装置1200d的操作不相关联的单独的焊盘来实现CTRL焊盘CTRL_p。
状态电路1260响应于通过CTRL焊盘CTRL_p和状态输入/输出驱动器1280提供的控制信号CTRL而存储存储器装置1200d的操作状态。状态电路1260响应于接收到控制信号CTRL通过状态输入/输出驱动器1280和状态焊盘STA_p将存储的操作状态信息STATUS输出到主机1100。
继续参照图11，状态输入/输出驱动器1280可通过与用于在主机1100与存储器装置1200d之间进行通信的接口分离的接口与主机1100进行通信，以执行诸如读取操作和写入操作的正常操作。因此，即使在执行诸如读取操作或写入操作的操作同时，存储器装置1200d也可从主机1100接收控制信号CTRL。此外，存储器装置1200d可在执行诸如读取操作或写入操作的操作的同时，将操作状态信息STATUS提供给主机1100。通过以上描述，可从主机1100接收控制信号CTRL而不管时钟信号CLK，并且可将操作状态信息STATUS输出到主机1100而不管时钟信号CLK。换句话说，在这个示例中，接收控制信号CTRL和输出操作状态信息的操作不依赖于时钟信号CLK。
例如，状态输入/输出驱动器1280可通过由JEDEC规范定义的IEEE 1500接口与主机1100进行通信。在状态输入/输出驱动器1280通过IEEE 1500接口与主机1100通信的情况下，CTRL焊盘CTRL_p可包括包装扫描输入(wrapper scan out，WSI)焊盘，状态焊盘STA_P可包括包装扫描输出(wrapper scan out，WSO)焊盘。
除了以上描述之外，命令/地址锁存器1210、时钟缓冲器1220、命令解码器1230、电压生成器1240、内核区域1250、状态电路1260以及数据输入/输出驱动器1270的配置和操作与参照图2所述的相似或相同。
将如下存储并输出存储器装置1200d的状态信息STATUS。在发生存储器装置1200d的操作故障的情况下，通过CTRL焊盘CTRL_p和状态输入/输出驱动器1280从主机1100向状态电路1260提供更新控制信号CTRL_u。响应于更新控制信号CTRL_u，状态电路1260存储与正在发生的操作故障相关联的操作状态信息STATUS。
关于状态信息的输出，通过CTRL焊盘CTRL_p和状态输入/输出驱动器1280从主机1100向状态电路1260提供输出控制信号CTRL_o。状态电路1260响应于输出控制信号CTRL_o通过状态输入/输出驱动器1280和状态焊盘STA_p将存储的操作状态信息STATUS输出到主机1100。
以上描述了根据本发明构思的状态电路1260和包括状态电路1260的存储器装置1200的各种实施例。然而，本发明构思不限于参照图1至图11描述的实施例。例如，可以实现在本说明书中描述的各种实施例，其中，可组合实施例的教导中的一些教导或者可省略其中的一些教导。例如，在图11的存储器装置1200d中，状态电路1260可被配置为如图10的存储器装置1200c那样从电压生成器1240接收输出控制信号CTRL_o。如此，在本说明书中描述的实施例可被本领域的技术人员容易地组合。
图12和图13是示出根据本发明构思的实施例的包括状态电路的存储器模块的框图。图12和13所示的存储器模块10000和20000具有带寄存器的双列直插存储器模块(RDIMM)结构。存储器模块10000和20000中的每个可包括参照图1至图11描述的状态电路1260。
在图12中示出了具有RDIMM形式的A型存储器模块10000。A型存储器模块10000可包括存储器装置11000、命令/地址(CA)寄存器12000和CA传输线13000。
存储器装置11000通过CA传输线13000与CA寄存器12000连接。为了降低主机的输出部分的负载，CA寄存器12000可用作将从主机发送到存储器装置11000的地址或命令的缓冲器。CA传输线13000可在CA传输线13000的端部处包括终端电阻器T，以去除当发送命令/地址时生成的反射波。
在RDIMM结构中，在主机访问存储器装置11000的情况下，主机通过独立的传输线DQ_G直接与存储器装置11000交换数据。相比之下，主机通过CA寄存器12000将地址或命令提供给每个存储器装置11000。
CA寄存器12000可包括状态电路12100。响应于从主机提供的更新控制信号CTRL_u，CA寄存器12000的状态电路12100可通过CA传输线13000从存储器装置11000接收并存储操作状态信息。此外，响应于从主机提供的输出控制信号CTRL_o，状态电路12100通过CA线CA将存储的操作状态信息提供给主机。这里，操作状态信息可包括与存储器装置11000的操作对应的命令和地址。然而，操作状态信息可不包括与存储器装置11000的操作对应的输入/输出数据。
CA线CA可具有从CA寄存器12000到主机的方向以及从主机到CA寄存器12000的方向二者。在图12的实施例中，由于通过使用一个命令从状态电路12100向主机提供与包括存储器装置11000的多个存储装置相关联的操作状态信息，因此可以容易地管理操作状态信息。
在图13中示出了具有LRDIMM形式的B型存储器模块20000。B型存储器模块20000可包括：存储器装置21000、存储器缓冲器22000和CA传输线23000以及数据传输线24000。
包括存储器装置21000的多个存储器装置中的每一个通过CA传输线23000和数据传输线24000与存储器缓冲器22000连接。存储器缓冲器22000执行降低主机的输出部分的负载的作用。CA传输线23000可在CA传输线23000的端部处包括终端电阻器T，以去除当发送命令/地址时生成的反射波。数据传输线24000可包括用于从包括存储器装置21000的多个存储器装置中的每一个接收数据或者用于将数据提供给所述多个存储器装置中的每一个的多条传输线。多条传输线可分别对应于多个存储器装置，并且每条传输线可连接在存储器缓冲器22000与对应的存储器装置之间。
在LRDIMM结构中，在主机访问存储器装置21000的情况下，主机通过存储器缓冲器22000、CA传输线23000和数据传输线24000间接地与存储器装置21000交换命令、地址和数据。
存储器缓冲器22000可包括状态电路22100。响应于从主机提供的更新控制信号CTRL_u，状态电路22100可通过CA传输线23000和数据传输线24000从存储器装置21000接收并存储操作状态信息。此外，响应于从主机提供的输出控制信号CTRL_o，状态电路22100通过DATA线将存储的操作状态信息提供给主机。这里，操作状态信息可包括与存储器装置21000的操作对应的命令、地址和输入/输出数据。
在图13的实施例中，通过使用一个命令从状态电路22100向主机提供与包括存储器装置21000的多个存储器装置相关联的操作状态信息，并且可以容易地管理操作状态信息。
图14是示出根据本发明构思的实施例的包括状态电路的堆叠式存储器的框图。参照图14，堆叠式存储器装置30000可包括：第一存储器装置31000和第二存储器装置32000、逻辑裸片33000以及焊球34000。堆叠式存储器装置的数量不限于图14所示的数量。
第一存储器装置31000和第二存储器装置32000可分别包括接口31100和接口32100。第一存储器装置31000和第二存储器装置32000可通过硅通孔(TSV)彼此连接。此外，第一存储器装置31000和第二存储器装置32000可通过TSV连接到逻辑裸片33000。因此，第一存储器装置31000和第二存储器装置32000可通过接口31100和接口32100以及TSV与逻辑裸片33000的状态电路33100进行通信。可存在通过接口发送的特定通信以及利用TSV的其他通信。
逻辑裸片33000(例如，逻辑电路)可包括状态电路33100并且可布置在基底34500上。状态电路33100可包括参照图1至图11描述的状态电路1260。响应于接收从主机提供的更新控制信号CTRL_u，状态电路33100可从通过接口31100和接口32100以及TSV连接的第一存储器装置31000和第二存储器装置32000中的每一个接收并存储操作状态信息。此外，响应于从主机提供的输出控制信号CTRL_o，状态电路33100通过焊球34000将存储的操作状态信息提供给主机。这里，操作状态信息可包括与第一存储器装置31000和第二存储器装置32000中的每一个的操作对应的命令、地址和输入/输出数据。可在正常操作期间从主机周期性地或以随机的间隔提供更新控制信号CTRL_u，使得如果操作故障发生，则可随后分析发生的某些操作信息。可使用在检测操作故障之前的时间期间发生的操作状态信息，更快地并且以更准确的方式分析故障。
在图14的实施例中，由于通过一个命令向主机提供第一存储器装置31000和第二存储器装置32000中的每一个的操作状态信息，所以可以提高管理操作状态信息的效率。在图14中示出了由TSV堆叠并通信地连接的存储器装置(例如，存储器电路)的结构作为堆叠式存储器装置30000的示例。然而，本发明构思的实施例不限于此。本领域普通技术人员应理解和领会，图14的示例可应用于包括和TSV一样的堆叠装配(PoP)的所有可堆叠的存储器形式。此外，由于可存在多个堆叠式存储器装置，因此虽然在上文已经讨论了关于单个输出控制信号可导致所有的垂直堆叠的存储器向状态电路报告操作状态信息以输出到主机的实施例，但是本发明构思还包括垂直堆叠的存储器装置的一部分(例如，多于一个，但不是全部)可响应于由主机提供的一个命令将操作状态信息提供给状态电路的实施例。单个存储器装置(例如，存储器电路)还可提供操作状态信息。
图15是示出根据本发明构思的实施例的包括存储器装置的存储器内置处理器(PIM)的示图。参照图15，PIM 40000可包括处理器41000、存储器装置42000、插入件43000和焊球44000。
处理器41000可对应于图1所示的主机1100。例如，处理器41000可以是包括通用处理器或应用处理器的处理器电路或系统。可选择地，处理器41000可以是包括一个或多个处理器的以下计算装置：个人计算机、外围设备、数码相机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话、平板计算机或者可穿戴装置。
存储器装置42000可包括参照图1至图11描述的存储器装置1200a至1200d中的至少一个。存储器装置42000可包括状态电路42100。状态电路42100可包括参照图1至图11描述的状态电路1260。存储器装置42000可包括参照图12和图13描述的存储器模块10000和20000。可选择地，存储器装置42000可包括参照图14描述的堆叠式存储器装置30000。
存储器装置42000可通过插入件43000与处理器41000进行通信。中介层可布置在基底上，并且例如一个或多个处理器、逻辑裸片等可设置在插入件上。插入件可由已知材料(例如，硅)构成，并且可使用例如凸块附接到基底。基底可在相对侧上包括用于连接到例如板等的凸起。插入件可在存储器装置与例如一个或多个处理器之间提供通信路径。包括状态电路42100的存储器装置42000可在处理器41000的控制下根据参照图1至图14描述的方法进行操作。存储器装置42000可响应于处理器41000的命令将存储的操作状态信息STATUS提供给处理器41000。根据图15的实施例，可向处理器41000或用户提供存储器装置42000的操作状态信息STATUS，并且可分析存储器装置42000的操作故障。
图16A和16B是示出根据本发明构思的实施例的存储器装置的操作的流程图。图16A是从主机或处理器接收控制信号的存储器装置的操作的总体概括，图16B指向操作故障。
现在参照图16A，在1600，操作开始。在1610，提供一种存储器装置，该存储器装置包括设置在基底上的逻辑裸片(例如，逻辑电路)和垂直堆叠在逻辑裸片上的多个存储器电路。本领域普通技术人员应理解和领会，术语“存储器电路”可包括存储器装置的结构，例如，具有经由TSV通信连接的垂直堆叠的存储器电路的存储器装置。
此外，提供一种状态电路，该状态电路可包括逻辑裸片或单独布置在基底上。状态电路被配置为响应于接收控制信号(例如，更新控制信号或输出控制信号)而工作。状态电路可由针对操作配置的门构成，并且是集成电路的一部分。
在操作1620，确定是否已经从主机(或者一个或多个处理器中的处理器)接收到更新控制信号。如果已经接收到更新控制信号，则状态电路将更新并存储与多个存储器装置的操作对应的操作状态信息(例如，命令、地址和输入/输出数据)。
在操作1630，当在操作1620的确定为肯定时，状态电路更新并存储操作状态信息。如果在操作1620的确定为否定时，则状态电路不更新并且继续存储来自最后更新的信息。
在操作1640，确定输出控制信号是否被主机或处理器接收。在操作1650，当确定输出控制信号被接收时，作为响应，状态电路将操作状态信息输出到主机或处理器。根据本发明构思，关于多个存储器装置的信息可将单个输出控制信号提供给主机。图16A中的操作将在等待从主机或处理器接收进一步的控制信号的点结束。
在操作1640，如果确定没有接收到输出控制信号，则图16A中的操作也将在等待从主机或处理器接收进一步的控制信号的点结束。
图16B是示出根据本发明构思的存储器装置的进一步操作的流程图。图16B示出可存在操作状态信息的周期性或随机更新以及如果检测到操作故障的情况下发生的动作。
参照图16B，开始用于检测操作的操作。在操作1635，根据本发明构思的该实施例，如果周期性或随机时间已经过去，则状态电路可更新并存储存储器装置(存储器电路)的状态信息。主机可利用在主机正被监控的时间将控制信号发送到存储器装置。另一方面，存储器装置本身可包括被配置为在主机或处理器没有提供控制信号的情况下进行自动更新的处理器或控制器。
除了随机的或周期性的更新之外，在操作1637，如果主机检测操作故障(诸如，通过至少在上文示例中公开的方式)，则主机将向状态电路发信号以提供操作状态信息。
在操作1638，如果检测到操作故障，这种信息可包括来自在操作故障之前的预定时间段的操作状态。通过提供这种附加信息，根据本发明构思，可导致更精确和更快的错误分析。故障的时间可基于例如主机最初识别参考电压可能已经低于阈值的时间。此外，状态电路可具有相对小的存储区域，因此在主机识别故障时的存储器的转储可包括操作故障之前的一定时间。
在操作1639，控制电路可将操作状态信息输出到主机或处理器用于分析。
根据本发明构思的实施例，包括状态电路及其操作方法的存储器装置可在发生操作故障时提供存储器装置的操作信息。根据本发明构思，可在分析存储器装置的操作故障时提供各种数据。可对存储器装置执行更有效的故障分析和测试操作，并且分析的准确性可增加。
虽然已经参照实施例描述了本发明构思，但是对于本领域技术人员将清楚的是，在不脱离本发明构思的精神和范围的情况下，可进行各种改变和修改。因此，应理解，以上实施例不是限制性的，而是示例性的。

Claims (20)

1.一种存储器装置，包括：
命令解码器，被配置为对命令进行解码；
状态电路，被配置为存储基于解码的命令而确定的所述存储器装置的操作信息，并响应于输出控制信号而输出存储的操作信息中的至少一个操作信息，
其中，在所述存储器装置发生操作故障之后响应于接收到外部的重置信号而重置操作环境的情况下，状态电路不被重置，使得存储的操作信息被保留。
2.根据权利要求1所述的存储器装置，其中，操作信息被顺序地存储在状态电路中。
3.根据权利要求1所述的存储器装置，其中，当所述存储器装置上电时，状态电路被重置。
4.根据权利要求2所述的存储器装置，其中，状态电路包括：
移位寄存器，被配置为响应于接收到更新控制信号而顺序地更新并存储操作信息，并且响应于接收到输出控制信号而输出操作信息。
5.根据权利要求1所述的存储器装置，其中，状态电路响应于从主机提供更新控制信号而周期性地更新存储的操作信息。
6.根据权利要求5所述的存储器装置，其中，更新控制信号包括从主机提供的时钟信号。
7.根据权利要求1所述的存储器装置，其中，当命令从主机被提供时，状态电路更新所述至少一个操作信息。
8.根据权利要求1所述的存储器装置，其中，通过状态信息接口从主机提供输出控制信号。
9.根据权利要求8所述的存储器装置，其中，操作信息通过状态信息接口被提供给主机。
10.根据权利要求1所述的存储器装置，还包括：
电压生成器，被配置为生成用于驱动所述存储器装置的电压。
11.根据权利要求10所述的存储器装置，其中，当生成的电压中的至少一个低于参考电压时，电压生成器生成输出控制信号。
12.根据权利要求1所述的存储器装置，其中，当主机将所述存储器装置的输出数据与期望的数据进行比较并检测到所述存储器装置的操作故障时，从主机提供输出控制信号。
13.根据权利要求1所述的存储器装置，其中，操作信息包括解码的命令、从主机提供的地址和数据以及将被输出到主机的数据中的至少一个。
14.根据权利要求1所述的存储器装置，还包括：
输入/输出驱动器，被配置为与主机交换数据，
其中，操作信息通过输入/输出驱动器被提供给主机。
15.根据权利要求1所述的存储器装置，其中，当所述存储器装置被测试时，状态电路工作。
16.一种存储器装置的操作方法，所述操作方法包括：
通过包括在所述存储器装置中的状态电路，顺序地存储基于接收的命令确定的所述存储器装置的操作信息；
通过所述状态电路接收输出控制信号；
响应于接收到输出控制信号，通过所述状态电路将顺序存储的操作信息提供给主机，
其中，在所述存储器装置发生操作故障之后响应于接收到外部的重置信号而重置操作环境的情况下，所述状态电路不被重置，使得存储的操作信息被保留。
17.根据权利要求16所述的操作方法，其中，接收输出控制信号的步骤包括：
响应于确定由包括在所述存储器装置中的电压生成器生成的电压低于参考电压，通过所述状态电路接收由所述电压生成器生成的输出控制信号。
18.根据权利要求16所述的操作方法，还包括：当所述存储器装置被测试时，激活所述状态电路以进行操作。
19.一种存储器装置的操作方法，所述操作方法包括：
在主机检测所述存储器装置的操作故障；
响应于检测到操作故障，在所述主机生成更新控制信号并将更新控制信号提供给所述存储器装置；
响应于包括在所述存储器装置中的状态电路接收到更新控制信号，在所述状态电路存储基于来自所述主机的命令确定的所述存储器装置的操作状态信息；
响应于从所述主机接收到输出控制信号，在所述状态电路将存储的所述存储器装置的操作状态信息提供给所述主机，
其中，在所述存储器装置发生操作故障之后响应于接收到外部的重置信号而重置操作环境的情况下，状态电路不被重置，使得存储的操作状态信息被保留。
20.根据权利要求19所述的操作方法，其中，操作状态信息包括：所述命令、从所述主机提供的地址和数据、以及将被输出到所述主机的数据中的至少一个。
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