TWI419170B - 積體電路以及用於測試該電路之方法 - Google Patents

積體電路以及用於測試該電路之方法 Download PDF

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Description

積體電路以及用於測試該電路之方法 交互參照相關申請案
本申請案主張2008年8月1日提出申請的日本專利申請案第2008-200094號案的優先權的利益，其全部內容在此以參照形式被併入本文。
發明領域
本文所討論的實施例是指一積體電路。
 發明背景
一靜態隨機存取記憶體(SRAM)、一動態隨機存取記憶體(DRAM)等嵌入於一電腦系統中的一積體電路中，例如一系統單晶片(SoC)、一處理器、一數位訊號處理器(DSP)或一記憶體元件。隨著該SoC變得日益複雜，該嵌入式記憶體的容量也增加。接著，該良率由該嵌入式記憶體的品質所判定。此外，用於自動地測試該嵌入式記憶體的一測試電路嵌入於該SoC中。
例如在日本早期公開專利申請案第2002-298598號案、日本早期公開專利申請案第2000-222899號案、日本早期公開專利申請案第2003-132696號案及日本早期公開專利申請案第H10-207695號案中已揭露了嵌入該SoC中之該記憶體的測試。
 發明概要
根據實施例之層面，提供了一積體電路，該積體電路包含：一記憶體；測試該記憶體的一記憶體測試電路；及一輸入/輸出埠，其中該記憶體測試電路包括輸出該記憶體之輸出的一鎖存電路，根據一第一時鐘改變將受存取之該記憶體的一位址，根據一第一時鐘改變將受存取之該記憶體的一位址，且根據週期為該第一時鐘之一整數倍的一鎖存信號鎖存相對應於該已改變之位址之該記憶體的輸出，在該鎖存信號之一週期中經由該輸入/輸出埠輸出該鎖存電路之資料，改變相對應於將受該鎖存電路鎖存之該記憶體之輸出的一記憶體胞元的一位址，且重複該鎖存及該輸出。
在下面的描述中將部分地提出本發明之附加的優點及新穎的特徵，且對該技藝中具有通常知識者而言能夠藉由檢視以下描述或實施本發明之學習而使其變得更明顯。
圖式簡單說明
第1圖說明一積體電路(SoC)範例。
第2A圖及第2B圖說明一示範SRAM及一示範錯誤位元圖表(FBM)。
第3A圖及第3B圖說明一SRAM之一示範測試。
第4圖說明一第一實施例。
第5圖說明一FBM採集測試序列之一示範時序圖。
第6圖說明一示範鎖存控制電路。
第7圖說明一鎖存控制電路之一示範時序圖。
第8圖說明在一FBM採集測試中使用一行進式形樣之一示範操作。
第9圖說明一第二實施例。
第10圖說明一內建自測試(BIST)電路之一示範時序圖。
第11圖說明一第三實施例。
 較佳實施例之詳細說明
第1圖說明了一示範積體電路(SoC)。如第1圖之所說明，一晶圓1包括多個晶片SoC 10。每一SoC 10包括輸入/輸出(I/O)埠11A至11D、一中央處理單元(CPU)12、一邏輯電路(Logic)13、一DSP 14、一唯讀記憶體(ROM)15、一SRAM 16及一記憶體17。該記憶體17由該CPU 12、該邏輯電路13、該DSP 14等來存取，且不可直接從外部存取。該記憶體17可以是一SRAM。
該記憶體17包括具有該SRAM 18及用於執行該SRAM 18之一測試之一RAM內建自測試(RAM-BIST)電路的一SRAM單元21。該SRAM單元21包括一多工器Mux 19及一鎖存電路(FF)20。該多工器Mux 19將從在測試中由該RAM-BIST電路至該SRAM 18之存取切換至在正常操作中由該SoC 10中不同於該RAM-BIST電路之其他部分(例如該CPU 12、該邏輯電路13、該DSP 14等)至該SRAM 18之存取，或該多工器Mux 19將從在正常操作中由該SoC 10中不同於該RAM-BIST電路之其他部分(例如該CPU 12、該邏輯電路13、該DSP 14等)至該SRAM 18之存取切換至在測試中由該RAM-BIST電路至該SRAM 18之存取。該鎖存電路(FF)20在該測試中鎖存該SRAM 18的輸出。該鎖存電路20包括二正反器。當該二正反器的其中一個在重置為“0”之後再寫入“1”時，該正反器即使寫入“0”也保持為“1”。就是說，一旦“1”寫入了該二觸發器的其中之一中，只要未獲重置該正反器的值不會返回“0”。當該二正反器的另一個在重置為“1”之後再寫入“0”時，其即使寫入“1”也保持為“0”。就是說，一旦“0”寫入了該二正反器的另一個中，只要它未獲重置其值就不會返回“1”。當儲存所寫入資料與所讀取資料之間的一比較結果時，即可使用一個正反器。
該RAM-BIST電路包括一鎖相迴路(PLL)電路22、一記憶體測試控制器(MTC)23及一測試型樣產生電路(TPG)24。該PLL電路22在該測試中基於提供給該記憶體17的一測試時鐘或時鐘信號產生具有接近於在正常操作中一時鐘之一高速的一第一時鐘。該測試時鐘可提供作為該高速第一時鐘而不用提供該PLL電路22。
第2A圖說明了一示範SRAM。該SRAM可是在第1圖中的SRAM 18。該SRAM 18包括一胞元陣列31、一列解碼器32、一行解碼器33、一感應放大器34及一時鐘產生器35。
一合併測試包括用於選擇一故障晶片的一品質判定測試及用於指明一故障原因的一測試。在該品質判定測試中，測試一SoC是否正常地操作，例如資料是否正常地寫入該記憶體17及該資料是否正常地從該記憶體17讀取。在使用一測試型樣的一測試中，例如，如第3A圖之所說明，在重置該FF 20中該二正反器之後，相繼地改變一位址，且將“0”寫入該記憶體中。接著，在相繼地改變該位址時，將從該記憶體讀取的資料儲存於該二正反器之其中一個且將“1”寫入該記憶體中。而且，以一正向或一反向改變該位址之後，將從該記憶體讀取的資料儲存於該二正反器之另一個正反器中，且將“0”寫入該記憶體中。最後，讀取(掃描輸出操作)儲存在該FF 20中之該二正反器中的該資料。當無故障胞元存在於該SRAM 18中時，從該FF 20中之該二正反器之一個正反器中讀取“0”且從該另一正反器中讀取“1”。當一故障胞元存在於該SRAM 18中時，從該FF 20中之該二正反器之一個正反器中讀取“1”，或從該另一正反器中讀取“0”。然而，該品質判定測試不能指明該故障胞元的位址。
在該掃描輸出操作中，將保持於該FF 20中的該資料輸出至該SoC 10的外部。對該SoC 10中該SRAM 18的存取速度由於一外部測試器的一介面信號而變慢。例如當該SRAM 18的輸出為N位元時，該N位元資料遭轉換為串列資料且從一個終端輸出而不用為該N位元資料提供I/O埠。即使該FF 20的一輸出週期實質上相同於該SRAM的該操作週期，掃描輸出操作時間也可能大於N倍的該SRAM的該操作週期。如果該FF 20的該輸出週期是R倍的該SRAM的該操作週期，那麼該掃描輸出操作時間可能大於R×N倍的該SRAM的該操作週期。如果輸出該二正反器的資料，那麼該掃描輸出操作時間是雙倍的。
在該SRAM中，提供了多個列或行之冗餘胞元，且執行包含一故障胞元的一列或一行的替代。可為各列或行提供相似於該以上所描述之鎖存電路的一鎖存電路，且可執行用於檢測包含一故障胞元之一列或一行的一測試。然而，不能執行檢測在該受測試的列或行存在多少個故障胞元，且不能檢測該故障胞元的位址。
在用以指明一故障原因的一測試中，為了指明一記憶體中的一故障點，執行一錯誤位元表(FBM)採集測試。在該FBM採集測試中，以一圖表的形式採集一故障胞元的一位址。第2B圖說明了一示範FBM。在第2B圖中，×標示指示故障胞元。
在該FBM採集測試中，使用嵌入該SoC中用於該品質判定測試的該RAM-BIST。該FF 20保持了一個胞元的輸出。此外，如第3B圖之所說明，每次執行對該SRAM 18中每一胞元的存取時，也會執行該掃描輸出操作。因為該掃描輸出操作慢於對該SRAM 18的該存取操作，該存取操作包括讀取、寫入，所以對一個胞元的掃描輸出變慢。
在該品質判定測試中，為了減少測試時間或保證系統在一實際操作狀態下操作，以一實際操作速度(實際時間操作測試)實施該測試。以該實際操作速度的該操作稱為飛速操作。由於嚴格的時序設計及該操作速度的增加，很少有過程的合併。因為該SRAM 18的該品質判定測試包括該掃描輸出操作，所以該測試以該實際操作速度予以執行且該FBM採集測試以一低速予以執行。此外，該品質判定測試與該FBM採集測試的測試結果可相互不同。因為在該FBM採集測試中對每一胞元執行該掃描輸出操作，所以以一低速執行該讀取及寫入操作。此外，在該FBM採集測試中，不能檢測到當以一高速成功地執行該寫入及寫入操作時發生但在一低速下不發生的故障。
第4圖說明了一第一實施例。第4圖說明了一測試系統，其中執行該積體電路10之該FBM採集測試的一測試器51耦接於該積體電路10。該積體電路10可是具有一電腦系統的一SoC。該積體電路10包括該記憶體17及該I/O埠11E及11F。該記憶體17包括具有該SRAM 18的該SRAM單元21及用於執行該SRAM 18之測試的該RAM-BIST電路。該I/O埠11E從該測試器51接收一測試器時鐘輸入至該記憶體17。該I/O埠11F將該記憶體17的測試輸出輸出至該外部。至該外部之該記憶體17的測試輸出作為一掃描輸出信號輸入至該測試器51中。該SRAM 18包括一N位元輸出。鎖存在該FF 20中的該N位元資料轉換為串列資料且從該I/O埠11F輸出。在該第一實施例中的該積體電路10包括一CPU、一邏輯電路、一DSP等(未顯示)。該SRAM 18從該CPU、該邏輯電路、該DSP等(未顯示)中存取。
該記憶體17包括具有該SRAM 18的該SRAM單元21及用於執行該SRAM 18之測試的該RAM-BIST電路。該SRAM單元21包括該多工器Mux 19及該鎖存電路(FF)20。該多工器Mux 19將於以下兩種情形中切換：在測試中由該RAM-BIST電路至該SRAM 18之存取以及在正常操作中由該SoC 10中不同於該RAM-BIST電路之其他部分(例如該CPU、該邏輯電路、該DSP等)至該SRAM 18之存取。該鎖存電路(FF)20包括在測試中鎖存及保持該SRAM 18之輸出的正反器。該記憶體17包括該SRAM 18。然而，它並不僅限於該組態，而且該記憶體17可包括例如一DRAM。
該FF 20對於該SRAM 18之各輸出位元都包括二正反器。因為該SRAM 18包括該N位元輸出，所以該FF 20包括2N個正反器。自該2N個正反器的資料是經串列轉換且輸出。當在重置為“0”之後再將“1”寫入該二正反器的其中之一個時，該一個正反器即使寫入“0”也保持“1”。一旦將“1”寫入該一個正反器中，只要未重置該一個正反器都不能將“0”寫入該一個正反器中。當在重置為“1”之後將“0”再寫入該二正反器的另一個時，該另一個正反器即使寫入“1”也保持“0”。一旦將“0”寫入該另一個正反器中，只要未重置該另一個正反器都不能將“1”寫入該另一個正反器中。藉由使用諸如FF 20的一正反器，執行該品質判定測試。保持於該二正反器之其中之一個的該資料指示為R0，且保持於該另一個正反器中的該資料指示為R1。由該R0及該R1所指示的該資料分別具有N位元，且該資料遭串列轉換且輸出。不能同時地讀取由該R0及該R1所指示的該資料。此外，該I/O埠11F的終端可以是一個。
該RAM-BIST電路包括該PLL電路22、該記憶體測試控制器(MTC)23、該測試型樣產生電路(TPG)24及一鎖存控制電路41。該PLL電路22在測試中基於提供給該記憶體17的一測試時鐘產生具有接近於正常操作中一時鐘速度的一高速的一第一時鐘。例如，該測試時鐘之一週期是一PLL時鐘之週期的四倍。
該鎖存控制電路41產生一鎖存信號和一FF時鐘，該鎖存信號指示該FF 20鎖存該SRAM 18輸出的時序安排，且當在該SRAM 18上正執行與第3A圖所說明之該品質判定測試中此等操作相似的寫入及讀取操作時該FF時鐘使該FF 20移位以讀取由該FF所鎖存之該資料。該鎖存控制電路41包括在該MTC 23的控制下計數該PLL時鐘且產生相對應於該計數值之一信號的一計數器42、基於該TPG 24的一信號產生用於鎖存之一控制信號的一控制電路43，及基於來自該計數器42及該控制電路43的該等信號產生該FF時鐘的一遮罩電路44。該計數器42產生該鎖存信號。
該測試器51包括一輸入型樣記憶體52、一時鐘產生電路53、一輸出期望值暫存器54及一輸出比較電路55。該輸入型樣記憶體52儲存提供給該SoC10用於一測試的一測試時鐘。該時鐘產生電路53根據來自該輸入型樣記憶體52的一指令產生一測試器時鐘。該輸出期望值暫存器54儲存基於該SoC 10的操作而期望由該SRAM 18輸出的資料。該輸出比較電路55將從該SoC 10輸出的一掃描輸出信號與從該輸出期望值暫存器54輸出的一期望值進行比較。當該掃描輸出信號相對應於該期望值時，判定該胞元正常，且當該掃描輸出信號與該期望值不相互對應時，判定該胞元是一故障胞元。因為該SoC 10的一測試序列儲存於該輸入型樣記憶體52中，所以該測試器51可識別該掃描輸出信號是從哪個胞元輸出。
第5圖說明了一FBM採集測試序列的一示範時序圖。該測試器時鐘之週期是該PLL時鐘之週期的四倍，且同步於該測試器時鐘地讀取來自該FF 20的該資料。該PLL電路22產生週期為該測試器時鐘之1/4的一PLL時鐘，且將該PLL時鐘提供給該SRAM單元21。將具有該測試器時鐘之1/4週期的該PLL時鐘提供給例如該SRAM 18。該SRAM 18根據該PLL時鐘操作，且執行第3A圖所說明的操作。在一第一操作中，寫入“0”。在一第二操作中，讀取該所寫入資料且寫入“1”。在一第三操作中，讀取該所寫入資料且寫入“0”。在該操作中，不執行掃描輸出操作。接著，一第一週期結束。該第二操作及該第三操作是以一給定次數重複執行。在該第二操作及第三操作中，在二PLL時鐘中在相對應於一個位址之一個胞元之上執行一讀取操作及一寫入操作。
該計數器42在該測試器時鐘之一1/2週期中改變一計數值且重複從零至M-1之值的計數。
在第5圖中，從該SRAM 18的讀取操作及在該SRAM 18中的寫入操作與該PLL時鐘的一下降同步執行。
在第一週期中之該第二操作中，當從相對應於該SRAM 18之一起始位址(Address 0)的一胞元讀取資料時，該M TC 23將該計數器42的計數值設定為“0”。當讀取該資料後經過一1/2 PLL時鐘時，就是說，資料的讀取與該PLL時鐘的一上升同步時，該MTC 23將該計數器42的計數值設定為“1”。在該計數值改變為“1”之後，該計數器42產生與該PLL時鐘的一下降同步的一鎖存信號，根據該鎖存信號，從該SRAM 18所讀取的N位元資料由該FF 20鎖存。
在產生該鎖存信號之後，該遮罩電路44輸出一FF時鐘。該FF時鐘是與該測試時鐘同步的一N脈衝信號。使用R0資料的一正反器，該FF 20與該FF時鐘之一上升同步移位鎖存的N位元資料，且將該資料輸出至該I/O埠11F。該測試器51中的該輸出比較電路55選通該輸出掃描輸出且將該輸出掃描輸出與一輸出期望值比較。例如，當該計數值為“1”、“3”或“5”時，該FF 20執行該移位，且當該計數值為“1”、“3”或“5”時，該輸出比較電路55執行該選通。較佳地，該計數器42之最大計數值M-1是2N+1或更大。
當該計數值從M-1改變至零時，該遮罩電路44重置該FF 20。
在該第二操作中重複該以上所描述的操作。從相對應於藉由增加相對應於位址0加M之一位址所產生的位址(Address 0+M、Address 0+2M...)的胞元，讀取與在該第一操作中所寫入之“0”相對應的資料。當該所讀取資料為“0”時，該胞元可能是正常的。當該所讀取資料為“1”時，該胞元可能是故障的。因為該測試器51識別該所讀取資料的位址，所以該測試器51判別相對應於該位址的該胞元是否正常或故障且儲存該結果。
當該第二操作結束且從相對應於一最終位址之一胞元的一讀取操作及將“1”寫入該胞元之一寫入操作結束時，開始該第三操作。從M-1至“0”設定該計數值，且重置該FF 20。當從相對應於該SRAM 18之該最終位址之該胞元讀取該資料時，該MTC 23將該計數器42的該計數值設定為“0”。在讀取該資料之後，經過1/2 PLL時鐘，例如與該PLL時鐘的一上升同步時，該MTC 23將該計數器42的該計數值設定為“1”。在該第三操作中，使用了相對應於該FF 20之R1的一正反器。
當該等位址之該等值沿該反向改變時，執行實質上相似於該第二操作的操作。從相對應於自該最大位址之減小M之該等位址的胞元，讀取相對應於在該第二操作中所寫入之“1”的資料。當該所讀取資料為“1”時，該胞元可能是正常的。當該所讀取資料為“0”時，該胞元可能是故障的。因為該測試器51識別該所讀取資料的位址，所以該測試器51判別相對應於該位址的該胞元是否正常或故障且儲存該結果。
當該第三操作結束且從相對應於該第一位址之一胞元之一讀取操作及將“0”寫入該胞元之一寫入操作結束時，該第一週期結束且開始該第二週期。在該第二週期中，開始該第二操作。該計數值是從M-1設定至“0”，且重置該FF 20。當從相對應於該SRAM 18之該起始位址之下一位址(就是說Address 1)的一胞元讀取資料時，該MTC 23將該計數器42的該計數值設定為“0”。當在讀取該資料之後經過1/2的PLL時鐘，例如與該PLL時鐘的一上升同步時，該MTC 23將該計數器42的該計數值設定為“1”。當該第二操作結束時，開始該第三操作。當從相對應於小於該SRAM 18之該最終位址之一位址的一胞元讀取資料時，該MTC 23將該計數器42的該計數值設定為“0”。當讀取該資料後經過該1/2的PLL時鐘，例如與該PLL時鐘的一上升同步時，該MTC 23將該計數器42的該計數值設定為“1”。執行該第三操作。
在該第二操作中，與首先由該FF 20所鎖存之該胞元相對應的該位址被加1。在該第三操作中，與首先由該FF 20所鎖存之該胞元相對應的該位址被減1。重複該以上所描述之迴圈M次。藉由該以上所描述之操作，當該SRAM 18以該PLL時鐘，就是說，以實質上與正常操作中速度相同的一高速操作時，可採集該等所有胞元的測試結果。
第6圖說明了一示範鎖存控制電路。第7圖說明了第6圖所說明之該鎖存控制電路之該操作的一示範時序圖。例如該SRAM 18具有四個位元(N=4)輸出。例如該測試時鐘之週期是該PLL時鐘之週期的兩倍，且該計數器42的該最大計數值(M-1)可為17。
該鎖存控制電路41包括從0至17重複計數的該計數器42、一反及(NAND)閘61、一選擇器62、一正反器(ff)63、一反相器64、一四輸出或(OR)閘65及反相器66及67。
基於該MTC 23的一控制信號Init以一給定之時序設定該計時器42的值。該計數器42與該PLL時鐘之一上升同步地改變該計數值。該計數值的二低階位元是bit0及bit1。該計數器42基於該計數值輸出控制信號cnt0及cnt1。當該計數值為“0”時該信號cnt0的值可為“1”，且當該計數值不為“0”時該信號cnt0的值為“0”。當該計數值為“1”時該信號cnt1的值為“1”，且當該計數值不為“1”時該信號cnt1的值為“0”。該選擇器62在二讀取信號來自該TPG 24的read及cnt0均為“1”時選擇該信號cnt0且將該ff 63設定為“1”。在該操作之後，該選擇器62選擇該ff 63的輸出且維持該ff 63的輸出為“1”直至該計數值變為“0”。當讀取相對應於一位址的一胞元時，該ff 63的輸出指示將該所讀取資料輸出至該外部的一時期。
該OR閘65產生一FF時鐘。當在該ff 63之輸出為“1”之一期間中若反相的bit0、bit1和該PLL時鐘皆為“0”時，該FF時鐘具有一值為“0”，否則皆為“1”。當該計數值為“0”、“4”、“8”...時該FF時鐘可以是具有一值“0”的一脈衝。該鎖存信號是該信號cnt1的一反相的信號。
該FF 20根據該鎖存信號之一下降鎖存從該SRAM 18輸出之一胞元的資料。該遭鎖存之四位元資料根據該FF時鐘之一上升移位，且作為掃描輸出而輸出至該外部。該測試器選通該輸出掃描輸出。
第8圖說明了在一FBM採集測試中使用一行進式形樣的一示範操作。該SRAM 18包括例如相對應於Address 0至Address 7的八個胞元。
在該第一操作中，將“0”寫入所有該等胞元中。
在該第一週期中之該第二操作中，從相對應於從該位址Address 0至該位址Address 7之該等胞元讀取該資料，且將“1”寫入該等相對應之胞元中。在操作中時，將從相對應於該位址Address 0及該位址Address 7之該等胞元中所讀取的該資料作為掃描輸出而輸出至該外部。當從相對應於該位址Address 4之該胞元的一讀取操作開始時，從相對應於該位址Address 0之胞元中所讀取的該資料遭輸出至該外部。當從相對應於該位址Address 7之該胞元的一讀取操作開始時，從相對應於該位址Address 4之胞元中所讀取的該資料遭輸出至該外部。在該第一週期中之該第三操作中，從相對應於從該位址Address 7至該位址Address 0之位址的該等胞元中讀取資料，且將“0”寫入該等相對應之胞元中。在操作中時，將從相對應於該位址Address 7及該位址Address 3的該等胞元中所讀取的該資料作為掃描輸出而輸出至該外部。當從相對應於該位址Address 3之該胞元的一讀取操作開始時，從相對應於該位址Address 7之該胞元中所讀取的該資料遭輸出至該外部。當在該第二週期之該第二操作從相對應於該位址Address 1的該胞元的一讀取操作開始時，從相對應於該位址Address 3之該胞元中所讀取的該資料遭輸出至該外部。
在該第二週期至該第四週期中，對從其中讀取資料之胞元的位址移位，且執行實質上相似於該第一週期中操作的一操作。例如，在該第二週期之該第二操作中，將相對應於該位址Address 1及該位址Address 5之該等胞元的資料輸出至該外部。在該第二週期之該第三操作中，將相對應於該位址Address 6及該位址Address 2之該等胞元的資料輸出至該外部。在該第三週期之該第二操作中，將相對應於該位址Address 2及該位址Address 6之該等胞元的資料輸出至該外部。在該第三週期之該第三操作中，將相對應於該位址Address 5及該位址Address 1之該等胞元的資料輸出至該外部。在該第四週期之該第二操作中，將相對應於該位址Address 3及該位址Address 7之該等胞元的資料輸出至該外部。在該第四週期之該第三操作中，將相對應於該位址Address 4及該位址Address 0之該等胞元的資料輸出至該外部。
在該四個週期中，從所有該等胞元中讀取該資料。在該第一實施例中，相繼地執行每一週期。然而該第一操作(例如將“0”寫入所有胞元中之該操作)可提供於每一週期之間。
第9圖說明了一第二實施例。在該第二實施例中包括該記憶體17的一積體電路是例如具有一電腦系統的一SoC。類似於該第一實施例中的該記憶體，該第二實施例中的該記憶體17是由該SoC中一CPU、一邏輯電路或一DSP進行存取。
不同於該第一實施例，該第二實施例中的該積體電路在該記憶體17之該RAM-BIST電路中不包括該PLL電路。在該第二實施例中之該記憶體17包括具有該SRAM 18的該SRAM單元21及用於執行該SRAM 18之一測試的該RAM-BIST電路。該SRAM單元21包括該SRAM 18、該多工器Mux 19及該鎖存電路(FF)20。該RAM-BIST電路包括該記憶體測試控制器(MTC)23、該測試型樣產生電路(TPG)24及該鎖存控制電路41。該鎖存控制電路41的一組態可實質上相同於或相似於該第一實施例中該鎖存控制電路。
在該第二實施例中，一從外部所提供的高速測試器時鐘直接提供給該SRAM單元21、該MTC 23、該TPG 24等。該SRAM 18與該測試器時鐘同步操作。該第一實施例中的該記憶體與該PLL時鐘同步操作。然而，該第二實施例中的該記憶體與該測試器時鐘同步操作。
第10圖說明了第9圖所說明之該電路之操作的一示範時序圖。對比於第7圖所說明之該時序圖，在第10圖所說明之該時序圖中，使用該測試器時鐘代替該PLL時鐘。第10圖所說明之該等其他部分實質上相同於或相似於第7圖所說明之此等其他部分。
第11圖說明了一第三實施例。在該第三實施例中包括該記憶體17的一積體電路是例如具有一電腦系統的一SoC。類似於該第二實施例中的該記憶體，該記憶體17是由該SoC中一CPU、一邏輯電路或一DSP進行存取。
不同於該第二實施例，在該第三實施例中，一線性回饋移位暫存器(LFSR)70在該RAM-BIST電路之該鎖存控制電路中用作該計數器。在該第三實施例中的該等其他部分實質上相同於或相似於該第二實施例中的此等部分。
該線性回饋移位暫存器產生一相對較長週期的一亂數量序列。例如，可使用在日本早期公開專利申請案第H10-207695號案中所討論之該線性回饋移位暫存器。
除了使用該線性回饋移位暫存器這一點，該第三實施例實質上相同於或相似於該第二實施例。
在該等實施例中，當該積體電路以一實際操作速度操作時，例如當該積體電路飛速地操作時，獲取指示一故障胞元之一位元址的一FBM。例如在正常操作下所取得FBM的時間是實質上與在低速操作下相同。
在根據該等實施例之該FBM採集測試中，使用該行進式型樣。然而，還可使用任何其他模式。
在根據該等實施例之該品質判定測試中，使用保持該資料R0及R1的該FF。然而，在該品質判定測試或該FBM採集測試中，可使用具有一個正反器的一FF。
在該等實施例中，使用該SRAM。然而，還可使用任何其他可寫式記憶體。
在該等實施例中，使用該SoC。然而，還可使用包括不是從外部存取之一記憶體的任何其他積體電路。
現在已根據以上的優點描述了本發明的範例實施例。將理解的是此等範例僅僅是本發明的說明。許多變化及修改對在該技藝中具有通常知識者將是顯而易見的。
1．．．晶圓
10．．．SoC
12．．．中央處理單元/CPU
13．．．邏輯電路/Logic
14．．．DSP
15．．．唯讀記憶體/ROM
16．．．SRAM
17．．．記憶體
18．．．SRAM
19．．．多工器/Mux
20．．．鎖存電路/FF
21．．．SRAM單元
22．．．鎖相迴路電路/PLL電路
23．．．記憶體測試控制器/MTC
24．．．測試型樣產生電路/TPG
31．．．胞元陣列
32．．．列解碼器
33．．．行解碼器
34．．．感應放大器
35．．．時鐘產生器
41．．．鎖存控制電路
42．．．計數器
43．．．控制電路
44．．．遮罩電路
51．．．測試器
52．．．輸入型樣記憶體
53．．．時鐘產生電路
54．．．輸出期望值暫存器
55．．．輸出比較電路
61．．．反及閘/NAND閘
62．．．選擇器
63．．．正反器/ff
64．．．轉換器
65．．．四輸出或閘/OR閘
66/67．．．轉換器
70．．．線性回饋移位元暫存器/LFSR
11A/11B/11C/11D/11E/11F．．．輸入/輸出埠/I/O埠
bit0/bit1/cnt0/cnt1/Init/Read．．．信號
R0/R1．．．資料
第1圖說明一積體電路(SoC)範例。
第2A圖及第2B圖說明一示範SRAM及一示範錯誤位元圖表(FBM)。
第3A圖及第3B圖說明一SRAM之一示範測試。
第4圖說明一第一實施例。
第5圖說明一FBM採集測試序列之一示範時序圖。
第6圖說明一示範鎖存控制電路。
第7圖說明一鎖存控制電路之一示範時序圖。
第8圖說明在一FBM採集測試中使用一行進式形樣之一示範操作。
第9圖說明一第二實施例。
第10圖說明一內建自測試(BIST)電路之一示範時序圖。
第11圖說明一第三實施例。
10．．．SoC
17．．．記憶體
18．．．SRAM
19．．．多工器Mux
20．．．鎖存電路/FF
21．．．SRAM單元
22．．．鎖相迴路電路/PLL電路
23．．．記憶體測試控制器/MTC
24．．．測試型樣產生電路/TPG
41．．．鎖存控制電路
42．．．計數器
43．．．控制電路
44．．．遮罩電路
51．．．測試器
52．．．輸入型樣記憶體
53．．．時鐘產生電路
54．．．輸出期望值暫存器
55．．．輸出比較電路
11E/11F．．．輸入/輸出埠/I/O埠

Claims (13)

  1. 一種積體電路，其包含：一記憶體；測試該記憶體的一記憶體測試電路；及一輸入/輸出埠，其中該記憶體測試電路包括鎖存該記憶體之輸出的一鎖存電路，根據一第一時鐘信號改變將受存取之該記憶體的一位址，且根據一週期為該第一時鐘信號之一整數倍的一鎖存信號，鎖存對應於該已改變之位址之該記憶體的該輸出，該鎖存電路的資料在該鎖存信號之一週期中經由該輸入/輸出埠予以輸出，改變相對應於將由該鎖存電路所鎖存之該記憶體之該輸出的一記憶體胞元的一位址，及重複該鎖存及該輸出。
  2. 如申請專利範圍第1項所述之積體電路，其進一步包含經由該輸入/輸出埠與一外部元件通訊且存取該記憶體的一電路，其中該記憶體經由該電路存取。
  3. 如申請專利範圍第1項所述之積體電路，其中該記憶體測試電路包括基於該第一時鐘信號產生該鎖存信號的一計數器。
  4. 如申請專利範圍第3項所述之積體電路，其中該計數器是一線性回饋移位暫存器。
  5. 如申請專利範圍第1項所述之積體電路，其中該記憶體測試電路包括基於慢於該第一時鐘信號的一測試時鐘信號產生該 第一時鐘信號的一鎖相迴路電路。
  6. 如申請專利範圍第1項所述之積體電路，其中改變該記憶體之該位址使得所有記憶體胞元根據該第一時鐘信號而被存取，且將該等所有記憶體胞元的輸出輸出至一外部。
  7. 如申請專利範圍第1項所述之積體電路，其進一步包含對將寫入該記憶體中的寫入資料與相對應於該寫入資料之該記憶體的輸出進行比較的一比較電路。
  8. 一種測試方法，適用於在一積體電路中測試一記憶體，該記憶體不能直接地從外部存取，該測試方法包含：根據一第一時鐘信號改變將受存取之該記憶體的一位址，根據一週期為該第一時鐘信號之整數倍的一鎖存信號鎖存該受存取記憶體的輸出，在該鎖存信號之一週期經由一輸入/輸出埠輸出該所鎖存之資料，及改變相對應於將受鎖存之該記憶體之該輸出的一記憶體胞元的一位址，且重複該鎖存及該輸出。
  9. 如申請專利範圍第8項所述之測試方法，其中該積體電路包含經由該輸入/輸出埠與一外部元件通訊且存取該記憶體的一電路，及其中該記憶體經由該電路存取。
  10. 如申請專利範圍第8項所述之測試方法，其進一步包含藉由分頻該第一時鐘信號產生該鎖存信號。
  11. 如申請專利範圍第8項所述之測試方法，其進一步包含基於 從外部提供且慢於該第一時鐘信號的一測試時鐘信號產生該第一時鐘信號。
  12. 如申請專利範圍第8項所述之測試方法，其進一步包含將寫入該記憶體中之寫入資料與相對應於該寫入資料之該記憶體之輸出比較。
  13. 如申請專利範圍第8項所述之測試方法，其進一步包含：改變該記憶體之該位址使得所有記憶體胞元根據該第一時鐘信號而被存取；及將該等所有記憶體胞元的輸出輸出至外部。
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