CN108320765A - 存储器、存储器控制器及相关训练方法 - Google Patents

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Abstract

本发明公开了存储器、存储器控制器及相关训练方法，存储器和存储器控制器包括于一个存储器系统。存储器控制器耦接存储器。该相关训练方法包括：首先，存储器根据时钟信号的第一信号边沿和第二信号边沿对n个命令/地址信号进行采样，以获取第一采样内容和第二采样内容。存储器响应于控制信号，通过m个数据信号选择性地将第一采样内容和第二采样内容中的一个输出到存储器控制器。而且，m大于n且小于2n。通过上述方式，本发明能够在用于数据信号的引脚数量较少的情况下成功完成训练动作。

Description

存储器、存储器控制器及相关训练方法
相关参考
本发明基于且要求于2017年1月13日提交的申请号为62/445,819的美国临时专利申请的优先权，其整体以引用的方式并入本文。
技术领域
本发明涉及存储器领域，特别是涉及一种存储器、存储器控制器及相关训练方法。
背景技术
通常，存储器系统包括存储器控制器和动态随机存取存储器(dynamic randomaccess memory，DRAM)。存储器控制器和DRAM耦接。存储器控制器可以在DRAM中写入数据也可以自DRAM中读取数据。例如，双数据速率(double data rate，DDR)DRAM(也简称为DDRDRAM)是常见的DRAM之一。此外，DDR3DRAM是第三代DDR DRAM，而DDR4DRAM是第四代DDRDRAM。
图1A是传统的DDR3DRAM系统的架构。如图1A所示，DDR3DRAM系统100包括存储器控制器120和DRAM 110。DRAM 110是低功率第三代DDR DRAM(也简称为LPDDR3DRAM)。
此外，存储器控制器120的多个引脚耦接DRAM 110的对应的引脚以传输各种信号。如图1A所示，这些信号包括时钟使能信号CKE、时钟信号CLK、10个命令/地址信号芯片选择信号CS和32个数据信号也就是说，10个引脚被用来传输命令/地址信号32个引脚被用来传输数据信号
在DRAM 110进入正常工作状态之前，存储器控制器120必须对DRAM 110执行命令/地址信号训练动作。
图1B是用于控制传统的DDR3DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形图。命令/地址信号以双数据速率运行。
在时间点t1，来自于存储器控制器120时钟使能信号CKE和芯片选择信号CS处于低电平状态。此外，存储器控制器120发出时钟信号CLK和命令/地址信号给DRAM110。
在时间点t1，响应于时钟信号CLK的上升沿，DRAM 110对命令/地址信号的内容(CAx R)进行采样。类似的，在时间点t2，响应于时钟信号CLK的下降沿，DRAM 110对命令/地址信号的内容(CAx R#)进行采样。在时间点t2之后，来自于存储器控制器120的芯片选择信号CS处于高电平状态。
将在下文具体描述DRAM 110的规范。通过偶数数据信号(EVEN DQ)，对应于时钟信号CLK的上升沿的命令/地址信号的采样内容(CAx R)被发送回存储器控制器120。通过奇数数据信号(ODD DQ)，对应于时钟信号CLK的下降沿的命令/地址信号的采样内容(CAx R#)被发送回存储器控制器120。
在时间点t3，采样内容(CAx R)通过偶数数据信号(even-numbered data signal，EVEN DQ)自DRAM 110中输出，采样内容(CAx R#)通过奇数数据信号(ODD DQ)自DRAM 110中输出。根据数据信号 的输出内容，存储器控制器120判断DRAM 110是否准确地自存储器控制器120接收命令/地址信号
此外，存储器控制器120根据数据信号的输出内容调整时钟信号CLK的相位。
在时间点t4，响应于时钟信号CLK的上升沿，DRAM 110对命令/地址信号的内容(CAy R)进行采样。类似的，在时间点t5，响应于时钟信号CLK的下降沿，DRAM 110对命令/地址信号的内容(CAy R#)进行采样。在时间点t5之后，存储器控制器120的芯片选择信号CS处于高电平状态。
在时间点t6，采样内容(CAy R)通过偶数数据信号(EVEN DQ)自DRAM 110中输出，采样内容(CAy R#)通过奇数数据信号(ODD DQ)自DRAM 110中输出。根据数据信号的输出内容，存储器控制器120判断DRAM 110是否准确地自存储器控制器120接收命令/地址信号
在存储器控制器120多次调整且测试时钟信号CLK之后，存储器控制器120根据数据信号的输出内容获取命令/地址信号的采样边沿。
由于采用10个引脚来传输命令/地址信号因此对10比特内容进行采样。此外，对应于时钟信号CLK的上升沿和下降沿的总共20比特内容将通过偶数数据信号(EVEN DQ)和奇数数据信号(ODD DQ)传输。
一般来说，16个引脚被用来传输偶数数据信号，16个引脚被用来传输奇数数据信号。由于通过这些偶数数据信号来传输10比特的内容，因此有6个引脚没有被使用，类似的，由于通过这些奇数数据信号来传输10比特内容，因此其他6个引脚没有被使用，
图2A是传统的DDR4DRAM系统的架构。如图2A所示，DDR4DRAM系统200包括存储器控制器220和DRAM210。DRAM210是低功率第四代DDR DRAM(也简称为LPDDR4DRAM)。
此外，为了传输各种信号，存储器控制器220的多个引脚耦接DRAM210的对应的引脚。如图2A所示，这些信号包括时钟使能信号CKE、时钟信号CLK、6个命令/地址信号芯片选择信号CS和16个数据信号也就是说，6个引脚被用来传输命令/地址信号16个引脚被用来传输数据信号
在DRAM 210进入正常工作状态之前，存储器控制器220必须对DRAM 210执行命令/地址信号训练动作。
图2B是用于控制传统的DDR4DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形图。命令/地址信号以单数据速率运行。
在时间点t1之前，来自于存储器控制器220的时钟使能信号CKE处于低电平状态。
在时间点t1，存储器控制器220激活芯片选择信号CS，且命令/地址信号表示有效数据。因此，响应于时钟信号CLK的上升沿，DRAM 210对命令/地址信号的内容(CA模式A)进行采样。
根据DRAM210的规范，对应于时钟信号CLK的上升沿，命令/地址信号的采样内容(CA模式A)通过数据信号的6个引脚(例如，DQ[13：8])被传输回存储器控制器220。
在时间点t2，采样内容(CA模式A)通过数据信号DQ[13：8]自DRAM 210输出。根据数据信号DQ[13：8]的输出内容，存储器控制器220判断DRAM 210是否准确地自存储器控制器220接收命令/地址信号
此外，存储器控制器220根据数据信号DQ[13：8]的输出内容来调整时钟信号CLK的相位。
在时间点t3，DRAM 210响应于时钟信号CLK的上升沿对命令/地址信号的内容(CA模式B)进行采样。
在时间点t4，采样内容(CA模式B)通过数据信号DQ[13：8]自存储器控制器220输出。根据数据信号DQ[13：8]的输出内容，存储器控制器220判断DRAM 210是否准确地自存储器控制器220接收命令/地址信号
在存储器控制器220多次调整且测试时钟信号CLK之后，存储器控制器220根据数据信号DQ[13：8]的输出内容获取命令/地址信号 的采样边沿。
由于采用6个引脚来传输命令/地址信号对6比特内容进行采样。因此，通过6个数据信号(例如，DQ[13：8])传输这6比特内容。
然而，随着下一代DDR DRAM用于数据信号的引脚数逐渐减少，不能成功完成传统的命令/地址信号训练动作。
发明内容
本发明主要解决的技术问题是提供存储器、存储器控制器及相关训练方法，能够在用于传输数据信号引脚数量较少的情况下，成功完成命令/地址信号训练动作。
本发明的一个实施例提供了一种训练方法，用于包括存储器控制器和存储器的存储器系统，该训练方法包括：首先，存储器根据时钟信号的第一信号边沿和第二信号边沿对自存储器控制器传输的多个命令/地址信号进行采样，以获取第一采样内容和第二采样内容。以及，存储器选择性地将第一采样内容和第二采样内容中的一个通过数据信号传输给存储器控制器。
本发明的另一个实施例提供了一种存储器控制器，用于生成多个信号并传输给存储器。该存储器控制器输出时钟信号和多个命令/地址信号并传输给存储器，并且响应于控制信号，通过多个数据信号接收来自于存储器的第一采样内容或第二采样内容。
本发明的另一个实施例提供了一种存储器，用于自存储器控制器接收多个信号。该存储器根据时钟信号的第一信号边沿和第二信号边沿对自存储器控制器传输的多个命令/地址信号进行采样，以获取第一采样内容和第二采样内容。并且该存储器响应于控制信号，通过多个数据信号向存储器控制器输出第一采样内容或第二采样内容。
本发明的一个实施例提供了一种训练方法，包括存储器控制器和存储器的存储器系统，存储器控制器耦接存储器。该训练方法包括：如果存储器处于第一模式，则存储器根据时钟信号的第一信号边沿对自存储器控制器传输的多个命令/地址信号进行采样以获取第一采样内容，并且将第一采样内容通过多个数据信号传输给存储器控制器。此外，如果存储器处于第二模式，则存储器根据时钟信号的第二信号边沿对自存储器控制器传输的多个命令/地址信号进行采样以获取第二采样内容，并且将第二采样内容通过多个数据信号传输给存储器控制器。
本发明的另一个实施例提供了一种存储器控制器。用于生成多个数据信号并传输给存储器。当存储器处于第一模式时，存储器控制器通过多个数据信号自存储器接收第一采样内容，当存储器处于第二模式时，存储器控制器通过多个数据信号自存储器接收第二采样内容
本发明的另一个实施例提供了一种存储器。当存储器处于第一模式时，其根据时钟信号的第一信号边沿对自存储器控制器传输的多个命令/地址信号进行采样以获取第一采样内容，并通过多个数据信号向存储器控制器输出第一采样内容；当存储器处于第二模式时，其根据时钟信号的第二信号边沿对自存储器控制器传输的多个命令/地址信号进行采样以获取第二采样内容，并通过多个数据信号向存储器控制器输出第二采样内容。
本发明的有益效果是：区别于现有技术的情况，本发明通过使存储器分别根据时钟信号的第一信号边沿和第二信号边沿对命令/地址信号进行采样，因此获得了对应的第一采样内容和第二采样内容，再将第一采样内容和第二采样内容中选择一个通过数据信号传输给存储器控制器，这样即使存储器系统中用于传输数据信号的引脚数量较少，也不会影响采样内容的传输，得以成功完成命令/地址信号训练动作。
当结合附图阅读本发明的实施例的以下详细描述时，本发明的众多目的，特征和优点将变得显而易见。然而，这里使用的附图是为了用于描述本发明而不是为了限制本发明。
附图说明
在阅读以下详细描述和附图之后，本发明的上述目的和优点对于本领域普通技术人员来说将变得更加显而易见，其中：
图1A是传统的DDR3DRAM系统的架构；
图1B是用于控制传统的DDR3DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形图；
图2A是传统的DDR4DRAM系统的架构；
图2B是用于控制传统的DDR4DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形图；
图3A是本发明一实施例中DDR DRAM系统的架构；
图3B是本发明第一实施例中在DDR DRAM系统中执行命令/地址信号训练动作的方法的流程示意图；
图3C是本发明一实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图；
图3D是本发明另一实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图；
图3E是本发明一实施例DDR DRAM中采样电路的电路结构示意图；
图4A是本发明第二实施例中在DDR DRAM系统中执行命令/地址信号训练动作的方法的流程示意图；
图4B和图4C是本发明实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图；
图4D是本发明一实施例DDR DRAM系统中采样电路的电路结构示意图；
图5A是本发明第三实施例中在DDR DRAM系统中执行命令/地址信号训练动作的方法的流程示意图；
图5B是本发明本发明一实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图；
图5C是本发明一实施例DDR DRAM系统中采样电路的电路结构示意图。
具体实施方式
如前文所述，在对传统的DDR3DRAM系统或传统的DDR4DRAM中执行命令/地址信号训练动作时，DDR3DRAM或DDR4DRAM根据时钟信号CLK对命令/地址信号进行采样并自动地通过数据信号输出采样内容。
然而，随着下一代DDR DRAM的数据信号的引脚数逐渐减少，传统的命令/地址信号训练动作不能成功完成。
图3A是本发明一实施例中DDR DRAM的系统架构。如图3A所示，DDR DRAM系统300包括存储器控制器320和DDR DRAM 310。
此外，为了传输各种信号，存储器控制器320的多个引脚耦接DDR DRAM 310的相应的引脚。如图3A所示，这些信号包括时钟信号CLK、n个命令/地址信号芯片选择信号CS和m个数据信号 命令/地址信号以双数据速率进行操作。此外，n个引脚被用于传输命令/地址信号m个引脚被用于传输数据信号在一个实施例中，m大于n并小于2n。也就是说，n<m<2n。
由于用于传输数据信号的引脚数量m不大于用于传输命令/地址信号的引脚数量n的两倍，所以传统DDR3DRAM系统的命令/地址信号训练动作不能被应用到图3A所示的DDR DRAM 300。
图3B是本发明第一实施例中用于在DDR DRAM系统中执行命令/地址信号训练动作的方法的流程示意图。
在开始命令/地址信号训练动作(步骤S330)之后，DDR DRAM 310根据来自于存储器控制器320的时钟信号CLK对命令/地址信号 进行采样(步骤S340)。也就是说，DDR DRAM 310响应于时钟信号CLK的上升沿和下降沿对命令/地址信号进行采样。因此，获得两个采样内容。
接着，执行步骤S350以判断存储器控制器320是否请求第一采样内容或第二采样内容。如果存储器控制器320请求第一采样内容，则DDR DRAM 310输出第一采样内容(步骤S360)。反之，如果存储器控制器320请求第二采样内容，则DDR DRAM 310输出第二采样内容(步骤S370)。
图3C是本发明一实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图。由于m大于n，在DDR DRAM系统300中数据信号中的一个被设置为控制信号，比如命令总线训练选择信号CBT_sel。例如，数据信号DQm-1被定义为命令总线训练选择信号CBT_sel，其他数据信号用于输出采样内容。
在时间点t1，存储器控制器320激活芯片选择信号CS。然后，存储器控制器320生成时钟信号CLK和命令/地址信号并将其发送给DDR DRAM 310。
在时间点t2，DDR DRAM 310响应于时钟信号CLK的上升沿对命令/地址信号的内容(模式A)进行采样。类似的，在时间点t3，DDR DRAM 310响应于时钟信号CLK的下降沿对命令/地址信号的内容(模式B)进行采样。在时间点t3之后，存储器控制器320停用(inactivate)芯片选择信号CS。
在本实施例中，存储器控制器320根据命令总线训练选择信号CBT_sel通过数据信号请求采样内容。
在时间点t4，命令总线训练选择信号CBT_sel处于低电平状态。因此，对应于时钟信号CLK的上升沿的采样内容(模式A)自DDR DRAM310输出。在时间点t5，命令总线训练选择信号CBT_sel处于高电平状态。因此，对应于时钟信号CLK的下降沿的采样内容(模式B)自DDR DRAM 310输出。
换句话说，在执行命令/地址信号训练动作时，DDR RAM 310根据时钟信号CLK和命令/地址信号对内容模式A和模式B进行采样。此外，响应于命令总线训练选择信号CBT_sel的低电平状态，DDR DRAM 310输出对应于时钟信号CLK的上升沿的采样内容(模式A)。反之，响应于命令总线训练选择信号CBT_sel的高电平状态，DDR DRAM 310输出对应于时钟信号CLK的下降沿的采样内容(模式B)。
由于n个引脚被用于发送命令/地址信号所以在每个采样过程之后获取n比特采样内容。此外，由于m大于n，所以DDR DRAM 310通过(m-1)个数据信号来输出n比特采样内容。
当存储器控制器320改变命令总线训练选择信号CBT_sel的电压电平时，DDR DRAM310顺序地输出两个n比特采样内容。根据数据信号的输出内容(即，两个n比特采样内容)，存储器控制器320判断DDR DRAM 310是否准确地自存储器控制器320接收到命令/地址信号
在上述实施例中，数据信号DQm-1被定义为命令总线训练选择信号CBT_sel。注意的是，在保持本发明的教导的同时可以进行许多变形和改变。例如，在另一个实施例中，在存储器控制器320和DDR DRAM310之间设置有一个额外的引脚。这个附加的引脚被定义为命令总线训练选择信号CBT_sel。
在上述实施例中，存储器控制器320请求DDR DRAM 310以通过物理引脚输出不同的采样内容。可选的，根据DDR DRAM 310中的模式寄存器的设置，DDR DRAM 310被请求输出指定的采样内容。
已知的是，DDR DRAM 310具有模式寄存器。此外，为了控制DDR DRAM 310的操作，存储器控制器320可以对DDR DRAM 310的模式寄存器进行编程。具体地，存储器控制器320可以对模式寄存器中的特定位(例如，控制信号)进行编程，或者，存储器控制器320可以对模式寄存器中的特定位(例如，相位选择位)进行编程。例如，相位选择位Phase_sel被定义在DDR DRAM 310的模式寄存器中。当命令/地址信号训练动作被执行时，存储器控制器320对相位选择位Phase_sel进行编程以请求DDR DRAM 310输出指定的采样内容。下面将描述相关的操作。
图3D是本发明另一实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图。例如，如果DDR DRAM 310的模式寄存器中的相位选择位Phase_sel为“0”，则意味着存储器控制器320请求DDR DRAM 310输出对应于时钟信号CLK的上升沿的采样内容。如果DDR DRAM 310的模式寄存器中的相位选择位Phase_sel为“1”，则意味着存储器控制器320请求DDR DRAM 310输出对应于时钟信号CLK的下降沿的采样内容。
在时间点t1之前，相位选择位Phase_sel的缺省值为“0”。也就是说，DDR DRAM 310被请求以输出对应于时钟信号CLK的上升沿的采样内容。
在时间点t1，存储器控制器320激活芯片选择信号CS。然后，存储器控制器320生成时钟信号CLK和命令/地址信号并将其发送给DDR DRAM 310。
在时间点t2，DDR DRAM 310响应于时钟信号CLK的上升沿对命令/地址信号的内容(模式A)进行采样。类似的，在时间点t3，DDR DRAM 310响应于时钟信号CLK的下降沿对命令/地址信号的内容(模式B)进行采样。在时间点t3之后，存储器控制器320停用芯片选择信号CS。
在时间点t4，DDR DRAM 310输出与时钟信号CLK的上升沿对应的采样内容(模式A)。
另一方面，在时间点t1之前，如果相位选择位Phase_sel的缺省值为“1”，则DDRDRAM 310被请求输出对应于时钟信号CLK的下降沿的采样内容。接着，在时间点t4，DDRDRAM 310输出与时钟信号CLK的下降沿对应的采样内容(模式B)。
在一些实施例中，在DDR DRAM 310输出采样内容模式A之后，模式寄存器中的相位选择位Phase_sel被编程为“1”。因此，DDR DRAM310顺序输出采样内容模式B。
根据数据信号的输出内容(即，两个n比特采样内容)，存储器控制器320判断DDR DRAM 310是否准确地自存储器控制器320接收到命令/地址信号
为了执行如图3B所示的流程示意图，DDR DRAM 310还包括采样电路。图3E是本发明一实施例DDR DRAM中采样电路的电路结构示意图。如图3E所示，采样电路380包括上升沿触发采样器382、下降沿触发采样器384和多路复用器386。上升沿触发采样器382的输入端IN接收命令/地址信号上升沿触发采样器382的输出端OUT耦接多路复用器386的第一输入端。上升沿触发采样器382的时钟端接收时钟信号CLK。此外，上升沿触发采样器382响应于时钟信号CLK的上升沿对命令/地址信号进行采样。下降沿触发采样器384的输入端IN接收命令/地址信号下降沿触发采样器384的输出端OUT耦接多路复用器386的第二输入端。下降沿触发采样器384的时钟端接收时钟信号CLK。此外，下降沿触发采样器384响应于时钟信号CLK的下降沿对命令/地址信号进行采样。此外，多路复用器386的选择端接收控制信号ctrl。根据该控制信号ctrl，多路复用器386选择选择上升沿触发采样器382和下降沿触发采样器384中的一个来输出数据信号DQ0-DQn-1。
例如，控制信号ctrl是命令总线训练选择信号CBT_sel或相位选择位Phase_sel。此外，上升沿触发采样器382和下降沿触发采样器384是D触发器。根据本发明，命令/地址信号的引脚数量n小于数据信号的引脚数量m。因此，多路复用器386的输出端仅需要输出n个数据信号
在控制信号ctrl处于第一电平状态的情况下，多路复用器386输出上升沿触发采样器382的采样内容。也就是说，DDR DRAM 310通过数据信号输出采样内容(模式A)。在控制信号ctrl处于第二电平状态的情况下，多路复用器386输出下降沿触发采样器384的采样内容。也就是说，DDR DRAM 310通过数据信号输出采样内容(模式B)。
在一些实施例中，为了控制命令/地址信号训练动作，存储器控制器320可以对DDRDRAM 310的模式寄存器进行编程。
图4A是本发明第二实施例中DDR DRAM系统中执行命令/地址信号训练动作的方法的流程示意图，在本实施例中，DDR DRAM 310的模式寄存器中定义了命令总线训练模式位CBT_mode。当命令/地址信号被执行时，DDR DRAM 310根据命令总线训练模式位CBT_mode对命令/地址信号进行采样并输出采样内容。
请参考图4A。在开始命令/地址信号训练动作(步骤S410)之后，执行步骤S420，以判断存储器控制器320是否请求对应于第一信号边沿或第二信号边沿的采样内容。如果存储器控制器320请求对应于第一信号边沿的采样内容，则DDR DRAM 310响应于时钟信号CLK的第一信号边沿对命令/地址信号进行采样，并输出第一采样内容(步骤S430)。如果存储器控制器320请求对应于第二信号边沿的采样内容，则DDR DRAM 310响应于时钟信号CLK的第二信号边沿对命令/地址信号进行采样，并输出第二采样内容(步骤S450)。
图4B和图4C是本发明实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图。DDR DRAM 310的模式寄存器中定义了命令总线训练模式位CBT_mode。如果DDR DRAM 310的模式寄存器中的命令总线训练模式位CBT_mode为“0”，则意味着DDR DRAM 310响应于时钟信号CLK的上升沿对命令/地址信号进行采样。如果DDR DRAM 310的模式寄存器中的命令总线训练模式位CBT_mode为“1”，则意味着DDR DRAM 310响应于时钟信号CLK的下降沿对命令/地址信号进行采样。
如图4B所示，DDR DRAM 310的模式寄存器中的命令总线训练模式位CBT_mode为“0”。在时间点t1，存储器控制器320激活芯片选择信号CS。然后，存储器控制器320生成时钟信号CLK和命令/地址信号并将其发送给DDR DRAM 310。
在时间点t2，DDR DRAM 310响应于时钟信号CLK的上升沿对命令/地址信号的内容(模式A)进行采样。在时间点t2之后，存储器控制器320停用芯片选择信号CS。
在时间点t3，DDR DRAM 310通过数据信号输出对应于时钟信号CLK的上升沿的采样内容(模式A)。
如图4C所示，DDR DRAM 310的模式寄存器中的命令总线训练模式位CBT_mode为“1”。在时间点ta，存储器控制器320激活芯片选择信号CS。然后，存储器控制器320生成时钟信号CLK和命令/地址信号并将其发送给DDR DRAM 310。
在时间点tb，DDR DRAM 310响应于时钟信号CLK的下降沿对命令/地址信号(模式B)的内容进行采样
在时间点tc，DDR DRAM 310通过数据信号输出对应于时钟信号CLK的下降沿的采样内容(模式B)。
例如，存储器控制器320将命令总线训练模式位CBT_mode编程为“0”以获取采样内容模式A，然后存储器控制器320将命令总线训练模式位CBT_mode编程为“1”以获取采样内容模式B。
也就是说，DDR DRAM 310顺序输出两个n比特采样内容。根据数据信号的输出内容(即，两个n比特采样内容)，存储器控制器320判断DDR DRAM310是否准确地自存储器控制器320接收到命令/地址信号
为了执行如图4A所示的流程示意图，DDR DRAM 310还包括采样电路。图4D是本发明一实施例DDR DRAM系统中采样电路的电路结构示意图。
如图4D所示，采样电路480包括上升沿触发采样器482和下降沿触发采样器486。上升沿触发采样器482的输入端IN接收命令/地址信号上升沿触发采样器482的使能端EN接收控制信号ctrl。上升沿触发采样器482的时钟端接收时钟信号CLK。此外，上升沿触发采样器482响应于时钟信号CLK的上升沿对命令/地址信号 进行采样。下降沿触发采样器486的输入端IN接收命令/地址信号下降沿触发采样器486的反向使能端接收控制信号ctrl。下降沿触发采样器486的时钟端接收时钟信号CLK。此外，下降沿触发采样器486响应于时钟信号CLK的下降沿对命令/地址信号 进行采样。此外，上升沿触发采样器482和下降沿触发采样器486的输出端相互耦接以输出数据信号
例如，控制信号ctrl是命令总线训练模式位CBT_mode。此外，上升沿触发采样器482和下降沿触发采样器486是D触发器。根据本发明，命令/地址信号的引脚数量n小于数据信号的引脚数量m。因此，上升沿触发采样器482和下降沿触发采样器486的输出端仅需要输出n个数据信号
在控制信号ctrl处于第一电平状态的情况下，仅上升沿触发采样器482被使能以输出采样内容，也就是说，DDR DRAM 310通过数据信号输出采样内容(模式A)。在控制信号ctrl处于第二电平状态的情况下，仅下降沿触发采样器486被使能以输出采样内容，。也就是说，DDR DRAM 310通过数据信号输出采样内容(模式B)。
图5A是本发明第三实施例中DDR DRAM系统中执行命令/地址信号训练动作的方法的流程示意图。在本实施例中，采样内容模式A和采样内容模式B用于编码操作。因此，已编码的内容的比特数被有效减少了。此外，已编码的内容通过数据信号输出。
在开始命令/地址信号训练动作(步骤S510)之后，DDR DRAM 310根据存储器控制器320的时钟信号CLK对命令/地址信号进行采样(步骤S520)。也就是说，DDRDRAM 310响应于时钟信号CLK的上升沿和下降沿对命令/地址信号进行采样。因此，获取两个采样内容。然后，这两个采样内容被编码，并且已编码的内容被输出(步骤S530)。
图5B是本发明本发明一实施例中用于控制DDR DRAM系统以执行命令/地址信号训练动作的相关信号的时序波形示意图。在时间点t1，存储器控制器320激活芯片选择信号CS。然后，存储器控制器320生成时钟信号CLK和命令/地址信号并将其发送给DDR DRAM 310。
在时间点t2，DDR DRAM 310响应于时钟信号CLK的上升沿对命令/地址信号的内容(模式A)进行采样。在时间点t3，DDR DRAM 310响应于时钟信号CLK的下降沿对命令/地址信号 的内容(模式B)进行采样。在时间点t3之后，存储器控制器320停用芯片选择信号CS。
在获取采样内容模式A和采样内容模式B之后，DDR DRAM 310对采样内容模式A和采样内容模式B执行编码操作，并且生成已编码的内容。经过编码内容的比特数小于m。此外，已编码的内容通过数据信号输出。
在时间点t4，DDR DRAM 310通过数据信号输出已编码的内容。例如，编码操作是“异或”操作(exclusive OR operation)。在对采样内容模式A和采样内容模式B执行异或操作之后，生成已编码的内容。需要注意的是，并不限制编码操作。例如，编码操作包括任何适当的逻辑操作。
根据通过数据信号传输的已编码的内容，存储器控制器320执行解码操作。因此，获取采样内容模式A和采样内容模式B。根据采样内容模式A和采样内容模式B，存储器控制器320判断DDR DRAM 310是否准确地自存储器控制器320接收到命令/地址信号
为了执行如图5A所示的流程示意图，DDR DRAM 310还包括采样电路。图5C是本发明一实施例DDR DRAM的采样电路的电路结构示意图。
如图5C所示，采样电路580包括上升沿触发采样器582、下降沿触发采样器584和编码电路586。上升沿触发采样器582的输入端IN接收命令/地址信号上升沿触发采样器582的输出端OUT耦接编码电路586的第一输入端。上升沿触发采样器582的时钟端接收时钟信号CLK。此外，上升沿触发采样器582响应于时钟信号CLK的上升沿对命令/地址信号进行采样。下降沿触发采样器584的输入端IN接收命令/地址信号下降沿触发采样器584的输出端OUT耦接编码电路586的第二输入端。下降沿触发采样器584的时钟端接收时钟信号CLK。此外，下降沿触发采样器584响应于时钟信号CLK的下降沿对命令/地址信号进行采样。
编码电路586用于对上升沿触发采样器582和下降沿触发采样器584输出的信号进行编码，并通过数据信号输出编码的内容。由于已编码的内容的比特数小于m，已编码的内容可以通过数据信号输出。
自上述描述可知，本发明提供了用于下一代DDR DRAM系统的DRAM、存储器控制器及训练方法。对自存储器控制器传输的命令/地址信号分别根据时钟信号的第一信号边沿和第二信号边沿进行采样，得到对应的第一采样内容和第二采样内容，再在第一采样内容和第二采样内容中选择相应的一个通过数据信号发送出去。这样，即使DDR DRAM用于数据信号的引脚数量较少，存储器控制器也可以成功执行命令/地址信号训练动作。
应注意的是，可以在保持本发明的教导的同时进行许多变形和修改。在另一个实施例中，存储器控制器耦接包括易失性存储器，非易失性存储器，SRAM和闪存的各种存储器中的一种以形成存储器系统，并且所公开的训练方法可以应用于该存储器系统。
尽管已经根据目前被认为是最实用和优选的实施例描述了本发明，但是应该理解，本发明不必限于所公开的实施例。相反，其目的在于覆盖包括在所附权利要求书的精神和范围内的各种变形和类似的设置。所附的权利要求将被赋予最宽泛的解释以涵盖所有这样的修改和类似的结构。

Claims (29)

1.一种训练方法，用于包括存储器控制器和存储器的存储器系统，其特征在于，所述训练方法包括：
所述存储器根据时钟信号的第一信号边沿和第二信号边沿对自所述存储器控制器传输的多个命令/地址信号进行采样，以获取第一采样内容和第二采样内容；以及
所述储器响应于控制信号选择性地将所述第一采样内容和所述第二采样内容中的一个通过多个数据信号输出给存储器控制器。
2.根据权利要求1所述的训练方法，其特征在于，所述存储器控制器传输n个命令/地址信号，所述存储器通过m个数据信号中的n个输出所述第一采样内容和所述第二采样内容中的一个；其中，m大于n且小于2n。
3.根据权利要求1所述的训练方法，其特征在于，当所述控制信号处于第一状态时，所述存储器输出所述第一采样内容；以及当所述控制信号处于第二状态时，所述存储器输出所述第二采样内容。
4.根据权利要求1所述的训练方法，其特征在于，所述控制信号耦接在所述存储器控制器和所述存储器之间。
5.根据权利要求1所述的训练方法，其特征在于，所述存储器控制器对所述存储器中的模式寄存器中的特定位进行编程，所述特定位是所述控制信号。
6.根据权利要求1所述的训练方法，其特征在于，所述多个数据信号中的一个是所述控制信号。
7.一种存储器控制器，用于生成多个信号并传输给存储器，其特征在于，所述存储器控制器输出时钟信号和多个命令/地址信号并传输给所述存储器，并且响应于控制信号，通过多个数据信号接收来自于所述存储器的第一采样内容或第二采样内容。
8.根据权利要求7所述的存储器控制器，其特征在于，所述存储器控制器包括：
n个引脚，用于传输所述命令/地址信号；以及
m个引脚，用于传输所述数据信号；
其中，m大于n且小于2n。
9.所述根据权利要求7所述的存储器控制器，其特征在于，当所述控制信号处于第一状态时，所述存储器输出所述第一采样内容；以及当所述控制信号处于第二状态时，所述存储器输出所述第二采样内容。
10.所述根据权利要求7所述的存储器控制器，其特征在于，所述控制信号耦接在所述存储器控制器和所述存储器之间。
11.所述根据权利要求7所述的存储器控制器，其特征在于，所述存储器控制器对所述存储器中的模式寄存器中的特定位进行编程，所述特定位是所述控制信号。
12.所述根据权利要求7所述的存储器控制器，其特征在于，所述数据信号中的一个是所述控制信号。
13.一种存储器，用于自存储器控制器接收多个信号，其特征在于，所述存储器根据时钟信号的第一信号边沿和第二信号边沿对自所述存储器控制器传输的多个命令/地址信号进行采样，以获得第一采样内容和第二采样内容；以及所述存储器响应于控制信号，通过所述多个数据信号向所述存储器控制器输出所述第一采样内容或所述第二采样内容。
14.根据权利要求13所述的存储器，其特征在于，所述存储器控制器传输n个命令/地址信号，所述存储器通过m个数据信号中的n个输出所述第一采样内容或者所述第二采样内容；其中，m大于n且小于2n。
15.根据权利要求13所述的存储器，其特征在于，当所述控制信号处于第一状态时，所述存储器输出所述第一采样内容；以及当所述控制信号处于第二状态时，所述存储器输出所述第二采样内容。
16.根据权利要求13所述的存储器，其特征在于，所述控制信号耦接在所述存储器控制器和所述存储器之间。
17.根据权利要求13所述的存储器，其特征在于，所述存储器控制器对所述存储器中的模式寄存器中的特定位进行编程，所述特定位是所述控制信号。
18.根据权利要求13所述的存储器，其特征在于，所述多个数据信号中的一个是所述控制信号。
19.根据权利要求13所述的存储器，其特征在于，所述存储器还包括采样电路，所述采样电路包括：
上升沿触发采样器，包括：
输入端，用于接收所述多个命令/地址信号；
时钟端，用于接收所述时钟信号；
其中，所述上升沿触发采样器响应于所述时钟信号的上升沿获取所述第一采样内容；
下降沿触发采样器，包括：
输入端，用于接收所述命令/地址信号；
时钟端，用于接收所述时钟信号；
其中，所述下降沿触发采样器响应于所述时钟信号的下降沿获取所述第二采样内容；以及
多路复用器，与所述上升沿触发采样器的输出端和所述下降沿触发采样器的输出端耦接；其中所述多路复用器根据所述控制信号通过所述多个数据信号将所述第一采样内容和所述第二采样内容输出至所述存储器控制器。
20.一种用于存储器系统的训练方法，所述存储器系统包括存储器控制器和存储器，其特征在于，所述训练方法包括：
如果所述存储器处于第一模式，所述存储器根据时钟信号的第一信号边沿对自所述存储器控制器传输的多个命令/地址信号进行采样以获得第一采样内容，并且通过多个数据信号将所述第一采样内容输出给所述存储器控制器；以及
如果所述存储器处于第二模式，所述存储器根据所述时钟信号的第二信号边沿对自所述存储器控制器传输的多个命令/地址信号进行采样以获得第二采样内容，并且通过所述多个数据信号将所述第二采样内容输出给所述存储器控制器。
21.根据权利要求20所述的训练方法，其特征在于，所述存储器控制器传输n个命令/地址信号，所述存储器通过m个数据信号中的n个输出所述第一采样内容或所述第二采样内容；其中，m大于n且小于2n。
22.根据权利要求20所述的训练方法，其特征在于，所述存储器控制器对所述存储器中的模式寄存器中的特定位进行编程，所述特定位用于指示所述第一模式或所述第二模式。
23.一种存储器控制器，用于生成多个信号并传输给存储器，其特征在于，所述存储器控制器输出时钟信号和多个命令/地址信号并传输给所述存储器；当所述存储器处于第一模式时，所述存储器控制器通过所述多个数据信号自所述存储器接收第一采样内容；当所述存储器处于第二模式时，所述存储器控制器通过所述多个数据信号自所述存储器接收第二采样内容。
24.根据权利要求23所述的存储器控制器，其特征在于，所述存储器控制器包括：
n个引脚，用于传输所述命令/地址信号；以及
m个引脚，用于传输所述数据信号；
其中，m大于n且小于2n。
25.根据权利要求23所述的存储器控制器，其特征在于，所述存储器控制器对所述存储器中的模式寄存器中的特定位进行编程，所述特定位用于指示所述第一模式或所述第二模式。
26.一种存储器，用于自存储器控制器接收多个信号的，其特征在于，当所述存储器处于第一模式时，所述存储器根据时钟信号的第一信号边沿对自所述存储器控制器传输的多个命令/地址信号进行采样，以获得第一采样内容，并通过数据信号向所述存储器控制器输出所述第一采样内容；当所述存储器处于第二模式时，所述存储器根据所述时钟信号的第二信号边沿对自所述存储器控制器传输的多个命令/地址信号进行采样，以获得第二采样内容，并通过数据信号向所述存储器控制器输出所述第二采样内容。
27.根据权利要求26所述的存储器，其特征在于，所述存储器控制器传输n个命令/地址信号，所述存储器通过m个数据信号中的n个数据信号输出所述第一采样内容或所述第二采样内容；其中，m大于n且小于2n。
28.根据权利要求26所述的存储器，其特征在于，所述存储器控制器对所述存储器中的模式寄存器中的特定位进行编程，所述特定位用于指示所述第一模式或所述第二模式。
29.根据权利要求26所述的存储器，其特征在于，所述存储器还包括采样电路，所述采样电路包括：
上升沿触发采样器，包括：
输入端，用于接收所述多个命令/地址信号；
时钟端，用于接收所述时钟信号；
其中，所述上升沿触发采样器响应于所述时钟信号的上升沿获取第一采样内容；以及
下降沿触发采样器，所述下降沿触发采样器包括：
输入端，用于接收所述多个命令/地址信号；
时钟端，用于接收所述时钟信号；
其中，所述下降沿触发采样器响应于所述时钟信号的下降沿获取第二采样内容；
其中，所述存储器处于第一模式时，所述上升沿触发采样器被使能并通过所述多个数据信号向所述存储器控制器输出所述第一采样内容；以及
所述存储器处于第二模式时，所述下降沿触发采样器被使能并通过所述多个数据信号向处于所述第二模式的所述存储器控制器输出所述第二采样内容。
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