TWI652676B - 記憶體、記憶體控制器及記憶體系統之訓練方法 - Google Patents

記憶體、記憶體控制器及記憶體系統之訓練方法 Download PDF

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Abstract

本發明公開了記憶體、記憶體控制器及相關訓練方法。記憶體和記憶體控制器包含於一個記憶體系統中。記憶體控制器耦接記憶體。該相關訓練方法包括：記憶體根據時鐘訊號的第一訊號邊沿和第二訊號邊沿對n個命令/位址訊號進行採樣，以獲取第一採樣內容和第二採樣內容。記憶體回應於控制訊號，通過m個資料訊號選擇性地將第一採樣內容和第二採樣內容中的一個輸出到記憶體控制器。而且，m大於n且小於2n。

Description

記憶體、記憶體控制器及記憶體系統之訓練方法 【相關申請的交叉引用】
本發明基於且要求於2017年1月13日提交的申請號為62/445,819的美國臨時專利申請的優先權，其整體以引用的方式併入本文。
本發明涉及記憶體領域，特別是涉及一種記憶體、記憶體控制器及相關訓練方法。
通常，記憶體系統包括記憶體控制器和動態隨機存取記憶體(dynamic random access memory，DRAM)。記憶體控制器和DRAM耦接。記憶體控制器可以在DRAM中寫入資料也可以自DRAM中讀取資料。例如，雙數據速率(double data rate，DDR)DRAM(也簡稱為DDR DRAM)是常見的DRAM之一。此外，DDR3 DRAM是第三代DDR DRAM，而DDR4 DRAM是第四代DDR DRAM。
第1A圖是傳統的DDR3 DRAM系統的架構。如第1A圖所示，DDR3 DRAM系統100包括記憶體控制器120和DRAM 110。DRAM 110是低功率第三代DDR DRAM(也簡稱為LPDDR3 DRAM)。
此外，記憶體控制器120的多個引腳耦接DRAM 110的對應的引腳以傳輸各種訊號。如第1A圖所示，這些訊號包括時鐘使能訊號CKE、時鐘訊號CLK、10個命令/位址訊號CA0~CA9、晶片選擇訊號CS和32個資料訊號DQ0~DQ31。也就是說，10個引腳被用來傳輸命令/位址訊號CA0~CA9，32個引腳被用來傳輸資料訊號DQ0~DQ31。
在DRAM 110進入正常工作狀態之前，記憶體控制器120必須對DRAM 110執行命令/位址訊號訓練動作。
第1B圖是用於控制傳統的DDR3 DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形圖。命令/位址訊號CA0~CA9以雙倍資料傳輸率運行。
在時間點t1，來自於記憶體控制器120時鐘使能訊號CKE和晶片選擇訊號CS處於低位準狀態。此外，記憶體控制器120發出時鐘訊號CLK和命令/位址訊號CA0~CA9給DRAM 110。
在時間點t1，回應於時鐘訊號CLK的上升沿，DRAM 110對命令/位址訊號CA0~CA9的內容(CAx R)進行採樣。類似的，在時間點t2，回應於時鐘訊號CLK的下降沿，DRAM 110對命令/位址訊號CA0~CA9的內容(CAx R#)進行採樣。在時間點t2之後，來自於記憶體控制器120的晶片選擇訊號CS處於高位準狀態。
將在下文具體描述DRAM 110的規範。通過偶數資料訊號(EVEN DQ)，對應於時鐘訊號CLK的上升沿的命令/位址訊號CA0~CA9的採樣內容(CAx R)被發送回記憶體控制器120。通過奇數資料訊號(ODD DQ)，對應於時鐘訊號CLK的下降沿的命令/位址訊號CA0~CA9的採樣內容(CAx R#)被發送回記憶體控制器120。
在時間點t3，採樣內容(CAx R)通過偶數資料訊號(even-numbered data signal，EVEN DQ)自DRAM 110中輸出，採樣內容(CAx R#)通過奇數資料訊號(ODD DQ)自DRAM 110中輸出。根據資料訊號DQ0~DQ31的輸出內容，記憶體控制器120判斷DRAM 110是否準確地自記憶體控制器120接收命令/位址訊號CA0~CA9。
此外，記憶體控制器120根據資料訊號DQ0~DQ31的輸出內容調整時鐘訊號CLK的相位。
在時間點t4，回應於時鐘訊號CLK的上升沿，DRAM 110對命令/位址訊號CA0~CA9的內容(CAy R)進行採樣。類似的，在時間點t5，回應於時鐘訊號CLK的下降沿，DRAM 110對命令/位址訊號CA0~CA9的內容(CAy R#)進行採樣。在時間點t5之後，記憶體控制器120的晶片選擇訊號CS處於高位準狀態。
在時間點t6，採樣內容(CAy R)通過偶數資料訊號(EVEN DQ)自DRAM 110中輸出，採樣內容(CAy R#)通過奇數資料訊號(ODD DQ)自DRAM 110中輸出。根據資料訊號DQ0~DQ31的輸出內容，記憶體控制器120判斷DRAM 110是否準確地自記憶體控制器120接收命令/位址訊號CA0~CA9。
在記憶體控制器120多次調整且測試時鐘訊號CLK之後，記憶體控制器120根據資料訊號DQ0~DQ31的輸出內容獲取命令/位址訊號CA0~CA9的採樣邊沿。
由於採用10個引腳來傳輸命令/位址訊號CA0~CA9，因此對10位元內容進行採樣。此外，對應於時鐘訊號CLK的上升沿和下降沿的總共20位元內容將通過偶數資料訊號(EVEN DQ)和奇數資料訊號(ODD DQ)傳輸。
一般來說，16個引腳被用來傳輸偶數資料訊號，16個引腳被用來傳輸奇數資料訊號。由於通過這些偶數資料訊號來傳輸10位元的內容，因此 有6個引腳沒有被使用，類似的，由於通過這些奇數資料訊號來傳輸10位元內容，因此其他6個引腳沒有被使用。
第2A圖是傳統的DDR4 DRAM系統的架構。如第2A圖所示，DDR4 DRAM系統200包括記憶體控制器220和DRAM210。DRAM210是低功率第四代DDR DRAM(也簡稱為LPDDR4 DRAM)。
此外，為了傳輸各種訊號，記憶體控制器220的多個引腳耦接DRAM 210的對應的引腳。如第2A圖所示，這些訊號包括時鐘使能訊號CKE、時鐘訊號CLK、6個命令/位址訊號CA0~CA5、晶片選擇訊號CS和16個資料訊號DQ0~DQ15。也就是說，6個引腳被用來傳輸命令/位址訊號CA0~CA5，16個引腳被用來傳輸資料訊號DQ0~DQ15。
在DRAM 210進入正常工作狀態之前，記憶體控制器220必須對DRAM 210執行命令/位址訊號訓練動作。
第2B圖是用於控制傳統的DDR4 DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形圖。命令/位址訊號CA0~CA5以單倍資料傳輸率運行。
在時間點t1之前，來自於記憶體控制器220的時鐘使能訊號CKE處於低位準狀態。
在時間點t1，記憶體控制器220啟動晶片選擇訊號CS，且命令/位址訊號CA0~CA5表示有效資料。因此，回應於時鐘訊號CLK的上升沿，DRAM 210對命令/位址訊號CA0~CA5的內容(CA模式A)進行採樣。
根據DRAM210的規範，對應於時鐘訊號CLK的上升沿，命令/位址訊號CA0~CA5的採樣內容(CA模式A)通過資料訊號DQ0~DQ15的6個引腳(例如，DQ[13：8])被傳輸回記憶體控制器220。
在時間點t2，採樣內容(CA模式A)通過資料訊號DQ[13：8]自DRAM 210輸出。根據資料訊號DQ[13：8]的輸出內容，記憶體控制器220判斷DRAM 210是否準確地自記憶體控制器220接收命令/位址訊號CA0~CA5。
此外，記憶體控制器220根據資料訊號DQ[13：8]的輸出內容來調整時鐘訊號CLK的相位。
在時間點t3，DRAM 210回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CA5的內容(CA模式B)進行採樣。
在時間點t4，採樣內容(CA模式B)通過資料訊號DQ[13：8]自記憶體控制器220輸出。根據資料訊號DQ[13：8]的輸出內容，記憶體控制器220判斷DRAM 210是否準確地自記憶體控制器220接收命令/位址訊號CA0~CA5。
在記憶體控制器220多次調整且測試時鐘訊號CLK之後，記憶體控制器220根據資料訊號DQ[13：8]的輸出內容獲取命令/位址訊號CA0~CA5的採樣邊沿。
由於採用6個引腳來傳輸命令/位址訊號CA0~CA5，對6位元內容進行採樣。因此，通過6個資料訊號(例如，DQ[13：8])傳輸這6位元內容。
然而，隨著下一代DDR DRAM用於資料訊號的引腳數逐漸減少，不能成功完成傳統的命令/位址訊號訓練動作。
有鑑於此，本發明提供一種記憶體系統和相關的訓練方法，能夠在用於傳輸資料訊號引腳數量較少的情況下，成功完成命令/位址訊號訓練動作。
本發明的一個實施例提供了一種訓練方法，用於包括記憶體控制器和記憶體的記憶體系統，該訓練方法包括：首先，DRAM根據時鐘訊號的第 一訊號邊沿和第二訊號邊沿對自記憶體控制器傳輸的多個命令/位址訊號進行採樣，以獲取第一採樣內容和第二採樣內容。以及，記憶體選擇性地將第一採樣內容和第二採樣內容中的一個通過資料訊號傳輸給記憶體控制器。
本發明的另一個實施例提供了一種記憶體控制器，用於生成多個訊號並傳輸給記憶體。該記憶體控制器輸出時鐘訊號和多個命令/位址訊號並傳輸給記憶體，並且回應於控制訊號，通過多個資料訊號接收來自於記憶體的第一採樣內容或第二採樣內容。
本發明的另一個實施例提供了一種記憶體，用於自記憶體控制器接收多個訊號。該記憶體根據時鐘訊號的第一訊號邊沿和第二訊號邊沿對自記憶體控制器傳輸的多個命令/位址訊號進行採樣，以獲取第一採樣內容和第二採樣內容。並且該記憶體回應於控制訊號，通過多個資料訊號向記憶體控制器輸出第一採樣內容或第二採樣內容。
本發明的一個實施例提供了一種記憶體系統之訓練方法，記憶體系統包括記憶體控制器和記憶體，記憶體控制器耦接記憶體。該訓練方法包括：如果記憶體處於第一模式，則記憶體根據時鐘訊號的第一訊號邊沿對自記憶體控制器傳輸的多個命令/位址訊號進行採樣以獲取第一採樣內容，並且將第一採樣內容通過資料訊號傳輸給記憶體控制器。此外，如果記憶體處於第二模式，則記憶體根據時鐘訊號的第二訊號邊沿對自記憶體控制器傳輸的多個命令/位址訊號進行採樣以獲取第二採樣內容，並且將第二採樣內容通過資料訊號傳輸給記憶體控制器。
本發明的另一個實施例提供了一種記憶體控制器。用於生成多個資料訊號並傳輸給記憶體。當記憶體處於第一模式時，記憶體控制器通過多個資料訊號自記憶體接收第一採樣內容，當記憶體處於第二模式時，記憶體控制器通過資料訊號自記憶體接收第二採樣內容。
本發明的另一個實施例提供了一種記憶體。當記憶體處於第一模式時，其根據時鐘訊號的第一訊號邊沿對自記憶體控制器傳輸的多個命令/位址訊號進行採樣以獲取第一採樣內容，並通過資料訊號向記憶體控制器輸出第一採樣內容；當記憶體處於第二模式時，其根據時鐘訊號的第二訊號邊沿對自記憶體控制器傳輸的多個命令/位址訊號進行採樣以獲取第二採樣內容，並通過資料訊號向記憶體控制器輸出第二採樣內容。
區別於現有技術，本發明通過使記憶體分別根據時鐘訊號的第一訊號邊沿和第二訊號邊沿對命令/位址訊號進行採樣，因此獲得了對應的第一採樣內容和第二採樣內容，再將第一採樣內容和第二採樣內容中選擇一個通過資料訊號傳輸給記憶體控制器，這樣即使DRAM系統中用於傳輸資料訊號的引腳數量較少，也不會影響採樣內容的傳輸，自而得以成功完成命令/位址訊號訓練動作。
當結合附圖閱讀本發明的實施例的以下詳細描述時，本發明的眾多目的，特徵和優點將變得顯而易見。然而，這裡使用的附圖是為了用於描述本發明而不是為了限制本發明。
100‧‧‧DDR3 DRAM系統
110‧‧‧DRAM
120‧‧‧記憶體控制器
200‧‧‧DDR4 DRAM系統
210‧‧‧DRAM
220‧‧‧記憶體控制器
300‧‧‧DDR DRAM系統
310‧‧‧DDR DRAM
320‧‧‧記憶體控制器
S330-S370、S410-S450‧‧‧步驟
380、480、580‧‧‧採樣電路
382、482、582‧‧‧上升沿觸發採樣器
384、486、584‧‧‧下降沿觸發採樣器
386‧‧‧多工器
586‧‧‧編碼電路
通過閱讀下面詳細的說明書以及結合下面附圖的示例，本發明可以被更充分理解。
第1A圖是傳統的DDR3 DRAM系統的架構。
第1B圖是用於控制傳統的DDR3 DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形圖。
第2A圖是傳統的DDR4 DRAM系統的架構。
第2B圖是用於控制傳統的DDR4 DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形圖。
第3A圖是本發明一實施例中DDR DRAM系統的架構。
第3B圖是本發明第一實施例中在DDR DRAM系統中執行命令/位址訊號訓練動作的方法的流程示意圖；第3C圖是本發明一實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。
第3D圖是本發明另一實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。
第3E圖是本發明一實施例DDR DRAM中採樣電路的電路結構示意圖。
第4A圖是本發明第二實施例中在DDR DRAM系統中執行命令/位址訊號訓練動作的方法的流程示意圖；第4B圖和第4C圖是本發明實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。
第4D圖是本發明一實施例DDR DRAM系統中採樣電路的電路結構示意圖。
第5A圖是本發明第三實施例中在DDR DRAM系統中執行命令/位址訊號訓練動作的方法的流程示意圖。
第5B圖是本發明本發明一實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。
第5C圖是本發明一實施例DDR DRAM系統中採樣電路的電路結構示意圖。
以下描述為本發明的較佳實施例。以下實施例僅用來舉例闡釋本發明的技術特徵，並非用以限定本發明。本發明的保護範圍當視權利要求書所界定為准。
如前文所述，在對傳統的DDR3 DRAM系統或傳統的DDR4 DRAM中執行命令/位址訊號訓練動作時，DDR3 DRAM或DDR4 DRAM根據時鐘訊號CLK對命令/位址訊號進行採樣並自動地通過資料訊號輸出採樣內容。
然而，隨著下一代DDR DRAM的資料訊號的引腳數逐漸減少，傳統的命令/位址訊號訓練動作不能成功完成。
第3A圖是本發明一實施例中DDR DRAM的系統架構。如第3A圖所示，DDR DRAM系統300包括記憶體控制器320和DDR DRAM 310。
此外，為了傳輸各種訊號，記憶體控制器320的多個引腳耦接DDR DRAM 310的相應的引腳。如第3A圖所示，這些訊號包括時鐘訊號CLK、n個命令/位址訊號CA0~CAn-1、晶片選擇訊號CS和m個資料訊號DQ0~DQm-1。命令/位址訊號CA0~CAn-1以雙倍資料傳輸率進行操作。此外，n個引腳被用於傳輸命令/位址訊號CA0~CAn-1，m個引腳被用於傳輸資料訊號DQ0~DQm-1。在一個實施例中，m大於n並小於2n。也就是說，n<m<2n。
由於用於傳輸資料訊號DQ0~DQm-1的引腳數量m不大於用於傳輸命令/位址訊號CA0~CAn-1的引腳數量n的兩倍，所以傳統DDR3 DRAM系統的命令/位址訊號訓練動作不能被應用到第3A圖所示的DDR DRAM系統300。
第3B圖是本發明第一實施例中用於在DDR DRAM系統中執行命令/位址訊號訓練動作的方法的流程示意圖。
在開始命令/位址訊號訓練動作(步驟S330)之後，DDR DRAM 310根據來自於記憶體控制器320的時鐘訊號CLK對命令/位址訊號CA0~CAn-1進行採樣(步驟S340)。也就是說，DDR DRAM 310回應於時鐘訊號CLK的上升沿和下降沿對命令/位址訊號CA0~CAn-1進行採樣。因此，獲得兩個採樣內容。
接著，執行步驟S350以判斷記憶體控制器320是否請求第一採樣內容或第二採樣內容。如果記憶體控制器320請求第一採樣內容，則DDR DRAM 310輸出第一採樣內容(步驟S360)。反之，如果記憶體控制器320請求第二採樣內容，則DDR DRAM 310輸出第二採樣內容(步驟S370)。
第3C圖是本發明一實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。由於m大於n，在DDR DRAM系統300中資料訊號DQ0~DQm-1中的一個被設置為控制訊號，比如命令匯流排訓練選擇訊號CBT_sel。例如，資料訊號DQm-1被定義為命令匯流排訓練選擇訊號CBT_sel，其他資料訊號DQ0~DQm-2用於輸出採樣內容。
在時間點t1，記憶體控制器320啟動晶片選擇訊號CS。然後，記憶體控制器320生成時鐘訊號CLK和命令/位址訊號CA0~CAn-1並將其發送給DDR DRAM 310。
在時間點t2，DDR DRAM 310回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CAn-1的內容(模式A)進行採樣。類似的，在時間點t3，DDR DRAM 310回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1的內容(模式B)進行採樣。在時間點t3之後，記憶體控制器320停用(inactivate)晶片選擇訊號CS。
在本實施例中，記憶體控制器320根據命令匯流排訓練選擇訊號CBT_sel通過資料訊號DQ0~DQm-2請求採樣內容。
在時間點t4，命令匯流排訓練選擇訊號CBT_sel處於低位準狀態。因此，對應於時鐘訊號CLK的上升沿的採樣內容(模式A)自DDR DRAM 310輸出。在時間點t5，命令匯流排訓練選擇訊號CBT_sel處於高位準狀態。因此，對應於時鐘訊號CLK的下降沿的採樣內容(模式B)自DDR DRAM 310輸出。
換句話說，在執行命令/位址訊號訓練動作時，DDR RAM 310根據時鐘訊號CLK和命令/位址訊號CA0~CAn-1對內容模式A和模式B進行採樣。此外，回應於命令匯流排訓練選擇訊號CBT_sel的低位準狀態，DDR DRAM 310輸出對應於時鐘訊號CLK的上升沿的採樣內容(模式A)。反之，回應於命令匯流排訓練選擇訊號CBT_sel的高位準狀態，DDR DRAM 310輸出對應於時鐘訊號CLK的下降沿的採樣內容(模式B)。
由於n個引腳被用於發送命令/位址訊號CA0~CAn-1，所以在每個採樣過程之後獲取n位元採樣內容。此外，由於m大於n，所以DDR DRAM 310通過(m-1)個資料訊號DQ0~DQm-2來輸出n位元採樣內容。
當記憶體控制器320改變命令匯流排訓練選擇訊號CBT_sel的電壓位準時，DDR DRAM 310順序地輸出兩個n位元採樣內容。根據資料訊號DQ0~DQm-2的輸出內容(即，兩個n位元採樣內容)，記憶體控制器320判斷DDR DRAM 310是否準確地自記憶體控制器320接收到命令/位址訊號CA0~CAn-1。
在上述實施例中，資料訊號DQm-1被定義為命令匯流排訓練選擇訊號CBT_sel。注意的是，在保持本發明的教導的同時可以進行許多變形和改變。例如，在另一個實施例中，在記憶體控制器320和DDR DRAM 310之間設置有一個額外的引腳。這個附加的引腳被定義為命令匯流排訓練選擇訊號CBT_sel。
在上述實施例中，記憶體控制器320請求DDR DRAM 310以通過物理引腳輸出不同的採樣內容。可選的，根據DDR DRAM 310中的模式寄存器的設置，DDR DRAM 310被請求輸出指定的採樣內容。
已知的是，DDR DRAM 310具有模式寄存器。此外，為了控制DDR DRAM 310的操作，記憶體控制器320可以對DDR DRAM 310的模式寄存器進行程式設計。具體地，記憶體控制器320可以對模式寄存器中的特定位元(例 如，控制訊號)進行程式設計，或者，記憶體控制器320可以對模式寄存器中的特定位元(例如，相位選擇位元)進行程式設計。例如，相位選擇位元Phase_sel被定義在DDR DRAM 310的模式寄存器中。當命令/位址訊號訓練動作被執行時，記憶體控制器320對相位選擇位元Phase_sel進行程式設計以請求DDR DRAM 310輸出指定的採樣內容。下面將描述相關的操作。
第3D圖是本發明另一實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。例如，如果DDR DRAM 310的模式寄存器中的相位選擇位元Phase_sel為“0”，則意味著記憶體控制器320請求DDR DRAM 310輸出對應於時鐘訊號CLK的上升沿的採樣內容。如果DDR DRAM 310的模式寄存器中的相位選擇位元Phase_sel為“1”，則意味著記憶體控制器320請求DDR DRAM 310輸出對應於時鐘訊號CLK的下降沿的採樣內容。
在時間點t1之前，相位選擇位元Phase_sel的缺省值為“0”。也就是說，DDR DRAM 310被請求以輸出對應於時鐘訊號CLK的上升沿的採樣內容。
在時間點t1，記憶體控制器320啟動晶片選擇訊號CS。然後，記憶體控制器320生成時鐘訊號CLK和命令/位址訊號CA0~CAn-1並將其發送給DDR DRAM 310。
在時間點t2，DDR DRAM 310回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CAn-1的內容(模式A)進行採樣。類似的，在時間點t3，DDR DRAM 310回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1的內容(模式B)進行採樣。在時間點t3之後，記憶體控制器320停用晶片選擇訊號CS。
在時間點t4，DDR DRAM 310輸出與時鐘訊號CLK的上升沿對應的採樣內容(模式A)。
另一方面，在時間點t1之前，如果相位選擇位元Phase_sel的缺省值為“1”，則DDR DRAM 310被請求輸出對應於時鐘訊號CLK的下降沿的採樣內容。接著，在時間點t4，DDR DRAM 310輸出與時鐘訊號CLK的下降沿對應的採樣內容(模式B)。
在一些實施例中，在DDR DRAM 310輸出採樣內容模式A之後，模式寄存器中的相位選擇位元Phase_sel被程式設計為“1”。因此，DDR DRAM 310順序輸出採樣內容模式B。
根據資料訊號DQ0~DQm-2的輸出內容(即，兩個n位元採樣內容)，記憶體控制器320判斷DDR DRAM 310是否準確地自記憶體控制器320接收到命令/位址訊號CA0~CAn-1。
為了執行如第3B圖所示的流程示意圖，DDR DRAM 310還包括採樣電路。第3E圖是本發明一實施例DDR DRAM中採樣電路的電路結構示意圖。如第3E圖所示，採樣電路380包括上升沿觸發採樣器382、下降沿觸發採樣器384和多工器386。上升沿觸發採樣器382的輸入端IN接收命令/位址訊號CA0~CAn-1。上升沿觸發採樣器382的輸出端OUT耦接多工器386的第一輸入端。上升沿觸發採樣器382的時鐘端接收時鐘訊號CLK。此外，上升沿觸發採樣器382回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CAn-1進行採樣。下降沿觸發採樣器384的輸入端IN接收命令/位址訊號CA0~CAn-1。下降沿觸發採樣器384的輸出端OUT耦接多工器386的第二輸入端。下降沿觸發採樣器384的時鐘端接收時鐘訊號CLK。此外，下降沿觸發採樣器384回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1進行採樣。此外，多工器386的選 擇端接收控制訊號ctrl。根據該控制訊號ctrl，多工器386選擇選擇上升沿觸發採樣器382和下降沿觸發採樣器384中的一個來輸出資料訊號DQ0-DQn-1。
例如，控制訊號ctrl是命令匯流排訓練選擇訊號CBT_sel或相位選擇位元Phase_sel。此外，上升沿觸發採樣器382和下降沿觸發採樣器384是D觸發器。根據本發明，命令/位址訊號CA0~CAn-1的引腳數量n小於資料訊號DQ0~DQm-1的引腳數量m。因此，多工器386的輸出端僅需要輸出n個資料訊號DQ0~DQn-1。
在控制訊號ctrl處於第一位準狀態的情況下，多工器386輸出上升沿觸發採樣器382的採樣內容。也就是說，DDR DRAM 310通過資料訊號DQ0~DQn-1輸出採樣內容(模式A)。在控制訊號ctrl處於第二位準狀態的情況下，多工器386輸出下降沿觸發採樣器384的採樣內容。也就是說，DDR DRAM 310通過資料訊號DQ0~DQn-1輸出採樣內容(模式B)。
在一些實施例中，為了控制命令/位址訊號訓練動作，記憶體控制器320可以對DDR DRAM 310的模式寄存器進行程式設計。
第4A圖是本發明第二實施例中DDR DRAM系統中執行命令/位址訊號訓練動作的方法的流程示意圖，在本實施例中，DDR DRAM 310的模式寄存器中定義了命令匯流排訓練模式位元CBT_mode。當命令/位址訊號被執行時，DDR DRAM 310根據命令匯流排訓練模式位元CBT_mode對命令/位址訊號CA0~CAn-1進行採樣並輸出採樣內容。
請參考第4A圖。在開始命令/位址訊號訓練動作(步驟S410)之後，執行步驟S420，以判斷記憶體控制器320是否請求對應於第一訊號邊沿或第二訊號邊沿的採樣內容。如果記憶體控制器320請求對應於第一訊號邊沿的採樣內容，則DDR DRAM 310回應於時鐘訊號CLK的第一訊號邊沿對命令/位址訊號CA0~CAn-1進行採樣，並輸出第一採樣內容(步驟S430)。如果記憶體控 制器320請求對應於第二訊號邊沿的採樣內容，則DDR DRAM 310回應於時鐘訊號CLK的第二訊號邊沿對命令/位址訊號CA0~CAn-1進行採樣，並輸出第二採樣內容(步驟S450)。
第4B圖和第4C圖是本發明實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。DDR DRAM 310的模式寄存器中定義了命令匯流排訓練模式位元CBT_mode。如果DDR DRAM 310的模式寄存器中的命令匯流排訓練模式位元CBT_mode為“0”，則意味著DDR DRAM 310回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CAn-1進行採樣。如果DDR DRAM 310的模式寄存器中的命令匯流排訓練模式位元CBT_mode為“1”，則意味著DDR DRAM 310回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1進行採樣。
如第4B圖所示，DDR DRAM 310的模式寄存器中的命令匯流排訓練模式位元CBT_mode為“0”。在時間點t1，記憶體控制器320啟動晶片選擇訊號CS。然後，記憶體控制器320生成時鐘訊號CLK和命令/位址訊號CA0~CAn-1並將其發送給DDR DRAM 310。
在時間點t2，DDR DRAM 310回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CAn-1的內容(模式A)進行採樣。在時間點t2之後，記憶體控制器320停用晶片選擇訊號CS。
在時間點t3，DDR DRAM 310通過資料訊號DQ0~DQm-1輸出對應於時鐘訊號CLK的上升沿的採樣內容(模式A)。
如第4C圖所示，DDR DRAM 310的模式寄存器中的命令匯流排訓練模式位元CBT_mode為“1”。在時間點ta，記憶體控制器320啟動晶片選擇訊號CS。然後，記憶體控制器320生成時鐘訊號CLK和命令/位址訊號CA0~CAn-1並將其發送給DDR DRAM 310。
在時間點tb，DDR DRAM 310回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1(模式B)的內容進行採樣
在時間點tc，DDR DRAM 310通過資料訊號DQ0~DQm-1輸出對應於時鐘訊號CLK的下降沿的採樣內容(模式B)。
例如，記憶體控制器320將命令匯流排訓練模式位元CBT_mode程式設計為“0”以獲取採樣內容模式A，然後記憶體控制器320將命令匯流排訓練模式位元CBT_mode程式設計為“1”以獲取採樣內容模式B。
也就是說，DDR DRAM 310順序輸出兩個n位元採樣內容。根據資料訊號DQ0~DQm-2的輸出內容(即，兩個n位元採樣內容)，記憶體控制器320判斷DDR DRAM 310是否準確地自記憶體控制器320接收到命令/位址訊號CA0~CAn-1。
為了執行如第4A圖所示的流程示意圖，DDR DRAM 310還包括採樣電路。第4D圖是本發明一實施例DDR DRAM系統中採樣電路的電路結構示意圖。
如第4D圖所示，採樣電路480包括上升沿觸發採樣器482和下降沿觸發採樣器486。上升沿觸發採樣器482的輸入端IN接收命令/位址訊號CA0~CAn-1。上升沿觸發採樣器482的使能端EN接收控制訊號ctrl。上升沿觸發採樣器482的時鐘端接收時鐘訊號CLK。此外，上升沿觸發採樣器482回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CAn-1進行採樣。下降沿觸發採樣器486的輸入端IN接收命令/位址訊號CA0~CAn-1。下降沿觸發採樣器486的反向使能端接收控制訊號ctrl。下降沿觸發採樣器486的時鐘端接收時鐘訊號CLK。此外，下降沿觸發採樣器486回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1進行採樣。此外，上升沿觸發採樣器482和下降沿觸發採樣器486的輸出端相互耦接以輸出資料訊號DQ0~DQn-1。
例如，控制訊號ctrl是命令匯流排訓練模式位元CBT_mode。此外，上升沿觸發採樣器482和下降沿觸發採樣器486是D觸發器。根據本發明，命令/位址訊號CA0~CAn-1的引腳數量n小於資料訊號DQ0~DQm-1的引腳數量m。因此，上升沿觸發採樣器482和下降沿觸發採樣器486的輸出端僅需要輸出n個資料訊號DQ0~DQn-1。
在控制訊號ctrl處於第一位準狀態的情況下，僅上升沿觸發採樣器482被使能以輸出採樣內容，也就是說，DDR DRAM 310通過資料訊號DQ0~DQn-1輸出採樣內容(模式A)。在控制訊號ctrl處於第二位準狀態的情況下，僅下降沿觸發採樣器486被使能以輸出採樣內容，。也就是說，DDR DRAM 310通過資料訊號DQ0~DQn-1輸出採樣內容(模式B)。
第5A圖是本發明第三實施例中DDR DRAM系統中執行命令/位址訊號訓練動作的方法的流程示意圖。在本實施例中，採樣內容模式A和採樣內容模式B用於編碼操作。因此，已編碼的內容的位元數被有效減少。此外，已編碼的內容通過資料訊號DQ0~DQm-1輸出。
在開始命令/位址訊號訓練動作(步驟S510)之後，DDR DRAM 310根據記憶體控制器320的時鐘訊號CLK對命令/位址訊號CA0~CAn-1進行採樣(步驟S520)。也就是說，DDR DRAM 310回應於時鐘訊號CLK的上升沿和下降沿對命令/位址訊號CA0~CAn-1進行採樣。因此，獲取兩個採樣內容。然後，這兩個採樣內容被編碼，並且已編碼的內容被輸出(步驟S530)。
第5B圖是本發明本發明一實施例中用於控制DDR DRAM系統以執行命令/位址訊號訓練動作的相關訊號的時序波形示意圖。在時間點t1，記憶體控制器320啟動晶片選擇訊號CS。然後，記憶體控制器320生成時鐘訊號CLK和命令/位址訊號CA0~CAn-1並將其發送給DDR DRAM 310。
在時間點t2，DDR DRAM 310回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0~CAn-1的內容(模式A)進行採樣。在時間點t3，DDR DRAM 310回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1的內容(模式B)進行採樣。在時間點t3之後，記憶體控制器320停用晶片選擇訊號CS。
在獲取採樣內容模式A和採樣內容模式B之後，DDR DRAM 310對採樣內容模式A和採樣內容模式B執行編碼操作，並且生成已編碼的內容。經過編碼內容的位元數小於m。此外，已編碼的內容通過資料訊號DQ0~DQm-1輸出。
在時間點t4，DDR DRAM 310通過資料訊號DQ0~DQm-1輸出已編碼的內容。例如，編碼操作是“異或”操作(exc1usive OR operation)。在對採樣內容模式A和採樣內容模式B執行異或操作之後，生成已編碼的內容。需要注意的是，並不限制編碼操作。例如，編碼操作包括任何適當的邏輯操作。
根據通過資料訊號DQ0~DQm-1傳輸的已編碼的內容，記憶體控制器320執行解碼操作。因此，獲取採樣內容模式A和採樣內容模式B。根據採樣內容模式A和採樣內容模式B，記憶體控制器320判斷DDR DRAM 310是否準確地自記憶體控制器320接收到命令/位址訊號CA0~CAn-1。
為了執行如第5A圖所示的流程示意圖，DDR DRAM 310還包括採樣電路。第5C圖是本發明一實施例DDR DRAM的採樣電路的電路結構示意圖。
如第5C圖所示，採樣電路580包括上升沿觸發採樣器582、下降沿觸發採樣器584和編碼電路586。上升沿觸發採樣器582的輸入端IN接收命令/位址訊號CA0~CAn-1。上升沿觸發採樣器582的輸出端OUT耦接編碼電路586的第一輸入端。上升沿觸發採樣器582的時鐘端接收時鐘訊號CLK。此外，上升沿觸發採樣器582回應於時鐘訊號CLK的上升沿對命令/位址訊號CA0 ~CAn-1進行採樣。下降沿觸發採樣器584的輸入端IN接收命令/位址訊號CA0~CAn-1。下降沿觸發採樣器584的輸出端OUT耦接編碼電路586的第二輸入端。下降沿觸發採樣器584的時鐘端接收時鐘訊號CLK。此外，下降沿觸發採樣器584回應於時鐘訊號CLK的下降沿對命令/位址訊號CA0~CAn-1進行採樣。
編碼電路586用於對上升沿觸發採樣器582和下降沿觸發採樣器584輸出的訊號進行編碼，並通過資料訊號DQ0~DQn-1輸出編碼的內容。由於已編碼的內容的位元數小於m，已編碼的內容可以通過資料訊號DQ0~DQn-1輸出。
自上述描述可知，本發明提供了用於下一代DDR DRAM系統的DRAM、記憶體控制器及訓練方法。對自記憶體控制器傳輸的命令/位址訊號分別根據時鐘訊號的第一訊號邊沿和第二訊號邊沿進行採樣，得到對應的第一採樣內容和第二採樣內容，再在第一採樣內容和第二採樣內容中選擇相應的一個通過資料訊號發送出去。這樣，即使DDR DRAM用於資料訊號的引腳數量較少，記憶體控制器也可以成功執行命令/位址訊號訓練動作。
雖然本發明已通過示例的方式和優選實施例的形式來描述，可以理解的是，本發明並不限於所公開的實施例。相反，本發明旨在覆蓋各種修改和相似設計(對本領域技術人員而言是清楚的)。因此，所附的申請專利範圍應符合最廣泛的解釋，以涵蓋所有這些修改和相似設計。

Claims (29)

  1. 一種記憶體系統之訓練方法，所述記憶體系統包括記憶體控制器和記憶體，其中，所述訓練方法包括：所述記憶體根據時鐘訊號的第一訊號邊沿和第二訊號邊沿對自所述記憶體控制器傳輸的多個命令/位址訊號進行採樣，以獲取第一採樣內容和第二採樣內容；以及所述記憶體回應於控制訊號選擇性地將所述第一採樣內容和所述第二採樣內容中的一個通過多個資料訊號輸出給記憶體控制器；其中所述第一訊號邊沿與所述第二訊號邊沿不同。
  2. 如申請專利範圍第1項所述之記憶體系統之訓練方法，其中，所述記憶體控制器傳輸n個命令/位址訊號，所述記憶體通過m個資料訊號中的n個輸出所述第一採樣內容和所述第二採樣內容中的一個；其中，m大於n且小於2n。
  3. 如申請專利範圍第1項所述之記憶體系統之訓練方法，其中，當所述控制訊號處於第一狀態時，所述記憶體輸出所述第一採樣內容；以及當所述控制訊號處於第二狀態時，所述記憶體輸出所述第二採樣內容。
  4. 如申請專利範圍第1項所述之記憶體系統之訓練方法，其中，所述控制訊號耦接在所述記憶體控制器和所述記憶體之間。
  5. 如申請專利範圍第1項所述之記憶體系統之訓練方法，其中，所述記憶體控制器對所述記憶體中的模式寄存器中的特定位元進行程式設計，所述特定位元是控制訊號。
  6. 如申請專利範圍第1項所述之記憶體系統之訓練方法，其中，所述資料訊號中的一個是所述控制訊號。
  7. 一種記憶體控制器，用於生成多個訊號並傳輸給記憶體，其中，所述記憶體控制器輸出時鐘訊號和多個命令/位址訊號並傳輸給所述記憶體，並且回應於 控制訊號，通過多個資料訊號接收來自於所述動態隨機存取記憶體的第一採樣內容或第二採樣內容；其中所述第一採樣內容和所述第二採樣內容係在所述時鐘訊號的第一訊號邊沿和第二訊號邊沿對所述多個命令/位址訊號進行採樣而獲得，所述第一訊號邊沿與所述第二訊號邊沿不同。
  8. 如申請專利範圍第7項所述之記憶體控制器，其中，所述記憶體控制器包括：n個引腳，用於傳輸所述命令/位址訊號；以及m個引腳，用於傳輸所述資料訊號；其中，m大於n且小於2n。
  9. 如申請專利範圍第7項所述之記憶體控制器，其中，當所述控制訊號處於第一狀態時，所述記憶體輸出所述第一採樣內容；以及當所述控制訊號處於第二狀態時，所述記憶體輸出所述第二採樣內容。
  10. 如申請專利範圍第7項所述之記憶體控制器，其中，所述控制訊號耦接在所述記憶體控制器和所述記憶體之間。
  11. 如申請專利範圍第7項所述之記憶體控制器，其中，所述記憶體控制器對所述記憶體中的模式寄存器中的特定位元進行程式設計，所述特定位元是所述控制訊號。
  12. 如申請專利範圍第7項所述之記憶體控制器，其中，所述資料訊號中的一個是所述控制訊號。
  13. 一種記憶體，用於自記憶體控制器接收多個訊號，其中，所述記憶體根據時鐘訊號的第一訊號邊沿和第二訊號邊沿對自所述記憶體控制器傳輸的多個命令/位址訊號進行採樣，以獲得第一採樣內容和第二採樣內容；以及所述記憶體回應於控制訊號，通過所述多個資料訊號向所述記憶體控制器輸出所述第一採樣內容或所述第二採樣內容；其中所述第一訊號邊沿與所述第二訊號邊沿不同。
  14. 如申請專利範圍第13項所述之記憶體，其中，所述記憶體控制器傳輸n個命令/位址訊號，所述記憶體通過m個資料訊號中的n個輸出所述第一採樣內容或者所述第二採樣內容；其中，m大於n且小於2n。
  15. 如申請專利範圍第13項所述之記憶體，其中，當所述控制訊號處於第一狀態時，所述記憶體輸出所述第一採樣內容；以及當所述控制訊號處於第二狀態時，所述記憶體輸出所述第二採樣內容。
  16. 如申請專利範圍第13項所述之記憶體，其中，所述控制訊號耦接在所述記憶體控制器和所述記憶體之間。
  17. 如申請專利範圍第13項所述之記憶體，其中，所述記憶體控制器對所述記憶體中的模式寄存器中的特定位元進行程式設計，所述特定位元是所述控制訊號。
  18. 如申請專利範圍第13項所述之記憶體，其中，所述多個資料訊號中的一個是所述控制訊號。
  19. 如申請專利範圍第13項所述之記憶體，其中，所述記憶體還包括採樣電路，所述採樣電路包括：上升沿觸發採樣器，包括：輸入端，用於接收所述命令/位址訊號；時鐘端，用於接收所述時鐘訊號；其中，所述上升沿觸發採樣器回應於所述時鐘訊號的上升沿獲取所述第一採樣內容；下降沿觸發採樣器，包括：輸入端，用於接收所述命令/位址訊號；時鐘端，用於接收所述時鐘訊號；其中，所述下降沿觸發採樣器回應於所述時鐘訊號的下降沿獲取所述第 二採樣內容；以及多工器，與所述上升沿觸發採樣器的輸出端和所述下降沿觸發採樣器的輸出端耦接；其中所述多工器根據所述控制訊號通過所述多個資料訊號將所述第一採樣內容和所述第二採樣內容輸出至所述記憶體控制器。
  20. 一種記憶體系統之訓練方法，所述記憶體系統包括記憶體控制器和記憶體，其中，所述訓練方法包括：如果所述記憶體處於第一模式，所述記憶體根據時鐘訊號的第一訊號邊沿對自所述記憶體控制器傳輸的多個命令/位址訊號進行採樣以獲得第一採樣內容，並且通過多個資料訊號將所述第一採樣內容輸出給所述記憶體控制器；以及如果所述記憶體處於第二模式，所述記憶體根據所述時鐘訊號的第二訊號邊沿對自所述記憶體控制器傳輸的多個命令/位址訊號進行採樣以獲得第二採樣內容，並且通過所述多個資料訊號將所述第二採樣內容輸出給所述記憶體控制器；其中所述第一訊號邊沿與所述第二訊號邊沿不同。
  21. 如申請專利範圍第20項所述之記憶體系統之訓練方法，其中，所述記憶體控制器傳輸n個命令/位址訊號，所述記憶體通過m個資料訊號中的n個輸出所述第一採樣內容或所述第二採樣內容；其中，m大於n且小於2n。
  22. 如申請專利範圍第20項所述之記憶體系統之訓練方法，其中，所述記憶體控制器對所述記憶體中的模式寄存器中的特定位元進行程式設計，所述特定位用於指示所述第一模式或所述第二模式。
  23. 一種記憶體控制器，用於生成多個訊號並傳輸給記憶體，其中，所述記憶體控制器輸出時鐘訊號和多個命令/位址訊號並傳輸給所述記憶體；當所述記憶體處於第一模式時，所述記憶體控制器通過所述多個資料訊號自所述記憶體接收第一採樣內容；當所述記憶體處於第二模式時，所述記憶體控制器通過 所述多個資料訊號自所述記憶體接收第二採樣內容；其中所述第一採樣內容和所述第二採樣內容係在所述時鐘訊號的第一訊號邊沿和第二訊號邊沿對所述多個命令/位址訊號進行採樣而獲得，所述第一訊號邊沿與所述第二訊號邊沿不同。
  24. 如申請專利範圍第23項所述之記憶體控制器，其中，所述記憶體控制器包括：n個引腳，用於傳輸所述命令/位址訊號；以及m個引腳，用於傳輸所述資料訊號；其中，m大於n且小於2n。
  25. 如申請專利範圍第23項所述之記憶體控制器，其中，所述記憶體控制器對所述記憶體中的模式寄存器中的特定位元進行程式設計，所述特定位用於指示所述第一模式或所述第二模式。
  26. 一種記憶體，用於自記憶體控制器接收多個訊號的，其中，當所述記憶體處於第一模式時，所述記憶體根據時鐘訊號的第一訊號邊沿對自所述記憶體控制器傳輸的多個命令/位址訊號進行採樣，以獲得第一採樣內容，並通過資料訊號向所述記憶體控制器輸出所述第一採樣內容；當所述記憶體處於第二模式時，所述記憶體根據所述時鐘訊號的第二訊號邊沿對自所述記憶體控制器傳輸的多個命令/位址訊號進行採樣，以獲得第二採樣內容，並通過資料訊號向所述記憶體控制器輸出所述第二採樣內容；其中所述第一訊號邊沿與所述第二訊號邊沿不同。
  27. 如申請專利範圍第26項所述之記憶體，其中，所述記憶體控制器傳輸n個命令/位址訊號，所述記憶體通過m個資料訊號中的n個資料訊號輸出所述第一採樣內容或所述第二採樣內容；其中，m大於n且小於2n。
  28. 如申請專利範圍第26項所述之記憶體，其中，所述記憶體控制器對所述記 憶體中的模式寄存器中的特定位元進行程式設計，所述特定位用於指示所述第一模式或所述第二模式。
  29. 如申請專利範圍第26項所述之記憶體，其中，所述記憶體還包括採樣電路，所述採樣電路包括：上升沿觸發採樣器，包括：輸入端，用於接收所述多個命令/位址訊號；時鐘端，用於接收所述時鐘訊號；其中，所述上升沿觸發採樣器回應於所述時鐘訊號的上升沿獲取第一採樣內容；以及下降沿觸發採樣器，所述下降沿觸發採樣器包括：輸入端，用於接收所述多個命令/位址訊號；時鐘端，用於接收所述時鐘訊號；其中，所述下降沿觸發採樣器回應於所述時鐘訊號的下降沿獲取第二採樣內容；其中，所述記憶體處於第一模式時，所述上升沿觸發採樣器被使能並通過所述多個資料訊號向所述記憶體控制器輸出所述第一採樣內容；以及所述記憶體處於第二模式時，所述下降沿觸發採樣器被使能並通過所述多個資料訊號向處於所述第二模式的所述記憶體控制器輸出所述第二採樣內容。
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