CN101183557A - 控制信号训练 - Google Patents

Abstract

一种集成电路中的控制信号训练系统，包括：信号传输单元，该信号传输单元输出控制信号和采样时钟信号；控制信号和采样时钟信号相对于彼此具有预定时间相位；信号接收单元，该信号接收单元相对于采样时钟信号锁存控制信号；以及评估单元，连接至读取单元和信号传输单元，该评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号的一致性，评估单元逐步修改控制信号和采样时钟信号之间的时间相位，直到由评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号一致。

Description

控制信号训练

技术领域

本发明涉及集成电路中的控制信号训练系统、存储模块、以及计算机系统。本发明还涉及控制信号训练方法。

背景技术

对大规模集成电路的需求正在不断地增长。对于存储设备，上述需求主要体现在速度和存储容量上。就高速存储设备而言，计算机工业已经建立了所谓的DRAM(动态随机存取存储器)，作为高速和高容量数据存储的经济手段。

尽管DRAM需要连续刷新所存储的信息，但与相对低的成本相结合的速度和信息密度已经将DRAM置于信息技术领域中的关键位置。几乎每个现代的计算机系统(例如，从笔记本计算机和台式个人计算机之上的PDA到高端服务器)均利用了这种经济且快速的数据存储技术。

虽然新式存储设备的存储容量在稳定增长，但是存储设备必须提供用于快速并有效地存取保持在设备中的信息的手段。为了与计算机系统的其它部件或存储模块同步，相对于所谓的时钟信号从/向传统的存储设备读出/写入数据。该时钟信号可在低电平和高电平之间周期性地交替，以这种方式定义系统的时间单位。

为了增加数据通过量，传统的存储设备采用所谓的双数据率(DDR)概念用于数据交换。在这个概念中，每个周期交换数据的两个字：一旦时钟信号从低电平转变为高电平，就传输第一个字，以及一旦时钟信号随后从高电平转变为低电平，就传输第二个字。通过这个概念，相对于所谓的单数据率(SDR)存储设备，数据通过量增加到2倍。例如，后者的SDR装置每个时钟周期仅在一旦转变时交换数据的一个字，无论是高电平到低电平的转变或是低电平到高电平的转变。

由于新式电子存储模块中的数据交换速率非常高，所以不但在近些年增加了传输总线宽度，而且时钟信号的时钟频率也已经达到千兆赫的范围。由于在DDR存储设备中在一个时钟信号周期内数据交换两次，所以精确定时对于避免数据杂乱和/或数据丢失是很重要的。因此，新式的存储模块可使用部件中精心设计的信号轨迹以确保正确的定时和同步，即，在各个位置处(例如，用于存储模块部件互连的接合焊盘(例如，管脚))信号相对于彼此到达的正确时间。

因为这些定时要求可以导致多种信号轨迹的复杂路线，所以路线本身可表示复杂任务并且还限制了可设置在印刷电路板上的部件的密度。因此，传统的高性能存储模块可使用存储控制器，该存储控制器在初始化时确定数据信号线和时钟信号之间的最佳定时以评估存储设备的数据信号相对于时钟信号的正确到达时间。在训练阶段，这种存储控制器可向/从存储设备(例如，DRAM)写入/读取一定数据，以及在时域中相对于时钟信号移动数据信号，使得数据信号与时钟信号精确设计地同步到达存储设备。存储控制器可改变这个时移，直到写入值对应于读取值，这表示该定时是正确的。以这种方式，能够进行可靠、快速且有效的信息交换。由于该训练序列需要双向数据交换，所以某些部件或寄存器对于这种训练方法是不可用的，因为提供双向性可能非常不利地需要增加电路。增加的电路不仅会增加设备复杂度和成本，而且还会劣化信号传输特性，因此会使可靠性变差。

发明内容

本发明的各个实施例可以为集成电路中的改进控制信号训练系统、改进存储模块以及改进控制信号训练方法提供特定优点。

根据本发明的第一实施例，集成电路中的控制信号训练系统包括信号传输单元，该信号传输单元输出控制信号和采样时钟信号，控制信号和采样时钟信号相对于彼此具有预定的时间相位。该控制信号训练系统还包括信号接收单元，该信号接收单元相对于采样时钟信号锁存控制信号。控制信号训练系统还包括：控制信号传输总线，其连接至信号传输单元和信号接收单元，该控制信号传输总线将控制信号从信号传输单元传输到信号接收单元。控制信号训练系统还包括采样时钟信号传输线，其连接至信号传输单元和信号接收单元，该采样时钟信号传输线将采样时钟信号从信号传输单元传输到信号接收单元。控制信号训练系统还包括读取单元，其连接至信号接收单元，该读取单元读取锁存在控制信号接收单元中的控制信号。控制信号训练系统还包括评估单元，其连接至读取单元和信号传输单元，该评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号的一致性，评估单元逐步修改控制信号和采样时钟信号之间的时间相位，直到由评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号一致。

根据本发明的第二实施例，存储模块包括：存储阵列，包括多个存储单元存储阵列；存储控制器，传输控制信号、数据信号以及采样时钟信号；双向数据信号传输总线，连接至存储阵列和存储控制器，该双向数据信号传输总线在存储阵列和存储控制器之间传输数据信号；控制信号传输总线，连接至存储控制器和控制信号锁存器，该控制信号传输总线将控制信号从存储控制器传输到控制信号锁存器；采样时钟信号传输线，连接至存储控制器和控制信号锁存器，该采样时钟信号传输线将采样时钟信号从存储控制器传输到控制信号锁存器；控制单元，该控制单元设定训练模式；以及多路复用器，连接至控制信号锁存器、控制单元以及双向数据信号传输总线，该多路复用器在训练模式下将锁存在控制信号锁存器中的控制信号读出到存储控制器。在训练模式中，存储控制器确定由存储控制器输出的控制信号和由多路复用器从控制信号锁存器读出的控制信号的一致性，存储控制器逐步修改控制信号和采样时钟信号之间的时间相位，直到由存储控制器确定由存储控制器输出的控制信号和由多路复用器从控制信号锁存器读出的控制信号一致。

根据本发明的第三实施例，计算机系统包括：信号传输单元，该信号传输单元输出控制信号和采样时钟信号，控制信号和采样时钟信号相对于彼此具有预定时间相位；信号接收单元，该信号接收单元相对于采样时钟信号锁存控制信号；控制信号传输总线，连接至信号传输单元和信号接收单元，该控制信号传输总线将控制信号从信号传输单元传输到信号接收单元；采样时钟信号传输线，连接至信号传输单元和信号接收单元，该采样时钟信号传输线将采样时钟信号从信号传输单元传输到信号接收单元；读取单元，连接至信号接收单元，该读取单元读取锁存在信号接收单元中的控制信号；以及评估单元，连接至读取单元和信号传输单元。该评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号的一致性，并且校准控制信号和采样时钟信号之间的时间相位，直到由评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号一致。

根据本发明的第四实施例，计算机系统包括：多个存储单位，存储单位通过双向数据信号传输总线将数据信号传输到多个存储单位；信号传输单元，该信号传输单元输出控制信号和采样时钟信号，控制信号和采样时钟信号相对于彼此具有预定时间相位；信号接收单元，该信号接收单元相对于采样时钟信号锁存控制信号；控制信号传输总线，连接至信号传输单元和信号接收单元，该控制信号传输总线将控制信号从信号传输单元传输到信号接收单元；采样时钟信号传输线，连接至信号传输单元和信号接收单元，该采样时钟信号传输线将采样时钟信号从信号传输单元传输到信号接收单元；读取单元，连接至信号接收单元和双向数据信号传输总线，该读取单元读取锁存在信号接收单元中的控制信号并将控制信号输出给双向数据信号传输总线；以及评估单元，经由双向数据信号传输总线连接至信号传输单元和读取单元。评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号的一致性，并校准控制信号和采样时钟信号之间的时间相位，直到由评估单元确定由信号传输单元输出的控制信号和由读取单元从信号接收单元读出的控制信号一致。

根据本发明的第五实施例，提供了用于相对于采样时钟信号锁存控制信号的集成电路的控制信号训练方法，该控制信号训练方法包括一个训练循环：发出控制信号和采样时钟信号；相对于采样时钟信号锁存控制信号；重发锁存的控制信号；以及确定发出的控制信号和锁存的控制信号的一致性。如果确定控制信号匹配，则结束训练循环。如果确定控制信号不匹配，则移动控制信号和采样时钟信号之间的时间相位并重复训练循环。

附图说明

通过以下结合附图的描述，本发明的上述特征将变得显而易见。然而，应该注意，附图仅示出了本发明的典型实施例，因此，不应认为其限制了本发明的范围。本发明可具有其它等效实施例。

图1示出了根据本发明第一实施例的集成电路中的控制信号训练系统的示意图；

图2示出了根据本发明第二实施例的存储模块的示意图；

图3示出了根据本发明第三实施例的时序图；

图4示出了根据本发明第四实施例的存储模块的示意图；

图5示出了根据本发明第五实施例的管脚布局的示意图；以及

图6A和图6B示出了根据本发明第六和第七实施例的信号训练方法的流程图。

具体实施方式

图1示出了根据本发明第一实施例的集成电路中的控制信号训练系统的示意图。作为实例，该集成电路是包括存储阵列10的存储器。存储阵列10存储存储器的信息内容。控制单元15控制存储阵列10，并且可包括用于控制读取单元11的装置(例如，寄存器)。读取单元11将存储阵列10或控制信号接收单元12连接到评估单元13。评估单元13可经由第一信号传输总线101从读取单元11接收具有信号值的信号。此外，评估单元13可经由第二信号传输总线102将具有目标值的控制信号提供给信号传输单元14。信号传输单元14经由第三信号传输总线103将具有目标值的控制信号传送给控制信号接收单元12。信号传输单元14还经由采样时钟信号传输线100将采样时钟信号提供给控制信号接收单元12和控制单元15。

存储阵列10包括多个存储单位(例如，存储单元)，其中存储有两个以上的逻辑状态。这种存储单元的实例包括DRAM存储单元、闪存存储单元、或阻抗存储单元。所述存储单元可成行列布置，连接至位线和字线。存储阵列10还可以包括行解码器和列解码器以将地址翻译成对应的单元。控制信号接收单元12可存储控制信号，该控制信号可确定所请求的存储位置在存储阵列10中的地址。此外，可将存储在控制信号接收单元12中的控制信号提供给控制单元15，并且可设定寄存器。该寄存器可经由控制线104确定读取单元11的状态。例如，所述寄存器可假设状态“0”，在该状态，信号读取单元11将第一信号传输总线101连接至存储阵列10，而寄存器也可以假设状态“1”，在该状态，信号读取单元11可将第一信号传输总线101连接至控制信号接收单元12。以这种方式，可由评估单元13经由第一信号传输总线101读出控制信号接收单元12的值。

信号传输单元14可在第三信号传输总线103和采样时钟信号传输线100上提供信号。在第三信号传输总线103上，将控制信号写入控制信号接收单元12，该控制信号是从评估单元13接收的。采样时钟信号传输线100上的时钟信号确定控制信号接收单元12或控制单元15何时评估输入线(诸如第三信号传输总线103的线)上的信号状态。由于第三信号传输总线103和采样时钟信号传输线100上的信号的同步对于避免数据置乱(data scrambling)或数据丢失是非常重要的，所以信号传输单元14在第三信号传输总线103和采样时钟信号传输线100上提供信号的精确同步和定时。信号传输单元14可包括用于设定第三信号传输总线103和采样的时钟信号传输线100上的信号之间的定时和/或相位差的延迟单元。

根据本发明的这个实施例，评估单元13可经由第二信号传输总线102指示信号传输单元14，使其经由第三信号传输总线103将具有目标值的控制信号写入控制信号接收单元12。此外，评估单元13可指示信号传输单元14，使得将具有目标值的控制信号写入控制单元15，控制单元15又经由控制线104控制读取单元11，使得读取单元11将控制信号接收单元12连接至第一信号传输总线101。这样，评估单元13就能够读出已经写入控制信号接收单元12的控制信号。

在信号传输单元14写入控制信号的目标值失败的情况下，评估单元13可通过将已经提供给信号传输单元14的控制信号的目标值和从控制信号接收单元12读取的从第一信号传输总线101接收的控制信号的值进行比较来检测这个失败。评估单元13可指示信号传输单元14，使得信号传输单元14改变第三信号传输总线103和采样时钟信号传输线100上的信号之间的定时或相位差。评估单元13可以这样操作直到从控制信号接收单元12读取的控制信号的值对应于已被指示写入信号接收单元12的控制信号的目标值。

评估单元13可使用用于改变第三信号传输总线103和采样时钟信号传输线100上的两个信号之间的定时的有利算法。这种算法可包括确定目标值写入成功的定时限制并将定时设定在所确定的限制的中心的扫描算法。此外，这种算法可包括所谓的CDR算法(时钟数据恢复)。单独地为传输总线(例如，第三信号传输总线103)的每条线、同时为一组线、或为传输总线的所有线执行适当定时的训练和确定。因此，需要传输总线的两条以上的线提供相同的飞行(传播)时间。

定时的设定可以在训练阶段执行，例如，在存储器初始化时或在预定的时间间隔内重复。评估单元13正确设定的定时可使得经由第三信号传输总线103和采样时钟信号传输线100数据通过量增加。它还可以补偿信号传输总线103和采样时钟信号传输线100(例如通常作为印刷电路板上的导电轨迹来实现)的线路的线长差。这种轨迹已经包括诸如曲折部分的特征，以确保精确定义的信号飞行时间。根据本发明的该实施例的存储模块可提供进一步的精度，并且还可以补偿不可避免的制造公差，因此，显著增大了数据通过量。训练阶段可在上电时自动由存储器启动，或者可由从信号传输单元14传输到控制信号接收单元12的各个命令启动。

图2示出了根据本发明第二实施例的存储模块的示意图。根据该实施例，存储模块包括存储控制器1以及至少一个存储设备2。存储设备2可包括存储阵列20和控制单元21。存储阵列20可以是诸如结合图1描述的存储阵列10的存储阵列。控制单元21可以是诸如结合图1描述的控制单元15的控制单元。

第一时钟接收器23可接收第一时钟信号210，并将第一内部时钟信号212提供给控制单元21、命令锁存器22和地址锁存器25。第一输入缓冲器24可从控制信号线203接收控制信号(例如，命令信号)，并且可相应地设定命令锁存器22。命令锁存器22可进一步连接至控制单元21。第二输入缓冲器26可从地址线202接收控制信号(例如，地址信号)，并且可相应地设定地址锁存器25。地址锁存器25连接至存储阵列20，用于设定存储阵列20中的存取地址。地址锁存器25还连接至控制单元21，以设定控制单元21的存取地址。地址锁存器25还连接至多路复用器27。锁存器22、25连接至第一内部时钟信号212，用于确定评估输入的时间。

经由数据通路29向和/或从存储阵列20写入和/或读取数据。为了数据写入，数据通路29被连接至第三输入缓冲器30，以及为了读取数据，数据通路29经由多路复用器27连接至输出缓冲器28。经由连接至第三输入缓冲器30和输出缓冲器28的数据信号线201，存储设备2可交换数据。第二时钟接收器31接收第二时钟信号211，并将第二内部时钟信号213提供给数据通路29。

存储控制器1提供两个时钟信号210和211，经由控制线203控制存储设备2、经由地址线202设定存取地址，以及经由数据线201交换数据。存储控制器1可在初始化阶段期间和/或间隙训练阶段期间启动一个或多个训练序列，后者在预定的时间间隔内执行。这样的训练阶段可包括一个或多个训练序列。在第一训练序列期间，可相对于第一采样时钟信号传输线210上的第一时钟信号设定地址线202上信号的正确定时，使得存储控制器1可将数据信号快速且准确地写入地址锁存器25。

根据本发明的该实施例，存储控制器1可指示存储设备2的控制单元21，使其经由信号线204将多路复用器27设定为将地址锁存器25连接至输出缓冲器28的状态。以这样的方式，存储控制器1可将地址信号写入地址锁存器25，并且可验证经由数据线201实际接收的地址信号。一旦存储控制器1确定已经写入地址锁存器25的地址信号与经由多路复用器27和输出缓冲器28从地址锁存器25读出的地址信号不对应，存储控制器1就改变地址线202上的地址信号与第一采样时钟信号传输线210上的采样时钟信号之间的定时。可以一直这样操作直到接收到的地址信号对应于写入地址锁存器25的地址信号。存储控制器1可采用例如结合图1描述的算法的算法，以准确地设定信号之间的正确定时。可以为每一条线单独执行适当定时的训练和确定、为传输总线的一组线路或传输总线的所有线路执行适当定时的训练和确定。因此，需要传输总线的两条以上的线路提供相同的信号飞行时间。

此外，可由存储控制器1执行训练序列，用于设定第一采样时钟信号传输线210上的第一时钟信号和第二采样时钟信号传输线211上的第二时钟信号之间的正确定时。可由存储控制器1执行下一个训练序列，以设定数据线201上的读取信号和第二采样时钟信号传输线211上的第二时钟信号之间的正确定时。可由存储控制器1执行下一个训练序列，以设定数据线201上的写入信号和第二采样时钟信号传输线211上的第二时钟信号之间的正确定时。

在初始化时，即，在任何训练序列之前，存储控制器1不知道正确设定的定时。因此，应该确保存储控制器1初始至少能够与存储设备2进行通信。由于各条线(例如，地址线、命令线或数据线)上的时钟信号和控制信号之间的正确定时仅对于高数据通过量速度非常重要，所以可以通过慢速通信(例如，单数据率通信(SDR))来执行初始通信。一旦确定了所有线路和时钟信号的正确定时，存储控制器1就可以以最大速度和存储设备2进行通信。对于初始安全通信的可选办法是训练模式的上电自动激活。

作为初始步骤，存储控制器1可将各个控制信号写入控制单元21，使得控制单元21将多路复用器27设定为多路复用器27将地址锁存器25连接至输出缓冲器28的状态。由于这已经需要将地址写入地址锁存器25(例如，控制单元21中的各个模式寄存器的实际地址)，所以存储控制器1可保持地址线202上的地址信号恒定达几个时钟周期，以确保将正确的地址信号值写入地址锁存器25。一旦将多路复用器27设定为其将地址锁存器25连接至输出缓冲器28的状态，存储控制器1就能够使用地址线202上的信号相对于第一采样时钟信号传输线210上的第一时钟信号之间的初始定时尝试单时钟周期写命令或半时钟周期写命令。随后，存储控制器1验证经由多路复用器27、输出缓冲器28和数据线201实际接收的值。现在，存储控制器1可改变定时直到写命令实现地址锁存器25的可靠且准确的设定。

现在，存储控制器1可以以增加的数据率(例如，双数据率(DDR))与存储设备2进行通信。一旦确保了存储控制器1和地址锁存器25之间的快速通信，存储控制器1就可以继续进行其它定时的训练，这可依赖于与地址锁存器25的正确快速的通信。可选地，存储控制器1还可相对于地址线202改变采样时钟信号传输线210上的时钟信号的定时。

图3示出了根据本发明第三实施例的示意性时序图。时钟信号CK定义时钟周期T，并在时钟低电平和时钟高电平之间交替。反向的时钟信号被表示为CK#。命令信号CMD可在相对于时钟信号CK具有精确定义的定时和/或相位差的命令线上发出。命令包括第一读取命令RD1、第二读取命令RD2、以及第三读取命令RD3。N/D表示无操作或取消选定。

地址传输总线MA传输相对于时钟信号CK具有一定定时和/或相位差τ的地址信号。假定当存在从时钟低电平到时钟高电平的CK转变时数据字ADRxR在锁存器处可用，时延τ必须确保该时间点处的信号可用。在双数据率模块(DDR)中，数据线(诸如地址传输总线MA的线)在一个周期T内可改变两次。这样，在时钟信号CK的上升沿传输上升沿地址ADRxR，以及随着对应于时钟CK下降沿的反向时钟信号CK#的上升沿传输上升沿地址ADRxR#。地址值的第二和第三字可以通过假设值为ADRyR，ADRyR#和ADRzR等的地址传输总线线路来传输。地址传输总线反向信号ADBI可表示：地址传输总线MA上的信号可被解译为反向信号，这样，低电平表示高电平，以及高电平表示低电平。

在发出读取命令(例如，RD1)之后的时间tADR处，读出数据ADRxR在数据传输总线DQ Even或DQ Odd处可用。DQ Even表示具有偶数标志的数据传输总线的数据线，而DQ Odd表示具有奇数标志的数据传输总线DQ的数据线。CK上升沿地址ADRxR处的数据在DQ Even端口可用，而CK#上升沿地址ADRxR#处的数据在DQ Odd传输总线处可用。

图3所示的实例表示在成功设定时延τ之后训练模式期间的信号情况。多路复用器(例如，结合图2描述的多路复用器27)可将地址锁存器(例如，结合图2描述的地址锁存器25)的内容连接至数据传输总线DQ。只要DQ Even和DQ Odd处的值域对应于在各个读取命令RD1、RD2以及RD3期间写入的值，时延τ就是准确的。训练模式可以结束，并且MA处的地址可实现读出存储在存储阵列中各个地址处的值。因而，这些值可以在DQ Even和DQ Odd上找到。

图4示出了根据本发明第四实施例的存储模块的示意图。存储模块可以是诸如图形板或DIMM的存储模块。存储模块在包括第一数据线401、第二数据线402以及地址传输总线410的印刷电路板(PCB)40上实现。数据线401和402以及地址传输总线410可在印刷电路板40的一层或多层中被实现为导电轨迹。这些轨迹以诸如在到存储设备42或存储控制器41的连接点43处的连接焊盘43的端子来终止。存储模块包括至少一个存储控制器41和至少两个存储设备42。两个存储设备42的布局对应于图2中所示存储设备2的布局。以与相对于图2所示的存储设备2所述方式相同的方式，通过存储控制器41相互独立地训练两个存储设备的控制信号(例如，命令信号)和地址信号。在最后的步骤中，存储控制器41提供发生在每个存储设备42中的控制信号和采样时钟信号之间的时间相位的平均值。

新式的存储模块利用诸如图5所示的连接点43的对称且恰当的管脚布局。这使得多于一个的存储设备42到存储控制器41的连接简单且可靠。根据该实施例，两个存储设备42被安装在PCB 40的两侧上。例如，在这种配置中，连接点43的管脚布局，使得相同值放在地址传输总线410上，每个存储设备42都经由第一数据线401和第二数据线402提供数据的一部分。可通过存储控制器41将时钟信号400提供给存储设备42。在训练序列期间，存储控制器41可相对于采样时钟信号传输线400上的时钟信号确定数据线401、402中一条上的数据信号的正确定时。对于两个相互独立的存储设备42，在训练序列期间，存储控制器41还相对于采样时钟信号传输线400上的时钟信号确定地址传输总线410上的地址信号的正确定时。然后，存储控制器41为两个存储设备42形成所确定的时间相位的平均值。

图6A示出了根据本发明第六实施例的信号训练方法的示意性流程图。在初始步骤610中，MRS指示进入地址训练。在该训练模式中，存储设备首先在等待循611中等待命令。一旦发出读取命令612，DRAM就在锁存步骤613中锁存读取地址，并将锁存值传输到数据传输总线DQ，直到接收到下一个读取命令。在评估步骤614中，存储控制器确定在读取命令612中设定的目标地址是否与数据传输总线DQ上的值相匹配。如果锁存地址与读取结果不对应，则在步骤616中，控制器相对于时钟信号移动地址的定时，并在等待循环611中DRAM再次等待下一个读取命令。如果锁存地址与数据传输总线上的读取地址匹配，则在退出步骤615中通过MRS结束训练循环。

图6B示出了根据本发明第七实施例的信号训练方法的示意性流程图。在序列621上电之后，首先启动地址训练序列622。地址训练序列622可以是诸如结合图6A描述的地址训练序列。在步骤622中训练地址传输总线达到全速和数据率之后，在时钟训练序列623中启动第一时钟CK和第二时钟FCK的训练。随后，例如通过使用时钟数据恢复算法(CDR)，在读取训练序列624中训练来自存储阵列的顺序读取的数据。在训练从存储阵列的读取之后，可在写入训练序列625中训练对存储阵列的写入。一旦完成写入训练序列625，可在步骤626中结束训练模式，并且存储设备返回到标准操作模式。控制器已经训练了地址传输总线、读取数据传输总线、写入数据传输总线、以及第二时钟信号FCK与第一时钟信号CK，使得以最大速度进行所有数据的交换和通信成为可能。

前面的描述描述了本发明优选的示例性实施例。因此，本文所公开的特征和权利要求以及附图对于单独实施各个实施例或以任何组合的形式实现本发明是有用的。虽然前面主要描述了本发明的实施例，但在不背离本发明基本范围的情况下可以设计本发明其它和另外的实施例，并通过随后的权利要求确定本发明的范围。

Claims (27)

1.一种集成电路中的控制信号训练系统，包括：

信号传输单元，用于输出控制信号和采样时钟信号，所述控制信号和所述采样时钟信号相对于彼此具有预定时间相位；

信号接收单元，用于相对于所述采样时钟信号锁存控制信号；

控制信号传输总线，连接至所述信号传输单元和所述信号接收单元，所述控制信号传输总线被配置用于将控制信号从所述信号传输单元传输到所述信号接收单元；

采样时钟信号传输线，连接至所述信号传输单元和所述信号接收单元，所述采样时钟信号传输线被配置用于将采样时钟信号从所述信号传输单元传输到所述信号接收单元；

读取单元，连接至所述信号接收单元，所述读取单元被配置用于读取锁存在所述信号接收单元中的所述控制信号；以及

评估单元，连接至所述读取单元和所述信号传输单元，所述评估单元被配置用于确定由所述信号传输单元输出的所述控制信号和由所述读取单元从所述信号接收单元读取的所述控制信号的一致性，所述评估单元被进一步配置用于逐步修改所述控制信号和所述采样时钟信号之间的所述时间相位，直到由所述评估单元确定由所述信号传输单元输出的所述控制信号和由所述读取单元从所述信号接收单元读取的所述控制信号一致。

2.根据权利要求1所述的控制信号训练系统，其中，所述控制信号传输总线是单向传输总线。

3.根据权利要求1所述的控制信号训练系统，其中，所述集成电路包括多个存储单位，所述存储单位能够经由双向数据信号传输总线互相传送数据信号，所述读取单元经由所述双向数据信号传输总线连接至所述评估单元，以传输由所述读取单元从所述信号接收单元读出的所述控制信号。

4.根据权利要求1所述的控制信号训练系统，其中，所述控制信号是地址信号。

5.根据权利要求1所述的控制信号训练系统，其中，所述控制信号是命令信号。

6.根据权利要求1所述的控制信号训练系统，还包括控制单元，被配置用于设定训练模式。

7.一种存储模块，包括：

存储阵列，包括多个存储单元；

存储控制器，被配置用于传输控制信号、数据信号、以及采样时钟信号；

控制信号锁存器，被配置用于相对于所述采样时钟信号锁存控制信号；

双向数据信号传输总线，连接至所述存储阵列和所述存储控制器，所述双向数据信号传输总线被配置用于在所述存储阵列和所述存储控制器之间传输数据信号；

控制信号传输总线，连接至所述存储控制器和所述控制信号锁存器，所述控制信号传输总线被配置用于将控制信号从所述存储控制器传输到所述控制信号锁存器；

采样时钟信号传输线，连接至所述存储控制器和所述控制信号锁存器，所述采样时钟信号传输线被配置用于将采样时钟信号从所述存储控制器传输到所述控制信号锁存器；

控制单元，被配置用于设定训练模式；以及

多路复用器，连接至所述控制信号锁存器、所述控制单元、以及所述双向数据信号传输线，所述多路复用器被配置为在所述训练模式下将锁存在所述控制信号锁存器中的所述控制信号读出至所述存储控制器，

其中，在所述训练模式下，所述存储控制器被配置用于确定由所述存储控制器输出的所述控制信号和由所述多路复用器从所述控制信号锁存器读出的所述控制信号的一致性，所述存储控制器被进一步配置用于逐步地修改所述控制信号和所述采样时钟信号之间的时间相位，直到由所述存储控制器确定由所述存储控制器输出的所述控制信号和由所述多路复用器从所述控制信号锁存器读出的所述控制信号一致。

8.根据权利要求7所述的存储模块，其中，所述控制信号传输总线是单向传输总线。

9.根据权利要求7所述的存储模块，其中，所述控制信号传输总线包括地址信号传输总线，所述控制信号锁存器包括地址信号锁存器，以及所述控制信号包括至所述存储阵列的各个存储单元的地址信号，在所述训练模式下，由所述存储控制器修改所述控制信号和所述采样时钟信号之间的所述时间相位。

10.根据权利要求9所述的存储模块，其中，相对于所述采样时钟信号，以双数据速率模式经由所述地址信号传输总线将所述地址信号从所述存储控制器传输到所述控制信号锁存器。

11.根据权利要求10所述的存储模块，其中，所述控制单元包括单数据速率寄存器。

12.根据权利要求7所述的存储模块，还包括：

另一存储阵列，包括多个存储单元，另一控制信号锁存器被配置用于相对于所述采样时钟信号锁存控制信号，另一控制单元被配置用于设定训练模式，以及另一多路复用器连接至所述控制信号锁存器、所述控制单元、以及所述双向数据信号传输总线，

其中，将所述双向数据传输总线连接至所述另一存储阵列，所述双向数据信号传输总线被配置用于在所述另一存储阵列和所述存储控制器之间传输数据信号；

其中，所述控制信号传输总线连接至所述另一控制信号锁存器，所述控制信号传输总线被配置用于将控制信号从所述存储控制器传输到所述另一控制信号锁存器；

其中，所述采样时钟信号传输总线连接至所述存储控制器和所述另一控制信号锁存器，所述采样时钟信号传输总线被配置用于将采样时钟信号从所述存储控制器传输到所述另一控制信号锁存器；

其中，在所述训练模式下，所述另一多路复用器将锁存在所述另一控制信号锁存器中的所述控制信号读出到所述存储控制器；

其中，在所述训练模式下，所述存储控制器被配置用于确定由所述存储控制器输出的所述控制信号和由所述另一多路复用器从所述另一控制信号锁存器读出的所述控制信号的一致性，所述存储控制器被配置用于逐步修改所述控制信号和所述采样时钟信号之间的所述时间相位，直到由所述存储控制器确定由所述存储控制器输出的所述控制信号和由所述另一多路复用器从所述另一控制信号锁存器读出的所述控制信号一致。

13.根据权利要求12所述的存储模块，其中，存储控制器提供发生在每个存储设备中的所述控制信号和所述采样时钟信号之间的所述时间相位的平均值。

14.根据权利要求7所述的存储模块，其中，所述存储模块是印刷电路板上的DIMM。

15.根据权利要求7所述的存储模块，其中，所述存储模块是印刷电路板上的图形板。

16.一种计算机系统，包括：

信号传输单元，被配置用于输出控制信号和采样时钟信号，所述控制信号和所述采样时钟信号相对于彼此具有预定时间相位；

信号接收单元，被配置用于相对于所述采样时钟信号锁存控制信号；

控制信号传输总线，连接至所述信号传输单元和所述信号接收单元，所述控制信号传输总线被配置用于将控制信号从所述信号传输单元传输到所述信号接收单元；

采样时钟信号传输线，连接至所述信号传输单元和所述信号接收单元，所述采样时钟信号传输线被配置用于将采样时钟信号从所述信号传输单元传输到所述信号接收单元；

读取单元，连接至所述信号接收单元，所述读取单元被配置用于读取锁存在所述信号接收单元中的所述控制信号；以及

评估单元，连接至所述读取单元和所述信号传输单元，所述评估单元被配置用于确定由所述信号传输单元输出的所述控制信号和由所述读取单元从所述信号接收单元读出的所述控制信号的一致性，所述评估单元进一步被配置用于校准所述控制信号和所述采样时钟信号之间的时间相位，直到由所述评估单元确定由所述信号传输单元输出的所述控制信号和由所述读取单元从所述信号接收单元读出的所述控制信号一致。

17.根据权利要求16所述的计算机系统，其中，所述控制信号传输总线是单向传输总线。

18.根据权利要求16所述的计算机系统，其中，所述控制信号是地址信号。

19.根据权利要求16所述的计算机系统，其中，所述控制信号是命令信号。

20.一种计算机系统，包括：

多个存储单位，被配置用于经由双向数据信号传输总线将数据信号传输到所述多个存储单位；

信号传输单元，被配置用于输出控制信号和采样时钟信号，所述控制信号和所述采样时钟信号相对于彼此具有预定时间相位；

信号接收单元，被配置用于相对于所述采样时钟信号锁存控制信号；

控制信号传输总线，连接至所述信号传输单元和所述信号接收单元，所述控制信号传输总线被配置用于将控制信号从所述信号传输单元传输到所述信号接收单元；

采样时钟信号传输线，连接至所述信号传输单元和所述信号接收单元，所述采样时钟信号传输线被配置用于将采样时钟信号从所述信号传输单元传输到所述信号接收单元；

读取单元，连接至所述信号接收单元和所述双向数据信号传输总线，所述读取单元被配置用于读取锁存在所述信号接收单元中的所述控制信号，并被进一步配置用于将所述控制信号输出给所述双向数据信号传输总线；以及

评估单元，经由所述双向数据信号传输总线连接至所述信号传输单元和所述读取单元，所述评估单元被配置用于确定由所述信号传输单元输出的所述控制信号和由所述读取单元从所述信号接收单元读出的所述控制信号的一致性，所述评估单元被进一步配置用于校准所述控制信号和所述采样时钟信号之间的时间相位，直到由所述评估单元确定由所述信号传输单元输出的所述控制信号和由所述读取单元从所述信号接收单元读出的所述控制信号一致。

21.根据权利要求20所述的计算机系统，其中，所述控制信号传输总线是单向传输总线。

22.根据权利要求20所述的计算机系统，其中，所述控制信号是命令信号。

23.根据权利要求20所述的计算机系统，其中，所述控制信号是地址信号。

24.根据权利要求23所述的计算机系统，其中，所述控制信号传输总线包括地址信号传输总线，所述信号接收单元包括地址信号锁存器，以及所述控制信号包括至各个地址存储单位的地址信号，在训练模式下修改所述地址信号和所述采样时钟信号之间的所述时间相位。

25.根据权利要求23所述的计算机系统，其中，相对于所述采样时钟信号，以双数据速率模式传输所述地址信号。

26.一种用于相对于采样时钟信号锁存控制信号的集成电路的控制信号训练方法，所述控制信号训练方法包括训练循环：

发出控制信号和采样时钟信号；

相对于所述采样时钟信号锁存所述控制信号；

转发所锁存的控制信号；以及

确定所发出的控制信号和所锁存的控制信号的一致性，

其中，如果确定控制信号匹配，则终止所述训练循环；以及

其中，如果确定控制信号不匹配，则移动所述控制信号和所述采样时钟信号之间的时间相位并重复所述训练循环。

27.根据权利要求26所述的控制信号训练方法，其中，所述控制信号在所述训练循环期间被保持。

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