CN1728630A

CN1728630A - 具有数字接口的半导体器件、存储器元件与存储器模块

Info

Publication number: CN1728630A
Application number: CNA2004101013607A
Authority: CN
Inventors: 大坂英树; 西尾洋二; 船场诚司; 庄司和良
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2004-07-26
Filing date: 2004-12-17
Publication date: 2006-02-01
Anticipated expiration: 2024-12-17
Also published as: CN100588148C; JP2006041818A; US20060018407A1; US7558336B2; US7856072B2; US20090245424A1; JP4419067B2

Abstract

本发明课题是在接口的接收机中减少依存于数据型式的信号抖动。因此，提供可自动调整的大规模集成电路来在各装置中可调整为减少(信号抖动)所需延迟量的设置。依存于数据型式的信号抖动可预测以前的任何状态，所以在接收机中保持获得的数据的状态，调整从这种保持的状态和所输入的数据而获得输入数据的定时。而且，作为用于决定取决于安装状态的延迟量的接收机内的调整机构，将来自激励级的1个周期间隔的脉冲数据和2个周期间隔的脉冲数据作为测试型式收发。具有自动调整机构从脉冲宽度不同的脉冲上升与下降时间差来得到最适合系统的延迟量。

Description

具有数字接口的半导体器件、存储器元件与存储器模块

技术领域

涉及个人计算机等信息处理设备所用的、连接处理机或存储器等功能电路之间所用的总线连接技术及其构成要素，尤其涉及实现数字信号接口中低信号抖动的半导体器件。

背景技术

在装置内的处理机或存储器等功能电路之间传输数字数据的情况下，数据传输所需物理部位分为二个。即，连接实现功能电路的半导体元件(以下称大规模集成电路)和大规模集成电路之间的传输线路，这些部分统称接口。为了实现装置高性能化，接口必须高速化，但是因为受到传输线路物理上的制约，难以实现高速化。

例如，如图3所示，在2个大规模集成电路14和16之间进行数据传输的情况下，由于数据总线配线15的高频感应损失或集肤效应而发生波形钝化。图4是钝化波形示例。图4设从激励级14输出来自发送方大规模集成电路的数据信号320那样的二进制数据。波形321是到达接收机16的输入端子的波形，它成为接收机16的输入波形。然后，接收机16接收波形321恢复矩形脉冲。以322表示这种波形。这里，波形322对发送脉冲322来说，波形幅度变大。其原因如下：

现在，矩形波受到由低到高、由高到低的激励，由于上述效应，数据到达接收机16的波形321显示钝化。例如，在发送由低到高上升脉冲的情况下，在布线中传输来的波形321产生钝化。信号在1个周期中没有完全上升为高电压，或以别的表现形式并没有完全充电。所以，即使到下一周期开始时刻，电压仍然没有完全充电。

在高速化数据传输中，在这种充电结束之前，就发送后续数据，因此，接收机16的输入波形321，因上一周期的数据，数据的电压波形不同。将这种现象称作数据型式依存性或符号间干扰(ISI：Inter Sumbol Interference)，是高速化的一项课题。

这表明，对接收方的大规模集成电路来说，作为确定数据所需时间幅度的设置时间和保持时间缩短。取接收临界值电压为VREF0，其横切时刻，在T1、T2、T3、T4...，因数据型式而分散。这种分散称作信号抖动，在信号抖动严重时，无法确保确定数据所需时间幅度(数据窗口)，数据传输失败率变大。即，由于波形钝化，无法进行更高速度的数据传输。

为了避免这种情况，现有技术有美国专利第6577687号专利说明书(达纳·霍尔等人，“以最小数字符号间干扰在数据总线上的数据传输方法”，美国专利第6577687号B2，2003年1月)和美国专利第5953521号专利说明书(桑杰伊·达布拉尔等人，“数据型式感应的失真减少装置”，美国专利第5953521号1999年9月)。

在图3所示总线连接的数据布线中，在发送二进制信号时，通过不从第一周期输出实际数据，稍等片刻(等电压充分下降)发送数据，避免信号抖动造成的误差。而且，在继续一个比特序列的情况下，为了发送反向符号而减少信号抖动。

如美国专利第5953521号专利说明书所示，通过调整激励级定时降低数据型式所造成的信号抖动。即，将现有周期数据与一个以前周期的数据相比，在不同情况下将高频延迟电路(HF)加到现有周期的数据上，而在相同情况下将低频延迟电路(LF))加到现有周期的数据上，拓宽数据窗口。于是，可减少激励级一方的信号抖动，但不能减少接收机一方的信号抖动。而且，并没有揭示决定高频延迟电路的延迟量和低频延迟电路的延迟量。

在采用美国专利第5953521号说明书所揭示技术的情况下，可调整由连续2比特之间的数据型式产生的依存性，但不能调整3比特以上数据型式依存性的延迟量。

而且，若预先了解大规模集成电路之间传输线路的状态，则可在大规模集成电路的设计阶段决定该高频延迟电路的延迟量和低频延迟电路的延迟量，但是，在将该大规模集成电路用于多个装置的情况下，不能唯一决定延迟量。这是因为，用来调整信号抖动所需延迟量取决于传输线路的安装状况，其因各装置而异。

本发明拟解决的课题是在接口的接收机中，减少取决于数据型式的信号抖动。所以，提供可自动调整的大规模集成电路使能够调整每个装置中旨在实现减少(信号抖动)的延迟量的设定。

发明内容

依存数据型式的信号抖动，因为可以预测以前的状态如何，所以在接收机中保持所接收的数据状态，从这种保持的状态和所输入的数据调整该输入的数据的获取定时。

而且，作为决定取决于安装形式的延迟量所用的接收机内的调整机构，从激励级将1个周期间隔的脉冲数据、2个周期间隔的脉冲数据作为测试模式收发。具有从脉冲幅度不同的上升和下降时间差得到最适合系统的延迟量的自动调整机构。

因为与以前的装置一样构成接收机，所以可减少依存于到达接收机的数据型式的信号抖动。于是，可进一步实现数据高速化。

而且，因为可以通过自动延迟调整电路机构设置用来减少信号抖动的延迟量，所以因为即使每个电缆长度等装置是状态不同的传输线路，也可自动调整延迟量，所以可提供具有不取决于装置的通用接口的大规模集成电路。

附图说明

图1是具有说明第一实施例的信号抖动调整电路功能的输入电路(自动校直接收机)的图。

图2是图1接收机的LHL输入时的输入波形示意图。

图3是现有技术的接口电路图。

图4是说明数据型式依存性的波形示意图。

图5是第一实施例的延迟控制电路12的说明图。

图6是与延迟控制电路内的内部状态对应的离散化的输入电压示意图。

图7是延迟可变电路13内的状态过渡图。

图8是具有说明第二实施例的信号抖动调整电路功能的输入电路(自动校直接收机)的图。

图9是作为第三实施例的自动延迟调整电路的布线图。

图10a是自动延迟调整电路的流程示意图。

图10b是自动延迟调整电路用的脉冲说明图。

图11是第一和第二实施例用于存储器模块的第四实施例的示意图。

图12是具有说明第五实施例的信号抖动调整电路功能的输入电路(自动校直接收机)。

图13是图12的接收机的LHL输入时的输入波形示意图。

图14是具有说明第六实施例的信号抖动调整电路功能的输入电路(自动校直接收机)。

图15是图14的接收机的LHL输入时的输入波形示意图。

图16是控制本发明的参照电压的输入电路图。

图17是对4周期型数据信号的状态过渡图。

图18是4周期型数据信号波形与比较器输出信号的示意图。

图19是现有技术的4周期型数据信号波形与比较器输出信号的示意图。

图20是对3周期型数据信号的状态过渡图。

图21是3周期型数据信号波形与比较器输出信号的示意图。

图22是对2周期型数据信号的状态过渡图。

图23是2周期型数据信号波形与比较器输出信号的示意图。

具体实施方式

下面，使用附图详细说明实施形式

实施例1

用图1来说明第一实施例。

100是具有本发明信号抖动调整电路功能的输入电路(自动校直接收机)，将连接传输线路的数据信号20和时钟信号(Φ)210作为输入，将数据信号20通过时钟信号210获得同步作为输出信号201输出。

自动校直接收机100由差动比较器10、锁存器11、延迟控制电路12和延迟可变电路13组成。

将数据信号20与输入差动比较器10的参照电压(VREF0)比较，根据其大小，向接收机输出信号200输出“0”和“1”。接收机输出信号200被输入锁存器11和延迟控制电路12，锁存器11利用延迟控制电路12的信号计算延迟量，利用延迟可变电路13输入延迟的时钟信号203。

延迟时钟信号203则利用延迟可变电路13对时钟信号(Φ)210加减延迟量。该延迟可变电路13利用延迟控制电路12的输出信号202调整延迟时间。延迟控制电路12将接收机输出信号200和同步输出信号201作为输入，输出延迟控制信号202。

通过延迟控制电路12和延迟可变电路13组合，进行与图2所示延迟ΔTi对应的控制。

图2是各种数据信号20的输入波形、时钟210、锁存器信号203等的示意图，横轴为时间，纵轴为电压。数据信号20的输入信号。将数据信号20的输入信号用301～305五项迭加画出。

波形301在时刻T0以前的输入数据型式是连续的L，随后，H到T6时刻是持续波形。这里，用虚线所示时刻T0～T5表示向具有信号抖动调整电路功能的输入电路100输入的数据的周期。而且，若将在作为对象的范围连续的数据型式以L^*表示，则可将波形301的数据型式(...LLLLHHH...)记为(L^*H^*)。

波形302在时刻T0之前为L，只有1个周期是H，此后时刻T2之后成为L。这种数据型式用(L^*HL^*)表示。

同样，波形303是与用2个周期H连续(L^*HHL^*)表示的数据型式对应的波形，波形304是与用3个周期H连续(L^*HHHL^*)表示的数据型式对应的波形，波形305是与用4个周期H连续(L^*HHHHL^*)表示的数据型式对应的波形。在图2所示的波形301～305中以数据型式相同的部分画出同样的轨迹重复表现。

波形301在时刻T0以后为H状态，传输线路钝化，所以大致描绘成充电曲线。当然，由传输线路上阻抗失配所造成的反射和串话也是重迭的，但是在传输线路设计得很好的情况下，这些反射和串话的噪声小，但即使这样，高频的感应损失和集肤效应造成波形严重钝化，接收端波形如301那样钝化。

若在完全上升之前或充电之前数据变化，则下一周期的波形轨迹变化很大。图2的波形302从波形301的充电中间位置开始L，所以横切参照电压VREF0的时间与波形301相比提前。若以波形301横切VREF0的时间为基准，可知在各波形302～305中，横切VREF0的时间存在时间差。对波形301～305，将该时间差分别用Δ1～Δ4(或ΔTi)表示。

图2的210是图1的时钟信号，200-1～200-3是接收机10的输出波形，输入数据分别与(1)(L^*HL^*)，(2)(L^*HH^*L)，(3)(L^*HHHL^*)对应。

这里，将接收机10的延迟时间作为忽略不计标出。203-1～203-3是具有按照在延迟可变电路13和延迟控制电路12中输入时钟信号210的数据型式的延迟量的延迟时钟信号，锁存器11将依据该信号203-1～203-3锁存数据。

图1的延迟控制电路12和延迟可变电路13对图2中的波形302～305调整ΔT1～ΔT4的时间差，按产生延迟时钟信号203-1～203-3等那样进行工作。这里，ΔT1～ΔT4是数据型式差异所造成的定时所得到时间的时间差，是延迟控制电路预先具有的时间常数。

下面对获得数据所用延迟时钟203具体的产生方法进行说明。

最初的时钟210在T0～T6同步。

输入数据20

(1)对于L^*H^*L^*输入(波形302)，

200-1是对于该输入数据接收机10的输出波形。对于在T0周期(T0～T1)的接收机输出200-1，延迟控制电路12对于延迟可变电路13提前k×ΔT1作用，锁存器11得到该可变延迟的时钟信号203-1。这里，k为0.5等适当常数。而且，在该203-1中有实线与虚线，实线是在对象数据周期中确定的信号，虚线是指未确定的信号。通过这样的动作，可在T0周期再次得到H数据确保稳定设置，保持时间。

(2)对于(L^*HHL^*)输入(波形303)，

200-2是对该输入数据的接收机输出10的输出波形。对于在T1周期(T1～T2)中的波形接收机输出200-2，延迟控制电路12对延迟可变电路13提前k×ΔT2作用，锁存器11得到该可变延迟的时钟信号203-2。通过这样的动作，在T1周期稳定获得H数据时，可确保稳定的保持时间。

(3)对于(L^*HHHL^*)输入(波形304)

同样，对于对L^*HHHL^*的标记304的输入数据，采用延迟可变电路13可进行将在T2周期(T2～T3)锁存器11获得的定时提前k×ΔT3的动作。通过这样的动作，在T2周期得到H数据时，可确保稳定的保持时间。

通过这样的动作，即使是来自L^*的任何数据型式，可扩展定时窗口，可以充分地锁存数据，结果可实现高速化。

同样，在进行诸如(H^*LH^*)的下降时，也可表示同样的效果。这里，H^*是指连续H的状态。在图中没有标出的发送大规模集成电路设计得很好的情况下，可以看作该大规模集成电路激励级的输出阻抗L与H大致相同，因为信号振幅上升与下降相同，所以延迟控制电路12和延迟可变电路13除了极性外，可进行同样的动作。

于是，若延迟控制电路12和延迟可变电路13动作，则具有信号抖动调整电路功能的输入电路100通过不管诸如(L^*H)和(H^*L)等上一个周期的数据而获得数据，对于这些数据可减少信号抖动。

图5是起这种作用的延迟控制电路12的结构示意图。

在延迟控制电路12中，输入接收机输出信号200、同步输出信号201。然后，在进行内部处理之后，输出延迟控制信号202。

现在，来看看在开始传输之后对第n周期的输入信号减少信号抖动的情况。用Qn来表示第n周期的0或1的状态。在同步输出信号201中，保持前面第(n-1)周期的数据Qn-1，在第n周期的数据与第(n-1)周期的数据不同Qn≠Qn-1时，即在发生上升或下降的数据转换时，接收机输出信号200与同步输出信号201的逻辑“异或”(XOR)电路123检测这种转换。该“异或”电路123的输出信号125用锁存器124保持，输入延迟选择电路122。

而且，121是第(n-1)周期的电压保持电路，电压保持电路121保持8种电压状态。

为了说明这种动作，采用图6的输入波形。

图6是在时刻T0、T1、T2...向各个数据传输周期的接收机输入的输入波形示意图，实线310表示在时刻T0的上升波形，虚线311表示在时刻T0的下降波形。这些波形即使在1周期之后的时刻T1也没有完全成为H状态，对在时刻T1、T2、T3、T4电压上升的波形310，取w1、w2、w3、w4。同样，对电压下降的波形311，取u1、u2、u3、u4。在该图中，表示在转换4个周期之后大体上充电到信号振幅，但根据系统，有比它长的，也有比它短的。在这些情况下，ui、wi的状态数不同，本发明的实质性动作是相同的。

在第n周期出现过渡的情况下，若设第n周期的时刻为T_n-1，则连接传输线路的差动比较器10的输入波形电压v(t)如下所示：a)初始值(数据传输前的状态)

v(t)＝Vol或Voh(t＜0) ... (1)

式中，Vol为与传输线路连接的激励级L状态输出电压，Voh为H状态输出电压。输入波形v(t)在v(T_n-1)时，因为来自Vol的w1或来自Voh的u1的信号振幅重迭，所以

b)第n周期的输入电压v(t)v(t)＝v(T_n-1)+Q′_n-1u(t-T_n-1)v0(t-T_n-1)

(T_n-1＜t≤T_n) .... (2)

式中，v(T_n-1)为在第n周期的开始时刻(T_n-1)的输入电压，Q′_n-1为在第(n-1)周期和第n周期的数据Q的微分。在出现过渡的情况下，取{+1、-1}，前者指上升，后者指下降。而且，在没有过渡的情况下，为“0”。于是，v0(1)是对单脉冲输入L^*H^*的上升脉冲的电压函数。而且，u(t)是单位函数，其定义为

c)

u(t)＝1(t≥0)

＝0(t＜0) ...... (3)

前面的wi、ui(i＝1、2、3、4)是上升(L^*H^*)或下降(H^*L^*)的离散化电压，而因为不管前面的状态，数据转换后的振幅相同，前面的数据即使是wi、ui中的任何一个，转换后(Tn)的电压可以近似为wi、ui中的任何一个。即，输入电压可以具有wi、ui的8种状态。

可将这8种状态及其过渡整理成图7那样。该图是对延迟控制电路12内的2个连续数据Q_n-1、Q_n的过渡关系示意图。它们等于图6的8种状态{wi、ui；I＝{1、2、3、4}}间的过渡。

用圆围起来的wi、ui是延迟控制电路12的内部状态，箭头则表示对应Q’n的值的状态过渡。这里，取Q’n表示Qn的逻辑微分，在有过渡的情况下取“1”，在没有过渡的情况下，取“0”。采用与模拟量的公式(2)相同的记号，而为了避免讨论混乱，采用相同记号。

ui是对图6所示的上升，没有数据转换的情况下(Q’n＝0)，u2向u3过渡，u3向u4过渡。将这些用ui→ui+1表示。在u4，下一周期是相同数据的情况下(Q’n＝0)，因为电压没有变化所以状态过渡到相同的u4。同样，wi→wi+1是对上升波形没有数据变换(Q’n＝0)的状态过渡。W4的状态过渡因为电压未替换，所以没有变化。

下面，对从这些状态wi、ui存在数据转换(Q’n＝1)的情况进行说明。

因为转换的电压振幅相同，所以存在u1→w4、u2→w3、u3→w2、u4→w1的状态过渡。反之，相同的组合，存在w4→u1、w3→u2、w2→u3、w1→u4的状态过渡。

在图7中，括号内所写符号与数字表示延迟可变电路13应设置的延迟量。即，u1→w4的过渡为减少信号抖动需要ΔT1，而这与图2中L^*HL^*的输入波形302对应。同样，w1→u4因为仅仅输入波形的极性不同也需要相同的ΔT1。同样，u2→w3、w2→u3与图2的波形303对应，为了减少信号抖动，需要ΔT2。而且，u2→w3、w3→u2与图2的波形304对应，为了减少信号抖动，需要ΔT3。

上面将图6、图7看作连接传输线路的接收机的输入波形的动作离散化的状态过渡，过渡是有限个，在各自过渡中为减少信号抖动作为必要的延迟量进行说明，此后，将该图6、图7作为图1的延迟控制电路12、延迟可变电路1 3的功能规格。即，延迟控制电路12在其内部具有图7所示的8种状态，可以根据数据转换进行各过渡的状态过渡，对于这种过渡可以通过决定延迟可变电路13延迟量的运作来减少信号抖动。

在图5中，电压保持电路121如图7那样进行状态过渡保持(n-1)周期的电压那样动作。例如，这可以通过模拟地利用电阻R与可变电容C作为时间常数(τ＝RC)的积分电路实现。这是因为电压保持电路121的输入是同步输出信号201，由于锁存器11输出二进制数据，将其作为电压源进行充电与放电，所以可表示与差动比较器10的输入波形相同工作的数据型式的依存性。这里，电压保持电路121的时间常数(τ＝RC)不必与图6的输入波形的时间常数相同。电压保持电路121具有在图6的4周期中保持大致饱和的时间常数，因为这些状态之间可以很好区分。然后，在状态监视用的缓冲器127中，稳定地检测状态。这可以用多段比较器构成。于是，电压保持电路121可输出8种状态。

在图7中，若对每个时刻归纳为减少信号抖动所需的延迟时间量，则成为：

d)

ΔT1＝Q’n(u1+w1)

ΔT2＝Q’n(u2+w2)

ΔT3＝Q’n(u3+w3)

ΔT1＝Q’n(u4+w4)＝0 ... (4)

进行这种演算的电路是延迟选择电路122。式中，Q’n是利用由锁存器124所保持的”异或”电路123的输出信号125来实现的，而且，括号()内的数据是利用电压保持电路121的输出信号126实现的。取这些输出信号125和输出信号126的积可产生延迟控制信号202。

上面，因为延迟控制电路12如图5、图7所示动作，所以延迟控制电路12可产生表示对应输入波的信号抖动减少量ΔTi的延迟控制信号202。在延迟控制电路12所产生的延迟控制信号202产生对应输入图1所示延迟可变电路13的延迟控制信号202的值的延迟量。即，延迟控制信号202是与ΔT1对应的信号的情况下，延迟可变电路13提前ΔT1时间。同样，延迟控制信号202是与ΔT2对应的信号的情况下，延迟可变电路13提前ΔT2时间。以下类推。

这里，时间提前，因为一般不可能，所以在一定时间，例如，预先给予数据周期的一半时间，对此，通过只提前ΔTi可构成具有提前时间效果的延迟可变电路。在这种情况下，是因为不管延迟可变电路12所持有的延迟量是任何情况都是正值的缘故。

也可通过串并联连接延迟组件控制其段数来改变延迟量而实现延迟可变电路13，或者即使通过对对应延迟控制信号202的电压可变的延迟时间的控制也可进行同样的工作。

实施例2

利用图8来进行对具有作为第二实施例的信号抖动调整电路功能的输入电路100’的说明。

在与图1同样的结构与功能的方块中，采用相同符号省略其说明。

结构差异是：在第一实施例中，延迟量是锁存器11的时钟，而在本实施例中，是延迟数据信号。结构是：差动比较器10的输出信号200通过延迟可变电路13’向锁存器11输入，进行同步。延迟可变电路13’通过延迟控制电路12进行控制，延迟控制电路12是第一实施例，其动作如图5所示。因此，延迟控制信号202根据数据信号20的输入数据的型式向延迟可变电路13’传输延迟调整量。

延迟可变电路13’产生与接收的延迟控制信号202对应的延迟量。与第一实施例的差异是：在本实施例中，使延迟可变电路13’具有可按延迟控制信号202进行信号延迟的延迟。例如，在延迟控制电路12形成的延迟控制信号202可产生与输入图1的延迟可变电路13的延迟控制信号202的值对应的延迟量。即，在延迟控制信号202是对应ΔT1的信号的情况下，延迟可变电路13延迟ΔT1时间。同样，在延迟控制信号202为对应ΔT2的信号的情况下，延迟可变电路13延迟ΔT2时间。以下依次类推。延迟电路可用与第一实施例相同的各种方法实现，转换延迟组件个数也好，通过改变电压而调整延迟也好均可构成。

通过这种具有信号抖动调整电路功能的输入电路100’的结构，可取得与第一实施例相同的效果，即减少对数据信号20的数据有着某种依存性的信号抖动。而且，即使这种对数据依存性的周期超过3个周期，也可以减少由于这些效果的信号抖动。因此，可广泛采用数据的定时窗口，可提供高速化接口。

而且，因为在锁存器11所用时钟210中可采用内部时钟()，所以在锁存器11和下一段数据传输中，可以具有同一定时窗口，与第一实施例相比，工作更稳定。

实施例3

用图9对第3实施例进行说明。本实施例涉及在2个大规模集成电路之间进行数据传输所需可变延迟时间的自动控制。从发送大规模集成电路LSI500向接收大规模集成电路LSI501发送数据信号(DQ)和选通脉冲信号(DQS)。数据信号(DQ)通过布线15从发送大规模集成电路LSI500内的激励级14传输到接收大规模集成电路LSI501内的接收机100。数据选通脉冲信号(DQS)通过布线15从发送大规模集成电路LSI500内的激励级14a传输到接收大规模集成电路LSI501内的接收机100a。数据信号(DQ)是每一比特采用一条布线的单端方式，而选通脉冲信号(DQS)则是每一比特采用2条布线15a的差动信号。因此，在选通脉冲信号的接收机100a输入波形的获得不是VREF0，而是在输入波形的交点获得。

下面，图10a、10b表示信号抖动延迟自动调整的流程图等。

在大规模集成电路LSI500、501投入电源序列601之后，初始化序列602动作。在该序列中，进行利用复位信号进行的电路复位和动态连接库调整用的时钟输入、大规模集成电路内各寄存器的设置等。这些设置取决于各大规模集成电路的规格。

在步骤603进行信号抖动的相位调整。

图10b是对应信号抖动相位调整步骤603的波形示意图。

在序列604中，进行作为自动调整用初始化的延迟量复位、参数i的“1”设置。随后，在序列605中，为了开始自动调整序列而进行握手联络。利用图9没有标出的信号线向发送大规模集成电路LSI500发送开始自动化序列的请求。在发送大规模集成电路LSI500处接收能够准备的认可信号后，转向延迟调整序列606。

在序列606中，如图10b-1左图所示，发送大规模集成电路LSI500的激励级14向DQ信号线输出具有1个周期幅度的脉冲(即L^*HL^*)350。这时，从激励级14a向DQS信号输出重复波形。2个DQ信号、DQS信号同步，DQ信号的转换定时差在任何周期都相同。

接收大规模集成电路LSI501分别在输入电路100和输入电路100a接收DQ信号和DQS信号，而其输入波形351如图10b-1右图所示钝化。

在序列605中，测量对应输入的DQ信号351的DQS信号的上升和下降时的相位差ΔT1r、ΔT1f。为了简单起见，用钝化了的输入波形351来代表接收机100的输出信号。这种测量，通过将在图9未标出的可变延迟组件段数执行增值或执行减值将2个波形的相位比较，重复输入1个周期的脉冲输入，直到其比较结果相同。

例如，调整从DQ信号的接收机100的上升的可变延迟电路的延迟量，通过与DQS信号所用接收机100a的上升信号作相位比较，求出延迟时间差ΔT1r。

而且，调整从DQ信号的接收机100的下降的可变延迟电路的延迟量，通过与DQS信号所用接收机100a的其它周期的上升信号作相位比较，求出延迟时间差ΔT1f。

若求出相位差ΔT1r、ΔT1f，则用下式可求出对其应校正的延迟量ΔT1。

e)

ΔT1＝ΔT1f-ΔT1r ...... (5)

这是因为ΔT1r是DQ信号的输入电路100和DQS信号的输入电路100a对(L^*H)的延迟时间差，其包含L^*HL的下降的ΔT1f具有传输线路15的数据依存性的延迟量的缘故。

这里，延迟时间测量有几种方法，例如按下述方法测量。

准备最小延迟时间相同的2个延迟电路，将DQS信号所用接收机100a的上升信号和DQ信号的接收机100的输出时间差ΔT1r与DQS信号所用接收机100a的上升信号和DQ信号的接收机100的输出时间差ΔT1f调整为延迟时间相同(序列607)。

计数ΔT1r和ΔT1f的延迟电路级数，若取其为s和t，则s-t为应求出的ΔT1的延迟信息。把该信息对图1的延迟可变电路13设定。若延迟可变电路13是由相同的最小延迟时间所组成的可变延迟电路，则该值本身意味着延迟量。

同样，将i增量，回到序列603。

在i＝2的情况下，如图10-b所示，从发送大规模集成电路LSI500的激励级14输出具有2个数据周期宽度的脉冲(即，L^*HHL^*)360。从激励级14a重复输出波形的DQS信号。2个DQ信号360、DQS信号同步，DQ信号的转换定时差相同。

在序列606，接收2个周期的脉冲，而在序列607，接收大规模集成电路LSI501测量对应DQ信号的DQS信号的上升与下降时间的相位差ΔT2r和ΔT2f。然后，若求出该相位差，则其是应校正延迟量ΔT2，在序列607，在延迟可变电路设置。将该回路重复4次。于是，ΔT1、ΔT2、ΔT3、ΔT4都求出，在延迟可变电路13进行设置。

这里，在步骤603，对上升进行信号抖动的相位调整，而通过采用与上升的极性相反的脉冲，可自动求出延迟量，而且，即使在不进行下降自动调整的情况下，仍可能采用步骤603的值。这在激励级14上升和下降，输出阻抗对称的情况下有效。

通过这样的测量，可自动决定在第一实施例中具有的图1的延迟可变电路13内的延迟量ΔTi。同样，可自动决定在作为第二实施例的图8的延迟可变电路13’内的延迟量ΔTi。

实施例4

用图11对本实施例进行说明。本实施例用于减少信号抖动技术的存储器。

在存储器模块30中，装载多个动态随机存取存储器32和控制与地址信号所用的(C/A)寄存缓冲器31。将控制与地址信号(C/A)35输入寄存器31，传输给各动态随机存取存储器32。寄存器31输出时钟信号37与C/A信号38。

在各动态随机存取存储器36内装载数据输入电路100。这里，输入电路100可以是具有在实施例1的时钟中减少信号抖动用的延迟电路的结构，也可以是具有在实施例2的数据信号中减少信号抖动用的延迟电路的结构。

再者，动态随机存取存储器32采用数据(DQ)信号36进行这里没有标出的存储器控制器与数据的读写。

因为采用这种结构，所以可知即使是具有多个比特的C/A信号38也可减少信号抖动，可适合高速化。

而且，对于数据信号36可将接收机与C/A信号38一样做成数字输入电路型，也可适合数据信号的高速化。

实施例5

用图12对第5实施例进行说明。

101是具有本发明的信号抖动调整电路功能的输入电路(自动校直接收机)，将与传输线路连接的数据信号20和时钟信号()210作为输入，将数据信号20在时钟信210中得到同步作为输出信号201输出。

自动校直接收机101由差动比较器10和11、可变电压源17、锁存器11和控制电路12组成。

向差动比较器10与11输入数据信号20，将该输入信号分别与参照电压(VREF0)和参照电压(VREF1)比较，根据其大小，将“0”或“1”分别向接收机输出信号200和209输出。这里，由可变电压源提供参照电压(VREF1)，而由来自控制电路12的信号来决定该电压。数据信号20在从4个脉冲以下的连续的H向L变化的数据周期领域，转换开关18工作，选择输出信号209，而在从5个脉冲以上的连续的L^*或H^*变化的数据周期领域，选择输出信号200。输出信号209通过转换开关18成为信号211，向锁存器11输入，将差动比较器10的输出信号200锁存。控制电路12决定对应数据信号20的输入数据的型式的参照电压调整量。

图13是数据信号20的输入波形示意图，横轴是时间，纵轴是电压。数据信号20的输入信号301～305五项重叠标出。

波形301在时刻T0以前的输入数据型式是连续的L，此后，H在T6时刻之前是连续波形。这里，用虚线表示的时刻T0～T5表示向具有信号抖动调整电路功能的输入电路101输入的数据周期。而且，将波形301的数据型式记作(L^*H^*)，依据实施例1所示方式。下面同样将波形302的数据型式用(L^*HL^*)等表示。

在图13中，从数据信号20的5个脉冲以上连续的L^*开始的上升波形在横切参照电压VREF0的时间由于锁存上升信号而成为H(1301)。然后，从波形301的充电过程中的位置处开始下降时，在横切参照电压VREF1的时间的时间差锁存输入信号211成为L(1302)。可知：在这里，在各波形302～305中，横切VREF0的时间和横切VREF1的时间存在时间差。对于波形302～305，将该时间差分别表示为ΔT1～ΔT4(或ΔTi)。

这里，在波形302～305的下降中，从转换时刻开始直到1个周期后的信号振幅与从波形301的T0开始T1的振幅大致相同。

在本实施例中，在差动比较器10中，通过在数据型式下降时使用比在上升时使用输入的数据信号的电压比较的参照电压(VREF0)低的参照电压(VREF1)，在波形302～305的的下降信号中，分别仅仅拓展ΔT1、ΔT2...ΔT4锁存输入信号211的数据定时窗口，可实现高速化。而且，与上述情况相反，通过在301下降而302～305上升时也采用高于参照电压VREF0的参照电压VREF1可同样拓展锁存器11的输入信号的数据窗口。

实施例6

用图14进行第6实施例的说明。

102是具有本发明的信号抖动调整电路功能的输入电路(自动校直接收机)，输入与传输线路连接的数据信号20和时钟信号(∮)210，将数据信号20以时钟信号210得到同步作为输出信号201输出。

自动校直接收机102由差动比较器10和11、可变电压源17、锁存器11、控制电路12和延迟可变电路13组成。

将数据信号20向差动比较器10和11输入，将该输入信号分别与参照电压(VREF0)和参照电压(VREF1)比较，根据其大小分别向接收机输出信号200和209输出“0”或“1”。这里，参照电压(VREF1)是由可变电压源提供的，该电压由来自延迟控制电路12的信号所决定。数据信号20在相同脉冲4个以上以下从连续的H向L变化的数据周期领域，转换开关18动作以选择输出信号209，在从5个脉冲以上连续的L向H变化的数据周期领域，选择输出信号200。接着，在锁存器11，将来自转换开关18的输出信号209和来自上述延迟可变电路13的输出信号202输入锁存器11，将差动比较器10或11的输出信号200或209锁存。对应数据信号20的输入数据的型式的参照电压调整量通过控制可变电压源的参照电压(VREF1)来提供。

另一方面，利用控制电路12来控制延迟可变电路13。延迟控制信号202，则根据数据信号20的输入数据型式，将延迟调整量传输到延迟可变电路13’。

延迟可变电路13产生对应接收的延迟控制信号202的延迟量。与第五实施例的差异是仍然如在第一实施例所用的方法那样，根据延迟控制信号202向锁存器11输入规定时间延迟的时钟信号，附加在时间轴上的延迟量调整这一点。

图15是数据信号20的输入波形示意图，横轴是时间，纵轴是电压。数据信号20的输入信号是用301～305五项重叠标出的。

关于波形301～305的说明，与上述第五实施例的情况相同。

在图15中，读出上升波形横切参照电压VREF0的时间，在从波形301充电过程中的位置处下降时，读出横切参照电压VREF1的时间，将该时间差用ΔTi表示。以下同样地，可知在各波形302～305中存在横切VREF0的时间和横切VREF1的时间的时间差。对于波形302～305，分别用ΔT1～ΔT4(或ΔTi)表示各时间差。

而且，在本实施例中，与第一实施例一样，输入数据对于(L^*HL^*)的波形302，附加使采用延迟可变电路13将在T1周期锁存器11得到的定时提前ΔT1的动作。对于余下波形302～305也同样处理。

实施例7

用图16、图17、图18、图19来说明第七实施例。

在图16中，101是具有本发明的信号抖动调整电路功能的输入电路，将与传输线路连接的数据信号20和时钟信号(φ)210作为输入，将数据信号20在时钟信号210得到同步作为输出信号201输出。

自动校直接收机101由差动比较器10、可变电压源17、锁存器11和参照电压电路12组成。

将数据信号20输入差动比较器10，将该输入信号与参照电压(VREF)比较，根据其大小，将H或L分别输入接收机的输出信号200。这里，参照电压(VREF)由可变电压源17提供，依据来自参照电压控制电路12的信号，从3个电压值VREF+、VREF0、VREF-决定该电压。这里，VREF+＝VDDQ×5/8、VREF0＝VDDQ/2、VREF-＝VDDQ×3/8。VDDQ是电源电压值，是在信号中H电平的电压的稳定值。

首先，图19是在H或L中相同值的4个脉冲以上连续的情况下，对于在信号中电压稳定的‘4周期型’数据周期时间与数据信号波形的时间常数τ相等情况下的数据波形，对输入电路不进行参照电压控制而动作情况下数据信号20与差动比较器10的输出信号200的波形。横轴是时间，纵轴是电压。数据信号20用301～308共7个重叠标出。而且与这些信号对应的控制器10的输出信号分别为1301～1308。在这种情况下，将参照电压固定在VREF＝VREF0，在T0～T2的数据型式(LHL)中，数据宽度1300变得很窄。而且，在数据信号20的时刻T1，H电平对于参照电压几乎没有余裕度，耐参照电压噪声能力脆弱。

那么，图17是在上述’4周期型’的数据信号波形的情况下，参照电压控制电路根据输出信号201的型式决定参照电压所用状态过渡图。状态S0是4脉冲以上连续，数据信号20是稳定的状态。而且，S4是4脉冲以上H连续，数据信号20是稳定状态。首先，将状态S0作为初始状态。这里，在向参照电压控制电路输入L的情况下，状态没有过渡。而且，在输入H的情况下，过渡为S1H。在状态S1H时输入L的情况下，过渡为S2L，在输入H的情况下，过渡为状态S2H。在状态S2H时输入L的情况下，过渡为状态S1L，而在输入H的情况下，过渡为S3H。在状态S3H时输入L的情况下，过渡为状态S1L，而在输入H的情况下，过渡为S4。在状态S4输入H的情况下，不过渡，而在输入L的情况下，过渡为状态S1L。在状态S1L时，输入H的情况下，过渡为状态S2H，而在输入L的情况下，过渡为状态S2L。在状态S2L时输入H情况下，过渡为状态S1H，而在输入L的情况下，过渡为S3L。在状态S3L时输入H的情况下，过渡为S1H，而在输入L的情况下，过渡为状态S0。于是，参照电压控制电路，根据各状态对参照电压作如下控制。即在状态S0时，VREF＝VREF-，在状态S1H时，VREF＝VREF-，在状态S2H时，VREF＝VREF0，在状态S3H时，VREF＝VREF0，在状态S4时，VREF＝VREF+，在状态S1L时，VREF＝VREF+，而在状态S2L时，VREF＝VREF0，在状态S3L时，VREF＝VREF0。而且，在设定各状态中的参照电压时，可决定在数据周期的中心时刻数据信号20接近通过的电压。

图18是上述‘4周期型’的数据信号20及对它的差动控制器10输出信号200的波形示意图。横轴是时间，纵轴是电压。与图19相同，数据信号20用301～308共7个重叠标出，对应这些信号的比较器10的输出信号分别是1301～1308。波形301在时刻T0之前的输入数据型式是连续的L，此后，H在时刻T4之前是连续波形。这里，从时刻T0到T8表示向具有信号抖动调整电路功能的输入电路101输入的数据的周期。而且，将波形301的数据型式标为(L^*H^*)是依据在实施例1中所用方法。以下同样将波形302等数据型式标为(L^*HL^*)等。在T0～T2的数据型式(LHL)中，差动比较器参照VREF-。这里，VREF-是在T0～T1之间的中心时刻接近数据信号20所通过的电平，而且，因为在T1～T2之间的中心时刻，接近数据信号20所通过的电平，所以，作为数据宽度1301，得到接近数据周期的时间。而且，若在T0～T8使时钟信号同步的话，则可知得到设置时间、保持时间平衡的稳定数据窗口。而且，在数据信号20的时间T1中的H电平，对参照电压VREF-来说有富余，也具有耐参照电压的噪声的能力。

实施例8

用图20、图21、图22和图23对第八实施例进行说明。

图20是在H或L中相同值在3个脉冲以上连续情况下，信号电压稳定的’3周期型’的数据信号波形情况下，参照电压控制电路根据输出信号201的型式决定参照电压所用状态过渡图。图21是在’3周期型’时，数据信号波形的时间常数τ等于数据周期时间Tcycle的75％情况下数据信号20与差动比较器10的输出波形示意图。图22是在H或L中相同值为2个脉冲以上连续的情况下，信号电压稳定的’2周期型’数据信号波形的情况下，参照电压控制电路，根据输出信号201的型式用来决定参照电压的状态过渡图。图23是在’2周期型’中数据信号波形的时间常数τ等于数据周期时间Tcycle的50％情况下，数据信号20与差动比较器10的输出波形示意图。可知任何一个都与上述’4周期型’一样，得到设置时间、保持时间平衡的稳定的数据窗口。

这样可以通过采用数据型式的履历控制参照电压得到稳定的数据窗口，即可减少信号抖动。

Claims

1.一种具有接收数字数据的接收机电路的半导体器件，其特点是，上述接收机电路由将所输入的数字数据与基准电压比较输出二进制数据的差动比较器，使来自上述差动比较器的输出与时钟信号对应将输出信号输出的锁存器，基于来自上述差动比较器的输出信号和上述锁存器的输出信号来决定延迟量的延迟控制电路，和接收上述延迟控制电路的输出信号而向上述锁存器发送信号的延迟可变电路组成，上述锁存器基于来自上述延迟控制电路的延迟量信息，利用上述延迟可变控制电路将输出的延迟了的时钟信号作为触发信号而得到上述差动比较器的输出。

2.权利要求1所述的半导体器件，其特点是，上述延迟控制电路具有基于上述差动比较器的输出信号和上述锁存器的输出信号来检测上述数字数据的转换、产生转换信号的数据转换检测装置，采用上述锁存器的输出信号来保持在各数据周期向上述半导体器件输入的上述数字数据的输入波形电压的电压保持装置，利用来自上述电压保持装置的状态信号和上述数据转换检测装置的上述转换信号相乘之积来产生延迟可变信号。

3.权利要求2所述的半导体器件，其特点是，上述电压保持功能是由包括电阻和电容的1阶电路构成的。

4.一种具有接收数字数据的接收机电路的半导体器件，其特点是，上述接收机电路由将所输入的上述数字数据与基准电压比较而输出二进制数据的差动比较器，根据时钟信号进行输出信号输出的锁存器，基于来自上述差动比较器的输出信号和上述锁存器的输出信号来决定延迟量的延迟控制电路，和接收上述延迟控制电路的输出信号而向上述锁存器发送信号的延迟可变电路组成，

上述比较器的输出信号基于来自上述延迟控制电路的延迟信息而利用上述延迟可变电路加以延迟，在对上述锁存器的时钟信号触发脉冲定时得到上述延迟的上述比较器的输出信号。

5.权利要求4所述半导体器件，其特点是，上述延迟控制电路具有基于上述差动比较器的输出信号和上述锁存器的输出信号来检测上述数字数据的转换并产生转换信号的数据转换检测装置，和利用上述锁存器的输出信号来保持在每个数据周期向上述半导体器件输入的上述数字数据的输入波形电压的电压保持装置，

利用来自上述电压保持装置的状态信号与来自上述数据转换检测装置的上述转换信号的乘积而产生延迟可变信号。

6.权利要求5所述半导体器件，其特点是，上述电压保持功能由包括电阻和电容的1阶电路所构成。

7.权利要求1所述半导体器件，其特点是，在具有减少信号抖动用自动调整用的序列的半导体器件中，向上述半导体器件输入具有有限数据周期宽度的脉冲信号及与上述脉冲信号同步的选通信号，在上述延迟可变电路中设置采用上述选通信号计测上述脉冲信号的上升时间和上述脉冲的下降时间之差而将求得的延迟差时间作为向上述延迟可变电路的输入延迟量。

8.权利要求4所述半导体器件，其特点是，在具有减少信号抖动用自动调整用的序列的半导体器件中，向上述半导体器件输入具有有限数据周期宽度的脉冲信号及与上述脉冲信号同步的选通信号，在上述延迟可变电路中设置采用上述选通信号计测上述脉冲信号的上升时间和上述脉冲的下降时间之差而将求得的延迟差时间作为向上述延迟可变电路的输入延迟量。

9.权利要求1所述半导体器件，其特点是，在具有减少信号抖动用自动调整用的序列的半导体器件中，向上述半导体器件输入具有有限数据周期宽度的脉冲信号及与上述脉冲信号同步的选通信号，在用参数i识别在上述序列中第i项的动作状态时，向上述半导体装置输入具有参数i的数据周期宽度的脉冲信号及与上述脉冲信号同步的选通信号，利用上述选通信号计测上述脉冲信号上升时间与上述脉冲下降时间之差，在上述延迟控制电路中将计测的上述时间之差作为上述延迟可变电路第i项延迟量设置，将i从1到n反复进行延迟量调整。

10.权利要求4所述半导体器件，其特点是，在具有减少信号抖动用自动调整用的序列的半导体器件中，向上述半导体器件输入具有有限数据周期宽度的脉冲信号及与上述脉冲信号同步的选通信号，在用参数i识别在上述序列中第i项的动作状态时，向上述半导体器件输入具有参数i的数据周期宽度的脉冲信号及与上述脉冲信号同步的选通信号，利用上述选通信号计测上述脉冲信号上升时间与上述脉冲下降时间之差，在上述延迟控制电路中将计测的上述时间之差作为上述延迟可变电路的第i项延迟量设置，将i从1到n反复进行延迟量调整。

11.存储器元件，其特点是，具有多个动态存取存储器，利用信号线与上述多个动态存取存储器连接的、向上述多个动态存取存储器传输控制与地址信号与选通信号的寄存器，在上述多个动态存取存储器的每一个中，装载利用权利要求1到权利要求8所述半导体器件所构成的数据输入电路。

12.存储器模块，其装载多个权利要求11所述的存储器元件，其特点是，利用在上述存储器模块中装载的寄存器向上述存储器元件分配向上述存储器元件发送的控制与地址信号，在所分配的上述控制与地址信号的数据获取用的上述存储器元件中使用具有减少信号抖动功能的接收机电路。

13.一种半导体器件，具有接收数字数据信号的接收机电路，其特点是，上述接收机电路由将所输入的上述数字数据与基准电压比较而输出二进制的数据的第一和第二差动比较器，进行上述第二差动比较器的基准电压设置的可变电压源，将上述数字数据保持规定时间进行输出的锁存器，选择来自上述第一和第二差动比较器的任何一个输出信号而向上述锁存器传输的转换开关，依据来自上述第一差动比较器的输出信号和上述锁存器的输出信号决定参照电压的控制电路组成，上述可变电压源对于由上述控制电路所控制的上述第二差动比较器决定参照电压，根据所决定的上述参照电压将上述比较器的输出信号延迟，对于上述锁存器通过上述转换开关将所延迟的上述比较器的输出信号作为数据信号获取。

14.一种半导体器件，具有接收数字信号的接收机电路，其特点是，上述接收机电路由将所输入的上述数字数据与基准电压比较而输出二进制数据的第一与第二差动比较器，设置上述第二差动比较器的基准电压的可变电压源，将上述数字数据保持规定时间而输出的锁存器，选择来自上述第一和第二差动比较器的任何一个输出信号而向上述锁存器传输的转换开关，依据来自上述第一差动比较器的输出信号和上述锁存器的输出信号决定参照电压以及延迟量的控制电路，接收来自上述控制电路的信号向上述锁存器传输上述延迟量的延迟可变电路组成，上述可变电压源基于来自上述控制电路的参照电压信息决定对于上述第二差动比较器的参照电压，根据所决定的上述参照电压将上述比较器的输出信号延迟，上述锁存器则通过上述转换开关将所延迟的上述比较器的输出信号作为数据信号获取，而且，上述锁存器基于来自上述控制电路的延迟量信息，利用上述延迟可变电路将输出的延迟时钟信号作为触发脉冲而获得上述差动比较器的输出。

15.一种半导体器件，具有接收数字数据的接收机电路，其特点是，上述接收机电路由将所输入上述数字数据与作为基准的参照电压比较而输出二进制数据的差动比较器，设置上述差动比较器的参照电压的可变电压源，将上述数字数据保持规定时间而输出的锁存器，依据来自上述差动比较器的输出信号决定参照电压的参照电压控制电路组成，上述可变电压源对于由上述参照电压控制电路所控制的差动比较器输出参照电压，根据所输出的上述参照电压将上述比较器的输出信号定时进行调整。

16.权利要求项15所述的半导体器件，其特点是，上述参照电压控制电路具有与数据型式的履历对应的内部状态，根据各状态进行参照电压控制，设置各状态中的参照电压，使之接近上述比较器的输入信号在数据周期的中心时刻所取的电压值。