TW201624920A - 資料取樣電路模組、資料取樣方法及記憶體儲存裝置 - Google Patents

資料取樣電路模組、資料取樣方法及記憶體儲存裝置 Download PDF

Info

Publication number
TW201624920A
TW201624920A TW103145950A TW103145950A TW201624920A TW 201624920 A TW201624920 A TW 201624920A TW 103145950 A TW103145950 A TW 103145950A TW 103145950 A TW103145950 A TW 103145950A TW 201624920 A TW201624920 A TW 201624920A
Authority
TW
Taiwan
Prior art keywords
sampling
circuit
time difference
data
transition point
Prior art date
Application number
TW103145950A
Other languages
English (en)
Other versions
TWI554036B (zh
Inventor
陳志銘
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW103145950A priority Critical patent/TWI554036B/zh
Priority to US14/640,032 priority patent/US10672492B2/en
Publication of TW201624920A publication Critical patent/TW201624920A/zh
Application granted granted Critical
Publication of TWI554036B publication Critical patent/TWI554036B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
    • H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Power Engineering (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

一種資料取樣電路模組、資料取樣方法及記憶體儲存裝置。所述方法包括：接收差動訊號並且根據所述差動訊號產生輸入資料串流；根據所述輸入資料串流的多個連續轉態點來取樣時脈訊號並且輸出取樣訊號；以及根據所述取樣訊號來輸出對應於所述輸入資料串流的位元資料串流。

Description

資料取樣電路模組、資料取樣方法及記憶體儲存裝置
本發明是有關於一種資料取樣電路模組，且特別是有關於一種資料取樣電路模組、資料取樣方法及記憶體儲存裝置。
一般而言，為了節省訊號傳輸的功率消耗，某些訊號會被以差動訊號的方式來進行傳輸。在接收端裝置接收到一組差動訊號之後，此差動訊號會被回復成一個資料串流。此資料串流由一連串的脈波組成，並且此些脈波的波形會與所欲傳輸的位元資料有關。例如，某一種波形是表示傳輸位元資料“1”，而另一種波形是表示傳輸位元資料”0”。
傳統上，為了識別出上述資料串流中各個脈波的波形，接收端裝置會透過一個時脈頻率非常高的時脈訊號來對此資料串流進行大量地取樣，並且透過分析取樣得到的訊號是落於資料串流中的邏輯高或邏輯低，來重建出資料串流中的脈波波形。然而，這種取樣方式需要使用頻率非常高的時脈訊號，對於系統的功率 消耗較大，且使用上效率也不佳。
本發明提供一種資料取樣電路模組、資料取樣方法及記憶體儲存裝置，可有效提升對接收到的差動訊號進行處理之效率。
本發明的一範例實施例提供一種資料取樣電路模組，其包括差動訊號轉換電路、取樣電路及位元資料輸出電路。所述差動訊號轉換電路用以接收差動訊號並且根據所述差動訊號產生輸入資料串流。所述取樣電路耦接所述差動訊號轉換電路，其中所述取樣電路用以根據所述輸入資料串流的多個連續轉態點來取樣時脈訊號並且輸出取樣訊號。所述位元資料輸出電路耦接所述取樣電路並且用以根據所述取樣訊號來輸出對應於所述輸入資料串流的位元資料串流。
在本發明的一範例實施例中，所述連續轉態點屬於同一個時脈週期，所述連續轉態點包括第一轉態點、第二轉態點及第三轉態點，所述第一轉態點與所述第三轉態點是屬於上升緣與下降緣的其中之一，並且所述第二轉態點是屬於所述上升緣與所述下降緣的其中之另一。
在本發明的一範例實施例中，所述位元資料輸出電路包括至少一計算電路與比較電路。所述計算電路用以根據所述取樣訊號來獲得所述連續轉態點間的相對關係。所述比較電路耦接至所述計算電路並且用以根據所述連續轉態點間的相對關係來決定 位元資料。
在本發明的一範例實施例中，所述位元資料輸出電路更包括輸出電路。所述輸出電路耦接至所述差動訊號轉換電路與所述比較電路並且用以根據所述輸入資料串流與所述位元資料來輸出所述位元資料串流。
在本發明的一範例實施例中，所述計算電路包括第一計算電路，所述第一計算電路用以根據所述取樣訊號來計算所述第一轉態點與所述第二轉態點的第一時間差，其中所述比較電路用以比較所述第一時間差與門檻值並且根據比較結果來決定所述位元資料。
在本發明的一範例實施例中，所述計算電路更包括第二計算電路，所述第二計算電路用以根據所述取樣訊號來計算所述第一轉態點與所述第三轉態點的第二時間差。
在本發明的一範例實施例中，所述比較電路比較所述第一時間差與所述門檻值並且根據所述比較結果來決定所述位元資料的操作包括：判斷所述第一時間差是否大於所述第二時間差的一半；若所述第一時間差大於所述第二時間差的一半，輸出第一位元資料；以及若所述第一時間差不大於所述第二時間差的一半，輸出第二位元資料。
在本發明的一範例實施例中，所述計算電路更包括第三計算電路，所述第三計算電路用以根據所述取樣訊號來計算所述第二轉態點與所述第三轉態點的第三時間差。
在本發明的一範例實施例中，所述比較電路比較所述第一時間差與所述門檻值並且根據所述比較結果來決定所述位元資料的操作包括：判斷所述第一時間差是否大於所述第三時間差；若所述第一時間差大於所述第三時間差，輸出第一位元資料；以及若所述第一時間差不大於所述第三時間差，輸出第二位元資料。
在本發明的一範例實施例中，所述取樣電路包括第一取樣電路、第二取樣電路及第三取樣電路。所述第一取樣電路用以根據所述第一轉態點來取樣所述時脈訊號並且輸出第一取樣資料。所述第二取樣電路用以根據所述第二轉態點來取樣所述時脈訊號並且輸出第二取樣資料。所述第三取樣電路用以根據所述第三轉態點來取樣所述時脈訊號並且輸出第三取樣資料。
在本發明的一範例實施例中，所述第一取樣電路、所述第二取樣電路及所述第三取樣電路各別包括D型正反器。
本發明的另一範例實施例提供一種資料取樣方法，其包括：接收差動訊號並且根據所述差動訊號產生輸入資料串流；根據所述輸入資料串流的多個連續轉態點來取樣時脈訊號並且輸出取樣訊號；以及根據所述取樣訊號來輸出對應於所述輸入資料串流的位元資料串流。
在本發明的一範例實施例中，根據所述取樣訊號來輸出對應於所述輸入資料串流的所述位元資料串流的步驟包括：根據所述取樣訊號來獲得所述連續轉態點間的相對關係；以及根據所述連續轉態點間的相對關係來決定位元資料。
在本發明的一範例實施例中，根據所述取樣訊號來輸出對應於所述輸入資料串流的所述位元資料串流的步驟更包括：根據所述輸入資料串流與所述位元資料來輸出所述位元資料串流。
在本發明的一範例實施例中，根據所述取樣訊號來獲得所述連續轉態點間的相對關係的步驟包括：根據所述取樣訊號來計算所述第一轉態點與所述第二轉態點的第一時間差，而根據所述連續轉態點間的相對關係來決定所述位元資料的步驟包括：比較所述第一時間差與門檻值並且根據比較結果來決定位元資料。
在本發明的一範例實施例中，根據所述取樣訊號來獲得所述連續轉態點間的相對關係的步驟更包括：根據所述取樣訊號來計算所述第一轉態點與所述第三轉態點的第二時間差。
在本發明的一範例實施例中，比較所述第一時間差與所述門檻值並且根據所述比較結果來決定所述位元資料的步驟包括：判斷所述第一時間差是否大於所述第二時間差的一半；若所述第一時間差大於所述第二時間差的一半，輸出第一位元資料；以及若所述第一時間差不大於所述第二時間差的一半，輸出第二位元資料。
在本發明的一範例實施例中，根據所述取樣訊號來獲得所述連續轉態點間的相對關係的步驟更包括：根據所述取樣訊號來計算所述第二轉態點與所述第三轉態點的第三時間差。
在本發明的一範例實施例中，比較所述第一時間差與所述門檻值並且根據所述比較結果來決定所述位元資料的步驟包 括：判斷所述第一時間差是否大於所述第三時間差；若所述第一時間差大於所述第三時間差，輸出第一位元資料；以及若所述第一時間差不大於所述第三時間差，輸出第二位元資料。
在本發明的一範例實施例中，根據所述輸入資料串流的所述連續轉態點來取樣所述時脈訊號並且輸出所述取樣訊號的步驟包括：根據所述第一轉態點來取樣所述時脈訊號並且輸出第一取樣資料；根據所述第二轉態點來取樣所述時脈訊號並且輸出第二取樣資料；以及根據所述第三轉態點來取樣所述時脈訊號並且輸出第三取樣資料。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述連接介面單元包括資料取樣電路模組。所述資料取樣電路模組包括差動訊號轉換電路、取樣電路及位元資料輸出電路。所述差動訊號轉換電路用以接收差動訊號並且根據所述差動訊號產生輸入資料串流。所述取樣電路耦接所述差動訊號轉換電路，其中所述取樣電路用以根據所述輸入資料串流的多個連續轉態點來取樣時脈訊號並且輸出取樣訊號。所述位元資料輸出電路耦接所述取樣電路並且用以根據所述取樣訊號來輸出對應於所述輸入資料串流的位元資料串流。
基於上述，在將接收到的差動訊號轉換為輸入資料串流之後，本發明可根據此輸入資料串流的多個連續轉態點來對一個時脈訊號進行取樣，並且根據取樣得到的取樣訊號來產生對應於所述輸入資料串流的位元資料串流。藉此，可有效提升對接收到的差動訊號進行處理之效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、40、50‧‧‧資料取樣電路模組
11、41‧‧‧差動訊號轉換電路
12、42、421~423‧‧‧取樣電路
13、43‧‧‧位元資料輸出電路
44‧‧‧時脈訊號產生電路
411‧‧‧差動放大器
4210、4220、4230‧‧‧D型正反器
431、432、532‧‧‧計算電路
433、533‧‧‧比較電路
434‧‧‧輸出電路
BD‧‧‧位元資料
BDS‧‧‧位元資料串流
CS‧‧‧時脈訊號
D1~D4‧‧‧區間
IDS‧‧‧輸入資料串流
RXDP、RXDN‧‧‧差動訊號
SD、SD1~SD3‧‧‧取樣訊號
TD1、TD2‧‧‧時間差
TP1~TP11‧‧‧轉態點
WV21~WV26、WV31~WV35‧‧‧脈波
S601~S603‧‧‧步驟
100‧‧‧記憶體儲存裝置
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
1002‧‧‧連接介面單元
1004‧‧‧記憶體控制電路單元
1006‧‧‧可複寫式非揮發性記憶體模組
304(0)~304(R)‧‧‧實體抹除單元
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
圖1是根據本發明的一範例實施例所繪示的資料取樣電路模組的示意圖。
圖2是根據本發明的一範例實施例所繪示的產生輸入資料串流的示意圖。
圖3是根據本發明的一範例實施例所繪示的輸入資料串流的示意圖。
圖4是根據本發明的一範例實施例所繪示的資料取樣電路模組的示意圖。
圖5是根據本發明的另一範例實施例所繪示的資料取樣電路模組的示意圖。
圖6是根據本發明的一範例實施例所繪示的資料取樣方法的流程圖。
圖7是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖8是根據本發明的一範例實施例所繪示的電腦系統與輸入/輸出裝置的示意圖。
圖9是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖10是繪示圖7所示的記憶體儲存裝置的概要方塊圖。
圖11是根據本發明的一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的資料取樣電路模組的示意圖。
請參照圖1，資料取樣電路模組10包括差動訊號轉換電 路11、取樣電路12及位元資料輸出電路13。
差動訊號轉換電路11用以接收差動訊號RXDP與RXDN並且根據差動訊號RXDP與RXDN產生輸入資料串流IDS。其中，差動訊號RXDP與RXDN分別是利用脈衝寬度調變(Pulse Width Modulation,PWM)技術所產生的脈衝寬度調變訊號。差動訊號RXDP與RXDN的振幅相同，並且差動訊號RXDP與RXDN的相位相反。在本範例實施例中，差動訊號轉換電路11會將類比的差動訊號RXDP與RXDN轉換為數位的輸入資料串流IDS。
圖2是根據本發明的一範例實施例所繪示的產生輸入資料串流的示意圖。
請參照圖2，若接收到差動訊號RXDP中的一個脈波WV21與差動訊號RXDN中的一個脈波WV22，差動訊號轉換電路11會將脈波WV21與WV22轉換為輸入資料串流IDS中的一個脈波WV23。其中，脈波WV21~WV23的長度都符合一個時脈週期，且脈波WV23中邏輯低(logic low)的區間D1長於其中邏輯高(logic high)的區間D2。此外，若接收到差動訊號RXDP中的一個脈波WV24與差動訊號RXDN中的一個脈波WV25，則差動訊號轉換電路11會將脈波WV24與WV25轉換為輸入資料串流IDS中的一個脈波WV26。其中，脈波WV24~WV26的長度也都符合一個時脈週期，且脈波WV26中邏輯低的區間D3短於其中邏輯高的區間D4。
在本範例實施例中，脈波WV23與WV26用以表示不同 類型的位元資料。例如，脈波WV23表示位元資料“1”，並且脈波WV26表示位元資料“0”。資料取樣電路模組10需要識別出輸入資料串流IDS中的脈波WV23與WV26，以輸出相對應的位元資料。在另一範例實施例中，脈波WV23亦可以表示位元資料“0”，並且脈波WV26亦可以表示位元資料“1”。此外，在另一範例實施例中，輸入資料串流IDS中不同波形的脈波亦可以用來表示任意兩種不同類型且位元數目不限的位元資料。資料取樣電路模組10可以根據輸入資料串流IDS輸出對應的位元資料。
取樣電路12耦接差動訊號轉換電路11。取樣電路12用以根據輸入資料串流IDS中的多個連續轉態點(turn states)來取樣一個時脈訊號並且輸出取樣訊號SD。在此，一個轉態點是指脈波從邏輯高轉換為邏輯低或者從邏輯低轉換為邏輯高之處；而時脈訊號則例如是資料取樣電路模組10自行產生的一個內部時脈訊號或者是資料取樣電路模組10所在的電子裝置(例如，記憶體儲存裝置或記憶體控制電路單元)所提供的時脈訊號。此時脈訊號的時脈頻率會高於輸入資料串流IDS的時脈頻率。例如，此時脈訊號的時脈頻率可以是輸入資料串流IDS的時脈頻率的5~6倍。例如，假設圖2所示的一個脈波之時脈頻率為72兆赫(Mega Hertz,MHz)，則此時脈訊號的時脈頻率可以例如是360~432兆赫。然而，此時脈訊號的時脈頻率也可以是更高或更低，並且此時脈訊號的時脈頻率與輸入資料串流IDS的時脈頻率之間的關係也可以視實務上的需求而調整，本發明不加以限制。此外，取樣訊號SD用以 指示被取樣的多個連續轉態點在時間上的相對關係。
位元資料輸出電路13耦接取樣電路12。位元資料輸出電路13用以根據取樣訊號SD來輸出對應於輸入資料串流IDS的位元資料串流BDS。例如，位元資料輸出電路13會根據取樣訊號SD來獲得輸入資料串流IDS中的多個轉態點在時間上的相對關係，根據此相對關係來決定輸入資料串流IDS中各個脈波之波形以及其所代表的資料位元，並且據以輸出對應的資料位元串流BDS。
圖3是根據本發明的一範例實施例所繪示的輸入資料串流的示意圖。
請參照圖3，假設輸入資料串流IDS包括代表位元資料“1”、”0”、“0”、“1”及“1”的脈波WV31~WV35(以一個時脈週期來劃分一個脈波)，取樣電路12會根據轉態點TP1~TP11來取樣一個時脈訊號並輸出對應的輸出取樣訊號SD。位元資料輸出電路13可根據此取樣訊號SD來識別出每一個脈波WV31~WV35的波形是屬於圖2中脈波WV23或WV26的波形並且據以輸出對應的資料位元串流BDS。
以脈波WV31為例，取樣電路12會根據屬於同一個時脈週期的轉態點TP1、TP2及TP3來取樣時脈訊號。其中，轉態點TP1與TP3分別是指脈波WV31從邏輯高轉換為邏輯低之處，並且轉態點TP2則是指脈波WV7從邏輯低轉換為邏輯高之處。換言之，轉態點TP1與TP3是屬於脈波WV31的下降緣(failing edges)， 並且轉態點TP2是屬於脈波WV31的上升緣(raising edge)。根據所取樣的時脈訊號，取樣電路12會輸出對應的取樣訊號SD。在此，取樣訊號SD可用以指示轉態點TP1、TP2及TP3在時間上的相對關係。例如，取樣訊號SD可指示轉態點TP1與TP2的時間差、轉態點TP1與TP3的時間差及/或轉態點TP2與TP3的時間差。根據取樣訊號SD，位元資料輸出電路13會得知轉態點TP1與TP2的時間差小於轉態點TP2與TP3的時間差(即，脈波WV31的波形是屬於圖2中脈波WV23的波形)，從而決定脈波WV31是表示位元資料“1”。
以脈波WV32為另一例，取樣電路12會根據屬於同一個時脈週期的轉態點TP3、TP4及TP5來取樣時脈訊號。其中，轉態點TP3與TP5分別是指脈波WV32從邏輯高轉換為邏輯低之處，並且轉態點TP4則是指脈波WV32從邏輯低轉換為邏輯高之處。換言之，轉態點TP3與TP5是屬於脈波WV32的下降緣，並且轉態點TP2是屬於脈波WV32的上升緣。根據所取樣的時脈訊號，取樣電路12會輸出對應的取樣訊號SD。在此，取樣訊號SD可用以指示轉態點TP3、TP4及TP5在時間上的相對關係。例如，取樣訊號SD可指示轉態點TP3與TP4的時間差、轉態點TP3與TP5的時間差及/或轉態點TP4與TP5的時間差。根據取樣訊號SD，位元資料輸出電路13會得知轉態點TP3與TP4的時間差大於轉態點TP4與TP5的時間差(即，脈波WV32的波形是屬於圖2中脈波WV26的波形)，從而決定脈波WV32是表示位元資料“0”。 上述識別脈波WV31與WV32之波形的操作可以應用於識別脈波WV33~WV35，在此便不重複贅述。
值得一提的是，上述範例實施例是以轉態點的時間差來表示轉態點在時間上的相對關係，然而，在另一範例實施例中，轉態點在時間上的相對關係亦可以是以轉態點之間的距離或者訊號中高、低邏輯的轉換頻率或計次數等方式來表示，本發明不加以限制。此外，在另一範例實施例中，若將輸入資料串流IDS的相位反轉，則轉態點TP1與TP3會改變為屬於脈波WV31的上升緣，並且轉態點TP2會改變為屬於脈波WV31的下降緣，其餘的轉態點TP4~TP11以此類推。
圖4是根據本發明的一範例實施例所繪示的資料取樣電路模組的示意圖。
請參照圖4，資料取樣電路模組40包括差動訊號轉換電路41、取樣電路42、位元資料輸出電路43及時脈訊號產生電路44。時脈訊號產生電路44用以提供時脈訊號CS。例如，時脈訊號產生電路44包括一個震盪器(oscillator)。
差動訊號轉換電路41包括差動放大器411。差動放大器411用以接收差動訊號RXDP與RXDN並根據差動訊號RXDP與RXDN來執行差動放大以產生輸入資料串流IDS。
取樣電路42包括取樣電路421~423。取樣電路421~423用以接收輸入資料串流IDS。取樣電路421~423會根據輸入資料串流IDS中連續的多個轉態點來對時脈訊號CS進行取樣並且分別 輸出取樣訊號SD1~SD3。在分析輸入資料串流IDS中屬於同一個時脈週期的一個脈波時，取樣訊號SD1~SD3即是用以指示此脈波的3個連續轉態點(例如，圖3中的轉態點TP1~TP3)在時間上的相對關係。
在本範例實施例中，取樣電路421包括D型正反器(D-type flip-flop)4210，取樣電路422包括D型正反器4220，並且取樣電路423包括D型正反器4230。由於D型正反器4210~4230皆是基於輸入資料串流IDS的正緣(即，上升緣)觸發來對時脈訊號CS進行取樣，故輸入資料串流IDS在輸入至D型正反器4210之前會先經過一個反相器(Inverter)或反閘(Not gate)元件以進行相位反轉。藉此，當分析圖3所示的脈波WV31時，取樣電路422會根據轉態點TP1來取樣時脈訊號CS，取樣電路421會根據轉態點TP2來取樣時脈訊號CS，並且取樣電路423會根據轉態點TP3來取樣時脈訊號CS。
位元資料輸出電路43包括計算電路431、計算電路432、比較電路433及輸出電路434。計算電路431與計算電路432亦可以實作為同一個電路或更多電路，本發明不加以限制。計算電路431與計算電路432用以根據取樣訊號SD1~SD3來獲得輸入資料串流IDS中的多個連續轉態點的相對關係。比較電路433用以根據此相對關係來決定輸入資料串流IDS中各個脈波之波形以及其所代表的資料位元。輸出電路434用以根據比較電路433所輸出的位元資料來輸出對應的資料位元串流BDS。以下根據圖4的範 例實施例來對位元資料輸出電路43進行更詳細的說明。
計算電路431耦接至取樣電路421與422並且用以接收取樣訊號SD1與SD2。計算電路431會根據取樣訊號SD1與SD2來計算並輸出取樣訊號SD1與SD2所指示的兩個轉態點的時間差TD1。例如，在本範例實施例中，當分析圖3所示的脈波WV31時，時間差TD1即為轉態點TP1與TP2的時間差。
計算電路432耦接至取樣電路422與423並且用以接收取樣訊號SD2與SD3。計算電路431會根據取樣訊號SD2與SD3來計算並輸出取樣訊號SD2與SD3所指示的兩個轉態點的時間差TD2。例如，在本範例實施例中，當分析圖3所示的脈波WV31時，時間差TD2即為轉態點TP1與TP3的時間差。
比較電路433耦接至計算電路431與432。比較電路433用以接收時間差TD1與TD2並且將時間差TD1與一個門檻值進行比較。根據時間差TD1與此門檻值的比較結果，比較電路433會決定對應的一個位元資料BD。在本範例實施例中，比較電路433會將時間差TD2的一半作為此門檻值。藉此，在分析圖3所示的輸入資料串流IDS時，比較電路433會判斷時間差TD1是否大於時間差TD2的一半；若時間差TD1大於時間差TD2的一半，比較電路433會決定輸出位元資料“0”；若時間差TD1不大於(例如，小於或等於)時間差TD2的一半，則比較電路433會決定輸出位元資料“1”。上述獲得時間差TD1與TD2、將時間差TD1與門檻值進行比較並且據以決定對應的一個位元資料的操作會被重複執 行，直到輸入資料串流IDS中的每一個脈波都被分析過為止。例如，對應於圖3所示的輸入資料串流IDS，位元資料“1”、”0”、“0”、“1”及“1”會被決定並且被輸出。
輸出電路434耦接至差動訊號轉換電路41與比較電路433並且用以接收輸入資料串流IDS與位元資料BD。輸出電路434會根據輸入資料串流IDS與位元資料BD來輸出位元資料串流BDS。具體而言，輸出電路434是根據輸入資料串流IDS的時脈來取樣依序接收到的位元資料BD以輸出位元資料串流BDS。其中，根據輸入資料串流IDS的時脈來取樣位元資料BD的操作類似於將輸出電路434依序接收到的位元資料BD與輸入資料串流IDS的時脈對齊。
需注意的是，圖4僅為本發明之一範例實施例，本發明並不將取樣電路的佈局方式限制於如圖4所示的取樣電路42之佈局方式。若取樣電路421~423的耦接方式及/或其內部之電路設計改變，則取樣電路421~423所在每一個脈波中進行取樣的轉態點可能會改變，並且比較電路433執行的判斷操作也可能會對應改變。
圖5是根據本發明的另一範例實施例所繪示的資料取樣電路模組的示意圖。
請參照圖5，本範例實施例與圖4之範例實施例的差別之處在於，在本範例實施例中，計算電路532是耦接至取樣電路421與423並且用以接收取樣訊號SD1與SD3。計算電路532會根據 取樣訊號SD1與SD3來計算並輸出取樣訊號SD1與SD3所指示的兩個轉態點的時間差TD2。例如，在本範例實施例中，當分析圖3所示的脈波WV31時，時間差TD2即為轉態點TP2與TP3的時間差。比較電路533會接收時間差TD1與TD2並且將時間差TD1與一個門檻值進行比較。根據時間差TD1與此門檻值的比較結果，比較電路433會決定對應的一個位元資料BD。
本範例實施例與圖4之範例實施例的另一差別之處在於，在本範例實施例中，比較電路533會將時間差TD2作為此門檻值。藉此，在分析圖3所示的輸入資料串流IDS時，比較電路533會判斷時間差TD1是否大於時間差TD2；若時間差TD1大於時間差TD2，比較電路533會決定輸出位元資料“0”；若時間差TD1不大於(例如，小於或等於)時間差TD2，則比較電路533會決定輸出位元資料“1”。對應於圖3所示的輸入資料串流IDS，位元資料“1”、”0”、“0”、“1”及“1”同樣會被決定並且被比較電路533輸出。
值得一提的是，雖然圖5之範例實施例是以改變取樣電路的耦接方式來達到特定的功能，然而，在另一範例實施例中，亦可以是透過改變取樣電路的內部電路結構來達到相同或相似的功能。例如，在圖4的另一範例實施例中，若將原先設置在取樣電路421中的反相器或反閘元件移除並且改為設置在取樣電路422中以對欲輸入至D型正反器4220的輸入資料串流IDS執行相位反轉，則同樣可達到改變取樣電路的耦接方式所提供的功能。此外，圖4與圖5所繪示的資料取樣電路模組之電路結構僅為範 例，任何有用的電子元件都可以被額外加入至圖4與圖5所繪示的資料取樣電路模組中，以符合實務上的需求。
圖6是根據本發明的一範例實施例所繪示的資料取樣方法的流程圖。
請參照圖6，在步驟S601中，接收差動訊號並且根據所述差動訊號產生輸入資料串流。在步驟S602中，根據所述輸入資料串流的多個連續轉態點來取樣時脈訊號並且輸出取樣訊號。在步驟S603中，根據所述取樣訊號來輸出對應於所述輸入資料串流的位元資料串流。
然而，圖6中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖6中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖6的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
在本範例實施例中，上述提出的資料取樣電路模組與資料取樣方法是用於記憶體儲存裝置(亦稱，記憶體儲存系統)中，或者是用於用以控制此記憶體儲存裝置的記憶體控制電路單元中。然而，在另一範例實施例中，上述提出的資料取樣電路模組與資料取樣方法也可以是用於智慧型手機、平板電腦、筆記型電腦等各種電子裝置或通訊裝置，本發明不加以限制。
一般來說，記憶體儲存裝置包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或 從記憶體儲存裝置中讀取資料。
圖7是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖8是根據本發明的一範例實施例所繪示的電腦系統與輸入/輸出裝置的示意圖。圖9是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖7，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖8所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖8所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例 中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖9所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖10是繪示圖7所示的記憶體儲存裝置的概要方塊圖。
請參照圖10，記憶體儲存裝置100包括連接介面單元1002、記憶體控制電路單元1004與可複寫式非揮發性記憶體模組1006。
在本範例實施例中，連接介面單元1002是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元1002亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。在本範例實施例中，連接介面單元可與記憶體控制電路單元封裝在一個晶片中，或佈設於一包含記憶體控制電路單元之晶片外。
在一範例實施例中，上述資料取樣電路模組10、40或50是設置於連接介面單元1002中，從而可接收來自主機系統1000的差動訊號RXDP與RXDN並且輸出對應的位元資料串流BDS以供記憶體控制電路單元1004使用。
記憶體控制電路單元1004用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組1006中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組1006是耦接至記憶體控制電路單元1004，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組1006包括實體抹除單元304(0)~304(R)。實體抹除單元304(0)~304(R)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。在本範例實施例中，每一實體抹除單元是由64個實體程式化單元組成。然而，在本發明之其他範例實施例中，每一實體抹除單元是由128、256個 實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。
在本範例實施例中，可複寫式非揮發性記憶體模組1006為多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組1006亦可是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖11是根據本發明的一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖11，記憶體控制電路單元1004包括記憶體管理電路202、主機介面204、記憶體介面206及資料取樣電路模組208。
記憶體管理電路202用以控制記憶體控制電路單元1004的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組1006的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元1004被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組1006中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行 資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組1006的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組1006下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組1006中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組1006下達讀取指令以從可複寫式非揮發性記憶體模組1006中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組1006下達抹除指令以將資料從可複寫式非揮發性記憶體模組1006中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組1006的資料以及從可複寫式非揮發性記憶體模組1006中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB 標準、UHS-I介面標準、UHS-II介面標準、SD標準、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組1006。也就是說，欲寫入至可複寫式非揮發性記憶體模組1006的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組1006所能接受的格式。具體來說，若記憶體管理電路1102要存取可複寫式非揮發性記憶體模組406時，記憶體介面1106會傳送對應的指令序列。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元1004還包括緩衝記憶體252、電源管理電路254及錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組1006的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組1006中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組1006中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路256會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
值得一提的是，在一範例實施例中，若記憶體控制電路單元1004或記憶體儲存裝置100處於休眠、待機或低耗電等非正常工作模式，主機系統1000可以發送一個喚醒訊號至記憶體儲存裝置100。此喚醒訊號是用以將記憶體控制電路單元1004或記憶體儲存裝置100從休眠、待機或低耗電等非正常工作模式中喚醒。透過上述資料取樣電路模組10、40或50，記憶體管理電路202可以正確地識別出來自主機系統1000的訊號是否為喚醒訊號。若記憶體管理電路202判定當前來自主機系統1000的訊號是喚醒訊號，則記憶體管理電路202會將記憶體控制電路單元1004或記憶體儲存裝置100切換為正常工作模式。
在一範例實施例中，反應於記憶體控制電路單元1004或記憶體儲存裝置100的工作模式，資料取樣電路模組10、40或50會自行或者由記憶體控制電路單元1004決定是否啟動。例如，當記憶體控制電路單元1004或記憶體儲存裝置100處於休眠、待機或低耗電等非正常工作模式時，資料取樣電路模組10、40或50會被啟動；而當記憶體控制電路單元1004或記憶體儲存裝置100 處於正常工作模式時，資料取樣電路模組10、40或50不會被啟動。然而，在另一範例實施例中，資料取樣電路模組10、40或50則是會始終被啟動。例如，反應於記憶體儲存裝置100上電或開機，資料取樣電路模組10、40或50就會被啟動，直到記憶體儲存裝置100被斷電或關機為止。
綜上所述，在將接收到的差動訊號轉換為輸入資料串流之後，本發明可根據此輸入資料串流的多個連續轉態點來對一個時脈訊號進行取樣，並且根據取樣得到的取樣訊號來產生對應於所述輸入資料串流的位元資料串流。藉此，本發明所使用的時脈訊號的時脈頻率將可被降低，並且對接收到的差動訊號進行處理之效率將可有效提升。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧資料取樣電路模組
11‧‧‧差動訊號轉換電路
12‧‧‧取樣電路
13‧‧‧位元資料輸出電路
BDS‧‧‧位元資料串流
IDS‧‧‧輸入資料串流
RXDP、RXDN‧‧‧差動訊號
SD‧‧‧取樣訊號

Claims (32)

  1. 一種資料取樣電路模組，包括：一差動訊號轉換電路，用以接收一差動訊號並且根據該差動訊號產生一輸入資料串流；一取樣電路，耦接該差動訊號轉換電路，其中該取樣電路用以根據該輸入資料串流的多個連續轉態點來取樣一時脈訊號並且輸出一取樣訊號；以及一位元資料輸出電路，耦接該取樣電路並且用以根據該取樣訊號來輸出對應於該輸入資料串流的一位元資料串流。
  2. 如申請專利範圍第1項所述的資料取樣電路模組，其中該些連續轉態點屬於同一個時脈週期，該些連續轉態點包括一第一轉態點、一第二轉態點及一第三轉態點，該第一轉態點與該第三轉態點是屬於一上升緣與一下降緣的其中之一，並且該第二轉態點是屬於該上升緣與該下降緣的其中之另一。
  3. 如申請專利範圍第2項所述的資料取樣電路模組，其中該位元資料輸出電路包括：至少一計算電路，用以根據該取樣訊號來獲得該些連續轉態點間的相對關係；以及一比較電路，耦接至該至少一計算電路並且用以根據該些連續轉態點間的相對關係來決定一位元資料。
  4. 如申請專利範圍第3項所述的資料取樣電路模組，其中該位元資料輸出電路更包括： 一輸出電路，耦接至該差動訊號轉換電路與該比較電路並且用以根據該輸入資料串流與該位元資料來輸出該位元資料串流。
  5. 如申請專利範圍第3項所述的資料取樣電路模組，其中該至少一計算電路包括一第一計算電路，該第一計算電路用以根據該取樣訊號來計算該第一轉態點與該第二轉態點的一第一時間差，其中該比較電路用以比較該第一時間差與一門檻值並且根據一比較結果來決定該位元資料。
  6. 如申請專利範圍第5項所述的資料取樣電路模組，其中該至少一計算電路更包括一第二計算電路，其中該第二計算電路用以根據該取樣訊號來計算該第一轉態點與該第三轉態點的一第二時間差。
  7. 如申請專利範圍第6項所述的資料取樣電路模組，其中該比較電路比較該第一時間差與該門檻值並且根據該比較結果來決定該位元資料的操作包括：判斷該第一時間差是否大於該第二時間差的一半；若該第一時間差大於該第二時間差的一半，輸出一第一位元資料；以及若該第一時間差不大於該第二時間差的一半，輸出一第二位元資料。
  8. 如申請專利範圍第5項所述的資料取樣電路模組，其中該至少一計算電路更包括一第三計算電路， 其中該第三計算電路用以根據該取樣訊號來計算該第二轉態點與該第三轉態點的一第三時間差。
  9. 如申請專利範圍第8項所述的資料取樣電路模組，其中該比較電路比較該第一時間差與該門檻值並且根據該比較結果來決定該位元資料的操作包括：判斷該第一時間差是否大於該第三時間差；若該第一時間差大於該第三時間差，輸出一第一位元資料；以及若該第一時間差不大於該第三時間差，輸出一第二位元資料。
  10. 如申請專利範圍第2項所述的資料取樣電路模組，其中該取樣電路包括：一第一取樣電路，用以根據該第一轉態點來取樣該時脈訊號並且輸出一第一取樣資料；一第二取樣電路，用以根據該第二轉態點來取樣該時脈訊號並且輸出一第二取樣資料；以及一第三取樣電路，用以根據該第三轉態點來取樣該時脈訊號並且輸出一第三取樣資料。
  11. 如申請專利範圍第10項所述的資料取樣電路模組，其中該第一取樣電路、該第二取樣電路及該第三取樣電路各別包括一D型正反器。
  12. 一種資料取樣方法，包括：接收一差動訊號並且根據該差動訊號產生一輸入資料串流； 根據該輸入資料串流的多個連續轉態點來取樣一時脈訊號並且輸出一取樣訊號；以及根據該取樣訊號來輸出對應於該輸入資料串流的一位元資料串流。
  13. 如申請專利範圍第12項所述的資料取樣方法，其中該些連續轉態點屬於同一個時脈週期，該些連續轉態點包括一第一轉態點、一第二轉態點及一第三轉態點，該第一轉態點與該第三轉態點是屬於一上升緣與一下降緣的其中之一，並且該第二轉態點是屬於該上升緣與該下降緣的其中之另一。
  14. 如申請專利範圍第13項所述的資料取樣方法，其中根據該取樣訊號來輸出對應於該輸入資料串流的該位元資料串流的步驟包括：根據該取樣訊號來獲得該些連續轉態點間的相對關係；以及根據該些連續轉態點間的相對關係來決定一位元資料。
  15. 如申請專利範圍第14項所述的資料取樣方法，其中根據該取樣訊號來輸出對應於該輸入資料串流的該位元資料串流的步驟更包括：根據該輸入資料串流與該位元資料來輸出該位元資料串流。
  16. 如申請專利範圍第14項所述的資料取樣方法，其中根據該取樣訊號來獲得該些連續轉態點間的相對關係的步驟包括：根據該取樣訊號來計算該第一轉態點與該第二轉態點的一第一時間差， 其中根據該些連續轉態點間的相對關係來決定該位元資料的步驟包括：比較該第一時間差與一門檻值並且根據一比較結果來決定一位元資料。
  17. 如申請專利範圍第16項所述的資料取樣方法，其中根據該取樣訊號來獲得該些連續轉態點間的相對關係的步驟更包括：根據該取樣訊號來計算該第一轉態點與該第三轉態點的一第二時間差。
  18. 如申請專利範圍第17項所述的資料取樣方法，其中比較該第一時間差與該門檻值並且根據該比較結果來決定該位元資料的步驟包括：判斷該第一時間差是否大於該第二時間差的一半；若該第一時間差大於該第二時間差的一半，輸出一第一位元資料；以及若該第一時間差不大於該第二時間差的一半，輸出一第二位元資料。
  19. 如申請專利範圍第16項所述的資料取樣方法，其中根據該取樣訊號來獲得該些連續轉態點間的相對關係的步驟更包括：根據該取樣訊號來計算該第二轉態點與該第三轉態點的一第三時間差。
  20. 如申請專利範圍第19項所述的資料取樣方法，其中比較該第一時間差與該門檻值並且根據該比較結果來決定該位元資料 的步驟包括：判斷該第一時間差是否大於該第三時間差；若該第一時間差大於該第三時間差，輸出一第一位元資料；以及若該第一時間差不大於該第三時間差，輸出一第二位元資料。
  21. 如申請專利範圍第13項所述的資料取樣方法，其中根據該輸入資料串流的該些連續轉態點來取樣該時脈訊號並且輸出該取樣訊號的步驟包括：根據該第一轉態點來取樣該時脈訊號並且輸出一第一取樣資料；根據該第二轉態點來取樣該時脈訊號並且輸出一第二取樣資料；以及根據該第三轉態點來取樣該時脈訊號並且輸出一第三取樣資料。
  22. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該連接介面單元包括一資料取樣電路模組，並且該資料取樣電路模組包括： 一差動訊號轉換電路，用以接收一差動訊號並且根據該差動訊號產生一輸入資料串流；一取樣電路，耦接該差動訊號轉換電路，其中該取樣電路用以根據該輸入資料串流的多個連續轉態點來取樣一時脈訊號並且輸出一取樣訊號；以及一位元資料輸出電路，耦接該取樣電路並且用以根據該取樣訊號來輸出對應於該輸入資料串流的一位元資料串流。
  23. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該些連續轉態點屬於同一個時脈週期，該些連續轉態點包括一第一轉態點、一第二轉態點及一第三轉態點，該第一轉態點與該第三轉態點是屬於一上升緣與一下降緣的其中之一，並且該第二轉態點是屬於該上升緣與該下降緣的其中之另一。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中該位元資料輸出電路包括：至少一計算電路，用以根據該取樣訊號來獲得該些連續轉態點間的相對關係；以及一比較電路，耦接至該至少一計算電路並且用以根據該些連續轉態點間的相對關係來決定一位元資料。
  25. 如申請專利範圍第24項所述的記憶體儲存裝置，其中該位元資料輸出電路更包括：一輸出電路，耦接至該差動訊號轉換電路與該比較電路並且用以根據該輸入資料串流與該位元資料來輸出該位元資料串流。
  26. 如申請專利範圍第24項所述的記憶體儲存裝置，其中該至少一計算電路包括一第一計算電路，該第一計算電路用以根據該取樣訊號來計算該第一轉態點與該第二轉態點的一第一時間差，其中該比較電路用以比較該第一時間差與一門檻值並且根據一比較結果來決定該位元資料。
  27. 如申請專利範圍第26項所述的記憶體儲存裝置，其中該至少一計算電路更包括一第二計算電路，其中該第二計算電路用以根據該取樣訊號來計算該第一轉態點與該第三轉態點的一第二時間差。
  28. 如申請專利範圍第27項所述的記憶體儲存裝置，其中該比較電路比較該第一時間差與該門檻值並且根據該比較結果來決定該位元資料的操作包括：判斷該第一時間差是否大於該第二時間差的一半；若該第一時間差大於該第二時間差的一半，輸出一第一位元資料；以及若該第一時間差不大於該第二時間差的一半，輸出一第二位元資料。
  29. 如申請專利範圍第26項所述的記憶體儲存裝置，其中該至少一計算電路更包括一第三計算電路，其中該第三計算電路用以根據該取樣訊號來計算該第二轉態點與該第三轉態點的一第三時間差。
  30. 如申請專利範圍第29項所述的記憶體儲存裝置，其中該比較電路比較該第一時間差與該門檻值並且根據該比較結果來決定該位元資料的操作包括：判斷該第一時間差是否大於該第三時間差；若該第一時間差大於該第三時間差，輸出一第一位元資料；以及若該第一時間差不大於該第三時間差，輸出一第二位元資料。
  31. 如申請專利範圍第23項所述的記憶體儲存裝置，其中該取樣電路包括：一第一取樣電路，用以根據該第一轉態點來取樣該時脈訊號並且輸出一第一取樣資料；一第二取樣電路，用以根據該第二轉態點來取樣該時脈訊號並且輸出一第二取樣資料；以及一第三取樣電路，用以根據該第三轉態點來取樣該時脈訊號並且輸出一第三取樣資料。
  32. 如申請專利範圍第31項所述的記憶體儲存裝置，其中該第一取樣電路、該第二取樣電路及該第三取樣電路各別包括一D型正反器。
TW103145950A 2014-12-27 2014-12-27 資料取樣電路模組、資料取樣方法及記憶體儲存裝置 TWI554036B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103145950A TWI554036B (zh) 2014-12-27 2014-12-27 資料取樣電路模組、資料取樣方法及記憶體儲存裝置
US14/640,032 US10672492B2 (en) 2014-12-27 2015-03-06 Data sampling circuit module, data sampling method and memory storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103145950A TWI554036B (zh) 2014-12-27 2014-12-27 資料取樣電路模組、資料取樣方法及記憶體儲存裝置

Publications (2)

Publication Number Publication Date
TW201624920A true TW201624920A (zh) 2016-07-01
TWI554036B TWI554036B (zh) 2016-10-11

Family

ID=56164987

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103145950A TWI554036B (zh) 2014-12-27 2014-12-27 資料取樣電路模組、資料取樣方法及記憶體儲存裝置

Country Status (2)

Country Link
US (1) US10672492B2 (zh)
TW (1) TWI554036B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113724773A (zh) * 2021-09-14 2021-11-30 群联电子股份有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI782841B (zh) * 2021-12-30 2022-11-01 新唐科技股份有限公司 用於透過脈波調變信號進行控制的電路系統的事件偵測控制器與方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170259B1 (ko) * 1993-07-26 1999-03-30 김광호 신호처리방법 및 장치
US6078277A (en) * 1998-07-02 2000-06-20 Motorola, Inc. Arrangement and method for producing a plurality of pulse width modulated signals
US6452377B1 (en) * 1999-11-12 2002-09-17 Itt Manufacturing Enterprises, Inc. Phase meter using a permuter and matched filter
US6472913B2 (en) * 2001-01-26 2002-10-29 Oki Electric Industry Co., Ltd Method and apparatus for data sampling
EP1562291B1 (en) * 2004-02-04 2007-04-18 Infineon Technologies AG Apparatus for providing a random bit stream
JP2008167303A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd データサンプリング回路及びデータサンプリング方法
TW200847636A (en) * 2007-05-21 2008-12-01 Faraday Tech Corp Data fetch circuit and method thereof
US7911266B2 (en) * 2009-01-19 2011-03-22 National Central University Low complexity and low power phase shift keying demodulator structure
US8464135B2 (en) * 2010-07-13 2013-06-11 Sandisk Technologies Inc. Adaptive flash interface
TWI446181B (zh) * 2011-08-08 2014-07-21 Faraday Tech Corp 資料擷取的方法與相關裝置
CN102510328B (zh) * 2011-12-29 2014-10-22 成都三零嘉微电子有限公司 一种高速并行接口电路
US8903030B2 (en) * 2012-11-07 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Clock data recovery circuit with hybrid second order digital filter having distinct phase and frequency correction latencies
TWI543597B (zh) * 2013-02-27 2016-07-21 晨星半導體股份有限公司 訊號取樣方法、資料加解密方法、以及使用這些方法的電子裝置
CN104242950B (zh) * 2013-06-21 2018-04-27 上海华虹集成电路有限责任公司 低速bpsk信号的同步解码器
US9680493B1 (en) * 2016-09-21 2017-06-13 Altera Corporation Signal monitoring systems for resolving nyquist zone ambiguity

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113724773A (zh) * 2021-09-14 2021-11-30 群联电子股份有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元
CN113724773B (zh) * 2021-09-14 2024-03-26 群联电子股份有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元

Also Published As

Publication number Publication date
US10672492B2 (en) 2020-06-02
US20160189785A1 (en) 2016-06-30
TWI554036B (zh) 2016-10-11

Similar Documents

Publication Publication Date Title
US9690490B2 (en) Method for writing data, memory storage device and memory control circuit unit
TWI470431B (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
TWI508099B (zh) 工作時脈切換方法、記憶體控制器與記憶體儲存裝置
TW201447577A (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
TW201327561A (zh) 橋接晶片組與資料儲存系統
TWI584291B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
TWI656531B (zh) 平均磨損方法、記憶體控制電路單元與記憶體儲存裝置
TWI606333B (zh) 資料處理方法、記憶體儲存裝置及記憶體控制電路單元
TWI534814B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TW201913383A (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI509615B (zh) 資料儲存方法、記憶體控制器與記憶體儲存裝置
TWI526818B (zh) 休眠模式啓動方法、記憶體控制電路單元及儲存裝置
TW201351137A (zh) 記憶體管理方法、記憶體控制器與記憶體儲存裝置
TWI536749B (zh) 解碼方法、記憶體儲存裝置與記憶體控制電路單元
TWI554036B (zh) 資料取樣電路模組、資料取樣方法及記憶體儲存裝置
TWI529721B (zh) 記憶體儲存裝置、記憶體控制電路單元及電源供應方法
TWI619015B (zh) 記憶體控制器以及記憶體控制方法
TWI494944B (zh) 記憶體模組偵測方法、記憶體控制電路單元及儲存裝置
TW201643722A (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
TWI512623B (zh) 休眠模式啓動方法、記憶體控制電路單元及儲存裝置
TWI545576B (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TWI543183B (zh) 資料取樣電路模組、資料取樣方法及記憶體儲存裝置
US8897093B2 (en) Controlling method of connector, connector, and memory storage device
TWI569201B (zh) 控制方法、記憶體控制器與資料傳輸系統
CN105807679B (zh) 数据采样电路模块、数据采样方法及存储器存储装置