TWI424445B - 指令解碼電路及其方法 - Google Patents

指令解碼電路及其方法 Download PDF

Info

Publication number
TWI424445B
TWI424445B TW098145616A TW98145616A TWI424445B TW I424445 B TWI424445 B TW I424445B TW 098145616 A TW098145616 A TW 098145616A TW 98145616 A TW98145616 A TW 98145616A TW I424445 B TWI424445 B TW I424445B
Authority
TW
Taiwan
Prior art keywords
signal
encoded data
data
instruction
unit
Prior art date
Application number
TW098145616A
Other languages
English (en)
Other versions
TW201123209A (en
Inventor
Yung Feng Lin
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Priority to TW098145616A priority Critical patent/TWI424445B/zh
Priority to US12/820,443 priority patent/US8453006B2/en
Publication of TW201123209A publication Critical patent/TW201123209A/zh
Priority to US13/888,430 priority patent/US9170601B2/en
Application granted granted Critical
Publication of TWI424445B publication Critical patent/TWI424445B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Description

指令解碼電路及其方法
本發明是有關於一種指令解碼電路及指令解碼方法，且特別是有關於一種可提高記憶體裝置之效能的指令解碼電路及指令解碼方法。
第1圖繪示為傳統之一指令解碼器在解碼一指令時之多個訊號之時序圖。一般而言，指令解碼器係適用於一記憶體裝置中，用以解碼從一主機裝置所要求的指令。指令解碼器平行地接收多個訊號SIO[3:0](包含分別從四個接腳平接接收之訊號SIO[3]、SIO[2]、SIO[1]、SIO[0])，而一指令之編碼資料經由此些訊號而被傳送。編碼資料係由指令解碼器進行解碼而產生一啟動訊號MODE，以使記憶體裝置執行一對應的操作。然而，於傳統之一指令解碼器中，啟動訊號MODE係落後此些輸入訊號SIO[3:0]至少三個延遲時間t1、t2及t3，如第1圖所示。茲詳細說明如下。
指令解碼器通常係參照於一外部時脈訊號SCK來進行操作。此外部時脈訊號SCK能讓記憶體裝置的內部電路以同步的方式來進行操作。參照於外部時脈訊號SCK的多個不同的脈波時段，指令的編碼資料會經由輸入訊號SIO[3:0]而被傳送。舉例來說，如第1圖所示，此指令包含8位元的編碼資料，其中，經由此輸入訊號SIO[3:0]，高四位元編碼資料CMD[3:0]會參照於外部時脈訊號SCK之一第一脈波時段D1而被傳送，而低四位元編碼資料CMD[7:4]參照於外部時脈訊號SCK之一第二脈波時段D2而被傳送。為了符合預備時間(setup time)與持續時間(hold time)的規定，輸入訊號SIO[3:0]通常會領先外部時脈訊號SCK。如此，外部時脈訊號SCK將會落後於輸入訊號SIO[3:0]一延遲時間t1，如第1圖所示。
再者，外部時脈訊號SCK會由電路元件轉換成一內部時脈訊號CLK，其係用以作為閂鎖並解碼從輸入訊號SIO[3:0]取得的指令的編碼資料的參考時脈。由於電路元件的訊號的傳送延遲，用於解碼的內部時脈訊號CLK會落後外部時脈訊號SCK一延遲時間t2。再者，於解碼的過程中，編碼資料會在內部時脈訊號CLK的上升緣(rising edge)處被取樣。接著，再對編碼資料進行邏輯運算以解碼此指令。如此，內部時脈訊號CLK與啟動訊號MODE之間另存在有一延遲時間t3。
此些延遲時間t1至t3會影響記憶體裝置的效能，其原因在於產生啟動訊號MODE的時間點T會太晚，致使記憶體裝置所能執行之對應至啟動訊號MODE的操作的時間只剩下時段P的時間長度。此外，在這種情況下，為了讓時段P夠長，外部時脈訊號SCK的週期將無法再被縮短，使得外部時脈訊號SCK的頻率將無法提高，使得記憶體裝置的效能受到影響。故知，如何提高記憶體裝置的效能乃業界所致力之方向之一。
本發明係有關於一種指令解碼電路及指令解碼方法，其可提高記憶體裝置的效能。
根據本發明之一方面，提出一種解碼電路，用以解碼一所收指令。所收指令至少於一時脈訊號之兩個時脈週期內被傳送，並據以分成前段編碼資料與後段編碼資料，解碼電路包括一預觸發訊號產生單元、一比較單元及一啟動訊號產生單元。預觸發訊號產生單元用以擷取所收指令之前段編碼資料，並在其符合一預定指令之相對應前段編碼資料時，產生一預觸發訊號。比較單元用以在所收指令之後段編碼資料與預定指令之相對應後段編碼資料相同時，產生一匹配訊號。而啟動訊號產生單元則是根據預觸發訊號與匹配訊號，輸出一啟動訊號。啟動訊號用以啟動預定指令所對應之操作。
根據本發明之另一方面，提出一種解碼方法，用以解碼一所收指令。所收指令至少於一時脈訊號之兩個時脈週期內被傳送，並據以分成前段編碼資料與後段編碼資料。此解碼方法包括下列步驟。於所收指令之前段編碼資料符合一預定指令之相對應前段編碼資料時，產生一預觸發訊號。在所收指令之後段編碼資料與預定指令之相對應後段編碼資料相同時，產生一匹配訊號。根據預觸發訊號與匹配訊號，輸出一啟動訊號，啟動訊號用以啟動預定指令所對應之操作。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
本發明之實施例揭露一解碼電路及一解碼方法，用以解碼一所收指令。所收指令至少於一時脈訊號之兩個時脈週期內被傳送，並據以分成前段編碼資料與後段編碼資料。此解碼電路包括一預觸發訊號產生單元、一比較單元、及一啟動訊號產生單元。預觸發訊號產生單元用以擷取所收指令之前段編碼資料，並在其符合一預定指令之相對應前段編碼資料時，產生一預觸發訊號。比較單元用以在所收指令之後段編碼資料與預定指令之相對應後段編碼資料相同時，產生一匹配訊號。而啟動訊號產生單元則是根據預觸發訊號與匹配訊號，輸出一啟動訊號。啟動訊號用以啟動預定指令所對應之操作。
藉由使預觸發信號比後段編碼資料更早產生，以讓所需之啟動訊號能提早產生。所謂更早產生此預觸發信號的作法，亦可視為藉由使用所收指令之預備時間(setup time)的方式，來使產生啟動訊號的時間點往前移。如此，本實施例能提高所應用之記憶體裝置的效能。此外，本實施例亦可讓此記憶體裝置得以在高頻時脈下操作。
茲以一範例性實施例，並配合第2圖及第3圖進一步說明如下。第2圖繪示為依照本發明一實施例之訊號波形圖之一例。第3圖繪示為依照本發明一實施例之一解碼電路之方塊圖。解碼電路300包括一預觸發訊號產生單元310、一輸入單元320、一比較單元330、及一啟動訊號產生單元340。解碼電路300用以執行第2圖之解碼方法的多個步驟，以回應於來自一主機裝置(未繪示)之一所收指令CMD，而產生一用以啟動對應操作的啟動訊號MODE’。此啟動訊號MODE’例如是模式啟動訊號，而啟動訊號產生單元340例如是一模式啟動訊號產生單元。假設所收指令CMD係於時脈訊號SCK之兩個時脈週期P1與P2內被傳送，第一個時脈週期P1內傳送者為前段編碼資料CMD[a]，而第二個時脈週期P2內傳送者為後段編碼資料CMD[b]。
首先，預觸發訊號產生單元310擷取所收指令CMD之前段編碼資料CMD[a]，並在前段編碼資料CMD[a]符合一預定指令CMDp之相對應前段編碼資料CMDp[a]時，產生一預觸發訊號ICLK。
接著，比較單元330在所收指令CMD之後段編碼資料CMD[b]與預定指令CMDp之相對應後段編碼資料CMDp[b]相同時，產生一匹配訊號M。然後，啟動訊號產生單元340根據預觸發訊號ICLK與匹配訊號M輸出啟動訊號MODE’。啟動訊號MODE’用以啟動預定指令CMDp所對應之操作。如此，與第1圖相較，產生啟動訊號MODE’的時間點將會提前，而使得記憶體裝置提早執行預定指令CMDp所對應之操作，以提高所應用之記憶體裝置的效能，並減少主機裝置所需等待的時間。
此外，解碼電路300例如更包括一輸入單元320，用以接收所收指令CMD之後段編碼資料CMD[b]，並將之傳送給比較單元330。
於一範例性實施例中，預定指令例如係用以讀取記憶體裝置之識別(identification)相關資訊的指令，以告知主機裝置此記憶體裝置之製造廠商與型號等識別相關資訊。此識別相關資訊例如不儲存於記憶體裝置之記憶胞陣列中，故其讀取之操作方式與讀取記憶胞陣列之操作方式不同。然本發明亦不限於此。而所收指令CMD例如具有m個資料單位(例如是位元)的編碼資料，其係由記憶體裝置外部之主機裝置參照一外部時脈訊號SCK傳送而來。較佳地，預觸發訊號產生單元310可依據此外部時脈訊號SCK來產生預觸發訊號ICLK，例如藉由延遲外部時脈訊號SCK之一個脈波來產生預觸發訊號ICLK。
對於所收指令CMD而言，前段編碼資料CMD[a]例如至少包括所收指令CMD之一高位位元的資料，而後段編碼資料CMD[b]至少包括所收指令CMD之一低位位元的資料。
簡而言之，於本實施例中，藉由先比對所收指令CMD之前段編碼資料CMD[a]與預定指令CMDp之相對應前段編碼資料CMDp[a]，當得知兩者相同時，可以猜測出所收指令CMD很可能是預定指令CMDp。此時，產生預觸發訊號ICLK。當在所收指令之後段編碼資料CMD[b]與預定指令CMDp之相對應後段編碼資料CMDp[b]相同時，即可得知此所收指令CMD確實為預定指令CMDp，故可藉由產生啟動訊號MODE’，來使記憶體裝置執行此預定指令CMDp所對應之操作。如此，相較於第1圖之傳統作法，由於預觸發訊號ICLK可於後段編碼資料CMD[b]上升緣之前產生，故可以使本實施例之啟動訊號MODE’比第1圖之啟動訊號MODE還早產生，故可以讓記憶體裝置可以更快速地執行啟動訊號MODE'所對應之操作，以增加記憶體裝置之效率並減少外部主機所需之等待時間。
茲以兩個實際應用的實施例詳細地進一步說明解碼電路300，然本發明亦不限於此。
第一例
於第一例中，所收指令CMD之編碼資料係由主機裝置參照外部時脈訊號SCK之不同的脈衝而經由多個輸入訊號並列式地(parallelly)傳送。請參照第4圖及第5圖。第4圖繪示為第3圖之指令解碼電路之一第一例的詳細方塊圖。第5圖繪示為第4圖之解碼電路在解碼所收指令時之多個訊號之時序圖之一例。
於此例中，係以所收指令CMD具有8位元的編碼資料為例做說明，然本發明不限於此。所收指令CMD之此8位元編碼資料係經由四個輸入訊號SIO[3:0]並列式地傳送，且可於編碼電路400的四個輸入/輸出(input/output)端上量測而得。舉例來說，如第5圖所示，經由此四個輸入訊號SIO[3:0]，高四位元編碼資料CMD[3:0]係參照外部時脈訊號SCK之一第一脈波時段D1傳送而來，而低四位元編碼資料CMD[7:4]係參照外部時脈訊號SCK之一第二脈波時段D2傳送而來。
如第4圖所示，解碼電路400包含一預觸發訊號產生單元410、一輸入單元420、一比較單元430、及一啟動訊號產生單元440。預觸發訊號產生單元410具有一緩衝器411及一訊號產生電路412。緩衝器411用以接收外部時脈訊號SCK。而訊號產生電路412則例如是用以判斷所收指令CMD之高四位元編碼資料CMD[3:0]是否符合預定指令CMDp之高四位元編碼資料CMDp[3:0]。若符合，則訊號產生電路412依據外部時脈訊號SCK來產生一預觸發訊號ICLK。訊號產生電路412例如是延遲第一脈波時段D1所對應之脈波以產生預觸發訊號ICLK。如此，便可在用以擷取所收指令CMD之低四位元編碼資料CMD[7:4]之外部時脈訊號SCK的第二脈波時段D2前，讓所產生的預觸發訊號ICLK成為致能。
輸入單元420包含四個緩衝器421~424，分別用以接收此四個輸入訊號SIO[3:0]，並藉以經此四個輸入訊號SIO[3:0]來擷取所收指令CMD的低四位元編碼資料CMD[7:4]。比較單元430包含四個比較器431~434及一邏輯閘435。此些比較器431~434之各個比較器可由一互斥或閘所實現。此四個比較器431~434用以分別比較所收指令CMD的低四位元編碼資料CMD[7:4]與預定指令CMDp的低四位元編碼資料CMDp[7:4]。邏輯閘435可由一及閘所實現，以集總所有的比較結果，並用以對應地提供一匹配訊號M1至啟動訊號產生單元440。此匹配訊號M1表示所收指令CMD之低四位元編碼資料CMD[7:4]係與預定指令CMDp之低四位元編碼資料CMDp[7:4]相符。
於實作中，低四位元編碼資料CMDp[7:4]之各位元的資料係為二進制，而可由一高位準電壓及一低位準電壓之其中之一來表示，例如是一電源電壓及一接地電壓。如此，各比較單元431~434可耦接至高位準電壓或低位準電壓，以取得低四位元編碼資料CMDp[7:4]。舉例來說，若預定指令CMDp所具有的編碼資料為“0xFF”，則低四位元編碼資料為第二個十六進制的“F”，故比較器431~434可全部耦接至高位準電壓，以取得二進制之“1111”的編碼資料。
啟動訊號產生單元440可由一閂鎖器所實現，其係耦接至預觸發訊號產生單元410，用以接收預觸發訊號ICLK。於預觸發訊號ICLK觸發後，閂鎖器會產生一跟隨匹配訊號M1的啟動訊號MODE’。如此，啟動訊號MODE’可在解碼電路400接收輸入訊號SIO[3:0]之時間點T1附近被致能，如第5圖所示。故知，相較於第1圖，本實施例可提早致能啟動訊號MODE’，而能達到增加記憶體裝置效能的功效。這種情況下，外部時脈訊號SCK的週期將可再被縮短，使得外部時脈訊號SCK的頻率可以提高。
第二例
於第二例中，指令之編碼資料係由主機裝置參照外部時脈訊號SCK之不同的時段而經由多個輸入訊號串列式地(sequentially)傳送而來。請參照第6圖及第7圖。第6圖繪示為依照本發明第3圖之解碼電路之第二例的詳細方塊圖。第7圖繪示為從第6圖之解碼電路在解碼所收指令時之多個訊號之時序圖。
於此例中，所收指令CMD之此8位元編碼資料係經由一輸入訊號SIO[0]依序地傳送而來，且可於編碼電路600的一輸入/輸出端上量測而得。舉例來說，如第5圖所示，經由此輸入訊號SIO[0]，高七位元編碼資料CMD[6:0]係參照外部時脈訊號SCK之脈波時段D0~D6依序傳送而來，而最低有效位元(least significant bit)編碼資料CMD[7]係參照外部時脈訊號SCK之一脈波時段D7傳送而來。
如第6圖所示，解碼電路600與上述之解碼電路400不同之處在於，解碼電路600係僅藉由從輸入訊號SIO[0]擷取編碼資料來產生啟動訊號MODE’。對應地，輸入單元620包含一緩衝器621，用以接收輸入訊號SIO[0]，以經由此輸入訊號SIO[0]來擷取所收指令CMD的最低有效位元編碼資料CMD[7]。比較單元630則包含一比較器631，用以比較所收指令CMD的最低有效位元編碼資料CMD[7]與預定指令CMDp的最低有效位元編碼資料CMDp[7]，並據以提供一匹配訊號M2。此匹配訊號M2表示所收指令CMD之最低有效位元編碼資料CMD[p]是否與預定指令CMDp之最低有效位元編碼資料CMDp[7]相同。對於第6圖所示之解碼電路600而言，其作動方式可從上述第一實施例中相關的說明推導而得，故不於此重述。相仿地，啟動訊號MODE’可在解碼電路600接收輸入訊號SIO[0]之時間點T2附近被致能，如第7圖所示。故知，相較於第1圖，本實施例亦可提早致能啟動訊號MODE’，而能增加記憶體裝置之效能。
於本發明之實施例中，第一實施例之解碼電路400可應用於一四倍輸入/輸出介面(quad input/output interface,QPI)之串列快取記憶體，而第二實施例之解碼電路600可應用於一單輸入/輸出介面(single input/output interface,SPI)之串列快取記憶體。
於本發明之實施例中，由於產生啟動訊號MODE'的時間點可被提前，記憶體裝置可以更快速地執行啟動訊號MODE'所對應之操作，以增加記憶體裝置之效率並減少外部主機所需之等待時間。如此，記憶體裝置亦能操作在高頻時脈下。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300、400、600．．．解碼電路
310、410、610．．．預觸發訊號產生單元
320、420、620．．．輸入單元
330、430、630．．．比較單元
340、440、640．．．啟動訊號產生單元
411、421~424、621．．．緩衝器
412．．．訊號產生電路
431~434、631．．．比較器
435．．．邏輯閘
CMD．．．所收指令
CMDp．．．預定指令
CMD[a]．．．前段編碼資料
CMD[b]．．．後段編碼資料
CMD[3:0]．．．高四位元編碼資料
CMD[7:4]．．．低四位元編碼資料
D0~D7．．．脈波時段
ICLK．．．預觸發訊號
M1、M2．．．匹配訊號
MODE、MODE’．．．啟動訊號
SCK．．．外部時脈訊號
SIO[3:0]、SIO[0]．．．訊號
T、T1、T2．．．時間點
t1、t2、t3．．．延遲時間
第1圖繪示為從傳統之一指令解碼器在解碼一指令時之多個訊號之時序圖。
第2圖繪示為依照本發明一實施例之訊號波形圖之一例。
第3圖繪示為依照本發明一實施例之一解碼電路之方塊圖。
第4圖繪示為繪示為第3圖之指令解碼電路之一第一例的詳細方塊圖。
第5圖繪示為第4圖之解碼電路在解碼所收指令時之多個訊號之時序圖之一例。
第6圖繪示為依照本發明第3圖之解碼電路之第二例的詳細方塊圖。
第7圖繪示為從第6圖之解碼電路在解碼所收指令時之多個訊號之時序圖。
300．．．解碼電路
310．．．預觸發訊號產生單元
320．．．輸入單元
330．．．比較單元
340．．．啟動訊號產生單元

Claims (11)

  1. 一種解碼電路，用以解碼一所收指令，該所收指令至少於一時脈訊號之兩個時脈週期內被傳送，並據以分成前段編碼資料與後段編碼資料，該解碼電路包括：一預觸發訊號產生單元，用以擷取該所收指令之該前段編碼資料，並在其符合一預定指令之相對應前段編碼資料時，產生一預觸發訊號；一比較單元，用以在該所收指令之該後段編碼資料與該預定指令之相對應後段編碼資料相同時，產生一匹配訊號；以及一啟動訊號產生單元，根據該預觸發訊號與該匹配訊號，輸出一啟動訊號，該啟動訊號用以啟動該預定指令所對應之操作。
  2. 如申請專利範圍第1項所述之解碼電路，更包括一輸入單元，用以並列式地接收該所收指令之該後段編碼資料，而該比較單元包括：複數個比較器，分別用以比較該所收指令之該後段編碼資料與該預定指令之相對應後段編碼資料之每個資料單位之資料；以及一邏輯閘，耦接至該些比較器，用以對應地提供該匹配訊號。
  3. 如申請專利範圍第2項所述之解碼電路，其中各比較器係由一互斥或閘所實現，而該邏輯閘係由一及閘所實現。
  4. 如申請專利範圍第1項所述之解碼電路，其中該啟動訊號產生單元係由一閂鎖器所實現。
  5. 如申請專利範圍第1項所述之解碼電路，更包括一輸入單元，用以串列式地接收該所收指令之該後段編碼資料，該所收指令之該後段編碼資料係包括一個資料單位之資料，而該比較單元包括：一比較器，用以比較該所收指令之該後段編碼資料之一個資料單位之資料與該預定指令之相對應後段編碼資料之一個資料單位之資料，並提供該匹配訊號。
  6. 如申請專利範圍第1項所述之解碼電路，其中該解碼電路適用於一記憶體，而該預定指令係用以讀取該記憶體之識別(identification)相關資訊。
  7. 一種解碼方法，用以解碼一所收指令，該所收指令至少於一時脈訊號之兩個時脈週期內被傳送，並據以分成前段編碼資料與後段編碼資料，該解碼方法包括：於該所收指令之該前段編碼資料符合一預定指令之相對應前段編碼資料時，產生一預觸發訊號；在該所收指令之該後段編碼資料與該預定指令之相對應後段編碼資料相同時，產生一匹配訊號；以及根據該預觸發訊號與該匹配訊號，輸出一啟動訊號，該啟動訊號用以啟動該預定指令所對應之操作。
  8. 如申請專利範圍第7項所述之解碼方法，更包括下列步驟：並列式地接收該所收指令之該後段編碼資料；其中，產生該匹配訊號之步驟包括：藉由使用複數個比較器，分別比較該所收指令之該後段編碼資料與該預定指令之相對應後段編碼資料之每個資料單位之資料；藉由使用耦接至該些比較器之一邏輯閘，以對應地提供該匹配訊號。
  9. 如申請專利範圍第7項所述之解碼方法，更包括：串列式地接收該所收指令之該後段編碼資料，該所收指令之該後段編碼資料係包括一個資料單位之資料；其中，產生該匹配訊號之步驟包括：藉由使用一比較器，以比較該所收指令之該後段編碼資料之一個資料單位之資料與該預定指令之相對應後段編碼資料之一個資料單位之資料，並提供該匹配訊號。
  10. 如申請專利範圍第7項所述之解碼方法，係適用於一記憶體，而該預定指令係用以讀取該記憶體之識別(identification)相關資訊。
  11. 一種解碼方法，用以解碼一所收指令，該所收指令至少於一時脈訊號之兩個時脈週期內被傳送，並據以分成前段編碼資料與後段編碼資料，該解碼方法包括：於該所收指令之該前段編碼資料符合一預定指令之相對應前段編碼資料時，產生一預觸發訊號；在有該預觸發訊號之下，當該所收指令之該後段編碼資料與該預定指令之相對應後段編碼資料相同時，輸出一啟動訊號，用以啟動該預定指令所對應之操作。
TW098145616A 2009-12-29 2009-12-29 指令解碼電路及其方法 TWI424445B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW098145616A TWI424445B (zh) 2009-12-29 2009-12-29 指令解碼電路及其方法
US12/820,443 US8453006B2 (en) 2009-12-29 2010-06-22 Command decoding method and circuit of the same
US13/888,430 US9170601B2 (en) 2009-12-29 2013-05-07 Command decoding method and circuit of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098145616A TWI424445B (zh) 2009-12-29 2009-12-29 指令解碼電路及其方法

Publications (2)

Publication Number Publication Date
TW201123209A TW201123209A (en) 2011-07-01
TWI424445B true TWI424445B (zh) 2014-01-21

Family

ID=44188944

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098145616A TWI424445B (zh) 2009-12-29 2009-12-29 指令解碼電路及其方法

Country Status (2)

Country Link
US (2) US8453006B2 (zh)
TW (1) TWI424445B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9015394B2 (en) * 2012-06-22 2015-04-21 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Chip select (‘CS’) multiplication in a serial peripheral interface (‘SPI’) system
US9098645B2 (en) 2012-06-22 2015-08-04 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Increasing data transmission rate in an inter-integrated circuit (‘I2C’) system
TWI486965B (zh) * 2012-10-03 2015-06-01 Pixart Imaging Inc 使用於存取裝置與控制裝置之間之一傳輸埠的通訊方法以及存取裝置
CN115641890A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 命令解码电路、存储器和电子设备
US11972832B2 (en) 2021-07-19 2024-04-30 Changxin Memory Technologies, Inc. Command decoder circuit, memory, and electronic device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4606069A (en) * 1983-06-10 1986-08-12 At&T Bell Laboratories Apparatus and method for compression of facsimile information by pattern matching
US6535450B1 (en) * 2000-08-18 2003-03-18 Micron Technology, Inc. Method for selecting one or a bank of memory devices
US7219290B2 (en) * 2001-03-06 2007-05-15 Sharp Kabushiki Kaisha Turbo decoder and turbo decoding method and storage medium where the method is stored
US7360060B2 (en) * 2002-07-31 2008-04-15 Texas Instruments Incorporated Using IMPDEP2 for system commands related to Java accelerator hardware
US20080133779A1 (en) * 2006-12-04 2008-06-05 Atmel Corporation Device and method for access time reduction by speculatively decoding non-memory read commands on a serial interface
US7433260B2 (en) * 2004-12-14 2008-10-07 Seiko Epson Corporation Memory device and print recording material receptacle providing memory device
US20090059692A1 (en) * 2007-09-04 2009-03-05 Hynix Semiconductor Inc. Semiconductor memory device and operation method of the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3599182A (en) * 1969-01-15 1971-08-10 Ibm Means for reducing power consumption in a memory device
IT1128762B (it) * 1980-02-20 1986-06-04 Cselt Centro Studi Lab Telecom Circuito per diagnosi di reti di connessione pcm
US4945500A (en) * 1987-11-04 1990-07-31 Schlumberger Technologies, Inc. Triangle processor for 3-D graphics display system
US5008859A (en) * 1988-12-07 1991-04-16 United States Of America Acoustic transponder receiver circuit
KR0163179B1 (ko) * 1989-03-31 1999-01-15 미다 가쓰시게 데이타 프로세서
US5438668A (en) * 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
US5537629A (en) * 1994-03-01 1996-07-16 Intel Corporation Decoder for single cycle decoding of single prefixes in variable length instructions
US5778440A (en) * 1994-10-26 1998-07-07 Macronix International Co., Ltd. Floating gate memory device and method for terminating a program load cycle upon detecting a predetermined address/data pattern
JP3279852B2 (ja) * 1994-12-14 2002-04-30 株式会社日立製作所 信号復号装置
US7149825B2 (en) * 2003-08-08 2006-12-12 Hewlett-Packard Development Company, L.P. System and method for sending data at sampling rate based on bit transfer period
CN101401090B (zh) * 2004-04-19 2010-08-25 加利福尼亚大学董事会 深度包过滤器及深度包过滤方法
FR2883121B1 (fr) * 2005-03-11 2007-04-27 France Telecom Procede et dispositif de decodage de codes a roulettes
CN101399087B (zh) 2007-09-25 2012-05-23 智原科技股份有限公司 可编程存储器内建自测电路与时钟切换电路
US7929356B2 (en) * 2008-09-05 2011-04-19 Atmel Corporation Method and system to access memory

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4606069A (en) * 1983-06-10 1986-08-12 At&T Bell Laboratories Apparatus and method for compression of facsimile information by pattern matching
US6535450B1 (en) * 2000-08-18 2003-03-18 Micron Technology, Inc. Method for selecting one or a bank of memory devices
US7219290B2 (en) * 2001-03-06 2007-05-15 Sharp Kabushiki Kaisha Turbo decoder and turbo decoding method and storage medium where the method is stored
US7360060B2 (en) * 2002-07-31 2008-04-15 Texas Instruments Incorporated Using IMPDEP2 for system commands related to Java accelerator hardware
US7433260B2 (en) * 2004-12-14 2008-10-07 Seiko Epson Corporation Memory device and print recording material receptacle providing memory device
US20080133779A1 (en) * 2006-12-04 2008-06-05 Atmel Corporation Device and method for access time reduction by speculatively decoding non-memory read commands on a serial interface
US20090059692A1 (en) * 2007-09-04 2009-03-05 Hynix Semiconductor Inc. Semiconductor memory device and operation method of the same

Also Published As

Publication number Publication date
US8453006B2 (en) 2013-05-28
US20110161718A1 (en) 2011-06-30
US9170601B2 (en) 2015-10-27
US20130246836A1 (en) 2013-09-19
TW201123209A (en) 2011-07-01

Similar Documents

Publication Publication Date Title
TWI424445B (zh) 指令解碼電路及其方法
TWI665683B (zh) 在半導體記憶體中提供內部記憶體命令及控制信號之裝置及方法
US10825492B2 (en) Methods and apparatuses for command shifter reduction
KR20150106524A (ko) 트레이닝 방법을 수행하는 반도체장치 및 반도체시스템
KR20060082196A (ko) 단일 라인을 이용한 직렬 데이터 통신 방법 및 그 장치
US8320205B2 (en) Semiconductor memory device, semiconductor system including the semiconductor memory device, and method for operating the semiconductor memory device
US20150063044A1 (en) Strobe signal generation device and memory apparatus using the same
US10020018B2 (en) DSD decoder and audio system
US10475492B1 (en) Circuit and method for read latency control
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
US10802721B2 (en) Memory devices configured to latch data for output in response to an edge of a clock signal generated in response to an edge of another clock signal
CN109087677B (zh) 存储器装置及其数据读取方法
CN102129362B (zh) 指令解码电路及其方法
US10910022B1 (en) Semiconductor devices
US9466396B2 (en) Semiconductor devices and semiconductor systems including the same
CN114489308B (zh) 集成电路及其系统内编程电路
JP2014215178A (ja) 半導体装置
US11443782B2 (en) Electronic device to perform read operation and mode register read operation
US7755969B2 (en) Address receiving circuit for a semiconductor apparatus
JPH09167494A (ja) 同期形半導体メモリ装置のアドレスデコーディング回路
CN117559985A (zh) 控制电路和半导体存储器
KR20110001225A (ko) 반도체 메모리 장치 및 그 테스트 방법
KR20110012644A (ko) 반도체 메모리 장치의 명령어 디코더
TW201432463A (zh) 存取系統
KR20030001967A (ko) 플래쉬 메모리를 내장한 마이크로 콘트롤러 장치 및 그제어 방법