JP3279852B2 - 信号復号装置 - Google Patents
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- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- Engineering & Computer Science (AREA)
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- Compression Or Coding Systems Of Tv Signals (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は符号化された信号の復号
装置に関する。さらに詳しくは、画像等の情報を可変長
符号化又は固定長符号化を用いて圧縮符号化した場合の
信号復号装置に関する。
装置に関する。さらに詳しくは、画像等の情報を可変長
符号化又は固定長符号化を用いて圧縮符号化した場合の
信号復号装置に関する。
【０００２】
【従来の技術】画像等のディジタル信号情報を圧縮する
手段として、情報の発生頻度に応じて異なった符号長の
符号を割り当てる可変長符号化が知られている。
手段として、情報の発生頻度に応じて異なった符号長の
符号を割り当てる可変長符号化が知られている。
【０００３】可変長符号の復号回路の一般的な構成を図
９に示す。符号は、Ｎビットを単位としてポートＢ１か
らバッファＢ２に、ラッチ回路Ｂ８からの符号要求信号
に応じて入力される。入力された符号は、ラッチ回路Ｂ
４で保持される。ラッチ回路Ｂ４の出力は、ラッチ回路
Ｂ３にも供給されるように構成されている。
９に示す。符号は、Ｎビットを単位としてポートＢ１か
らバッファＢ２に、ラッチ回路Ｂ８からの符号要求信号
に応じて入力される。入力された符号は、ラッチ回路Ｂ
４で保持される。ラッチ回路Ｂ４の出力は、ラッチ回路
Ｂ３にも供給されるように構成されている。
【０００４】バレルシフタＢ５へは、ラッチ回路Ｂ３，
Ｂ４の出力が入力される。バレルシフタＢ５は、この入
力２Ｎビットの中から、ラッチ回路Ｂ７からのシフト信
号に応じて適当なＮビットを出力する。適当なＮビット
に区切られ出力された符号は符号テーブルＢ６に入力さ
れる。符号テーブルＢ６は、復号データをポートＢＡに
出力すると同時に、その符号の符号長を出力する。出力
された符号長は、加算器Ｂ９に入力され、１つまえのシ
フト量を保持しておくラッチ回路Ｂ７の出力と加算さ
れ、ラッチ回路Ｂ７に出力される。このとき、シフト量
がＮビットを越えた場合に、加算器Ｂ９からは、キャリ
ー信号が出力され、ラッチ回路Ｂ８に保持される。ラッ
チ回路Ｂ８からのキャリー信号は、バッファーＢ２及び
ラッチ回路Ｂ３，Ｂ４に入力され、新しい符号Ｎビット
がそれぞれに入力される。
Ｂ４の出力が入力される。バレルシフタＢ５は、この入
力２Ｎビットの中から、ラッチ回路Ｂ７からのシフト信
号に応じて適当なＮビットを出力する。適当なＮビット
に区切られ出力された符号は符号テーブルＢ６に入力さ
れる。符号テーブルＢ６は、復号データをポートＢＡに
出力すると同時に、その符号の符号長を出力する。出力
された符号長は、加算器Ｂ９に入力され、１つまえのシ
フト量を保持しておくラッチ回路Ｂ７の出力と加算さ
れ、ラッチ回路Ｂ７に出力される。このとき、シフト量
がＮビットを越えた場合に、加算器Ｂ９からは、キャリ
ー信号が出力され、ラッチ回路Ｂ８に保持される。ラッ
チ回路Ｂ８からのキャリー信号は、バッファーＢ２及び
ラッチ回路Ｂ３，Ｂ４に入力され、新しい符号Ｎビット
がそれぞれに入力される。
【０００５】なお、可変長符号の復号回路については米
国特許公報第５，１７３，６９５号に記載されている。
国特許公報第５，１７３，６９５号に記載されている。
【０００６】
【発明が解決しようとする課題】近年の情報圧縮技術の
進展に伴い、符号化方法も複雑化してきており、可変長
符号と固定長符号が複雑に混在する符号列を復号化する
必要が生じている。これに対しては、上述した可変長符
号の復号回路のみでは対応ができず、可変長符号と固定
長符号とが混在する場合にも有効に復号化を行える復号
装置が必要とされる。また、単純に可変長符号の復号装
置と固定長符号の復号装置とを別々に備えるだけでは、
回路構成の複雑化、回路面積の増大等を引き起こし、さ
らには高速な復号処理を妨げるおそれがある。
進展に伴い、符号化方法も複雑化してきており、可変長
符号と固定長符号が複雑に混在する符号列を復号化する
必要が生じている。これに対しては、上述した可変長符
号の復号回路のみでは対応ができず、可変長符号と固定
長符号とが混在する場合にも有効に復号化を行える復号
装置が必要とされる。また、単純に可変長符号の復号装
置と固定長符号の復号装置とを別々に備えるだけでは、
回路構成の複雑化、回路面積の増大等を引き起こし、さ
らには高速な復号処理を妨げるおそれがある。
【０００７】また、符号化方法の複雑化は、符号列の構
造の複雑化を招き、同じ符号化方式が採用される符号列
のなかでも高速に復号処理を行う必要のある符号列部分
と比較的復号処理に時間をかけることができる符号列部
分とが複雑に混在するようになってきている。従って、
このような複雑な構造を持つ符号列を、復号するのに好
適な復号装置の構成を実現することが要求されている。
造の複雑化を招き、同じ符号化方式が採用される符号列
のなかでも高速に復号処理を行う必要のある符号列部分
と比較的復号処理に時間をかけることができる符号列部
分とが複雑に混在するようになってきている。従って、
このような複雑な構造を持つ符号列を、復号するのに好
適な復号装置の構成を実現することが要求されている。
【０００８】さらに、複雑な構成を有する符号列を復号
化する場合には、既に復号した符号あるいは現時点で復
号している符号によって次の符号の性質や復号方法が異
なり、これに対応した復号処理を変更を行わなければ適
切な復号処理が実行できない。
化する場合には、既に復号した符号あるいは現時点で復
号している符号によって次の符号の性質や復号方法が異
なり、これに対応した復号処理を変更を行わなければ適
切な復号処理が実行できない。
【０００９】本発明の目的は、複雑な構造を有する符号
列を、合理的な回路構成で好適に復号化することのでき
る信号復号装置を提供することにある。
列を、合理的な回路構成で好適に復号化することのでき
る信号復号装置を提供することにある。
【００１０】本発明の他の目的は、可変長符号と固定長
符号とが混在する符号列を復号することが可能な信号復
号装置を提供することにある。
符号とが混在する符号列を復号することが可能な信号復
号装置を提供することにある。
【００１１】本発明の他の目的は、可変長符号と固定長
符号とが混在する符号列を、単純かつ合理適な回路構成
により復号することのできる信号復号装置を提供するこ
とにある。
符号とが混在する符号列を、単純かつ合理適な回路構成
により復号することのできる信号復号装置を提供するこ
とにある。
【００１２】本発明の他の目的は、高速に処理する必要
のある符号列部分と、比較的復号処理に時間をかけるこ
とのできる符号列部分とが混在する符号列を高速に復号
することのできる回路構成を有した信号処理装置を提供
することにある。
のある符号列部分と、比較的復号処理に時間をかけるこ
とのできる符号列部分とが混在する符号列を高速に復号
することのできる回路構成を有した信号処理装置を提供
することにある。
【００１３】本発明の他の目的は、符号列の構造によ
り、既に復号した復号データによって次の符号の性質や
復号方法が異なる場合においても適切な復号処理が実行
できる信号復号装置を提供することにある。
り、既に復号した復号データによって次の符号の性質や
復号方法が異なる場合においても適切な復号処理が実行
できる信号復号装置を提供することにある。
【００１４】本発明のさらなる目的は、本願の明細書又
は図面の記載から明らかになるであろう。
は図面の記載から明らかになるであろう。
【００１５】
【課題を解決するための手段】本発明の代表的な実施例
によれば、上述した課題を解決するために以下の手段を
用いる。
によれば、上述した課題を解決するために以下の手段を
用いる。
【００１６】本発明の代表的な実施例によれば、供給さ
れる符号列に対し共通のシフタ回路を設け、シフト回路
により適当にシフトされた符号データに対し、可変長符
号を復号する可変長復号回路と固定長符号を復号する固
定長復号回路とを並列に設けている。また、可変長復号
回路と固定長復号回路のそれぞれの出力である復号デー
タを共通の復号データバスに接続する。また、可変長復
号回路と固定長復号回路のそれぞれから出力される符号
長データを共通の符号長バスを通じてシフト回路に供給
する構成をとる。
れる符号列に対し共通のシフタ回路を設け、シフト回路
により適当にシフトされた符号データに対し、可変長符
号を復号する可変長復号回路と固定長符号を復号する固
定長復号回路とを並列に設けている。また、可変長復号
回路と固定長復号回路のそれぞれの出力である復号デー
タを共通の復号データバスに接続する。また、可変長復
号回路と固定長復号回路のそれぞれから出力される符号
長データを共通の符号長バスを通じてシフト回路に供給
する構成をとる。
【００１７】また、本発明の代表的な実施例によれば、
高速な復号処理が要求される符号を復号化する復号回路
と、比較的復号処理に時間をかけることができる符号を
復号化する復号回路とを別個に並列に設ける構成をと
る。具体的には、可変長復号化を行う回路部分を、高速
な復号処理が要求されるＤＣＴ係数の復号化を行う可変
長復号化回路と、それ以外の復号を行う可変長復号化回
路とを別個に設け、共通のシフト回路の出力に対し並列
に設けている。また、両可変長復号化回路の出力である
復号データはそれぞれ別個のＤＣＴ係数データバスと復
号データバスとに出力する。また、両可変長復号化回路
の符号長データは共通の符号長バスを通じてシフト回路
に供給するような構成をとる。
高速な復号処理が要求される符号を復号化する復号回路
と、比較的復号処理に時間をかけることができる符号を
復号化する復号回路とを別個に並列に設ける構成をと
る。具体的には、可変長復号化を行う回路部分を、高速
な復号処理が要求されるＤＣＴ係数の復号化を行う可変
長復号化回路と、それ以外の復号を行う可変長復号化回
路とを別個に設け、共通のシフト回路の出力に対し並列
に設けている。また、両可変長復号化回路の出力である
復号データはそれぞれ別個のＤＣＴ係数データバスと復
号データバスとに出力する。また、両可変長復号化回路
の符号長データは共通の符号長バスを通じてシフト回路
に供給するような構成をとる。
【００１８】また、本発明の代表適な実施例によれば、
複数の復号回路（例えば、可変長復号回路及び固定長復
号回路）で復号された復号データが、共通の復号データ
バスを通じてレジスタに所定の順番で記憶されるよう構
成される。また、復号制御回路を有し、レジスタに記憶
された復号データの内容、復号データバス上の復号デー
タ、復号制御回路内の状態遷移を示すカウンタの値から
次の復号動作を決定するように構成される。また、各復
号回路は、復号制御回路から制御バスを通して制御信号
を受けることにより、次の復号動作が決定されるよう構
成される。
複数の復号回路（例えば、可変長復号回路及び固定長復
号回路）で復号された復号データが、共通の復号データ
バスを通じてレジスタに所定の順番で記憶されるよう構
成される。また、復号制御回路を有し、レジスタに記憶
された復号データの内容、復号データバス上の復号デー
タ、復号制御回路内の状態遷移を示すカウンタの値から
次の復号動作を決定するように構成される。また、各復
号回路は、復号制御回路から制御バスを通して制御信号
を受けることにより、次の復号動作が決定されるよう構
成される。
【００１９】
【作用】本発明の代表的な実施例によれば、可変長復号
回路と固定長復号回路を並列に設けているため、可変長
符号と固定長符号が混在する符号列を復号することがで
きる。また、シフト回路を共通に用いて、シフト回路の
出力に対し並列に可変長復号回路と固定長復号回路とを
接続することにより、シフト回路を共用することがで
き、合理的で回路面積の小さい復号回路を得ることがで
きる。また、各復号回路の復号データを共通に受ける復
号データバスを設け、各復号回路の符号長出力を共通に
受ける符号長バスを設ける構成としたことにより、復号
データバスと符号長バスを共用した合理的な回路構成の
復号回路を得ることができる。
回路と固定長復号回路を並列に設けているため、可変長
符号と固定長符号が混在する符号列を復号することがで
きる。また、シフト回路を共通に用いて、シフト回路の
出力に対し並列に可変長復号回路と固定長復号回路とを
接続することにより、シフト回路を共用することがで
き、合理的で回路面積の小さい復号回路を得ることがで
きる。また、各復号回路の復号データを共通に受ける復
号データバスを設け、各復号回路の符号長出力を共通に
受ける符号長バスを設ける構成としたことにより、復号
データバスと符号長バスを共用した合理的な回路構成の
復号回路を得ることができる。
【００２０】本発明の代表的な実施例によれば、高速な
復号処理が要求される符号を復号する復号回路と、比較
的復号処理に時間をかけることができる符号を復号する
復号回路とを別個に並列に設けているため、復号回路の
処理能力を向上させることができ、高速な復号化処理が
達成できる。また、両復号回路に対して、シフト回路及
び符号長バスを共通に設けるため回路規模を縮小するこ
とができる。また、高速な処理を必要とする復号化回路
の復号出力を、他の復号回路の復号出力が出力されるバ
スと独立して設けられたバスを通じて送出するため、各
バスが復号データによって占有される時間が緩和され
る。
復号処理が要求される符号を復号する復号回路と、比較
的復号処理に時間をかけることができる符号を復号する
復号回路とを別個に並列に設けているため、復号回路の
処理能力を向上させることができ、高速な復号化処理が
達成できる。また、両復号回路に対して、シフト回路及
び符号長バスを共通に設けるため回路規模を縮小するこ
とができる。また、高速な処理を必要とする復号化回路
の復号出力を、他の復号回路の復号出力が出力されるバ
スと独立して設けられたバスを通じて送出するため、各
バスが復号データによって占有される時間が緩和され
る。
【００２１】本発明の代表的な実施例によれば、複数の
復号回路（例えば、可変長復号回路及び固定長復号回
路）で復号された復号データが、共通の復号データバス
を通じてレジスタに所定の順番で記憶されるよう構成さ
れるため、復号した符号に応じて次の符号の処理が変更
できる信号復号装置を単純かつ合理的な回路構成で実現
することができる。
復号回路（例えば、可変長復号回路及び固定長復号回
路）で復号された復号データが、共通の復号データバス
を通じてレジスタに所定の順番で記憶されるよう構成さ
れるため、復号した符号に応じて次の符号の処理が変更
できる信号復号装置を単純かつ合理的な回路構成で実現
することができる。
【００２２】
【実施例】以下、本発明の一実施例を説明する。
【００２３】図１は、これに限定されないが、ＭＰＥＧ
（Ｍｏｖｉｎｇ ＰｉｃｔｕｒｅＣｏｄｉｎｇ Ｅｘｐ
ｅｒｔｓ Ｇｒｏｕｐ）等に代表されるような画像信号
を圧縮符号化した符号列を復号する復号装置に本発明を
適用した例である。
（Ｍｏｖｉｎｇ ＰｉｃｔｕｒｅＣｏｄｉｎｇ Ｅｘｐ
ｅｒｔｓ Ｇｒｏｕｐ）等に代表されるような画像信号
を圧縮符号化した符号列を復号する復号装置に本発明を
適用した例である。
【００２４】図１において、ＦＩＦＯメモリ（ファース
ト・イン・ファースト・アウト・メモリ）１は、符号化
されたディジタル信号の符号列（ビットストリーム）が
入力され、その符号列を入力された順番に記憶し、記憶
した情報を入力された順番に従って出力するためのもの
である。シフト回路２は、ＦＩＦＯメモリ１から入力さ
れた所定ビット数の符号データを所定ビット数シフトし
て出力する。演算器３は、後に述べる符号長バスを介し
て供給される符号長データ等をもとにシフト回路２のシ
フト量を演算しシフト回路２へ送出するとともに、シフ
ト回路２で処理されるべき次の符号データの読出しをＦ
ＩＦＯメモリ１に要求する。
ト・イン・ファースト・アウト・メモリ）１は、符号化
されたディジタル信号の符号列（ビットストリーム）が
入力され、その符号列を入力された順番に記憶し、記憶
した情報を入力された順番に従って出力するためのもの
である。シフト回路２は、ＦＩＦＯメモリ１から入力さ
れた所定ビット数の符号データを所定ビット数シフトし
て出力する。演算器３は、後に述べる符号長バスを介し
て供給される符号長データ等をもとにシフト回路２のシ
フト量を演算しシフト回路２へ送出するとともに、シフ
ト回路２で処理されるべき次の符号データの読出しをＦ
ＩＦＯメモリ１に要求する。
【００２５】ＤＣＴ係数復号回路４は、可変長符号に符
号化されているＤＣＴ係数の復号を行い、ＤＣＴ係数で
ある復号データをメモリ制御回路９及びメモリＡを介し
て係数データバスに出力する。また、シフト回路２のシ
フト量を決定するために、復号化した符号のビット数で
ある符号長データを符号長バスに出力する。また、後述
するＥＯＢ（Ｅｎｄ Ｏｆ Ｂｌｏｃｋ）デコーダによ
りＥＯＢ符号をデコードした結果を復号データバスに出
力する。可変長復号回路５は、同じく、シフト回路２の
出力を受け、可変長符号にて符号化されている符号デー
タを復号し、復号したデータを復号データバスに出力す
るとともに、シフト回路２のシフト量を決定するため
に、復号化した符号のビット数である符号長データを符
号長バスに出力する。ここで可変長復号回路５は、可変
長符号化されているデータのなかでＤＣＴ係数以外の符
号化データを復号するよう構成されている。固定長復号
回路６は、シフト回路の出力のうち固定長符号により符
号されているデータの復号化を行い、復号データバスに
復号データを出力し、復号化した符号のビット数である
符号長データを符号長バスに出力する。
号化されているＤＣＴ係数の復号を行い、ＤＣＴ係数で
ある復号データをメモリ制御回路９及びメモリＡを介し
て係数データバスに出力する。また、シフト回路２のシ
フト量を決定するために、復号化した符号のビット数で
ある符号長データを符号長バスに出力する。また、後述
するＥＯＢ（Ｅｎｄ Ｏｆ Ｂｌｏｃｋ）デコーダによ
りＥＯＢ符号をデコードした結果を復号データバスに出
力する。可変長復号回路５は、同じく、シフト回路２の
出力を受け、可変長符号にて符号化されている符号デー
タを復号し、復号したデータを復号データバスに出力す
るとともに、シフト回路２のシフト量を決定するため
に、復号化した符号のビット数である符号長データを符
号長バスに出力する。ここで可変長復号回路５は、可変
長符号化されているデータのなかでＤＣＴ係数以外の符
号化データを復号するよう構成されている。固定長復号
回路６は、シフト回路の出力のうち固定長符号により符
号されているデータの復号化を行い、復号データバスに
復号データを出力し、復号化した符号のビット数である
符号長データを符号長バスに出力する。
【００２６】メモリ制御回路９は、ＤＣＴ係数復号回路
４により復号されたＤＣＴ係数をメモリＡに一時記憶さ
せるための制御を行う。レジスタ部７は、複数のレジス
タから構成され、復号データバスの出力された復号デー
タを順次記憶する。制御回路８は、各復号回路５、６の
復号結果である復号データと、レジスタ部７に記憶され
ている復号データとが入力され、これら復号データと制
御回路８の現在の状態を示すプログラムカウンタの値か
ら次の復号動作を決定し、制御バスを介して、それぞれ
の復号化回路４、５、６及びメモリ制御回路９の動作の
制御を行う。
４により復号されたＤＣＴ係数をメモリＡに一時記憶さ
せるための制御を行う。レジスタ部７は、複数のレジス
タから構成され、復号データバスの出力された復号デー
タを順次記憶する。制御回路８は、各復号回路５、６の
復号結果である復号データと、レジスタ部７に記憶され
ている復号データとが入力され、これら復号データと制
御回路８の現在の状態を示すプログラムカウンタの値か
ら次の復号動作を決定し、制御バスを介して、それぞれ
の復号化回路４、５、６及びメモリ制御回路９の動作の
制御を行う。
【００２７】また、本実施例の復号装置においては、主
な信号の経路となるバス（信号線）として符号データバ
ス、復号データバス、係数データバス、符号長データバ
スを有する。符号データバスは、シフト回路２と各復号
回路４、５、６とをに共通に接続し、シフト回路２から
の符号データを各復号回路に供給するためのものであ
る。復号データバスは可変長復号回路５と固定長復号回
路６の出力とレジスタ部７及び制御回路８とを共通に接
続するとともに、復号データを復号装置１０の外部（例
えば、次段に形成される動き補償回路）へ出力するため
に用いられる。また、係数データバスはＤＣＴ係数復号
回路の出力を復号装置１０の外部（例えば次段に形成さ
れる逆量子化及び逆離散コサイン変換を行う復号回路）
に出力するためのものであり、復号データを出力するた
めのバスであるが、上述した復号データバスとは別個に
設けられている。符号長バスは各復号回路４、５、６と
演算器３とを共通に接続し、各復号回路から出力される
符号長データを共通に演算器３に供給するよう構成され
ている。
な信号の経路となるバス（信号線）として符号データバ
ス、復号データバス、係数データバス、符号長データバ
スを有する。符号データバスは、シフト回路２と各復号
回路４、５、６とをに共通に接続し、シフト回路２から
の符号データを各復号回路に供給するためのものであ
る。復号データバスは可変長復号回路５と固定長復号回
路６の出力とレジスタ部７及び制御回路８とを共通に接
続するとともに、復号データを復号装置１０の外部（例
えば、次段に形成される動き補償回路）へ出力するため
に用いられる。また、係数データバスはＤＣＴ係数復号
回路の出力を復号装置１０の外部（例えば次段に形成さ
れる逆量子化及び逆離散コサイン変換を行う復号回路）
に出力するためのものであり、復号データを出力するた
めのバスであるが、上述した復号データバスとは別個に
設けられている。符号長バスは各復号回路４、５、６と
演算器３とを共通に接続し、各復号回路から出力される
符号長データを共通に演算器３に供給するよう構成され
ている。
【００２８】図１から明らかなように、本実施例では、
可変長符号の復号回路４、５と固定長符号の復号回路６
とが別個に設けられ、シフト回路２の出力に対して並列
に接続されている。このため、可変長符号と固定長符号
とが混在した符号列が供給された場合であっても、制御
回路８によりいずれかの復号回路を制御して復号出力を
得ることによって、可変長符号及び固定長符号のいずれ
をも的確に復号化することができる。また、可変長復号
回路４、５と固定長復号回路６とを別個に設けるにあた
り、符号データの供給される符号データバス及び復号デ
ータを出力する復号データバスを共通化することにより
バスの本数を削減し、回路規模を縮小するように構成さ
れている。また、各復号回路に符号データを供給するシ
フト回路２及び演算器３を共用して用いる構成をとるた
め、回路規模を削減しうる構成とされている。ＭＰＥＧ
等に代表される画像等の符号化データはシリアルな符号
列として入力されるため、このように、符号データバス
あるいは復号データバスを共用化し、また、各復号回路
を並列に配置しても符号列の復号化処理を問題なく行う
ことができる。
可変長符号の復号回路４、５と固定長符号の復号回路６
とが別個に設けられ、シフト回路２の出力に対して並列
に接続されている。このため、可変長符号と固定長符号
とが混在した符号列が供給された場合であっても、制御
回路８によりいずれかの復号回路を制御して復号出力を
得ることによって、可変長符号及び固定長符号のいずれ
をも的確に復号化することができる。また、可変長復号
回路４、５と固定長復号回路６とを別個に設けるにあた
り、符号データの供給される符号データバス及び復号デ
ータを出力する復号データバスを共通化することにより
バスの本数を削減し、回路規模を縮小するように構成さ
れている。また、各復号回路に符号データを供給するシ
フト回路２及び演算器３を共用して用いる構成をとるた
め、回路規模を削減しうる構成とされている。ＭＰＥＧ
等に代表される画像等の符号化データはシリアルな符号
列として入力されるため、このように、符号データバス
あるいは復号データバスを共用化し、また、各復号回路
を並列に配置しても符号列の復号化処理を問題なく行う
ことができる。
【００２９】さらに、復号処理に比較的長い時間がかか
る場合（複数クロックに及びような復号処理）において
は、各復号回路を並列に動作させることが可能となるた
め、復号処理を効率的に行うことができる。
る場合（複数クロックに及びような復号処理）において
は、各復号回路を並列に動作させることが可能となるた
め、復号処理を効率的に行うことができる。
【００３０】また、本実施例では、ＤＣＴ係数を復号す
るためＤＣＴ係数復号回路４とＤＣＴ係数以外の可変長
符号を復号するための可変長符号回路５とを別個に設け
ている。従って、高速な処理を要求されるＤＣＴ係数の
復号と比較的復号処理に時間をかけることのできるＤＣ
Ｔ係数以外の可変長符号の復号とをそれぞれ効率良く処
理することができる。例えば、高速な処理を要求される
ＤＣＴ係数の複合は、符号テーブルを用いるなど、専用
の回路構成により複合処理を行い、それ以外の符号につ
いては、ＣＰＵやＤＳＰなどの汎用のプロセッサ等を用
いてソフト的に処理を行うことができる。また、各複合
回路を符号テーブルにより構成する場合には、同じ符号
に異なった複合データを割り当てても、各複合回路は独
立に符号テーブルを持つため符号空間が重なることがな
いため、信号を符号化する場合の符号の割当て等が容易
に行える。
るためＤＣＴ係数復号回路４とＤＣＴ係数以外の可変長
符号を復号するための可変長符号回路５とを別個に設け
ている。従って、高速な処理を要求されるＤＣＴ係数の
復号と比較的復号処理に時間をかけることのできるＤＣ
Ｔ係数以外の可変長符号の復号とをそれぞれ効率良く処
理することができる。例えば、高速な処理を要求される
ＤＣＴ係数の複合は、符号テーブルを用いるなど、専用
の回路構成により複合処理を行い、それ以外の符号につ
いては、ＣＰＵやＤＳＰなどの汎用のプロセッサ等を用
いてソフト的に処理を行うことができる。また、各複合
回路を符号テーブルにより構成する場合には、同じ符号
に異なった複合データを割り当てても、各複合回路は独
立に符号テーブルを持つため符号空間が重なることがな
いため、信号を符号化する場合の符号の割当て等が容易
に行える。
【００３１】また、本実施例では、ＤＣＴ係数復号回路
４の出力が接続される係数データバスと、可変長復号回
路５の出力が接続される復号データバスとは独立に設け
られている。これにより、各バスが復号データにより占
有される時間が緩和される。とくに、ＤＣＴ係数以外の
復号データには、画像のサイズや位置等を示すパラメー
タなど、後段の処理モジュール（逆量子化、逆離散コサ
イン変換等を行う回路ブロック）が頻繁に利用するデー
タが多く含まれるため、データ量の多いＤＣＴ係数の複
合結果が送出されるバスと、これらパラメータが送出さ
れるバスとを分離するとバスを介したパラメータの受渡
しが効率よく行われる。
４の出力が接続される係数データバスと、可変長復号回
路５の出力が接続される復号データバスとは独立に設け
られている。これにより、各バスが復号データにより占
有される時間が緩和される。とくに、ＤＣＴ係数以外の
復号データには、画像のサイズや位置等を示すパラメー
タなど、後段の処理モジュール（逆量子化、逆離散コサ
イン変換等を行う回路ブロック）が頻繁に利用するデー
タが多く含まれるため、データ量の多いＤＣＴ係数の複
合結果が送出されるバスと、これらパラメータが送出さ
れるバスとを分離するとバスを介したパラメータの受渡
しが効率よく行われる。
【００３２】本実施例においては、ＤＣＴ係数復号回路
４と可変長復号回路５を別個に設ける例を記載している
が、本来ＤＣＴ係数も可変長符号に符号化されているも
のであるため、復号回路を共用することもできる。この
場合、可変長符号回路の出力に可変長復号回路からの出
力をいずれのバスに出力するかを選択制御する出力バス
制御器を設け、この出力バス制御器を制御回路８により
制御すれば、ＤＣＴ係数の復号データとそれ以外の復号
データとを独立のバスに出力することが可能となり同様
の効果を得ることができる。
４と可変長復号回路５を別個に設ける例を記載している
が、本来ＤＣＴ係数も可変長符号に符号化されているも
のであるため、復号回路を共用することもできる。この
場合、可変長符号回路の出力に可変長復号回路からの出
力をいずれのバスに出力するかを選択制御する出力バス
制御器を設け、この出力バス制御器を制御回路８により
制御すれば、ＤＣＴ係数の復号データとそれ以外の復号
データとを独立のバスに出力することが可能となり同様
の効果を得ることができる。
【００３３】本実施例においては、高速処理が必要な符
号の例としてＤＣＴ係数を例に説明したが、これに限ら
ず、いわゆるブロックレベルの変換、復号処理について
適用することができる。ブロックは画像信号処理を行う
差異の最小単位であり、複数の画素（例えば、８×８画
素）から構成される。このように、複数の画素から構成
され、画像信号の変換・符号化処理を行う際の最小単位
の復号については、映像に対しリアルタイムに近い速度
で行う必要があり、このような符号の復号に対し本発明
を適用することが有効である。
号の例としてＤＣＴ係数を例に説明したが、これに限ら
ず、いわゆるブロックレベルの変換、復号処理について
適用することができる。ブロックは画像信号処理を行う
差異の最小単位であり、複数の画素（例えば、８×８画
素）から構成される。このように、複数の画素から構成
され、画像信号の変換・符号化処理を行う際の最小単位
の復号については、映像に対しリアルタイムに近い速度
で行う必要があり、このような符号の復号に対し本発明
を適用することが有効である。
【００３４】また、本実施例においては、比較的に処理
に余裕のある符号の例として、ＤＣＴ係数以外を例に説
明したが、上述した最小単位以外の符号について、本発
明を、同様に適用するこたができる。ＭＰＥＧ等に代表
される映像信号の符号列は、複数の階層（シーケンス
層、ＧＯＰ層、ピクチャ層、スライス層、マクロブロッ
ク層、ブロック層）に分割されており、例えば画像サイ
ズや画像の表示位置などの情報が含まれるシーケンス層
の符号化については、一画面（１フレーム）分の復号処
理が終わるまでに復号できればよく、処理には比較的時
間の余裕がある。
に余裕のある符号の例として、ＤＣＴ係数以外を例に説
明したが、上述した最小単位以外の符号について、本発
明を、同様に適用するこたができる。ＭＰＥＧ等に代表
される映像信号の符号列は、複数の階層（シーケンス
層、ＧＯＰ層、ピクチャ層、スライス層、マクロブロッ
ク層、ブロック層）に分割されており、例えば画像サイ
ズや画像の表示位置などの情報が含まれるシーケンス層
の符号化については、一画面（１フレーム）分の復号処
理が終わるまでに復号できればよく、処理には比較的時
間の余裕がある。
【００３５】また、本実施例では、可変長復号器5ある
いは固定長復号器6で復号された復号データは、復号デ
ータバスを介してレジスタ7に所定の順番に記憶され、
このレジスタに記憶された復号データの内容と、復号デ
ータバス上の復号データの内容、及び復号制御器8内の
状態遷移を示すカウンタの値から次の動作を決定し、制
御バスを利用して、復号回路等を制御することができ
る。
いは固定長復号器6で復号された復号データは、復号デ
ータバスを介してレジスタ7に所定の順番に記憶され、
このレジスタに記憶された復号データの内容と、復号デ
ータバス上の復号データの内容、及び復号制御器8内の
状態遷移を示すカウンタの値から次の動作を決定し、制
御バスを利用して、復号回路等を制御することができ
る。
【００３６】このような構成をとることにより、現時点
での復号データの結果により次に行う復号動作が異なる
（分岐処理を必要とする）複合処理を行うことができ、
同様に、所定数前の復号データの結果により次の複合動
作が異なるような復号処理を実行することができる。
での復号データの結果により次に行う復号動作が異なる
（分岐処理を必要とする）複合処理を行うことができ、
同様に、所定数前の復号データの結果により次の複合動
作が異なるような復号処理を実行することができる。
【００３７】次に、図２乃至図８を用いて図１に示した
個々の回路の構成例について説明する。
個々の回路の構成例について説明する。
【００３８】図２は図１に示したシフト回路２及び演算
器３の具体的構成を示した図である。 符号は図１に示
したＦＩＦＯメモリ１からポート２１を介してバッファ
回路２２に供給される。ＦＩＦＯメモリ１とバッファ回
路２２とは直接又は他のバッファリング手段等を介して
間接的に接続される。ＦＩＦＯメモリ１に一時的に記憶
された符号は、Ｎビット（予め定められた所定数のビッ
ト）単位で、演算器３からの符号要求信号に応じてＦＩ
ＦＯメモリ１から入力され、バッファ回路２２で一時保
持される。バッファ回路２２に入力された符号データ
は、ラッチ回路２４で保持される。ラッチ回路２４の出
力はバレルシフタ回路２５に供給されるとともにラッチ
回路２３にも供給されるよう構成される。バレルシフタ
回路２５には、ラッチ回路２３、２４の出力を受け合計
２Ｎビットの符号データが入力される。このバレルシフ
タ回路２５は、演算器３から与えられるシフト信号に応
じて、２Ｎビットの符号データのうち、所定ビット数シ
フトして予め定めた所定数のビット（例えばＮビット）
を出力するよう制御される。バレルシフタ回路２５から
出力される所定数ビットの符号データはポート２６を介
して直接又はバッファリング手段等を介して間接的に図
１に示した復合回路４、５、６に供給される。
器３の具体的構成を示した図である。 符号は図１に示
したＦＩＦＯメモリ１からポート２１を介してバッファ
回路２２に供給される。ＦＩＦＯメモリ１とバッファ回
路２２とは直接又は他のバッファリング手段等を介して
間接的に接続される。ＦＩＦＯメモリ１に一時的に記憶
された符号は、Ｎビット（予め定められた所定数のビッ
ト）単位で、演算器３からの符号要求信号に応じてＦＩ
ＦＯメモリ１から入力され、バッファ回路２２で一時保
持される。バッファ回路２２に入力された符号データ
は、ラッチ回路２４で保持される。ラッチ回路２４の出
力はバレルシフタ回路２５に供給されるとともにラッチ
回路２３にも供給されるよう構成される。バレルシフタ
回路２５には、ラッチ回路２３、２４の出力を受け合計
２Ｎビットの符号データが入力される。このバレルシフ
タ回路２５は、演算器３から与えられるシフト信号に応
じて、２Ｎビットの符号データのうち、所定ビット数シ
フトして予め定めた所定数のビット（例えばＮビット）
を出力するよう制御される。バレルシフタ回路２５から
出力される所定数ビットの符号データはポート２６を介
して直接又はバッファリング手段等を介して間接的に図
１に示した復合回路４、５、６に供給される。
【００３９】演算器３は所定の演算を行い、バレルシフ
タ回路２５のシフトビット数、ラッチ回路２３、２４の
ラッチ動作、ＦＩＦＯメモリ１の読みだし動作等を制御
する。図１の復号回路４、５、６、から出力される符号
データの符号長を示す符号長データは符号長バスを通じ
てポート３５を介し直接又はバッファリング手段等を介
して間接的に加算器３４に入力される。加算器３４はポ
ート３５から入力された符号長と一つ前の符号長を保持
しているラッチ回路３１の出力とを加算し、その結果を
シフト信号としてバレルシフタ回路２５に供給する。ま
た、この場合、加算した結果であるシフト量が所定数ビ
ット（すなわちＮビット）を越えた場合には、バレルシ
フタ回路２５に新たな符号データを入力する必要がある
ため、加算器３４からはキャリー信号を出力する。この
キャリー信号はラッチ回路３３に保持されるとともにＦ
ＩＦＯメモリ１、バッファ回路２２、ラッチ回路２３、
２４に供給される。このキャリー信号に応じてＦＩＦＯ
メモリ１から新たなＮビットの符号データが読みださ
れ、バッファ回路２２を通じてラッチ回路２４に保持さ
れる。また、このキャリー信号によりラッチ回路２３は
ラッチ回路２４に保持されていた符号データを保持し、
新たな２Ｎビットの符号がバレルシフタ回路２５に入力
される。
タ回路２５のシフトビット数、ラッチ回路２３、２４の
ラッチ動作、ＦＩＦＯメモリ１の読みだし動作等を制御
する。図１の復号回路４、５、６、から出力される符号
データの符号長を示す符号長データは符号長バスを通じ
てポート３５を介し直接又はバッファリング手段等を介
して間接的に加算器３４に入力される。加算器３４はポ
ート３５から入力された符号長と一つ前の符号長を保持
しているラッチ回路３１の出力とを加算し、その結果を
シフト信号としてバレルシフタ回路２５に供給する。ま
た、この場合、加算した結果であるシフト量が所定数ビ
ット（すなわちＮビット）を越えた場合には、バレルシ
フタ回路２５に新たな符号データを入力する必要がある
ため、加算器３４からはキャリー信号を出力する。この
キャリー信号はラッチ回路３３に保持されるとともにＦ
ＩＦＯメモリ１、バッファ回路２２、ラッチ回路２３、
２４に供給される。このキャリー信号に応じてＦＩＦＯ
メモリ１から新たなＮビットの符号データが読みださ
れ、バッファ回路２２を通じてラッチ回路２４に保持さ
れる。また、このキャリー信号によりラッチ回路２３は
ラッチ回路２４に保持されていた符号データを保持し、
新たな２Ｎビットの符号がバレルシフタ回路２５に入力
される。
【００４０】図３には、図１に示すＤＣＴ係数復号回路
４の具体的な構成例を示す。
４の具体的な構成例を示す。
【００４１】本実施例では、符号テーブルを用いた復号
回路、特に可変長符号後のプリフィックス（符号データ
の先頭から数ビットの部分）により可変長符号語のテー
ブルを選択する方式の復号回路を用いた場合について説
明する。なお、複合回路の方式については、これによら
ず可変長符号を復号できる他の方式を採用することも可
能であるが、テーブルを用いて復号処理を行うことによ
り高速な復号が可能となり、プリフィックスを用いるこ
とにより、符号テーブルの規模を縮小することができ
る。
回路、特に可変長符号後のプリフィックス（符号データ
の先頭から数ビットの部分）により可変長符号語のテー
ブルを選択する方式の復号回路を用いた場合について説
明する。なお、複合回路の方式については、これによら
ず可変長符号を復号できる他の方式を採用することも可
能であるが、テーブルを用いて復号処理を行うことによ
り高速な復号が可能となり、プリフィックスを用いるこ
とにより、符号テーブルの規模を縮小することができ
る。
【００４２】バレルシフタ回路２５から供給される所定
数Ｎビットの符号データは図１に示す符号データバスを
介して直接または間接にポート４１からプリフィックス
デコーダ４２及び可変長符号の符号テーブル４５、４
６、４７に送られる。プリフィックスデコーダ４２は、
バレルシフタ回路２５から送られる可変長符号語のプリ
フィックス（図１０に示すような符号語の先頭から数ビ
ットの部分）を復号し、符号語テーブル４５、４６、４
７のいずれかを選択信号を作成する。符号テーブル４
５、４６、４７は、プリフィックス復号器４２からの選
択信号により、１つの符号テーブルが選択される。選択
された、符号テーブルは、符号データバスからの適当な
数ビットから、復号データを作成し、係数データバスに
出力する。また、プリフィックスデコーダ４２は、とく
に制限されないが、上述したプリフィックスを復号し、
可変長符号の符号長をポート４４を介して符号長データ
バスに出力する。
数Ｎビットの符号データは図１に示す符号データバスを
介して直接または間接にポート４１からプリフィックス
デコーダ４２及び可変長符号の符号テーブル４５、４
６、４７に送られる。プリフィックスデコーダ４２は、
バレルシフタ回路２５から送られる可変長符号語のプリ
フィックス（図１０に示すような符号語の先頭から数ビ
ットの部分）を復号し、符号語テーブル４５、４６、４
７のいずれかを選択信号を作成する。符号テーブル４
５、４６、４７は、プリフィックス復号器４２からの選
択信号により、１つの符号テーブルが選択される。選択
された、符号テーブルは、符号データバスからの適当な
数ビットから、復号データを作成し、係数データバスに
出力する。また、プリフィックスデコーダ４２は、とく
に制限されないが、上述したプリフィックスを復号し、
可変長符号の符号長をポート４４を介して符号長データ
バスに出力する。
【００４３】なお、これに限らず符号長データを符号テ
ーブル４５、４６、４７に持たせ、プリフィックスデコ
ーダの出力に応じて各符号テーブルから出力するように
構成することもできる。この場合、プリフィックスデコ
ーダの構成面積が縮小され、代わりに符号テーブルの構
成面積が増大するため、チップ上のレイアウトにより最
適な配置を選択することができる。
ーブル４５、４６、４７に持たせ、プリフィックスデコ
ーダの出力に応じて各符号テーブルから出力するように
構成することもできる。この場合、プリフィックスデコ
ーダの構成面積が縮小され、代わりに符号テーブルの構
成面積が増大するため、チップ上のレイアウトにより最
適な配置を選択することができる。
【００４４】また、プリフィックスデコーダから符号長
データを出力する構成とした場合には、符号テーブルか
ら出力する構成とする場合に比べ、早く符号長データが
得られる。符号長データは次に演算器３にて加算等の演
算が行われ、この結果により次の符号列の復号が開始さ
れるため、符号長データが早く得られる構成とすれば、
復号装置全体の高速化に有効である。
データを出力する構成とした場合には、符号テーブルか
ら出力する構成とする場合に比べ、早く符号長データが
得られる。符号長データは次に演算器３にて加算等の演
算が行われ、この結果により次の符号列の復号が開始さ
れるため、符号長データが早く得られる構成とすれば、
復号装置全体の高速化に有効である。
【００４５】図３に示した復号回路では、符号テーブル
の他にＤＣ処理器４８とＥＯＢデコーダ４１０とを有す
る。これは、ＤＣＴ係数のうち符号テーブルでは処理の
できない特定の符号を専用に復号するためのものであ
る。ＤＣ処理器４８はＤＣＴ係数のうちの先頭の符号で
あり、各マクロブロックの直流成分を示す符号を復号
し、ＥＯＢデコーダ４１０はＤＣＴ係数がそれ以降０で
あることを示すＥＯＢ（Ｅｎｄ Ｏｆ Ｂｌｏｃｋ）符
号を復号するための回路である。各符号テーブル４５、
４６、４７及びＤＣ処理器４８の出力はポート４Ａを介
して係数データバスに出力される。また、ＥＯＢデコー
ダ４１０の出力はポート４Ｄを介して復号データバスに
出力され制御回路８等に供給される。なお、特に制限さ
れないが、ここではＥＯＢデコーダ４１０の出力を復号
データバスを用いて制御回路８に出力するよう構成して
いる。ＤＣＴ係数復号回路４と可変長復号回路５等はシ
リアルに入力される符号列を順次復号するものであるた
め、ＥＯＢデコーダ４１０で用いるバスと可変長復号回
路５等の出力で用いるバスとを共用しても復号データバ
ス上でデータが競合することはなく、かえってバスを共
有化することによりバスの占有面積を削減することがで
きる。
の他にＤＣ処理器４８とＥＯＢデコーダ４１０とを有す
る。これは、ＤＣＴ係数のうち符号テーブルでは処理の
できない特定の符号を専用に復号するためのものであ
る。ＤＣ処理器４８はＤＣＴ係数のうちの先頭の符号で
あり、各マクロブロックの直流成分を示す符号を復号
し、ＥＯＢデコーダ４１０はＤＣＴ係数がそれ以降０で
あることを示すＥＯＢ（Ｅｎｄ Ｏｆ Ｂｌｏｃｋ）符
号を復号するための回路である。各符号テーブル４５、
４６、４７及びＤＣ処理器４８の出力はポート４Ａを介
して係数データバスに出力される。また、ＥＯＢデコー
ダ４１０の出力はポート４Ｄを介して復号データバスに
出力され制御回路８等に供給される。なお、特に制限さ
れないが、ここではＥＯＢデコーダ４１０の出力を復号
データバスを用いて制御回路８に出力するよう構成して
いる。ＤＣＴ係数復号回路４と可変長復号回路５等はシ
リアルに入力される符号列を順次復号するものであるた
め、ＥＯＢデコーダ４１０で用いるバスと可変長復号回
路５等の出力で用いるバスとを共用しても復号データバ
ス上でデータが競合することはなく、かえってバスを共
有化することによりバスの占有面積を削減することがで
きる。
【００４６】要求復号器４Ｃは、図１に示す制御回路８
から制御バスを通じて制御信号を受けＤＣＴ係数の復号
処理の実行が要求されているか否かを判断する。要求復
号器４Ｃは、ポート４Ｂから制御回路８の要求を受け、
これを復号してプリフィックスデコーダ４２、ＤＣ処理
器４８、ＥＯＢデコーダ４１０、出力制御回路４３、４
９、４１１の制御を行う。特に制限されないが、プリフ
ィックスデコーダ４２は通常動作状態とされ、ＤＣＴ係
数の復号処理が要求された場合には出力制御回路４３、
４９を活性状態に制御し、復号データを係数データバス
に出力するように構成される。なお、本実施例において
は出力制御回路を制御することにより復号データの出力
を制御するようにしているが、これに限らず、ＤＣＴ係
数の復号が要求されている場合のみ、プリフィックスデ
コーダ４２あるいは符号テーブルを動作状態にするよう
に要求復号回路の出力により制御しても同様に復号処理
を実現できる。
から制御バスを通じて制御信号を受けＤＣＴ係数の復号
処理の実行が要求されているか否かを判断する。要求復
号器４Ｃは、ポート４Ｂから制御回路８の要求を受け、
これを復号してプリフィックスデコーダ４２、ＤＣ処理
器４８、ＥＯＢデコーダ４１０、出力制御回路４３、４
９、４１１の制御を行う。特に制限されないが、プリフ
ィックスデコーダ４２は通常動作状態とされ、ＤＣＴ係
数の復号処理が要求された場合には出力制御回路４３、
４９を活性状態に制御し、復号データを係数データバス
に出力するように構成される。なお、本実施例において
は出力制御回路を制御することにより復号データの出力
を制御するようにしているが、これに限らず、ＤＣＴ係
数の復号が要求されている場合のみ、プリフィックスデ
コーダ４２あるいは符号テーブルを動作状態にするよう
に要求復号回路の出力により制御しても同様に復号処理
を実現できる。
【００４７】本実施例では、ＤＣＴ係数の復号処理が要
求された場合であっても、ＤＣ成分の復号を行う場合及
びＥＯＢ符号の復号を行う場合には、プリフィックスデ
コーダを非動作状態とするとともにＤＣ処理器４８ある
いはＥＯＢデコーダを動作状態としてＤＣ成分の復号あ
るいはＥＯＢ符号の復号を行わせ、出力制御回路４９あ
るいは４１１を動作状態とすることにより係数データバ
スあるいは復号データバスに復号結果を出力するように
制御を行う。ＥＯＢ符号の復号は、ＥＯＢ符号と一対一
に対応する復号結果を出力するだけでたりるため、この
ような構成をとるが、ＥＯＢ符号の始めの数ビットをプ
リフィックスデコーダによりデコードすることにより直
接復号結果を出力するよう構成することもできる。ま
た、ＤＣ成分の処理については、演算等の処理が必要な
ため、符号テーブルとは独立の処理器を設ける構成とし
ている。
求された場合であっても、ＤＣ成分の復号を行う場合及
びＥＯＢ符号の復号を行う場合には、プリフィックスデ
コーダを非動作状態とするとともにＤＣ処理器４８ある
いはＥＯＢデコーダを動作状態としてＤＣ成分の復号あ
るいはＥＯＢ符号の復号を行わせ、出力制御回路４９あ
るいは４１１を動作状態とすることにより係数データバ
スあるいは復号データバスに復号結果を出力するように
制御を行う。ＥＯＢ符号の復号は、ＥＯＢ符号と一対一
に対応する復号結果を出力するだけでたりるため、この
ような構成をとるが、ＥＯＢ符号の始めの数ビットをプ
リフィックスデコーダによりデコードすることにより直
接復号結果を出力するよう構成することもできる。ま
た、ＤＣ成分の処理については、演算等の処理が必要な
ため、符号テーブルとは独立の処理器を設ける構成とし
ている。
【００４８】次に、図４はＤＣＴ係数以外の可変長符号
を復号する可変長復号回路５の具体的構成を示した図で
ある。
を復号する可変長復号回路５の具体的構成を示した図で
ある。
【００４９】可変長復号回路５は、可変長符号語のプリ
フィックス（符号語の先頭から数ビット）により、可変
長符号語テーブル５５、５６、５７、５８を選択する信
号を作成するプリフィックス復号器５２、可変長符号の
符号テーブル５５、５６、５７、５８、可変長符号の復
号処理の実行が要求されているか判断する要求復号器５
Ｃ等からなる。入力ポート５１は符号データバスに接続
され、バレルシフタ回路２５から適当な符号列が入力さ
れる。プリフィックス復号器５１は、この符号語の先頭
から数ビットを復号し、可変長符号テーブルである５
５、５６、５７、５８を選択する信号を出力すると同時
に、出力バッファ５３に符号長を出力する。符号テーブ
ル５５、５６、５７、５８は、プリフィックス復号器５
２からの選択信号により、１つの符号テーブルが選択さ
れる。選択された、符号テーブルは、符号データバスか
らの適当な数ビットから、復号データを作成し、係数デ
ータバスに出力する。要求復号器５Ｃは、制御バスから
の信号をポート５Ｂから入力し、そのデータによりＤＣ
Ｔ係数以外の可変長符号の復号処理の要求を解読し、復
号データバス及び符号長データバスへの出力を制御す
る。
フィックス（符号語の先頭から数ビット）により、可変
長符号語テーブル５５、５６、５７、５８を選択する信
号を作成するプリフィックス復号器５２、可変長符号の
符号テーブル５５、５６、５７、５８、可変長符号の復
号処理の実行が要求されているか判断する要求復号器５
Ｃ等からなる。入力ポート５１は符号データバスに接続
され、バレルシフタ回路２５から適当な符号列が入力さ
れる。プリフィックス復号器５１は、この符号語の先頭
から数ビットを復号し、可変長符号テーブルである５
５、５６、５７、５８を選択する信号を出力すると同時
に、出力バッファ５３に符号長を出力する。符号テーブ
ル５５、５６、５７、５８は、プリフィックス復号器５
２からの選択信号により、１つの符号テーブルが選択さ
れる。選択された、符号テーブルは、符号データバスか
らの適当な数ビットから、復号データを作成し、係数デ
ータバスに出力する。要求復号器５Ｃは、制御バスから
の信号をポート５Ｂから入力し、そのデータによりＤＣ
Ｔ係数以外の可変長符号の復号処理の要求を解読し、復
号データバス及び符号長データバスへの出力を制御す
る。
【００５０】この可変長復号回路５の回路構成及び動作
は上述したＤＣＴ係数復号回路と同様であるため詳細な
説明は省略する。上述したＤＣＴ係数復号回路４と異な
るのは、先に述べた理由により、各符号テーブルの出力
は出力制御回路５９を介して復号データバスに接続され
る点である。また、ＤＣＴ係数以外の復号においてはＤ
Ｃ成分の復号あるいはＥＯＢ符号の復号といった特殊な
処理が必要とされないため、全てプリフィックスデコー
ダ及び符号テーブルによって復号される構成とされる点
である。
は上述したＤＣＴ係数復号回路と同様であるため詳細な
説明は省略する。上述したＤＣＴ係数復号回路４と異な
るのは、先に述べた理由により、各符号テーブルの出力
は出力制御回路５９を介して復号データバスに接続され
る点である。また、ＤＣＴ係数以外の復号においてはＤ
Ｃ成分の復号あるいはＥＯＢ符号の復号といった特殊な
処理が必要とされないため、全てプリフィックスデコー
ダ及び符号テーブルによって復号される構成とされる点
である。
【００５１】次に、図５に固定長復号回路６の構成例を
示す。
示す。
【００５２】固定長符号回路６は、符号データバスから
送られる符号データをポート６１を介して直接又は間接
に受け、符号データを適当にシフトしあるいはシフトせ
ずに出力するシフト回路６２と、制御回路８から制御バ
スを介して送られる信号により、固定長符号の復号処理
が要求されていることを解読し各出力バッファ回路６
３、６８及び固定長符号長テーブル６７等の制御を行う
要求復号回路６６等を有する。
送られる符号データをポート６１を介して直接又は間接
に受け、符号データを適当にシフトしあるいはシフトせ
ずに出力するシフト回路６２と、制御回路８から制御バ
スを介して送られる信号により、固定長符号の復号処理
が要求されていることを解読し各出力バッファ回路６
３、６８及び固定長符号長テーブル６７等の制御を行う
要求復号回路６６等を有する。
【００５３】シフト回路６２は符号データバスを介して
シフト回路２から直接またはバッファリング手段等を介
して間接的に符号データを受ける。入力された符号デー
タは、シフト回路６２により所定のビット数シフトさ
れ、あるいはシフトを行わずに、バッファ回路６３を介
してポート６４から符号データバスに出力される。要求
復号器６６は、制御回路８から制御バスを通して送られ
る制御信号により、固定長符号の復号が要求されている
場合には、バッファ回路６３を活性状態として復号デー
タを出力するよう制御する。また要求復号器６６は、固
定長符号の復号が要求されている場合には、符号長テー
ブル６７を選択し、符号長テーブル６７から符号長デー
タをバッファ回路６８を通して符号長データバスに出力
するように制御する。
シフト回路２から直接またはバッファリング手段等を介
して間接的に符号データを受ける。入力された符号デー
タは、シフト回路６２により所定のビット数シフトさ
れ、あるいはシフトを行わずに、バッファ回路６３を介
してポート６４から符号データバスに出力される。要求
復号器６６は、制御回路８から制御バスを通して送られ
る制御信号により、固定長符号の復号が要求されている
場合には、バッファ回路６３を活性状態として復号デー
タを出力するよう制御する。また要求復号器６６は、固
定長符号の復号が要求されている場合には、符号長テー
ブル６７を選択し、符号長テーブル６７から符号長デー
タをバッファ回路６８を通して符号長データバスに出力
するように制御する。
【００５４】固定長符号の符号長は予め固定されたビッ
ト数にされているため、このような構成で符号長を出力
することが可能となる。なお、本例ではシフト回路と符
号長テーブルとを用い比較的簡潔な回路構成で復号回路
を構成することができるが、この方法によらず固定長符
号を復号化できる他の方式の復号回路を再採用すること
ができる。
ト数にされているため、このような構成で符号長を出力
することが可能となる。なお、本例ではシフト回路と符
号長テーブルとを用い比較的簡潔な回路構成で復号回路
を構成することができるが、この方法によらず固定長符
号を復号化できる他の方式の復号回路を再採用すること
ができる。
【００５５】次に、図６にレジスタ部の具体的回路構成
を示す。
を示す。
【００５６】レジスタ部７は、要求復号回路７２及び複
数のレジスタ回路７４、７５、７６、７７、７８、７９
から構成される。要求復号器７２は、制御回路８からの
出力信号を受け、ポート７２を介して復号データバスに
出力された復号データをレジスタ回路のいずれかに記憶
させるように各レジスタ回路を制御する。復号データバ
ス上の復号データをどのレジスタ回路に記憶かは後述す
るように、所定のレジスタに記憶された復号データの内
容、復号データバス上の復号データの内容、制御回路８
内の状態遷移を示すカウンタの値等により制御回路８が
決定する。また、各レジスタ回路７４、７５、７６、７
７、７８、７９の出力はそれぞれ制御回路８に接続さ
れ、制御回路が各レジスタ回路の保持しているデータを
随時参照できるように構成されている。
数のレジスタ回路７４、７５、７６、７７、７８、７９
から構成される。要求復号器７２は、制御回路８からの
出力信号を受け、ポート７２を介して復号データバスに
出力された復号データをレジスタ回路のいずれかに記憶
させるように各レジスタ回路を制御する。復号データバ
ス上の復号データをどのレジスタ回路に記憶かは後述す
るように、所定のレジスタに記憶された復号データの内
容、復号データバス上の復号データの内容、制御回路８
内の状態遷移を示すカウンタの値等により制御回路８が
決定する。また、各レジスタ回路７４、７５、７６、７
７、７８、７９の出力はそれぞれ制御回路８に接続さ
れ、制御回路が各レジスタ回路の保持しているデータを
随時参照できるように構成されている。
【００５７】次に、図７に制御回路８の構成例を示す。
【００５８】制御回路８は、ポート８１より、復号デー
タバスを介して可変長復号回路５、固定長復号回路６の
復号データ及びＤＣＴ係数復号回路４の復号データの一
部が供給されるように構成される。また、レジスタ部７
を構成する各レジスタの出力がポート８２を介して入力
されるようにされる。また、制御回路８は、シーケンス
制御部８５とプログラムカウンタ８３とから構成され
る。シーケンス制御部８５は、ポート８１を介して入力
される復号データバス上の復号データすなわち、現時点
で復号された復号結果と、レジスタ回路７４、７５、７
６、７７、７８、７９に記憶されている復号データと、
プログラムカウンタ８３により示される現時点の動作状
態とから次に行う復号動作を判定し、ポート８６を介し
て制御バスに制御信号（または要求信号）を出力する。
出力された制御信号は各復号回路４、５、６にある要求
復号回路によって復号され各復号回路が制御される。ま
た、制御回路８は同様に、レジスタ部７を制御し、復号
データバス上の復号データをどのレジスタ回路に格納す
るかを指示する。
タバスを介して可変長復号回路５、固定長復号回路６の
復号データ及びＤＣＴ係数復号回路４の復号データの一
部が供給されるように構成される。また、レジスタ部７
を構成する各レジスタの出力がポート８２を介して入力
されるようにされる。また、制御回路８は、シーケンス
制御部８５とプログラムカウンタ８３とから構成され
る。シーケンス制御部８５は、ポート８１を介して入力
される復号データバス上の復号データすなわち、現時点
で復号された復号結果と、レジスタ回路７４、７５、７
６、７７、７８、７９に記憶されている復号データと、
プログラムカウンタ８３により示される現時点の動作状
態とから次に行う復号動作を判定し、ポート８６を介し
て制御バスに制御信号（または要求信号）を出力する。
出力された制御信号は各復号回路４、５、６にある要求
復号回路によって復号され各復号回路が制御される。ま
た、制御回路８は同様に、レジスタ部７を制御し、復号
データバス上の復号データをどのレジスタ回路に格納す
るかを指示する。
【００５９】制御回路８は、現在の動作状態をプログラ
ムカウンタ８４の値から把握できるため、復号データバ
ス上に出力された復号結果が分岐の条件として以後の処
理において用いられるか否かの判断が可能である。従っ
て、分岐の条件として用いられる復号データを、対応す
る予め定められたいずれかのレジスタ回路に記憶させる
ようレジスタ回路を制御することができる。
ムカウンタ８４の値から把握できるため、復号データバ
ス上に出力された復号結果が分岐の条件として以後の処
理において用いられるか否かの判断が可能である。従っ
て、分岐の条件として用いられる復号データを、対応す
る予め定められたいずれかのレジスタ回路に記憶させる
ようレジスタ回路を制御することができる。
【００６０】ここでは、シーケンス制御部８５は、プロ
グラムカウンタ８４を制御する信号を出力するよう構成
されている。具体的には、シーケンスのジャンプ等で利
用するためにプログラムカウンタへのロード信号とロー
ドアドレス等が信号として供給される。
グラムカウンタ８４を制御する信号を出力するよう構成
されている。具体的には、シーケンスのジャンプ等で利
用するためにプログラムカウンタへのロード信号とロー
ドアドレス等が信号として供給される。
【００６１】前述したように、本実施例では、制御回路
８は、復号データバスに接続され現時点での復号結果を
参照することができ、レジスタ回路に接続され過去の復
号結果を参照することができるよう構成されているた
め、プログラムカウンタ８の値によって、現時点での復
号結果によって分岐を行う処理であることがわかれば復
号データバス上の復号データにより次の動作を制御し、
過去の復号データの値によって分岐を行う処理であるこ
とがわかれば所定のレジスタ回路に記憶されているデー
タに基づき次の動作を制御することができる。
８は、復号データバスに接続され現時点での復号結果を
参照することができ、レジスタ回路に接続され過去の復
号結果を参照することができるよう構成されているた
め、プログラムカウンタ８の値によって、現時点での復
号結果によって分岐を行う処理であることがわかれば復
号データバス上の復号データにより次の動作を制御し、
過去の復号データの値によって分岐を行う処理であるこ
とがわかれば所定のレジスタ回路に記憶されているデー
タに基づき次の動作を制御することができる。
【００６２】次に、図１に示したメモリ制御回路９とメ
モリＡの構成例を図８により説明する。
モリＡの構成例を図８により説明する。
【００６３】メモリ制御回路９は、要求復号器９２、メ
モリのアドレス発生する等してメモリＡを制御するアド
レス等の制御回路９３、メモリＡへ書き込み又は読み出
すデータを制御するデータ制御回路９５、９６を有す
る。とくに制限されないが、ここでは後述する理由によ
り、メモリＡは２面構成にされるとともに、アドレス及
びデータの入出力は各メモリについてが独立に制御でき
るように、ＲＡＭ（ランダム・アクセス・メモリ）９
７、９８を用いて構成される。
モリのアドレス発生する等してメモリＡを制御するアド
レス等の制御回路９３、メモリＡへ書き込み又は読み出
すデータを制御するデータ制御回路９５、９６を有す
る。とくに制限されないが、ここでは後述する理由によ
り、メモリＡは２面構成にされるとともに、アドレス及
びデータの入出力は各メモリについてが独立に制御でき
るように、ＲＡＭ（ランダム・アクセス・メモリ）９
７、９８を用いて構成される。
【００６４】要求復号器９２は、制御バスを通じて送ら
れる制御信号をポート９１を介して受け取り、アドレス
等の制御回路９３の制御を行う。アドレス等の制御回路
９３は、要求復号器９２からの信号により所定のアドレ
スを発生し、ＲＡＭ９７またはＲＡＭ９８にアドレス信
号を供給する。また、同様に、要求復号器９２からの信
号により、データ制御回路９５又は９６を制御し、いず
れかのメモリへの書き込み又は読みだしを制御するよう
に構成される。ＤＣＴ係数の復号データはＤＣＴ係数復
号回路４から出力されポート９４を介して直接またはバ
ッファリング手段等を介して間接にデータ制御回路９５
及び９６に供給される。
れる制御信号をポート９１を介して受け取り、アドレス
等の制御回路９３の制御を行う。アドレス等の制御回路
９３は、要求復号器９２からの信号により所定のアドレ
スを発生し、ＲＡＭ９７またはＲＡＭ９８にアドレス信
号を供給する。また、同様に、要求復号器９２からの信
号により、データ制御回路９５又は９６を制御し、いず
れかのメモリへの書き込み又は読みだしを制御するよう
に構成される。ＤＣＴ係数の復号データはＤＣＴ係数復
号回路４から出力されポート９４を介して直接またはバ
ッファリング手段等を介して間接にデータ制御回路９５
及び９６に供給される。
【００６５】例えば、ＲＡＭ９７にこの復号データを書
き込む場合には、アドレス等制御回路９３からＲＡＭ９
７に書き込むべきアドレスが供給されるとともに、デー
タ制御回路を制御し、ＤＣＴ係数復号器４の出力がデー
タ制御回路９５からＲＡＭ９７に供給される。書き込み
が行われないＲＡＭ９８については、特に制限されない
が、データ制御回路９６を制御し、復号データをＲＡＭ
９８に供給しないようにされる。読みだし動作の場合も
同様に、アドレス等の制御回路９３からのアドレスによ
り所定の復号データがデータ制御回路９５あるいは９６
を介してＤＣＴ係数バスにポート９９を介して出力され
るようにされる。
き込む場合には、アドレス等制御回路９３からＲＡＭ９
７に書き込むべきアドレスが供給されるとともに、デー
タ制御回路を制御し、ＤＣＴ係数復号器４の出力がデー
タ制御回路９５からＲＡＭ９７に供給される。書き込み
が行われないＲＡＭ９８については、特に制限されない
が、データ制御回路９６を制御し、復号データをＲＡＭ
９８に供給しないようにされる。読みだし動作の場合も
同様に、アドレス等の制御回路９３からのアドレスによ
り所定の復号データがデータ制御回路９５あるいは９６
を介してＤＣＴ係数バスにポート９９を介して出力され
るようにされる。
【００６６】ここで、ＤＣＴ係数復号回路４の復号デー
タを、メモリＡを介さずに、直接係数データバスに出力
するこもできるが、本例のように構成すれば、符号時に
ブロックレベルでスキャン変換（ジグザクスキャンやオ
ルタネートスキャンへの変換）を行って送られてくるＤ
ＣＴ係数符号の復号結果を並べ替えてＤＣＴ係数バスに
出力し、次段の複合回路に送出することができる。スキ
ャン変換は、後述する逆離散コサイン変換処理の前に終
了することが必要であるが、本実施例のようにＤＣＴ係
数復号回路４の出力に比較的近い場所において行えば、
メモリＡからの出力時にクロックとの同期がとられ出力
タイミングが調整できるため、逆離散コサイン変換処理
を行うブロックとの間の比較的長い信号線にデータを送
る場合であっても、次ブロックへの転送タイミングの調
整ができ転送時間に余裕が生じる。これに限らず、逆離
散コサイン変換を行うブロックにおいてスキャン変換を
行うこともできるが、この場合復号回路４と次ブロック
とを結ぶ信号線は比較的長くなるため、信号線の途中に
出力データのタイミングを調整する手段を別途設ける必
要が生ずる。
タを、メモリＡを介さずに、直接係数データバスに出力
するこもできるが、本例のように構成すれば、符号時に
ブロックレベルでスキャン変換（ジグザクスキャンやオ
ルタネートスキャンへの変換）を行って送られてくるＤ
ＣＴ係数符号の復号結果を並べ替えてＤＣＴ係数バスに
出力し、次段の複合回路に送出することができる。スキ
ャン変換は、後述する逆離散コサイン変換処理の前に終
了することが必要であるが、本実施例のようにＤＣＴ係
数復号回路４の出力に比較的近い場所において行えば、
メモリＡからの出力時にクロックとの同期がとられ出力
タイミングが調整できるため、逆離散コサイン変換処理
を行うブロックとの間の比較的長い信号線にデータを送
る場合であっても、次ブロックへの転送タイミングの調
整ができ転送時間に余裕が生じる。これに限らず、逆離
散コサイン変換を行うブロックにおいてスキャン変換を
行うこともできるが、この場合復号回路４と次ブロック
とを結ぶ信号線は比較的長くなるため、信号線の途中に
出力データのタイミングを調整する手段を別途設ける必
要が生ずる。
【００６７】また、メモリＡは単一の入出力ポートを有
するもので代用することもできるが、本例のように２面
のメモリを持つように構成することにより、一方のＲＡ
Ｍに書き込み動作を行っている間に他方のＲＡＭからデ
ータを読みだすようなパイプライン的な処理を行うこと
ができ、各ブロックでの処理の待ち時間を省略すること
が可能となる。また、必要に応じ３面以上のメモリを有
する構成とすることもできる。メモリが２面のみでは、
次ブロックでの逆離散コサイン変換での処理に時間が係
った場合に、処理の終わったＤＣＴ係数の書き込みと、
逆離散コサイン変換のためのＤＣＴ係数の読みだしとが
競合してしまう可能性があるが、上述のようにメモリを
３面構成とし、ＤＣＴ係数の読みだしと書き込みを順次
行うことによりこの問題を解決することができる。
するもので代用することもできるが、本例のように２面
のメモリを持つように構成することにより、一方のＲＡ
Ｍに書き込み動作を行っている間に他方のＲＡＭからデ
ータを読みだすようなパイプライン的な処理を行うこと
ができ、各ブロックでの処理の待ち時間を省略すること
が可能となる。また、必要に応じ３面以上のメモリを有
する構成とすることもできる。メモリが２面のみでは、
次ブロックでの逆離散コサイン変換での処理に時間が係
った場合に、処理の終わったＤＣＴ係数の書き込みと、
逆離散コサイン変換のためのＤＣＴ係数の読みだしとが
競合してしまう可能性があるが、上述のようにメモリを
３面構成とし、ＤＣＴ係数の読みだしと書き込みを順次
行うことによりこの問題を解決することができる。
【００６８】また、とくに制限されないが、メモリ制御
回路のアドレス発生は、制御回路８により制御されるア
ドレスカウンタ回路により行うことができる。メモリを
２面構成とする場合には、アドレスカウンタ回路を２組
用意することにより、メモリの両面から自由なタイミン
グでデータの読みだし書き込みを行うことができる。メ
モリを２面構成とする場合であっても、アドレスカウン
タ回路の値をアドレス変換するＲＯＭ等を備え、一方の
メモリには直接アドレスカウンタ回路の出力を与え、他
方のメモリにはＲＯＭ等により変換されたアドレスを与
えることができ、簡単な構成でスキャン変換を行うこと
ができる。この場合には、各メモリが同一のアドレスカ
ウンタ回路から供給されるアドレスにより動作するた
め、一方のメモリへの書き込み動作と他方のメモリへの
読みだし動作とが同じタイミングで同期して行われるよ
うに構成できる。
回路のアドレス発生は、制御回路８により制御されるア
ドレスカウンタ回路により行うことができる。メモリを
２面構成とする場合には、アドレスカウンタ回路を２組
用意することにより、メモリの両面から自由なタイミン
グでデータの読みだし書き込みを行うことができる。メ
モリを２面構成とする場合であっても、アドレスカウン
タ回路の値をアドレス変換するＲＯＭ等を備え、一方の
メモリには直接アドレスカウンタ回路の出力を与え、他
方のメモリにはＲＯＭ等により変換されたアドレスを与
えることができ、簡単な構成でスキャン変換を行うこと
ができる。この場合には、各メモリが同一のアドレスカ
ウンタ回路から供給されるアドレスにより動作するた
め、一方のメモリへの書き込み動作と他方のメモリへの
読みだし動作とが同じタイミングで同期して行われるよ
うに構成できる。
【００６９】また、図示はしないが、上記メモリは入出
力回路を別々に設けたいわゆるデュアルポートメモリで
構成することもできる。この場合、ＤＣＴ係数復号回路
の出力はデュアルポートメモリの入力ポートに接続さ
れ、デュアルポートメモリの出力ポートは係数データバ
スを介して次段の逆量子化・逆離散コサイン変換回路に
接続される。このような構成とすると、図示したデータ
制御回路が不要となるとともに、メモリの入力ポートと
出力ポートとの距離を離して配置することができるため
各ポートに接続されるバスの配置について自由度が大き
くなる。
力回路を別々に設けたいわゆるデュアルポートメモリで
構成することもできる。この場合、ＤＣＴ係数復号回路
の出力はデュアルポートメモリの入力ポートに接続さ
れ、デュアルポートメモリの出力ポートは係数データバ
スを介して次段の逆量子化・逆離散コサイン変換回路に
接続される。このような構成とすると、図示したデータ
制御回路が不要となるとともに、メモリの入力ポートと
出力ポートとの距離を離して配置することができるため
各ポートに接続されるバスの配置について自由度が大き
くなる。
【００７０】図１０は、本実施例に用いられる可変長復
号データの構成例を示す図である。
号データの構成例を示す図である。
【００７１】可変長符号は、例示してあるように、００
０１１０Ｓ、０００１１１Ｓ等の複数ビットの符号列か
ら構成され、そのビット数は符号により異なる（ここ
で、Ｓは正負を表すビットを表す）。これら符号のプリ
フィックス（符号語の先頭から数ビット）は予め定めら
れており、符号が０００１１０Ｓの場合は、０００１と
いった先頭から４ビットがプリフィックスとなる。図
３、４で示したプリフィックスデコーダ４１、５２では
このプリフィックスを復号し、プリフィックスに対応し
た符号デーブルを選択するものである。プリフィックス
に対応して選択された符号テーブルには、プリフィック
ス以外の符号ビットが入力され、これに対応する出力が
得られる。符号０００１１０Ｓを例にとると、符号デー
ブルにはプリフィックス０００１以外の符号ビット１０
Ｓが入力され、出力として例えば復号データとしてＲＵ
Ｎは１、Ｌｅｖｅｌは２といった出力が得られる。
０１１０Ｓ、０００１１１Ｓ等の複数ビットの符号列か
ら構成され、そのビット数は符号により異なる（ここ
で、Ｓは正負を表すビットを表す）。これら符号のプリ
フィックス（符号語の先頭から数ビット）は予め定めら
れており、符号が０００１１０Ｓの場合は、０００１と
いった先頭から４ビットがプリフィックスとなる。図
３、４で示したプリフィックスデコーダ４１、５２では
このプリフィックスを復号し、プリフィックスに対応し
た符号デーブルを選択するものである。プリフィックス
に対応して選択された符号テーブルには、プリフィック
ス以外の符号ビットが入力され、これに対応する出力が
得られる。符号０００１１０Ｓを例にとると、符号デー
ブルにはプリフィックス０００１以外の符号ビット１０
Ｓが入力され、出力として例えば復号データとしてＲＵ
Ｎは１、Ｌｅｖｅｌは２といった出力が得られる。
【００７２】図１１は、本発明による復号装置をＭＰＥ
Ｇ用復号器に適用した場合の実施例である。
Ｇ用復号器に適用した場合の実施例である。
【００７３】映像信号の圧縮符号化では、可変長符号
化、離散コサイン変換、動き補償等の様々な手法が用い
られるため、圧縮符号化された信号を復号する復号器
は、各符号化手法に対応した復号装置（モジュール）を
備える必要がある。
化、離散コサイン変換、動き補償等の様々な手法が用い
られるため、圧縮符号化された信号を復号する復号器
は、各符号化手法に対応した復号装置（モジュール）を
備える必要がある。
【００７４】図１１には、圧縮符号化された映像信号が
を受け、その映像信号を復号しＣＲＴ等の表示装置へ映
像出力として出力するまでの構成が示されている。とく
に制限されないが、復号器Ｘは単一の半導体基板上に構
成され、復号器（デコーダ）ＬＳＩ（大規模集積回路）
を構成している。符号列が入力され、映像出力を出力す
るまでの復号処理を単一のＬＳＩで構成することによ
り、各復号装置ブロックＸ４、Ｘ５、Ｘ６、Ｘ７の間の
バス（特に、後述するように高速に多量の復号信号を伝
送する必要のある係数データバス）を半導体基板上で構
成できるため、高速な復号処理を実現することができ
る。
を受け、その映像信号を復号しＣＲＴ等の表示装置へ映
像出力として出力するまでの構成が示されている。とく
に制限されないが、復号器Ｘは単一の半導体基板上に構
成され、復号器（デコーダ）ＬＳＩ（大規模集積回路）
を構成している。符号列が入力され、映像出力を出力す
るまでの復号処理を単一のＬＳＩで構成することによ
り、各復号装置ブロックＸ４、Ｘ５、Ｘ６、Ｘ７の間の
バス（特に、後述するように高速に多量の復号信号を伝
送する必要のある係数データバス）を半導体基板上で構
成できるため、高速な復号処理を実現することができ
る。
【００７５】図１１に示す復号器Ｘの動作は次のとおり
である。ホストインターフェイス（Ｉ／Ｆ）Ｘ１には、
ＬＳＩ外部から映像信号等の符号列が入力され、ＦＩＦ
ＯＸ２を介し、ＤＲＡＭコントローラ（ＤＲＡＭＣ）Ｘ
３により外付けのメモリＹに一時記憶される。この符号
列は、とくに制限されないが、映像信号を前フレームの
映像との差分をとる等によりブロック単位で動き補償処
理を行い、その結果を離散コサイン変換（ＤＣＴ処理）
し、そのＤＣＴ係数を可変長符号化したものを最小の単
位として階層的に構成されている。
である。ホストインターフェイス（Ｉ／Ｆ）Ｘ１には、
ＬＳＩ外部から映像信号等の符号列が入力され、ＦＩＦ
ＯＸ２を介し、ＤＲＡＭコントローラ（ＤＲＡＭＣ）Ｘ
３により外付けのメモリＹに一時記憶される。この符号
列は、とくに制限されないが、映像信号を前フレームの
映像との差分をとる等によりブロック単位で動き補償処
理を行い、その結果を離散コサイン変換（ＤＣＴ処理）
し、そのＤＣＴ係数を可変長符号化したものを最小の単
位として階層的に構成されている。
【００７６】この符号列は、メモリＹから適宜よみださ
れ、ＤＲＡＭコントローラＸ３を経由して復号装置Ｘ４
に入力される。この復号装置Ｘ４は図１等に例示した本
発明による復号装置である。復号装置Ｘ４は、入力され
た符号列を復号し復号データを出力する。
れ、ＤＲＡＭコントローラＸ３を経由して復号装置Ｘ４
に入力される。この復号装置Ｘ４は図１等に例示した本
発明による復号装置である。復号装置Ｘ４は、入力され
た符号列を復号し復号データを出力する。
【００７７】復号装置Ｘ４により復号されたデータのう
ちＤＣＴ係数にかかる復号結果は、図１に示した様に、
独立のデータバスである係数データバスＸＥを通じて逆
量子化・逆離散コサイン変換を行う変換装置（ＩＱ／Ｉ
ＤＣＴ）Ｘ５に直接出力される。また、ＤＣＴ係数以外
の可変長復号データは、図１等に示した様に復号データ
バスＸＤを通じて、変換装置Ｘ５、動き補償回路（Ｍ
Ｃ）Ｘ６、表示制御装置Ｘ７に出力される。とくに制限
されないが、変換装置Ｘ５はＤＣＴ係数データを受ける
ために係数データバスに接続されたバッファ回路と、そ
れ以外の復号データを受けるために復号データバスに接
続されたバッファ回路とを有するように構成される。
ちＤＣＴ係数にかかる復号結果は、図１に示した様に、
独立のデータバスである係数データバスＸＥを通じて逆
量子化・逆離散コサイン変換を行う変換装置（ＩＱ／Ｉ
ＤＣＴ）Ｘ５に直接出力される。また、ＤＣＴ係数以外
の可変長復号データは、図１等に示した様に復号データ
バスＸＤを通じて、変換装置Ｘ５、動き補償回路（Ｍ
Ｃ）Ｘ６、表示制御装置Ｘ７に出力される。とくに制限
されないが、変換装置Ｘ５はＤＣＴ係数データを受ける
ために係数データバスに接続されたバッファ回路と、そ
れ以外の復号データを受けるために復号データバスに接
続されたバッファ回路とを有するように構成される。
【００７８】さらに、各復号装置等のモジュールＸ５、
Ｘ６、Ｘ７を制御する制御信号は図１等に示した制御回
路８から制御バスＸＣを通じて供給され、各モジュール
の復号動作等が制御される。各モジュールは、この復号
データバスＸＤの復号データの情報と、制御バスの情報
とから必要とする復号データ（復号結果が示すパラメー
タ等）を取り込み動作する。
Ｘ６、Ｘ７を制御する制御信号は図１等に示した制御回
路８から制御バスＸＣを通じて供給され、各モジュール
の復号動作等が制御される。各モジュールは、この復号
データバスＸＤの復号データの情報と、制御バスの情報
とから必要とする復号データ（復号結果が示すパラメー
タ等）を取り込み動作する。
【００７９】変換装置Ｘ５に出力されたＤＣＴ係数はこ
こで逆量子化・逆離散コサイン変換され、動き補償回路
Ｘ６に出力される。動き補償回路Ｘ６は、参照画像をメ
モリＹからＤＲＡＭコントローラＸ３を経由して取り込
み、変換装置Ｘ５の出力に加算し復号画像としてメモリ
Ｙに記憶する。作成された復号画像は、表示制御回路
（ｄｉｓｐｌａｙ）Ｘ７によりＤＲＡＭコントローラを
経由して適宜読みだされ映像出力としてＬＳＩ外に出力
される。この映像出力は図示しないＣＲＴなどの表示装
置により映像として表示される。
こで逆量子化・逆離散コサイン変換され、動き補償回路
Ｘ６に出力される。動き補償回路Ｘ６は、参照画像をメ
モリＹからＤＲＡＭコントローラＸ３を経由して取り込
み、変換装置Ｘ５の出力に加算し復号画像としてメモリ
Ｙに記憶する。作成された復号画像は、表示制御回路
（ｄｉｓｐｌａｙ）Ｘ７によりＤＲＡＭコントローラを
経由して適宜読みだされ映像出力としてＬＳＩ外に出力
される。この映像出力は図示しないＣＲＴなどの表示装
置により映像として表示される。
【００８０】ＲＡＭＸ８は、復号データバスを介して復
号装置Ｘ４等と接続され、復号装置Ｘ４による復号デー
タを記憶できるように構成される。ここに、記憶される
データ、例えば、送信側が符号列に組込むことのできる
ユーザーデータ等であり、ホストインターフェースを介
してＬＳＩ外部から読みだすことができるように構成さ
れている。タイミング回路Ｘ７は、各モジュールの動作
タイミングを補償するための基準信号を作成する回路で
あり、図示していないが各モジュールに基準信号を送出
している。クロック回路は復号器ＬＳＩＸのクロックを
発生する回路である。
号装置Ｘ４等と接続され、復号装置Ｘ４による復号デー
タを記憶できるように構成される。ここに、記憶される
データ、例えば、送信側が符号列に組込むことのできる
ユーザーデータ等であり、ホストインターフェースを介
してＬＳＩ外部から読みだすことができるように構成さ
れている。タイミング回路Ｘ７は、各モジュールの動作
タイミングを補償するための基準信号を作成する回路で
あり、図示していないが各モジュールに基準信号を送出
している。クロック回路は復号器ＬＳＩＸのクロックを
発生する回路である。
【００８１】本実施例から明らかなように、ＤＣＴ係数
が出力される係数データバスを独立のバスとし、変換装
置Ｘ５に直接接続するように構成しているため、ＤＣＴ
係数が出力されている間であっても、復号データバスに
より復号データを参照することができる。例えば、入力
される符号列のうち、画面の大きさ等を示す符号は、復
号装置Ｘ４で復号された後は、ＤＣＴ係数の出力とは無
関係に、表示制御回路Ｘ７等で参照することができる。
また、復号装置Ｘ４で復号された結果が復号装置Ｘ４内
のレジスタ回路に記憶されている場合であっても、同様
に復号データバスを通じて随時他のモジュールから参照
することができる。また、ＬＳＩの外部から復号結果を
参照するような場合も同様であり、ＬＳＩＸ１を含んだ
システムをＤＣＴ係数の出力がバスを占有しているか否
かに制限されずに構成することができる。
が出力される係数データバスを独立のバスとし、変換装
置Ｘ５に直接接続するように構成しているため、ＤＣＴ
係数が出力されている間であっても、復号データバスに
より復号データを参照することができる。例えば、入力
される符号列のうち、画面の大きさ等を示す符号は、復
号装置Ｘ４で復号された後は、ＤＣＴ係数の出力とは無
関係に、表示制御回路Ｘ７等で参照することができる。
また、復号装置Ｘ４で復号された結果が復号装置Ｘ４内
のレジスタ回路に記憶されている場合であっても、同様
に復号データバスを通じて随時他のモジュールから参照
することができる。また、ＬＳＩの外部から復号結果を
参照するような場合も同様であり、ＬＳＩＸ１を含んだ
システムをＤＣＴ係数の出力がバスを占有しているか否
かに制限されずに構成することができる。
【００８２】また、本実施例によれば、各モジュールの
制御を共通のデータバスを介して、復号装置Ｘ４の制御
回路（図１の８）を用いて制御するため、各モジュール
に制御回路を備える必要が無く、回路規模を削減するこ
とができる。
制御を共通のデータバスを介して、復号装置Ｘ４の制御
回路（図１の８）を用いて制御するため、各モジュール
に制御回路を備える必要が無く、回路規模を削減するこ
とができる。
【００８３】
【発明の効果】可変長符号と固定長符号が混在し、さら
に復号した符号に応じて次の符号の処理が変更できる復
号回路を単純かつ合理的な回路構成で実現することがで
きる。また、高速に処理する必要のある符号の復号を独
立回路で構成することにより、復号回路の処理能力を向
上させることができる。
に復号した符号に応じて次の符号の処理が変更できる復
号回路を単純かつ合理的な回路構成で実現することがで
きる。また、高速に処理する必要のある符号の復号を独
立回路で構成することにより、復号回路の処理能力を向
上させることができる。
【図１】復号装置の構成図。
【図２】バレルシフタの構成図。
【図３】ＤＣＴ係数可変長復号部構成図。
【図４】ＤＣＴ係数以外の可変長復号部構成図。
【図５】固定長符号復号部構成図。
【図６】パラメータレジスタ部構成図。
【図７】復号回路制御部構成図。
【図８】DCT係数RAM制御部構成図。
【図９】可変長復号回路の一般的な構成図。
【図１０】可変長復号語の構成例図。
【図１１】本発明を用いたＭＰＥＧ復合器の構成図。
１…ＦＩＦＯ、２…シフト回路、３…演算器、４…ＤＣ
Ｔ係数復号回路、５…可変長復号回路、６…固定長復号
回路、７…レジスタ部、８…復号制御回路、９…メモリ
制御回路、Ａ…メモリ、２１…入力ポート、２２…バッ
ファ回路、２３…ラッチ回路、２４…ラッチ回路、２５
…バレルシフタ回路、２６…出力ポート、３１…ラッチ
回路、３３…ラッチ回路、３４…演算器、３５…入力ポ
ート、４１…入力ポート、４２…プリフィックス復号回
路、４３…出力バッファ、４４…出力ポート、４５…符
号テーブル、４６…符号テーブル、４７…符号テーブ
ル、４８…ＤＣ処理器、４９…出力バッファ回路、４A
…出力ポート、５１…入力ポート、５２…プリフィック
ス復号回路、５３…出力バッファ、５４…出力ポート、
５５…符号テーブル、５６…符号テーブル、５７…符号
テーブル、５８…符号テーブル、５９…出力バッファ、
５A…出力ポート、６１…入力ポート、６２…シフタ回
路、６３…出力バッファ、６４…出力ポート、６５…入
力ポート、６６…要求復号器、６７…符号長テーブル、
６８…出力バッファ、６９…出力ポート、７１…入力ポ
ート、７２…要求復号器、７３…入力ポート、７４…レ
ジスタ、７５…レジスタ、７６…レジスタ、７７…レジ
スタ、７８…レジスタ、７９…レジスタ、７A…出力ポ
ート、８１…入力ポート、８２…入力ポート、８３…入
力ポート、８４…プログラムカウンタ、８５…シーケン
ス制御部、８６…出力ポート、９１…入力ポート、９２
…要求復号器、９３…メモリ制御器、９４…入力ポー
ト、９５…データ制御回路、９６…データ制御回路、９
７…ＲＡＭ、９８…ＲＡＭ、９９…出力ポート、Ｂ１…
入力ポート、Ｂ２…バッファ、Ｂ３…ラッチ、Ｂ４…ラ
ッチ、Ｂ５…バレルシフタ回路、Ｂ６…符号テーブル、
Ｂ７…ラッチ、Ｂ８…ラッチ、Ｂ９…演算器、ＢA…出
力ポート。
Ｔ係数復号回路、５…可変長復号回路、６…固定長復号
回路、７…レジスタ部、８…復号制御回路、９…メモリ
制御回路、Ａ…メモリ、２１…入力ポート、２２…バッ
ファ回路、２３…ラッチ回路、２４…ラッチ回路、２５
…バレルシフタ回路、２６…出力ポート、３１…ラッチ
回路、３３…ラッチ回路、３４…演算器、３５…入力ポ
ート、４１…入力ポート、４２…プリフィックス復号回
路、４３…出力バッファ、４４…出力ポート、４５…符
号テーブル、４６…符号テーブル、４７…符号テーブ
ル、４８…ＤＣ処理器、４９…出力バッファ回路、４A
…出力ポート、５１…入力ポート、５２…プリフィック
ス復号回路、５３…出力バッファ、５４…出力ポート、
５５…符号テーブル、５６…符号テーブル、５７…符号
テーブル、５８…符号テーブル、５９…出力バッファ、
５A…出力ポート、６１…入力ポート、６２…シフタ回
路、６３…出力バッファ、６４…出力ポート、６５…入
力ポート、６６…要求復号器、６７…符号長テーブル、
６８…出力バッファ、６９…出力ポート、７１…入力ポ
ート、７２…要求復号器、７３…入力ポート、７４…レ
ジスタ、７５…レジスタ、７６…レジスタ、７７…レジ
スタ、７８…レジスタ、７９…レジスタ、７A…出力ポ
ート、８１…入力ポート、８２…入力ポート、８３…入
力ポート、８４…プログラムカウンタ、８５…シーケン
ス制御部、８６…出力ポート、９１…入力ポート、９２
…要求復号器、９３…メモリ制御器、９４…入力ポー
ト、９５…データ制御回路、９６…データ制御回路、９
７…ＲＡＭ、９８…ＲＡＭ、９９…出力ポート、Ｂ１…
入力ポート、Ｂ２…バッファ、Ｂ３…ラッチ、Ｂ４…ラ
ッチ、Ｂ５…バレルシフタ回路、Ｂ６…符号テーブル、
Ｂ７…ラッチ、Ｂ８…ラッチ、Ｂ９…演算器、ＢA…出
力ポート。
フロントページの続き (72)発明者 坪井 幸利 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所映像メディア研究所 内 (72)発明者 三代 隆之 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体事業部内 (72)発明者 篠原 修二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 奥 万寿男 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所映像メディア研究所 内 (56)参考文献 特開 平２−86232（ＪＰ，Ａ) 特開 平５−63985（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/30 H03M 7/40
Claims (12)
- 【請求項１】可変長符号及び固定長符号が含まれるディ
ジタル信号が入力され、上記ディジタル信号をシフトし
て出力するシフト回路と、 上記シフト回路の出力に対し並列に接続された可変長復
号回路と固定長復号回路と、 上記シフト回路のシフト量を制御する演算器とを具備し
て成り、 上記シフト回路の出力と上記可変長復号回路の入力及び
上記固定長復号回路の入力とは共通の第１の信号経路に
より接続され、 上記可変長復号回路と上記固定長復号回路とは共通に第
２の信号経路に接続され、上記可変長復号回路の復号デ
ータと上記固定長復号回路のデータとは上記第２の信号
経路に出力されるように構成され、 上記可変長復号回路と上記固定長復号回路と上記演算器
とは共通に第３の信号経路に接続され、上記可変長復号
回路及び上記固定長復号回路で復号した符号の符号長を
示す符号長データを、上記第３の信号経路を介して上記
演算器に供給し、 上記演算器は、上記第３の信号経路を介して供給された
符号長データに基づき、上記シフト回路のシフト量を演
算するよう構成されていることを特徴とする信号復号装
置。 - 【請求項２】請求項１において、 上記信号復号装置はさらに、 上記可変長復号装置の復号動作と上記固定長復号装置の
復号動作とを制御する制御回路と、 複数のレジスタ回路を備え、上記可変長復号装置の復号
結果と上記固定長復号装置の復号結果とを記憶するレジ
スタ部とを有し、 上記可変長復号装置と上記固定長復号装置とは上記第２
の信号経路を介して上記制御回路及び上記レジスタ部と
接続され、 上記制御回路は、少なくとも、上記第２の信号経路を介
して入力される復号結果と、上記レジスタ回路に記憶さ
れている復号結果とから次の復号動作を決定し、上記可
変長復号装置の動作と上記固定長復号装置の動作を制御
するよう構成される信号復号装置。 - 【請求項３】可変長符号が含まれるディジタル信号が入
力され、上記ディジタル信号をシフトして出力するシフ
ト回路と、 上記シフト回路の出力に結合され、上記ディジタル信号
の中で高速に復号処理を行う必要のあるディジタル信号
の復号処理を行い、復号結果と当該復号信号の符号長を
出力する第１の可変長復号回路と、 上記シフト回路の出力に並列に結合され、上記ディジタ
ル信号のうち上記第１の可変長復号回路が処理を行う以
外のディジタル信号の復号処理を行い、復号結果と当該
復号信号の符号長を出力する第２の可変長復号回路と、 上記第１及び第２の可変長復号回路の出力する上記符号
長を示す信号を受けて、上記シフト回路に対するシフト
量を決定するための演算器とを有する信号復号装置。 - 【請求項４】請求項３において、 上記信号復号装置は、画像信号のうち複数の画素を単位
に符号化処理を行ったディジタル信号を含む信号が入力
されるものであり、上記第１の可変長復号回路は、上記
複数の画素を単位に符号化処理を行ったディジタル信号
を復号するよう構成される信号復号装置。 - 【請求項５】請求項３または４において、 上記信号復号装置は、離散コサイン係数を可変長符号化
した可変長符号を含むディジタル信号が入力されるもの
であり、上記第１の可変長復号回路は、上記離散コサイ
ン係数を可変長符号化した可変長符号を復号するよう構
成される信号復号装置。 - 【請求項６】請求項３または４において、 上記信号復号装置は、さらに、第１及び第２の信号経路
を有し、 上記第１の可変長復号回路の出力は上記第１の信号経路
に接続され、 上記第２の可変長復号回路の出力は上記第２の信号経路
に接続される信号復号装置。 - 【請求項７】請求項６において、 上記信号復号装置は、 上記第１の可変長復号回路の復号動作と上記第２の可変
長復号回路の復号動作とを制御する制御回路と、 複数のレジスタ回路を備え、上記可変長復号回路の復号
結果と上記固定長復号回路の復号結果とを記憶するレジ
スタ部とを有し、 上記制御回路及び上記レジスタ部は上記第２の信号経路
に接続され、 上記制御回路は、少なくとも、上記第２の信号経路を介
して入力される復号結果と、上記レジスタ回路に記憶さ
れている復号結果とから次の復号動作を決定し、上記可
変長復号装置の動作と上記固定長復号装置の動作を制御
し、 上記第１の可変長復号回路の復号結果は、第１の信号経
路を介して、上記制御回路の制御によりランダムアクセ
スメモリに記憶される信号復号装置。 - 【請求項８】請求項２において、 上記制御回路は更に、上記可変長復号回路の復号結果と
上記固定長復号回路の復号動作の状態を示すプログラム
カウンタと、上記プログラムカウンタ、上記レジスタ
部、及び上記第１の信号経路の出力に応じて次に行うべ
き復号動作を示す要求信号を生成する回路とを有する信
号復号装置。 - 【請求項９】第１タイプの可変長符号、第２タイプの可
変長符号、及び固定長符号が含まれるディジタル信号が
入力され、上記ディジタル信号をシフトして出力するシ
フト回路と、 上記シフト回路の出力に結合され、上記第１タイプの可
変長符号を復号し、復号データと上記第１タイプの可変
符号の符号長を出力する第１の可変長復号回路と、 上記シフト回路の出力に並列に結合され、上記第２タイ
プの可変長符号を復号し、復号データと上記第２タイプ
の可変符号の符号長を出力する第２の可変長復号回路
と、 上記シフト回路の出力に並列に結合され、上記固定長符
号を復号し、復号データと上記固定長符号の符号長を出
力する第１の固定長復号回路と、 上記第１及び第２の可変長復号回路及び上記固定長復号
回路から出力される符号長に応じて上記シフト回路のシ
フト量を制御する演算器と、 上記第１の可変長復号回路の出力する復号データ、第２
の可変長復号回路の出力する復号データ、及び上記固定
長復号回路の出力する復号データの一部を伝達するため
の第１データバスと、 複数のレジスタ回路を備え、上記第２の可変長復号回路
の復号データと上記固定長復号回路の復号データとを記
憶するためのレジスタ部と、 上記レジスタ部に記憶された復号データと上記第１デー
タバスからの復号データとを受けるとともに、上記レジ
スタ部に記憶された復号データと上記第１データバスか
らの復号データに応じて次の復号動作を実行するための
上記第１及び第２の可変長復号回路及び上記固定長復号
回路のうちの一つの復号回路を決定するための制御回路
とを有する信号復号装置。 - 【請求項１０】請求項９において、 上記制御回路は更に、上記第１及び第２の可変長復号回
路及び上記固定長復号回路の復号動作の状態を示すプロ
グラムカウンタと、上記プログラムカウンタ、レジスタ
部、及び上記第１データバスの出力に応じて次に行う復
号動作を示す要求信号を生成する回路とを有する信号復
号装置。 - 【請求項１１】請求項９または１０において、 上記ディジタル信号は、離散コサイン変換（ＤＣＴ）係
数で表される上記第１タイプの可変長符号及び上記第２
タイプの可変長符号を含むビデオ信号であり、上記第１
及び第２の可変長復号回路は、上記第１タイプ及び第２
タイプの可変長符号をそれぞれに復号し、 上記第１の可変長復号回路の出力する信号の一部は、上
記離散コサイン変換(ＤＣＴ)係数のブロック終了信号
（ＥＯＢ）である信号復号装置。 - 【請求項１２】請求項９または１０において、 上記ディジタル信号は、離散コサイン変換（ＤＣＴ）係
数で表される上記第１タイプの可変長符号と上記第タイ
プ２の可変長符号を含むＭＰＥＧのビデオ信号であり、 上記第１及び第２の可変長復号回路は、上記第１タイプ
及び第２タイプの可変長符号をそれぞれに復号し、 上記第１の可変長復号回路は、上記離散コサイン変換
(ＤＣＴ)係数の復号データ及びブロック終了信号（ＥＯ
Ｂ）を出力し、上記離散コサイン変換(ＤＣＴ)係数の上
記復号データを第２データバスを介してメモリに送出
し、上記ブロック終了信号（ＥＯＢ）を上記第１データ
バスを介して上記レジスタ部と上記制御回路に送出する
信号復号装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31019394A JP3279852B2 (ja) | 1994-12-14 | 1994-12-14 | 信号復号装置 |
| TW84113151A TW315572B (ja) | 1994-12-14 | 1995-12-09 | |
| KR1019950048628A KR100401087B1 (ko) | 1994-12-14 | 1995-12-12 | 여러종류의부호신호를복호하는복호장치 |
| US08/572,100 US5675331A (en) | 1994-12-14 | 1995-12-14 | Decoding device for decoding a variety of code signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31019394A JP3279852B2 (ja) | 1994-12-14 | 1994-12-14 | 信号復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167850A JPH08167850A (ja) | 1996-06-25 |
| JP3279852B2 true JP3279852B2 (ja) | 2002-04-30 |
Family
ID=18002295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31019394A Expired - Fee Related JP3279852B2 (ja) | 1994-12-14 | 1994-12-14 | 信号復号装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5675331A (ja) |
| JP (1) | JP3279852B2 (ja) |
| KR (1) | KR100401087B1 (ja) |
| TW (1) | TW315572B (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0178201B1 (ko) * | 1995-08-31 | 1999-05-01 | 배순훈 | 가변 길이 복호화 장치 |
| US5870039A (en) * | 1996-06-19 | 1999-02-09 | Matsushita Electric Industrial Co., Ltd. | Code converter, variable length code decoder, and associated methods |
| US6011498A (en) * | 1996-12-20 | 2000-01-04 | Philips Electronics North America Corporation | Dual-speed variable length decoding architecture for MPEG-2 video data |
| US6215822B1 (en) * | 1997-12-30 | 2001-04-10 | Sony Corporation | Motion compensated digital video decoding and buffer memory addressing therefor |
| AU4723699A (en) * | 1998-06-25 | 2000-01-10 | Equator Technologies, Inc. | Processing circuit and method for variable-length coding and decoding |
| JP4427827B2 (ja) * | 1998-07-15 | 2010-03-10 | ソニー株式会社 | データ処理方法、データ処理装置及び記録媒体 |
| JP2000059234A (ja) * | 1998-08-10 | 2000-02-25 | Mitsubishi Electric Corp | 可変長符号処理装置 |
| US6636222B1 (en) * | 1999-11-09 | 2003-10-21 | Broadcom Corporation | Video and graphics system with an MPEG video decoder for concurrent multi-row decoding |
| US6775414B1 (en) * | 1999-11-19 | 2004-08-10 | Ati International Srl | Variable-length code decoder |
| US6771196B2 (en) * | 1999-12-14 | 2004-08-03 | Broadcom Corporation | Programmable variable-length decoder |
| US7253917B2 (en) * | 2001-06-11 | 2007-08-07 | Canon Kabushiki Kaisha | Image processing apparatus and its control method, computer program, and storage medium |
| CN1245839C (zh) * | 2001-07-04 | 2006-03-15 | 矽统科技股份有限公司 | 分散式视频数据流解码方法 |
| DE10133934A1 (de) * | 2001-07-12 | 2003-01-30 | Infineon Technologies Ag | Kodiereinrichtung und Dekodiereinrichtung |
| US7075462B2 (en) * | 2002-08-07 | 2006-07-11 | Lsi Logic Corporation | Speeding up variable length code decoding on general purpose processors |
| US6674376B1 (en) | 2002-09-13 | 2004-01-06 | Morpho Technologies | Programmable variable length decoder circuit and method |
| US6707397B1 (en) * | 2002-10-24 | 2004-03-16 | Apple Computer, Inc. | Methods and apparatus for variable length codeword concatenation |
| US6707398B1 (en) * | 2002-10-24 | 2004-03-16 | Apple Computer, Inc. | Methods and apparatuses for packing bitstreams |
| US6867715B2 (en) * | 2003-06-25 | 2005-03-15 | Broadcom Corporation | System, method, and apparatus for variable length decoder |
| US7349428B2 (en) * | 2003-06-30 | 2008-03-25 | Broadcom Corporation | Data alignment of the packetized elementary streams in the coded data buffer for dual decode |
| EP1880471A4 (en) * | 2005-05-13 | 2011-12-28 | Qualcomm Inc | METHOD AND DEVICE FOR IMPROVED MULTIMEDIA DECODER |
| JP4902854B2 (ja) * | 2006-09-12 | 2012-03-21 | パナソニック株式会社 | 動画像復号化装置、動画像復号化方法、動画像復号化プログラム、動画像符号化装置、動画像符号化方法、動画像符号化プログラム、及び動画像符号化復号化装置 |
| US8250618B2 (en) * | 2006-09-18 | 2012-08-21 | Elemental Technologies, Inc. | Real-time network adaptive digital video encoding/decoding |
| US8184715B1 (en) | 2007-08-09 | 2012-05-22 | Elemental Technologies, Inc. | Method for efficiently executing video encoding operations on stream processor architectures |
| US8121197B2 (en) * | 2007-11-13 | 2012-02-21 | Elemental Technologies, Inc. | Video encoding and decoding using parallel processors |
| US9876599B2 (en) * | 2007-12-17 | 2018-01-23 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System(s), method(s), and apparatus for accurate detection of the end of stream |
| JP2010045598A (ja) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | 可変長復号装置、及び、符号化装置 |
| TWI424445B (zh) * | 2009-12-29 | 2014-01-21 | Macronix Int Co Ltd | 指令解碼電路及其方法 |
| US11211945B1 (en) * | 2020-10-29 | 2021-12-28 | Microsoft Technology Licensing, Llc | Parallelized decoding of variable-length prefix codes |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5411614A (en) * | 1977-06-27 | 1979-01-27 | Nec Corp | Code conversion unit for digital signal |
| US5173695A (en) * | 1990-06-29 | 1992-12-22 | Bell Communications Research, Inc. | High-speed flexible variable-length-code decoder |
| US5241383A (en) * | 1992-05-13 | 1993-08-31 | Bell Communications Research, Inc. | Pseudo-constant bit rate video coding with quantization parameter adjustment |
| EP0586225B1 (en) * | 1992-08-31 | 1998-12-23 | Victor Company Of Japan, Ltd. | Orthogonal transform coding apparatus and decoding apparatus |
| US5491480A (en) * | 1994-05-25 | 1996-02-13 | Industrial Technology Research Institute | Variable length decoder using serial and parallel processing |
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