CN115641890A - 命令解码电路、存储器和电子设备 - Google Patents

Abstract

本申请实施例提供一种命令解码电路、存储器和电子设备。该电路包括：第一解码单元、第二解码单元和时钟门。第一解码单元用于根据动态时钟信号对第一命令信号进行解码。第二解码单元用于根据动态时钟信号对第二命令信号进行解码。时钟门用于在第一解码单元的片选信号代表开始解码第一命令信号之后，或第二解码单元解码出第二命令信号之后，生成动态时钟信号，以及，在第一解码单元的片选信号代表未开始解码第一命令信号、或第二解码单元解码出第二命令信号之后，关断动态时钟信号。本申请实施例可以在解码第一主动命令之前，以及在解码第二主动命令之后，避免时钟信号不断在高电平、低电平之间来回进行切换，以降低功耗。

Description

命令解码电路、存储器和电子设备

技术领域

本申请实施例涉及集成电路技术领域，尤其涉及一种命令解码电路、存储器和电子设备。

背景技术

在各种电子设备中，内存是其不可缺少的部件，影响电子设备的性能。一种常用内存可以为SDRAM(synchronous dynamic random-access memory，同步动态随机存取内存)。在对SDRAM进行研究的过程中，产生了多种类型的SDRAM，例如，LPDDR(low power doubledata rate SDRAM，低功耗双倍数据速率内存)。在LPDDR5(第五代LPDDR)的新协议中定义了两种主动命令ACT1和ACT2，系统芯片先后发送ACT1和ACT2，ACT1和ACT2经过解码之后被执行。

现有技术中，解码ACT1和ACT2时需要依据系统时钟信号进行，该系统时钟信号是系统芯片提供的。由于该系统时钟信号总是不断在高电平、低电平之间进行切换，导致解码主动命令时的功耗较高。

发明内容

本申请实施例提供一种命令解码电路、存储器和电子设备，以降低解码主动命令时的功耗。

第一方面，本申请实施例提供一种命令解码电路，包括：

第一解码单元，用于根据时钟门生成的动态时钟信号对第一命令信号进行解码；

第二解码单元，用于根据时钟门生成的动态时钟信号对第二命令信号进行解码，所述第二命令信号在所述第一命令信号之后的预设周期内被触发；

时钟门，用于在所述第一解码单元的片选信号代表开始解码所述第一命令信号之后，或解码出所述第二命令信号之后，生成动态时钟信号，以及，在所述片选信号代表未开始解码所述第一命令信号、或解码出所述第二命令信号之后，关断动态时钟信号。

可选的，还包括：

使能信号生成单元，用于根据所述第一命令信号、所述第二命令信号生成使能信号；

所述时钟门，还用于根据所述片选信号、所述使能信号和所述系统时钟信号，生成动态时钟信号或关断所述动态时钟信号。

可选的，所述使能信号生成单元，还用于在所述第一命令信号和所述第二命令信号均为高电平时，生成高电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号为低电平时，生成低电平的所述使能信号；

所述时钟门，还用于在所述片选信号为低电平，或所述使能信号为高电平时，关断所述动态时钟信号；或，在所述片选信号为高电平、且所述使能信号为低电平时，根据所述系统时钟信号生成动态时钟信号。

可选的，使能信号生成单元，包括：

与门，用于确定所述第一命令信号和所述第二命令信号的与信号，作为所述使能信号；

所述时钟门包括：

非门，用于对所述片选信号取非信号；

或门，用于将所述非信号、所述使能信号和系统时钟信号的或信号确定为所述动态时钟信号。

可选的，所述使能信号生成单元，还用于在所述第一命令信号、所述第二命令信号均为高电平时，生成低电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号为低电平时，生成高电平的所述使能信号；

所述时钟门，还用于在所述片选信号或所述使能信号为低电平时，关断所述动态时钟信号；或，在所述片选信号和所述使能信号为高电平时，根据所述系统时钟信号生成动态时钟信号。

可选的，所述使能信号生成单元，包括：

与门，用于确定所述第一命令信号和所述第二命令信号的与信号；

非门，将所述与信号的非信号作为所述使能信号；

所述时钟门为与门，用于将所述系统时钟信号、所述使能信号、所述片选信号的与信号确定为动态时钟信号。

可选的，还包括：

定时器，用于在所述第一解码单元解码所述第一命令信号之后，生成定时信号，所述定时信号用于表示当前时间与解码所述第一命令信号之间的时长是否大于预设周期，所述定时信号随时间推移而变化；

所述时钟门，还用于在所述时长大于预设周期时，关断所述动态时钟信号。

可选的，所述定时器，还用于在所述第一解码单元解码出所述第一命令信号之后，根据所述动态时钟信号生成定时信号。

可选的，还包括：

使能信号生成单元，用于根据所述第一命令信号、所述第二命令信号和所述定时信号生成所述使能信号；

所述时钟门，还用于根据所述片选信号、所述使能信号和所述系统时钟信号，生成动态时钟信号或关断所述动态时钟信号。

可选的，所述使能信号生成单元，还用于在所述第一命令信号为高电平，且所述第二命令信号或所述定时信号为高电平时，生成高电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号、或所述定时信号为低电平时，生成低电平的所述使能信号；

所述时钟门，还用于在所述片选信号为低电平，或所述使能信号为高电平时，关断所述动态时钟信号；或，在所述片选信号为高电平、且所述使能信号为低电平时，根据所述系统时钟信号生成动态时钟信号。

可选的，所述使能信号生成单元，包括：

或门，用于确定所述第二命令信号和所述定时信号的或信号；

第一与门，用于确定所述第一命令信号和第二与门输出的与信号之间的与信号，所述第一与门输出的与信号为所述使能信号；

第二与门，用于确定所述或信号与所述第一与门输出的与信号之间的与信号；

所述时钟门，包括：

非门，用于对所述片选信号取非信号；

或门，用于将所述非信号、所述使能信号和系统时钟信号的或信号确定为所述动态时钟信号。

可选的，所述使能信号生成单元，还用于在所述第一命令信号为高电平，且所述第二命令信号或所述定时信号为高电平时，生成低电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号、或所述定时信号为低电平时，生成高电平的所述使能信号；

所述时钟门，还用于在所述片选信号或所述使能信号为低电平时，关断所述动态时钟信号；或，在所述片选信号和所述使能信号为高电平时，根据所述系统时钟信号生成动态时钟信号。

可选的，所述使能信号生成单元，包括：

或门，用于确定所述第二命令信号和所述定时信号的或信号；

第一与门，用于确定所述第一命令信号和第二与门输出的与信号之间的与信号；

第二与门，用于确定所述或信号与所述第一与门输出的与信号之间的与信号；

非门，用于将所述第一与门输出的与信号的非信号作为所述使能信号；

所述时钟门为与门，用于将所述系统时钟信号、所述使能信号、所述片选信号的与信号确定为动态时钟信号。

可选的，所述定时信号为低电平时，代表所述当前时间与解码所述第一命令信号之间的时长小于或等于预设周期；所述定时信号为高电平时，代表所述当前时间与解码所述第一命令信号之间的时长大于预设周期。

可选的，所述预设周期为系统时钟信号的8个周期。

可选的，所述第一命令信号用于触发解码第二命令信号，所述第二命令信号用于对存储组进行行操作。

第二方面，本申请实施例还提供了一种存储器，包括：

如第一方面所述的命令解码电路、系统芯片和存储组；

所述系统芯片，用于生成所述系统时钟信号，以及，触发所述第一命令信号和所述第二命令信号；

所述第二命令信号用于对所述存储组进行操作。

可选的，所述存储器为低功耗双倍速率同步动态随机存取内存LPDDR。

第三方面，本申请实施例还提供了一种电子设备，包括第二方面所述的存储器。

本申请实施例提供的命令解码电路、存储器和电子设备，该电路包括：第一解码单元、第二解码单元和时钟门。其中，第一解码单元，用于根据时钟门生成的动态时钟信号对第一命令信号进行解码。第二解码单元，用于根据时钟门生成的动态时钟信号对第二命令信号进行解码，所述第二命令信号在所述第一命令信号之后的预设周期内被触发。时钟门，用于在第一解码单元的片选信号代表开始解码第一命令信号之后，或第二解码单元解码出第二命令信号之后，生成动态时钟信号，以及，在第一解码单元的片选信号代表未开始解码第一命令信号、或第二解码单元解码出第二命令信号之后，关断动态时钟信号。可以看出，时钟门还需要结合系统时钟信号生成动态时钟信号。可以在解码第一主动命令之前，以及在解码出第二主动命令之后，避免时钟信号不断在高电平、低电平之间来回进行切换。如此，可以降低功耗。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1示例性示出了现有技术中对存储组进行行操作的过程示意图；

图2至图6示例性示出了本申请实施例提供的命令解码电路的五种结构示意图；

图7示例性示出了本申请实施例提供的一种存储器的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请实施例一部分实施例，而不是全部的实施例。基于本申请实施例中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请实施例保护的范围。

本申请实施例适用于内存数据读写的主动命令的解码过程，解码之后的主动命令可以用于对内存进行数据读写，也就是行操作。其中，在SDRAM不断进行演进之后，出现了LPDDR。

在LPDDR5中，主动命令被划分为第一主动命令和第二主动命令。第一主动命令用于在系统时钟信号的上升沿到达之后，保持以下信号处于高电平：CS(chip select，片选)信号、第一个CA(command address，命令地址)信号CA0、第二个CA信号CA1和第三个CA信号CA2。第二主动命令用于在系统时钟信号的上升沿到达之后，保持CS信号处于高电平、CA0保持高电平、CA1保持高电平、CA2保持低电平。在触发第一主动命令之后的8个时钟周期内，触发第二主动命令。如果在8个时钟周期内未触发第二主动命令，则确定超时，此后不再等待第二主动命令，而是等待下一轮第一主动命令。在这8个时钟周期内，只能触发CA信号、写入信号、读取信号、蒙面写入信号、MRR、预充电信号、存储组更新信号等。

图1示例性示出了现有技术中对存储组进行行操作的过程示意图。参照图1所示，控制器中包括有解码电路，该解码电路可以根据系统时钟信号对命令地址信号进行解码得到第一主动命令ACT1或第二主动命令ACT2。其中，系统时钟信号是系统芯片提供的。解码出的第二命令信号可以用于对内存存储组进行行操作，也就是数据读取或数据写入。

然而，由于该系统时钟信号总是不断在高电平、低电平之间来回进行切换，从而导致解码电路的功耗较高。

为了解决上述问题，可以考虑在不需要进行解码时避免时钟信号不断在高电平、低电平之间来回进行切换。

从上述对第一主动命令和第二主动命令的定义中可以看出，在触发第一主动命令之后的8个时钟周期内通常会触发第二主动命令。在触发第二主动命令时，代表一次数据读写的命令结束，需要等待下一次第一主动命令。从而，可以在解码第一主动命令之前，以及在解码第二主动命令之后，避免时钟信号不断在高电平、低电平之间来回进行切换。如此，可以降低功耗。

图2示例性示出了本申请实施例提供的命令解码电路100的结构示意图。参照图2所示，命令解码电路100包括第一解码单元101、第二解码单元102和时钟门103。

其中，第一解码单元101，用于根据时钟门103生成的动态时钟信号对第一命令信号进行解码。

第二解码单元102，用于根据时钟门103生成的动态时钟信号对第二命令信号进行解码，所述第二命令信号在所述第一命令信号之后的预设周期内被触发。

时钟门103，用于在第一解码单元101的片选信号代表开始解码第一命令信号之后，或第二解码单元102解码出第二命令信号之后，生成动态时钟信号，以及，在第一解码单元101的片选信号代表未开始解码第一命令信号、或第二解码单元102解码出第二命令信号之后，关断动态时钟信号。可以看出，时钟门103还需要结合系统时钟信号生成动态时钟信号。

其中，第一解码单元101和第二解码单元102是从CA信号中解码出第一命令信号和第二命令信号的电路。具体地，根据各个命令地址线发送的CA信号确定第一命令信号和第二命令信号。

第一命令信号是前述第一主动命令对应的信号，第二命令信号是前述第二主动命令的信号。第一命令信号用于触发第二命令信号，第二命令信号用于对存储组进行行操作，该操作包括但不限于：读取存储组中的数据、向存储组中写入数据。

可以看出，第一解码单元101进行第一命令信号的解码时，是依据的动态时钟信号。由于动态时钟信号是根据第一解码单元101的片选信号生成的，在片选信号代表第一解码单元101开始进行解码时，才生成在高电平和低电平之间切换的动态时钟信号，在这之前关断动态时钟信号。如此，可以节约第一解码单元101的功耗。

第二解码单元102进行第二命令信号的解码时，是依据的时钟门103生成的动态时钟信号。在解码第一命令信号之后、解码第二命令信号之前，动态时钟信号与系统时钟信号相同，也是不断的在高电平和低电平之间切换。该动态时钟信号是在第二解码单元102解码第二命令信号之后关断的，也就是在此后，动态时钟信号不会在高电平和低电平之间不断切换，而是始终保持高电平或低电平。如此，降低了第二解码单元102进行解码时的功耗。

为了实现第一命令信号、第二命令信号、片选信号和动态时钟信号之间的上述关系，上述命令解码电路还包括：

使能信号生成单元104，用于根据第一命令信号、第二命令信号生成使能信号。

基于上述使能信号生成单元104，上述时钟门103还用于根据使能信号、片选信号和系统时钟信号生成动态时钟信号或关断动态信号。

具体地，在片选信号为低电平时，也就是第一解码单元101未开始进行解码，此时，可以关断动态时钟信号。片选信号在第一解码单元101开始解码时高电平，在开始解码之前为低电平。

在片选信号为高电平，且第一命令信号或第二命令信号为低电平时，也就是第一解码单元101在进行解码，或第二解码单元102在进行解码。此时，可以生成动态时钟信号，以使第一解码单元101或第二解码单元102可以根据动态时钟信号进行解码。

在片选信号、第一命令信号、第二命令信号均为高电平时，也就是解码出第一命令信号，并且解码出第二命令信号，此时，可以关断动态时钟信号。由于解码出第二命令信号时，片选信号为高电平，第一命令信号也为高电平，也就是在第二命令信号为高电平时，关断动态时钟信号。

为了实现上述第一命令信号、第二命令信号、片选信号和动态时钟信号之间的关系，使能信号可以是高电平或低电平。下面通过两个示例进行详细说明。

在第一种示例中，上述使能信号生成单元104，具体用于在第一命令信号、第二命令信号均为高电平时，生成高电平的使能信号；或，在第一命令信号或第二命令信号为低电平时，生成低电平的使能信号。

相应地，上述时钟门103用于在片选信号为低电平或使能信号为高电平时，关断动态时钟信号；或，在片选信号为高电平且使能信号为低电平时，根据系统时钟信号生成动态时钟信号。

为了实现第一命令信号、第二命令信号与使能信号的上述关系，参照图3所示，上述使能信号生成单元104可以为一个与门。

其中，上述与门用于确定第一命令信号和第二命令信号的与信号。也就是说，当第一命令信号和第二命令信号为高电平时，使能信号为高电平；当第一命令信号或第二命令信号低电平时，使能信号为低电平。

与图3所示的使能信号生成单元104对应，参照图3所示，上述时钟门103可以包括非门、或门。其中，非门用于对片选信号取非信号。或门用于确定非门输出的非信号、系统时钟信号和使能信号的或信号得到动态时钟信号。也就是说，在系统时钟信号或使能信号或非信号为高电平时，动态时钟信号为高电平；在系统时钟信号、使能信号、非信号均为低电平时，动态时钟信号为低电平。

在这种情况下，在片选信号为高电平、使能信号为低电平时，片选信号的非信号为低电平，非信号和使能信号的或信号为低电平，由于系统时钟信号是在高电平和低电平之间切换的，其与低电平的或信号也就是输出的动态时钟信号，也随着系统时钟信号的切换而切换。在使能信号为高电平或片选信号为低电平时，片选信号的非信号为高电平，非信号和使能信号的或信号为高电平，由于系统时钟信号与高电平的或信号，也就是输出的动态时钟信号始终为高电平，从而动态时钟信号被关断。

在第二种示例中，上述使能信号生成单元104，具体用于在第一命令信号、第二命令信号均为高电平时，生成低电平的使能信号；或，在第一命令信号、或第二命令信号为低电平时，生成高电平的使能信号。

相应地，上述时钟门103，具体用于在片选信号或使能信号为低电平时，关断动态时钟信号；或，在使能信号和片选信号为高电平时，根据系统时钟信号生成动态时钟信号。

为了实现第一命令信号、第二命令信号与使能信号的上述关系，上述使能信号生成单元104，可以包括与门、非门。参照图4所示，将与门和非门合并为与非门。

其中，与门用于确定第一命令信号、第二命令信号的与信号。也就是，在第一命令信号和第二命令信号均为高电平时，与门输出的与信号为高电平；在第一命令信号、或第二命令信号为低电平时，与门输出的与信号为低电平。

非门，用于将与信号的非信号作为使能信号。也就是说，与门输出的与信号为高电平时，非门输出的非信号为低电平，使能信号为低电平；在与门输出的与信号为低电平时，非门输出的非信号为高电平，使能信号为高电平。

与图4所示的使能信号生成单元104对应，参照图4所示，上述时钟门103包括：与门，用于将系统时钟信号、使能信号、片选信号的与信号确定为动态时钟信号。也就是说，在系统时钟信号、使能信号、片选信号均为高电平时，时钟门103输出的动态时钟信号为高电平；在系统时钟信号或使能信号或片选信号为低电平时，时钟门103输出的动态时钟信号为低电平。

在这种情况下，在使能信号和片选信号为高电平时，使能信号和片选信号的与信号为高电平，由于系统时钟信号是在高电平和低电平之间切换的，其与高电平的与信号也就是动态时钟信号也随着系统时钟信号的切换而切换。在使能信号或片选信号为低电平时，使能信号和片选信号的与信号为低电平，其与系统时钟信号的与信号也就是动态时钟信号始终为低电平，也就是动态时钟信号被关断。

可选地，上述命令解码电路还可以包括：定时器105，用于在第一解码单元101解码第一命令信号之后，生成定时信号，定时信号用于表示当前时间与解码第一命令信号之间的时长是否大于预设周期，定时信号随时间推移而变化。相应地，上述时钟门103，还用于在当前时间与解码第一命令信号之间的时长大于预设周期时，关断动态时钟信号，或，在当前时间与解码第一命令信号之间的时长小于或等于预设周期时，生成动态时钟信号。

其中，预设周期是LPDDR5的新协议中定义的系统时钟信号的8个时钟周期。

定时信号可以是在解码第一命令信号之后到达预设周期前后，电平不同的信号。下面举例说明两种典型的定时信号。

第一种，在解码第一命令信号之后到达预设周期前，也就是当前时间与解码第一命令信号之间的时长小于或等于预设周期时，上述定时信号可以是高电平；在解码第一命令信号之后到达预设周期后，也就是当前时间与解码第一命令信号之间的时长大于预设周期时，上述定时信号是低电平。

第二种，在解码第一命令信号之后到达预设周期前，也就是当前时间与解码第一命令信号之间的时长小于或等于预设周期时，上述定时信号可以是低电平；在解码第一命令信号之后到达预设周期后，也就是当前时间与解码第一命令信号之间的时长大于预设周期时，上述定时信号是高电平。后面以第二种为例说明定时信号、第一命令信号、第二命令信号和动态时钟信号之间的关系。

在本申请实施例中，在解码第一命令信号之后的8个时钟周期内，如果未触发第二命令信号，则确定为超时，此时不再等待第二命令信号，并且关断动态时钟信号，以使动态时钟信号始终处于高电平或低电平。如此，可以进一步降低功耗。

可选地，上述定时器105，还用于在第一解码单元101解码出第一命令信号之后，根据动态时钟信号生成定时信号。

可以理解的是，在解码出第一命令信号之后，动态时钟信号是与系统时钟信号一样，在高电平和低电平之间不断切换的。此时，定时器105需要根据在高电平和低电平之间不断切换的动态时钟信号生成定时信号，以等待第二命令信号或超时。在解码出第二命令信号或超时之后，由于动态时钟信号被关断，从而定时器105不再生成定时信号，如此可以进一步降低功耗。

综上所述，在第一解码单元101进行解码之前，或解码出第二命令信号或定时信号代表超时之后，时钟门103关断动态时钟信号，其余时间时钟门103生成动态时钟信号。

为了实现第一命令信号、第二命令信号、片选信号、定时信号和动态时钟信号之间的上述关系，上述命令解码电路还包括：

使能信号生成单元104，用于根据第一命令信号、第二命令信号和定时信号生成使能信号。

基于上述使能信号生成单元104，上述时钟门103还用于根据片选信号、使能信号和系统时钟信号生成动态时钟信号或关断动态信号。

具体地，在片选信号为低电平时，也就是第一解码单元101未开始进行解码，此时，可以关断动态时钟信号。

在片选信号为高电平，且第一命令信号或第二命令信号或定时信号为低电平时，也就是第一解码单元101在进行解码，或第二解码单元102在进行解码。此时，可以生成动态时钟信号，以使第一解码单元101或第二解码单元102可以根据动态时钟信号进行解码。

在片选信号、第一命令信号均为高电平，且第二命令信号或定时信号为高电平时，也就是解码出第一命令信号并且解码出第二命令信号，或解码出第一命令信号之后未在8个时钟周期内触发第二命令信号，关断动态时钟信号。

为了实现上述第一命令信号、第二命令信号、片选信号、定时信号和动态时钟信号之间的关系，使能信号可以是高电平或低电平。下面通过两个示例进行详细说明。

在第一种示例中，上述使能信号生成单元104，具体用于在第一命令信号为高电平，且第二命令信号或定时信号为高电平时，生成高电平的使能信号；或，在第一命令信号、或第二命令信号、或定时信号为低电平时，生成低电平的使能信号。

相应地，上述时钟门103用于在片选信号为低电平或使能信号为高电平时，关断动态时钟信号；或，在片选信号为高电平且使能信号为低电平时，根据系统时钟信号生成动态时钟信号。

为了实现第一命令信号、第二命令信号和定时信号与使能信号的上述关系，参照图5所示，上述使能信号生成单元104可以包括或门、第一与门和第二与门。

其中，上述或门用于确定第二命令信号和定时信号的或信号。也就是说，当第二命令信号和定时信号中的至少一个信号为高电平时，或信号为高电平；当第二命令信号和定时信号均为低电平时，或信号为低电平。

第一与门用于确定第一命令信号和第二与门输出的与信号之间的与信号，第一与门输出的与信号为使能信号。也就是说，在第一命令信号和第二与门输出的与信号均为高电平时，第一与门输出的与信号为高电平，使能信号为高电平；在第一命令信号或第二与门输出的与信号为低电平时，第一与门输出的与信号为低电平，使能信号为低电平。

第二与门用于确定或信号与第一与门输出的与信号之间的与信号。也就是说，在或门输出的或信号和第一与门输出的与信号均为高电平时，第二与门输出的与信号为高电平；在或门输出的或信号或第一与门输出的与信号为低电平时，第二与门输出的与信号为低电平。

与图5所示的使能信号生成单元104对应，参照图5所示，上述时钟门103可以包括非门、或门。其中，非门用于对片选信号取非信号。或门用于确定非门输出的非信号、系统时钟信号和使能信号的或信号得到动态时钟信号。也就是说，在系统时钟信号或使能信号或非信号为高电平时，动态时钟信号为高电平；在系统时钟信号、使能信号、非信号均为低电平时，动态时钟信号为低电平。

在这种情况下，在片选信号为高电平、使能信号为低电平时，片选信号的非信号为低电平，非信号和使能信号的或信号为低电平，由于系统时钟信号是在高电平和低电平之间切换的，其与低电平的或信号也就是输出的动态时钟信号，也随着系统时钟信号的切换而切换。在使能信号为高电平或片选信号为低电平时，片选信号的非信号为高电平，非信号和使能信号的或信号为高电平，由于系统时钟信号与高电平的或信号，也就是输出的动态时钟信号始终为高电平，从而动态时钟信号被关断。

在第二种示例中，上述使能信号生成单元104，具体用于在第一命令信号为高电平，且第二命令信号或定时信号为高电平时，生成低电平的使能信号；或，在第一命令信号、或第二命令信号、或定时信号为低电平时，生成高电平的使能信号。

相应地，上述时钟门103，具体用于在片选信号或使能信号为低电平时，关断动态时钟信号；或，在片选信号和使能信号为高电平时，根据系统时钟信号生成动态时钟信号。

为了实现第一命令信号、第二命令信号和定时信号与使能信号的上述关系，参照图6所示，上述使能信号生成单元104，可以包括或门、第一与门、第二与门和非门。

其中，上述或门用于确定第二命令信号和定时信号的或信号。也就是说，当第二命令信号和定时信号中的至少一个信号为高电平时，或信号为高电平；当第二命令信号和定时信号均为低电平时，或信号为低电平。

第一与门用于确定第一命令信号和第二与门输出的与信号之间的与信号。也就是说，在第一命令信号和第二与门输出的与信号均为高电平时，第一与门输出的与信号为高电平；在第一命令信号或第二与门输出的与信号为低电平时，第一与门输出的与信号为低电平。

第二与门用于确定或信号与第一与门输出的与信号之间的与信号。也就是说，在或门输出的或信号和第一与门输出的与信号均为高电平时，第二与门输出的与信号为高电平；在或门输出的或信号或第一与门输出的与信号为低电平时，第二与门输出的与信号为低电平。

非门，用于将第一与门输出的与信号的非信号作为使能信号。

与图6所示的使能信号生成单元104对应，参照图6所示，上述时钟门103包括：与门，用于将系统时钟信号、使能信号、片选信号的与信号确定为动态时钟信号。也就是说，在系统时钟信号、使能信号、片选信号均为高电平时，时钟门103输出的动态时钟信号为高电平；在系统时钟信号或使能信号或片选信号为低电平时，时钟门103输出的动态时钟信号为低电平。

在这种情况下，在使能信号和片选信号为高电平时，使能信号和片选信号的与信号为高电平，由于系统时钟信号是在高电平和低电平之间切换的，其与高电平的与信号也就是动态时钟信号也随着系统时钟信号的切换而切换。在使能信号或片选信号为低电平时，使能信号和片选信号的与信号为低电平，其与系统时钟信号的与信号也就是动态时钟信号始终为低电平，也就是动态时钟信号被关断。

图7示例性示出了本申请实施例提供的一种存储器的结构示意图，包括：命令解码电路302、系统芯片301和存储组303。

其中，系统芯片301用于生成系统时钟信号，以及，触发第一命令信号和第二命令信号，第二命令信号用于对存储组303进行操作。

命令解码电路302用于对第一命令信号和第二命令信号进行解码。

可选的，上述存储器为LPDDR(low power double data rate SDRAM，低功耗双倍速率同步动态随机存取内存)。

本申请实施例还提供了一种电子设备，包括前述存储器。

最后应说明的是：以上各实施例仅用以说明本申请实施例的技术方案，而非对其限制；尽管参照前述各实施例对本申请实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请实施例各实施例技术方案的范围。

Claims (19)

1.一种命令解码电路，其特征在于，包括：

第一解码单元，用于根据时钟门生成的动态时钟信号对第一命令信号进行解码；

第二解码单元，用于根据时钟门生成的动态时钟信号对第二命令信号进行解码，所述第二命令信号在所述第一命令信号之后的预设周期内被触发；

时钟门，用于在所述第一解码单元的片选信号代表开始解码所述第一命令信号之后，或解码出所述第二命令信号之后，生成所述动态时钟信号，以及，在所述片选信号代表未开始解码所述第一命令信号、或解码出所述第二命令信号之后，关断所述动态时钟信号。

2.根据权利要求1所述的命令解码电路，其特征在于，还包括：

使能信号生成单元，用于根据所述第一命令信号、所述第二命令信号生成使能信号；

所述时钟门，还用于根据所述片选信号、所述使能信号和所述系统时钟信号，生成所述动态时钟信号或关断所述动态时钟信号。

3.根据权利要求2所述的命令解码电路，其特征在于，

所述使能信号生成单元，还用于在所述第一命令信号和所述第二命令信号均为高电平时，生成高电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号为低电平时，生成低电平的所述使能信号；

所述时钟门，还用于在所述片选信号为低电平，或所述使能信号为高电平时，关断所述动态时钟信号；或，在所述片选信号为高电平、且所述使能信号为低电平时，根据所述系统时钟信号生成所述动态时钟信号。

4.根据权利要求3所述的命令解码电路，其特征在于，所述使能信号生成单元，包括：

与门，用于确定所述第一命令信号和所述第二命令信号的与信号，作为所述使能信号；

所述时钟门包括：

非门，用于对所述片选信号取非信号；

或门，用于将所述非信号、所述使能信号和所述系统时钟信号的或信号确定为所述动态时钟信号。

5.根据权利要求2所述的命令解码电路，其特征在于，

所述使能信号生成单元，还用于在所述第一命令信号、所述第二命令信号均为高电平时，生成低电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号为低电平时，生成高电平的所述使能信号；

所述时钟门，还用于在所述片选信号或所述使能信号为低电平时，关断所述动态时钟信号；或，在所述片选信号和所述使能信号为高电平时，根据所述系统时钟信号生成所述动态时钟信号。

6.根据权利要求5所述的命令解码电路，其特征在于，所述使能信号生成单元，包括：

与门，用于确定所述第一命令信号和所述第二命令信号的与信号；

非门，将所述与信号的非信号作为所述使能信号；

所述时钟门为与门，用于将所述系统时钟信号、所述使能信号、所述片选信号的与信号确定为所述动态时钟信号。

7.根据权利要求1所述的命令解码电路，其特征在于，还包括：

定时器，用于在所述第一解码单元解码所述第一命令信号之后，生成定时信号，所述定时信号用于表示当前时间与解码所述第一命令信号之间的时长是否大于所述预设周期，所述定时信号随时间推移而变化；

所述时钟门，还用于在所述时长大于预设周期时，关断所述动态时钟信号。

8.根据权利要求7所述的命令解码电路，其特征在于，

所述定时器，还用于在所述第一解码单元解码出所述第一命令信号之后，根据所述动态时钟信号生成所述定时信号。

9.根据权利要求8所述的命令解码电路，其特征在于，还包括：

使能信号生成单元，用于根据所述第一命令信号、所述第二命令信号和所述定时信号生成所述使能信号；

所述时钟门，还用于根据所述片选信号、所述使能信号和所述系统时钟信号，生成所述动态时钟信号或关断所述动态时钟信号。

10.根据权利要求9所述的命令解码电路，其特征在于，

所述使能信号生成单元，还用于在所述第一命令信号为高电平，且所述第二命令信号或所述定时信号为高电平时，生成高电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号、或所述定时信号为低电平时，生成低电平的所述使能信号；

所述时钟门，还用于在所述片选信号为低电平，或所述使能信号为高电平时，关断所述动态时钟信号；或，在所述片选信号为高电平、且所述使能信号为低电平时，根据所述系统时钟信号生成所述动态时钟信号。

11.根据权利要求10所述的命令解码电路，其特征在于，所述使能信号生成单元，包括：

或门，用于确定所述第二命令信号和所述定时信号的或信号；

第一与门，用于确定所述第一命令信号和第二与门输出的与信号之间的与信号，所述第一与门输出的与信号为所述使能信号；

第二与门，用于确定所述或信号与所述第一与门输出的与信号之间的与信号；

所述时钟门，包括：

非门，用于对所述片选信号取非信号；

或门，用于将所述非信号、所述使能信号和所述系统时钟信号的或信号确定为所述动态时钟信号。

12.根据权利要求9所述的命令解码电路，其特征在于，

所述使能信号生成单元，还用于在所述第一命令信号为高电平，且所述第二命令信号或所述定时信号为高电平时，生成低电平的所述使能信号；或，在所述第一命令信号、或所述第二命令信号、或所述定时信号为低电平时，生成高电平的所述使能信号；

所述时钟门，还用于在所述片选信号或所述使能信号为低电平时，关断所述动态时钟信号；或，在所述片选信号和所述使能信号为高电平时，根据所述系统时钟信号生成所述动态时钟信号。

13.根据权利要求12所述的命令解码电路，其特征在于，所述使能信号生成单元，包括：

或门，用于确定所述第二命令信号和所述定时信号的或信号；

第一与门，用于确定所述第一命令信号和第二与门输出的与信号之间的与信号；

第二与门，用于确定所述或信号与所述第一与门输出的与信号之间的与信号；

非门，用于将所述第一与门输出的与信号的非信号作为所述使能信号；

所述时钟门为与门，用于将所述系统时钟信号、所述使能信号、所述片选信号的与信号确定为所述动态时钟信号。

14.根据权利要求7所述的命令解码电路，其特征在于，所述定时信号为低电平时，代表所述当前时间与解码所述第一命令信号之间的时长小于或等于所述预设周期；所述定时信号为高电平时，代表所述当前时间与解码所述第一命令信号之间的时长大于所述预设周期。

15.根据权利要求1至14任一项所述的命令解码电路，其特征在于，所述预设周期为所述系统时钟信号的8个周期。

16.根据权利要求1至14任一项所述的命令解码电路，其特征在于，所述第一命令信号用于触发所述第二命令信号，所述第二命令信号用于对存储组进行行操作。

17.一种存储器，其特征在于，包括：

如权利要求1至16任一所述的命令解码电路、系统芯片和存储组；

所述系统芯片，用于生成所述系统时钟信号，以及，触发所述第一命令信号和所述第二命令信号；

所述第二解码单元解码得到的所述第二命令信号用于对所述存储组进行行操作。

18.根据权利要求17所述的存储器，其特征在于，所述存储器为低功耗双倍速率同步动态随机存取内存LPDDR。

19.一种电子设备，其特征在于，包括如权利要求17或18所述的存储器。

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