JP2011165274A

JP2011165274A - 半導体装置およびデータ処理システム

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Publication number: JP2011165274A
Application number: JP2010027367A
Authority: JP
Inventors: Yoshio Mizukane; 良雄水兼; Hiroki Fujisawa; 宏樹藤澤
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2011-08-25

Abstract

【課題】ヒューズ素子などの不揮発性記憶素子から記憶内容を低消費電流で読み出す。
【解決手段】タイミング制御回路は、外部リセット信号の状態遷移を契機として、内部リセット信号ＰＲＥＳＥＴ１、２を活性化させる。ヒューズ回路３０は、ヒューズ素子３１と、内部リセット信号ＰＲＥＳＥＴ１に応答して、ヒューズ素子３１の設定データを取得する読出回路ＲＤと、設定データを一時的に保持し、内部リセット信号ＰＲＥＳＥＴ２によってリセットされるラッチ回路Ｌ１を備える。タイミング制御回路は、内部リセット信号ＰＲＥＳＥＴ２を活性化させることによりラッチ回路Ｌ１をリセットし、内部リセット信号ＰＲＥＳＥＴ１を所定期間だけ活性化させることにより設定データをラッチ回路Ｌ１に保持させる。
【選択図】図４

Description

本発明は半導体装置に関し、特に、ヒューズなどの不揮発性記憶素子に記憶された内容によって動作が制御される半導体装置に関する。また、本発明は、このような半導体装置を備えるデータ処理システムに関する。

ＤＲＡＭなどの半導体装置では、不良アドレスの置換や内部動作の切り替えを行うために不揮発性記憶素子が用いられている。不揮発性記憶素子としては、電気的にプログラム可能なアンチヒューズや、レーザービームにより切断可能なレーザーヒューズがある。不揮発性記憶素子の情報は読み出し信号により読み出され、その情報はラッチ回路に記憶される（特許文献１参照）。

一方、ＤＤＲ３型のＤＲＡＭなど一部の半導体装置には、外部端子としてリセット端子が設けられていることがある。リセット端子は外部リセット信号が入力される端子であり、外部リセット信号が活性化すると上述したラッチ回路がリセットされるとともに、不揮発性記憶素子に記憶された情報の読み出し動作が行われる。これにより、ラッチ回路には不揮発性記憶素子に記憶された情報が正しく取り込まれ、その後、半導体装置の初期化動作が実行される。リセット信号は、起動時に活性化される場合と、動作中の任意のタイミングで活性化される場合とがある。

特開平８−９６５９４号公報

しかしながら、このようなリセット端子を備える半導体装置に対して、特許文献１に記載のヒューズ回路を適用すると、次のような問題がある。

特許文献１では、ＡＴＤ信号発生回路２からの信号ＹＲＤの活性化に応じてフリップフロップ４をリセットし、信号ＹＲＤＢが活性化している期間にわたって、選択されたヒューズＦの読み出しが行われる。特許文献１では、信号ＹＲＤＢが活性化している期間、常にヒューズＦの読み出し動作が行われる。この際に、選択されたヒューズが導通状態であれば、その期間、電源からグランドに対して電流が流れ続ける。

このため、リセット端子を備える半導体装置に対して特許文献１に記載のヒューズ回路を適用すると、外部リセット信号がアクティブである期間に亘り、未切断のヒューズ素子に電流が流れ続けることになる。その結果、例えば、ＤＲＡＭのディープパワーダウンモードのように低消費電流が求められる状態で外部リセット信号を活性化させると、消費電流値が規定値を超えてしまうという問題があった。

本発明に係る半導体装置は、外部リセット信号の状態遷移を契機として、第１および第２の内部リセット信号を活性化させるタイミング制御回路と、不揮発性記憶素子と、第１の内部リセット信号に応答して不揮発性記憶素子の設定データを取得する読出回路と、取得された設定データを一時的に保持する回路であって、第２の内部リセット信号によってリセットされる第１のラッチ回路を備える。タイミング制御回路は、第２の内部リセット信号を活性化させることにより第１のラッチ回路をリセットし、第１の内部リセット信号を所定期間だけ活性化させることにより設定データを第１のラッチ回路に保持させる。

本発明に係るデータ処理システムは、上述の半導体装置と、半導体装置に対して外部リセット信号を発行するコントローラを備える。コントローラは、少なくとも半導体装置への電源投入時に外部リセット信号を活性化させる。

本発明においては、不揮発性記憶素子から設定データを読み出すための期間が限定されるため、設定データの読み出しに要する消費電流を低減しやすくなる。また、第２の内部リセット信号によって第１のラッチ回路をリセットしてから第１のラッチ回路に設定データを取り込めば、回路動作を安定させやすくなる。

第１実施形態におけるデータ処理システムの構成を示すブロック図である。第１実施形態における半導体装置の機能ブロック図である。第１実施形態におけるタイミング制御回路の回路図である。第１実施形態におけるヒューズ回路の回路図である。第１実施形態における半導体装置の動作を説明するためのタイミング図である。第１比較例における半導体装置の機能ブロック図である。第１比較例におけるヒューズ回路の回路図である。第１比較例における半導体装置の動作を説明するためのタイミング図である。第２比較例におけるタイミング制御回路の回路図である。第２比較例における半導体装置の動作を説明するためのタイミング図である。第２の実施形態における半導体装置の機能ブロック図である。第２実施形態におけるタイミング制御回路の回路図である。第２実施形態における半導体装置の動作を説明するためのタイミング図である。第３実施形態におけるタイミング制御回路の回路図である。第３実施形態における半導体装置の動作を説明するためのタイミング図である。第４実施形態におけるタイミング制御回路の回路図である。第４実施形態における半導体装置の動作を説明するためのタイミング図である。第５実施形態におけるタイミング制御回路の回路図である。第５実施形態における半導体装置の動作を説明するためのタイミング図である。第６実施形態におけるタイミング制御回路の回路図である。第６実施形態における半導体装置の動作を説明するためのタイミング図である。第７実施形態におけるタイミング制御回路の回路図である。第７実施形態における半導体装置の動作を説明するためのタイミング図である。第８実施形態におけるタイミング制御回路の回路図である。第８実施形態における半導体装置の動作を説明するためのタイミング図である。第９実施形態におけるタイミング制御回路の回路図である。第９実施形態における半導体装置の動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明を第１から第７実施形態に基づいて説明する。

［第１実施形態］
図１は、第１実施形態におけるデータ処理システムの構成を示すブロック図である。データ処理システムの構成は、後述する第２から第９実施形態および第１比較例、第２比較例についても同様である。

図１に示すデータ処理システムは、半導体装置１０とこれを制御するコントローラ１２によって構成されている。特に限定されるものではないが、半導体装置１０はＤＤＲ３（Double Data Rate 3）型のＤＲＡＭ（Dynamic Random Access Memory）である。コントローラ１２は、バス１４を介してアドレス、コマンド、クロックなどの信号をＤＲＡＭである半導体装置１０に供給するとともに、ライトデータの出力及びリードデータの入力を行う。

コントローラ１２が発行するコマンドの一つに、外部リセット信号ＲＥＳＥＴ＃が含まれる。外部リセット信号ＲＥＳＥＴ＃は、半導体装置１０をリセットするための信号であり、ローレベルが活性状態である。したがって、通常の動作時においては外部リセット信号ＲＥＳＥＴ＃をハイレベルに保つ必要があり、電源投入時やリスタート時において一定期間だけローレベルに活性化される。外部リセット信号ＲＥＳＥＴ＃は、アクティブコマンドやリードコマンドなど、複数の信号（ＲＡＳ，ＣＡＳなど）の組み合わせによって表現される信号ではなく、専用の配線１６を介してコントローラ１２から半導体装置１０に供給される単一の信号である。

外部リセット信号ＲＥＳＥＴ＃は電源投入時に活性化される。また、電源投入後の定常状態においても、コントローラ１２は外部リセット信号ＲＥＳＥＴ＃を任意のタイミングで活性化させることにより、半導体装置１０をリスタートできる。

図２は、第１実施形態における半導体装置１０の機能ブロック図である。

第１実施形態における半導体装置１０は、主回路４０の他にタイミング制御回路２０、モード設定回路６０およびヒューズ回路３０を備えている。主回路４０とは、半導体装置１０の主たる機能を実現する回路ブロックであり、ＤＲＡＭの場合であればメモリコアやその周辺回路が該当する。周辺回路とは、アドレスバッファ、アドレスデコーダ、コマンドデコーダ、リフレッシュカウンタ、クロック制御回路、データ入出力回路などの回路ブロックを指す。

タイミング制御回路２０は、外部リセット信号ＲＥＳＥＴ＃を受けるリセット端子１６ａに接続されており、これに基づいて内部リセット信号ＰＲＥＳＥＴ１、ＰＲＥＳＥＴ２を生成する。内部リセット信号ＰＲＥＳＥＴ１、ＰＲＥＳＥＴ２は、ヒューズ回路３０に供給される。内部リセット信号ＰＲＥＳＥＴ２は、モード設定回路６０にも供給される。

ヒューズ回路３０は、内部リセット信号ＰＲＥＳＥＴ１、ＰＲＥＳＥＴ２に基づいて、制御信号ＦＬＯＡＤ３を生成する。制御信号ＦＬＯＡＤ３は主回路４０に供給され、主回路４０はこれに基づいて動作モードが指定される。ヒューズ回路３０の設定は、仕様などに基づき半導体装置１０の製造時に行われる。つまり、ヒューズ回路３０の設定内容は不可逆的なものであり、実使用時に変更することはできない。

モード設定回路６０も、主回路４０の動作モードを指定するためのレジスタである。主回路４０の動作モードは、ヒューズ回路３０とモード設定回路６０の両方によって指定されるが、モード設定回路６０による動作モードの指定は可逆的であり、ユーザ側で任意に変更しうる。モード設定回路６０への書き込みは、半導体装置１０のリセット時に行われる。一例として、いわゆるモードレジスタがモード設定回路６０に該当する。

半導体装置１０には、外部端子として電源端子１８ａ，１８ｂが設けられている。電源端子１８ａは電源電圧ＶＤＤが供給される。電源電圧ＶＤＤは、主回路４０に含まれる各種回路に直接、あるいは、電源回路によって昇圧または降圧された後に供給される。電源端子１８ｂには電源電圧ＶＤＤＱが供給される。電源電圧ＶＤＤＱは、主回路４０に含まれる出力バッファ（図示せず）の動作電圧として用いられる。

図３は、第１実施形態におけるタイミング制御回路２０の回路図である。

タイミング制御回路２０に含まれる遅延回路１００、インバータＩＮＶ２、ＮＡＮＤ回路１０２は、ワンショットパルスを発生させるワンショットパルス回路を形成する。遅延回路１００は、内部リセット信号ＰＲＥＳＥＴを遅延させ、その出力はインバータＩＮＶ２によって反転される。ＮＡＮＤ回路１０２は、内部リセット信号ＰＲＥＳＥＴ１とこの反転信号を入力とする回路である。

内部リセット信号ＰＲＥＳＥＴは、リセット端子１６ａに供給された外部リセット信号ＲＥＳＥＴ＃の内部信号であり、外部リセット信号ＲＥＳＥＴ＃よりもやや位相が遅れる信号である。ＮＡＮＤ回路２２の出力は、偶数段のインバータ列１０６を経由することにより、内部リセット信号ＰＲＥＳＥＴ１として出力される。また、内部リセット信号ＰＲＥＳＥＴは、インバータＩＮＶ１およびバッファ１１０を経由し、内部リセット信号ＰＲＥＳＥＴ２として出力される。

図４は、第１実施形態におけるヒューズ回路３０の回路図である。ヒューズ回路３０の回路構成は、後述する第２〜第７実施形態において共通である。

ヒューズ回路３０は、ヒューズ素子３１と、読出回路ＲＤと、ラッチ回路Ｌ１を有する。ヒューズ素子３１は、レーザービームの照射によって切断可能な不揮発性記憶素子（レーザーヒューズ）である。したがって、レーザービームを照射する前は導通状態であり、レーザービームを照射した後は絶縁状態となる。一旦絶縁状態に変化させたヒューズ素子３１を元の導通状態に戻すことはできない。通常、レーザービームの照射は半導体装置１０の製造時においてウェハ状態で行われる。

読出回路ＲＤは、内部リセット信号ＰＲＥＳＥＴ１に応答してヒューズ素子３１の記憶内容（設定データ）を読み出す。読出回路ＲＤは、互いに並列接続されるとともにいずれもヒューズ素子３１に対して直列接続されたトランジスタＴｒ１，Ｔｒ２と、トランジスタＴｒ１，Ｔｒ２とヒューズ素子３１との接続点Ａに入力端が接続され、トランジスタＴｒ２のゲート電極（制御電極）に出力端が接続されたインバータＩＮＶ３とを有している。トランジスタＴｒ１，Ｔｒ２は、いずれもＰチャンネルＭＯＳトランジスタである。トランジスタＴｒ１のゲート電極には内部リセット信号ＰＲＥＳＥＴ１が供給されている。

内部リセット信号ＰＲＥＳＥＴ１がローレベルに活性化すると、トランジスタＴｒ１がオンし、ヒューズ素子３１に電圧が印加される。ヒューズ素子３１が導通状態（レーザービームによって切断されていない状態）であれば、トランジスタＴｒ１のオン電流がヒューズ素子３１を介してグランドに流れ、接続点Ａの電位はローレベルとなる。ヒューズ素子３１が絶縁状態（レーザービームによって切断された状態）であれば、トランジスタＴｒ１がオンしてもヒューズ素子３１には電流が流れず、接続点Ａの電位はハイレベルとなる。接続点Ａの論理レベルは、トランジスタＴｒ２及びインバータＩＮＶ３からなるラッチ回路Ｌ２によって保持され、インバータＩＮＶ４を介して出力される。図４において、読出回路ＲＤの出力は制御信号ＦＬＯＡＤ１と表記されている。

ラッチ回路Ｌ１は、２つのＮＡＮＤ回路Ｇ１，Ｇ２が循環接続されてなるＳＲラッチ回路であり、そのリセット入力端Ｒには制御信号ＦＬＯＡＤ２が供給される。制御信号ＦＬＯＡＤ２は、内部リセット信号ＰＲＥＳＥＴ２をインバータＩＮＶ５で反転させた信号であるが、信号伝搬により生じる遅延により、内部リセット信号ＰＲＥＳＥＴ２よりもやや位相が遅れている。

したがって、内部リセット信号ＰＲＥＳＥＴ２がハイレベルに活性化すると、インバータＩＮＶ６を介したラッチ回路Ｌ１の出力は強制的にローレベルとなる。一方、ラッチ回路Ｌ１のセット入力端Ｓには、読出回路ＲＤの出力が供給される。これにより、内部リセット信号ＰＲＥＳＥＴ１の不活性状態（ハイレベル）で読出回路ＲＤの出力がローレベルになると、インバータＩＮＶ６を介したラッチ回路Ｌ１の出力である制御信号ＦＬＯＡＤ３はハイレベルとなる。ラッチ回路Ｌ１にラッチされた情報は、制御信号ＦＬＯＡＤ２が活性化するまで保持される。

以上が第１実施形態における半導体装置１０の構成である。次に、第１実施形態における半導体装置１０の動作について説明する。

図５は、第１実施形態における半導体装置１０の動作を説明するためのタイミング図である。図５に示す例は、電源投入時であるＣＡＳＥ１と、電源投入後の定常状態であるＣＡＳＥ２において外部リセット信号ＲＥＳＥＴ＃がそれぞれ活性化した場合の動作を示している。

外部リセット信号ＲＥＳＥＴ＃は、ＣＡＳＥ１では２００μｓｅｃ以上の期間にわたって活性化し、ＣＡＳＥ２では１００ｎｓｅｃ以上の期間にわたって活性化する。ＣＡＳＥ１の方が活性化期間が長いのは、電源投入時においては電源電圧ＶＤＤ，ＶＤＤＱが安定していないため、正しくリセットするために十分な時間が必要だからである。ＣＡＳＥ２の場合には、電源電圧ＶＤＤ，ＶＤＤＱが比較的安定しているため、活性化期間は比較的短い。

ＣＡＳＥ１、２のいずれにおいても、外部リセット信号ＲＥＳＥＴ＃がローレベルに活性化すると内部リセット信号ＰＲＥＳＥＴはローレベルに活性化し、内部リセット信号ＰＲＥＳＥＴがローレベルに活性化するとＰＲＥＳＥＴ２はハイレベルに活性化する。インバータＩＮＶ１、ＩＮＶ５の伝搬遅延が存在するため、内部リセット信号ＰＲＥＳＥＴの位相は外部リセット信号ＲＥＳＥＴ＃に対してやや遅れ、内部リセット信号ＰＲＥＳＥＴ２の位相は更に遅れる。

内部リセット信号ＰＲＥＳＥＴ１は、内部リセット信号ＰＲＥＳＥＴの立ち上がりエッジに応答して、所定期間Ｔ１だけローレベルに活性化する。所定期間Ｔ１は、図３に示した遅延回路１００の遅延量に依存する。所定期間Ｔ１としては、外部リセット信号ＲＥＳＥＴ＃の活性化期間よりも十分に短く設計され、定常状態における外部リセット信号ＲＥＳＥＴ＃の活性化期間が１００ｎｓｅｃ以上であるとすれば、所定期間Ｔ１は１ｎｓｅｃ程度に設定することが好ましい。ただし、所定期間Ｔ１が短すぎると、読み出し回路ＲＤによる読み出し動作が正しく行われないおそれがあることから、２ｎｓｅｃ以上の時間となるよう、設計することが好ましい。

まとめると、外部リセット信号ＲＥＳＥＴ＃が活性化すると、外部リセット信号ＲＥＳＥＴ＃の活性化期間と同じ期間にわたって内部リセット信号ＰＲＥＳＥＴ２がハイレベルに活性化し、制御信号ＦＬＯＡＤ２はローレベルに活性化する。外部リセット信号ＲＥＳＥＴ＃が活性状態から不活性状態に遷移すると、これに応答して内部リセット信号ＰＲＥＳＥＴ１が所定期間Ｔ１だけ活性化する。

制御信号ＦＬＯＡＤ２がローレベルに活性化されると、ラッチ回路Ｌ１は強制的にリセットされ、制御信号ＦＬＯＡＤ３はローレベルに固定される。その後、内部リセット信号ＰＲＥＳＥＴ１が所定期間Ｔ１だけ活性化すると、読出回路ＲＤはヒューズ素子３１の設定データ（１ビット）を読み出し、設定データの論理レベルにより制御信号ＦＬＯＡＤ１の論理レベルが定まる。ヒューズ素子３１が切断されていれば制御信号ＦＬＯＡＤ１はローレベルとなり、ラッチ回路Ｌ１はセットされ、制御信号ＦＬＯＡＤ３はハイレベルとなる。ヒューズ素子３１が切断されていなければ、制御信号ＦＬＯＡＤ１はハイレベルとなり、制御信号ＦＬＯＡＤ３はローレベルとなる。図５は、ヒューズ素子３１が切断されている場合の波形を示している。

このように、外部リセット信号ＲＥＳＥＴ＃の活性化を契機としてラッチ回路Ｌ１はいったんリセットされ、外部リセット信号ＲＥＳＥＴ＃の不活性化時にヒューズ素子３１からの読み出しがなされる。読み出し結果により制御信号ＦＬＯＡＤ３の論理レベルが定められる。

第１実施形態では、ヒューズ素子３１に電流を流す期間Ｔ１は、外部リセット信号ＲＥＳＥＴ＃の活性化期間とは関係なく、遅延回路１００によって定められる。期間Ｔ１を可能な限り短くすることにより、ヒューズ素子３１への通電による消費電流を抑制できる。特に、ＣＡＳＥ１のように、外部リセット信号ＲＥＳＥＴ＃の活性化期間が長い場合であっても、ヒューズ素子３１に電流が流れる期間はあくまで所定期間Ｔ１に固定されることから、電源投入時における消費電流を大幅に抑制することが可能となる。

また、第１実施形態では、外部リセット信号ＲＥＳＥＴ＃が活性化すると、ラッチ回路Ｌ１を直ちにリセットしていることから、制御信号ＦＬＯＡＤ３を早期に安定させることができるため、主回路４０が誤動作しにくくなる。また、内部リセット信号ＰＲＥＳＥＴ２が早期に活性化することにより、モード設定回路６０の誤動作も防いでいる。

次に、第１実施形態における半導体装置１０の特徴をより明確にするための第１比較例および第２比較例について説明する。

［第１比較例］
図６は、第１比較例における半導体装置１０ａの機能ブロック図である。第１比較例における半導体装置１０ａは、タイミング制御回路２０ａの回路構成において第１実施形態の半導体装置１０と相違する。第１比較例におけるタイミング制御回路２０ａは、偶数段のインバータ列１０４を含む。内部リセット信号ＰＲＥＳＥＴは、このインバータ列１０４を経由して、内部リセット信号ＰＲＥＳＥＴ１としてタイミング制御回路２０ａから出力される。第１比較例においては、内部リセット信号ＰＲＥＳＥＴ１のみにより、ヒューズ回路３０やモード設定回路６０がリセットされる。

図７は、第１比較例におけるヒューズ回路３０ａの回路図である。ヒューズ回路３０ａは、ラッチ回路Ｌ１のリセット入力端に内部リセット信号ＰＲＥＳＥＴ１がそのまま供給されている点において、第１実施形態のヒューズ回路３０と相違する。

図８は、第１比較例における半導体装置の動作を説明するためのタイミング図である。第１比較例におけるヒューズ回路３０ａの場合、外部リセット信号ＲＥＳＥＴ＃が活性化したとき内部リセット信号ＰＲＥＳＥＴ１はローレベルに活性化され、外部リセット信号ＲＥＳＥＴ＃が不活性化したとき内部リセット信号ＰＲＥＳＥＴ１はハイレベルに不活性化される。内部リセット信号ＰＲＥＳＥＴ１の活性化期間Ｔ１ａの長さは、外部リセット信号ＲＥＳＥＴ＃の活性化期間と同じである。したがって、外部リセット信号ＲＥＳＥＴ＃の活性化期間が長い場合、ヒューズ素子３１には電流が長時間流れ続けるため、消費電流が増大してしまう。

［第２比較例］
図９は、第２比較例におけるタイミング制御回路２０ｂの回路図である。第２比較例における半導体装置の機能ブロックは、第１実施形態や第１比較例の機能ブロックと同じである。また、第２比較例におけるヒューズ回路の回路構成も第１比較例のヒューズ回路の回路構成と同じである。ただし、第２比較例では、第１比較例における欠点を改善するため、内部リセット信号ＰＲＥＳＥＴ１をワンショットパルス化している。図９に示すように、第２比較例におけるタイミング制御回路２０ｂの回路構成は、第１実施形態のタイミング制御回路２０から内部リセット信号ＰＲＥＳＥＴ２の経路を除いた構成となる。第２比較例においても、内部リセット信号ＰＲＥＳＥＴ１のみにより、ヒューズ回路３０やモード設定回路６０がリセットされる。

図１０は、第２比較例における半導体装置の動作を説明するためのタイミング図である。第２比較例におけるタイミング制御回路２０ｂの場合、内部リセット信号ＰＲＥＳＥＴ１がワンショットパルス化されるため、ヒューズ素子３１に電流が流れる期間はＴ１ｂに限定される。このため第１比較例に比べると消費電流を抑制しやすい。しかし、内部リセット信号ＰＲＥＳＥＴ１が活性化するのは、外部リセット信号ＲＥＳＥＴ＃が非活性化した後である。したがって、電源投入時においては、外部リセット信号ＲＥＳＥＴ＃が非活性化するまでの期間（すなわち２００μｓｅｃ以上の期間）、制御信号ＦＬＯＡＤ３の出力は不定となる。このため、制御信号ＦＬＯＡＤ３を利用する主回路４０が誤動作するおそれが生じる。

以上の２つの比較例からあきらかなように、第１実施形態における半導体装置１０によれば、消費電流を抑制しつつ、特に電源投入時における回路動作を安定させやすくなる。

［第２実施形態］
図１１は、第２の実施形態における半導体装置１０ｃの機能ブロック図である。第２実施形態における半導体装置１０ｃは、パワーオンリセット信号生成回路５０を備える点において、第１実施形態における半導体装置１０と相違している。以後に説明する第３から第７実施形態における半導体装置１０の機能ブロックも図１１に示す機能ブロックと同様、パワーオンリセット信号生成回路５０を備える。また、次の図１２に関連して説明するように、第２実施形態におけるタイミング制御回路２０ｃの回路構成は第１実施形態のタイミング制御回路２０から変更されている。

パワーオンリセット信号生成回路５０は電源端子１８ａ，１８ｂに接続され、電源電圧ＶＤＤ，ＶＤＤＱを検出する。パワーオンリセット信号生成回路５０の出力であるパワーオンリセット信号ＰＯＮは、電源投入直後においてはハイレベル（上昇中の電源電圧とほぼ同じ値）であるが、電源電圧が一定値以上に上昇するとローレベルに変化し、その後はローレベルに固定される。パワーオンリセット信号ＰＯＮは、タイミング制御回路２０ｃに供給される。

図１２は、第２実施形態におけるタイミング制御回路２０ｃの回路図である。第２実施形態におけるタイミング制御回路２０ｃは、第１実施形態におけるタイミング制御回路２０への追加構成として、遅延回路１０８、インバータＩＮＶ７、ＮＯＲ回路１１２より構成されるワンショットパルス回路を含む。ＮＯＲ回路１１２の出力は、３入力のＯＲ回路１１４に入力される。他の２入力は、内部リセット信号ＰＲＥＳＥＴ１の反転信号とパワーオンリセット信号ＰＯＮである。ＯＲ回路１１４の出力は、バッファ１１０を経由して、内部リセット信号ＰＲＥＳＥＴ２となる。

第２実施形態においては、内部リセット信号ＰＲＥＳＥＴ２は内部リセット信号ＰＲＥＳＥＴ１だけでなくパワーオンリセット信号ＰＯＮによっても活性化される。

図１３は、第２実施形態における半導体装置の動作を説明するためのタイミング図である。第２実施形態においては、外部リセット信号ＲＥＳＥＴ＃がハイレベルに遷移した場合だけでなく、パワーオンリセット信号ＰＯＮがハイレベルとなっている期間においても、内部リセット信号ＰＲＥＳＥＴ２がハイレベルに活性化する。まず、電源投入時において、パワーオンリセット信号ＰＯＮがハイレベルに活性化すると、内部リセット信号ＰＲＥＳＥＴ２もハイレベルに活性化され、ラッチ回路Ｌ１は即座にリセットされる。パワーオンリセット信号ＰＯＮはしばらくするとローレベルに不活性化するので、内部リセット信号ＰＲＥＳＥＴ２もローレベルに不活性化し、ラッチ回路Ｌ１のリセットはいったん解除される。以上の処理により、ラッチ回路Ｌ１をいったんクリアする。

内部リセット信号ＰＲＥＳＥＴ１の動作については、基本的に第１実施形態と同じである。外部リセット信号ＲＥＳＥＴ＃の不活性化を契機として、内部リセット信号ＰＲＥＳＥＴ１は期間Ｔ１ｃだけ活性化され、この期間にヒューズ素子３１からの読み出しが行われる。なお、内部リセット信号ＰＲＥＳＥＴ１がローレベルに活性化する期間（Ｔ１ｃ）には、内部リセット信号ＰＲＥＳＥＴ２もハイレベルに活性化することになる。したがって、仮にパワーオンリセット信号ＰＯＮがなんらかの原因で発生しなかったとしても、ラッチ回路Ｌ１は外部リセット信号ＲＥＳＥＴ＃に基づいてリセットされる。

第２実施形態においては、パワーオンリセット信号ＰＯＮによりラッチ回路Ｌ１がクリアされるため、電源投入時の回路動作を早期に安定させやすくなっている。また、第１実施形態と同様、内部リセット信号ＰＲＥＳＥＴ１の活性化期間を限定することにより、消費電流が抑制される。

［第３実施形態］
図１４は、第３実施形態におけるタイミング制御回路２０ｄの回路図である。第３実施形態におけるタイミング制御回路２０ｄにおいては、第２実施形態におけるタイミング制御回路２０ｃにおける３入力のＯＲ回路１１４が２入力のＯＲ回路１１６に置換されている。ＯＲ回路１１６には、ＮＯＲ回路１１２の出力信号とパワーオンリセット信号ＰＯＮが入力される。このため、内部リセット信号ＰＲＥＳＥＴ２が、内部リセット信号ＰＲＥＳＥＴ１のローアクティブ遷移に反応しない構成となっている。

図１５は、第３実施形態における半導体装置の動作を説明するためのタイミング図である。第３実施形態においても、パワーオンリセット信号ＰＯＮがハイレベルに活性化すると、内部リセット信号ＰＲＥＳＥＴ２もハイレベルに活性化され、ラッチ回路Ｌ１は即座にリセットされる。内部リセット信号ＰＲＥＳＥＴ１の動作については、基本的に第１、第２実施形態と同様である。外部リセット信号ＲＥＳＥＴ＃の不活性化を契機として、内部リセット信号ＰＲＥＳＥＴ１は期間Ｔ１ｄだけ活性化され、この期間にヒューズ素子３１からの読み出しが行われる。

内部リセット信号ＰＲＥＳＥＴ２は、内部リセット信号ＰＲＥＳＥＴのローレベル活性化（外部リセット信号ＲＥＳＥＴ＃のローレベル活性化）に連動して、ハイレベル活性化される。モード設定回路６０は、内部リセット信号ＰＲＥＳＥＴ２により電源投入時に即座にリセットされる。また、ＣＡＳＥ２においても外部リセット信号ＲＥＳＥＴ＃のローアクティブ化に連動して早期にリセットされる。

［第４実施形態］
図１６は、第４実施形態におけるタイミング制御回路２０ｅの回路図である。第４実施形態におけるタイミング制御回路２０ｅは、内部リセット信号ＰＲＥＳＥＴ１を生成する制御論理が第１〜第３実施形態と異なる。ＮＯＲ回路１１８には、内部リセット信号ＰＲＥＳＥＴと、内部リセット信号ＰＲＥＳＥＴが遅延回路１００を経由して反転された信号とが入力され、その出力はＯＲ回路１２０に入力される。また、ＯＲ回路１２０にはパワーオンリセット信号ＰＯＮも入力され、その出力はインバータＩＮＶ９によって反転され、内部リセット信号ＰＲＥＳＥＴ１となる。

ＮＡＮＤ回路１２２には、内部リセット信号ＰＲＥＳＥＴ１と、内部リセット信号ＰＲＥＳＥＴが遅延回路１０８を経由して反転された信号とが入力され、その出力はインバータＩＮＶ８により反転され、ＯＲ回路１２４に入力される。ＯＲ回路１２４には、ＯＲ回路１２０の出力も入力され、バッファ１１０を経由して、内部リセット信号ＰＲＥＳＥＴ２となる。

図１７は、第４実施形態における半導体装置の動作を説明するためのタイミング図である。パワーオンリセット信号ＰＯＮがハイレベルに活性化すると、内部リセット信号ＰＲＥＳＥＴ１もローレベルに活性化される。内部リセット信号ＰＲＥＳＥＴ１がローレベルとなると、ＯＲ回路１２４の出力はハイレベルとなるため、内部リセット信号ＰＲＥＳＥＴ２はハイレベルに活性化される。この結果、制御信号ＦＬＯＡＤ１には設定データが出力されるが、制御信号ＦＬＯＡＤ２が活性化されるためラッチ回路Ｌ１がリセットされる。パワーオンリセット信号ＰＯＮがローレベルに遷移すると、内部リセット信号ＰＲＥＳＥＴ１はハイレベルに不活性化され、内部リセット信号ＰＲＥＳＥＴ２はローレベルに不活性化される。こうして、ラッチ回路Ｌ１のリセットは解除され、制御信号ＦＬＯＡＤ１の設定データが制御信号ＦＬＯＡＤ３として出力される。

内部リセット信号ＰＲＥＳＥＴ１は、内部リセット信号ＰＲＥＳＥＴがローレベルに活性化されるときにも、所定期間Ｔ１ｅだけ活性化される。

［第５実施形態］
図１８は、第５実施形態におけるタイミング制御回路２０ｆの回路図である。第５実施形態において、内部リセット信号ＰＲＥＳＥＴ１を生成する制御論理は第４実施形態と同様である。また、内部リセット信号ＰＲＥＳＥＴ２を生成するための制御論理は第１実施形態と同様である。

図１９は、第５実施形態における半導体装置の動作を説明するためのタイミング図である。内部リセット信号ＰＲＥＳＥＴ１の制御論理は、第４実施形態と同じであるため、パワーオンリセット信号ＰＯＮがハイレベルに活性化すると、内部リセット信号ＰＲＥＳＥＴ１もローレベルに活性化される。また、内部リセット信号ＰＲＥＳＥＴ２は、内部リセット信号ＰＲＥＳＥＴがローレベルに活性化したときに、ハイレベルに活性化され、ラッチ回路Ｌ１をリセットする。

［第６実施形態］
図２０は、第６実施形態におけるタイミング制御回路２０ｇの回路図である。第６実施形態において、内部リセット信号ＰＲＥＳＥＴ１を生成する制御論理は第４、第５実施形態と同様である。ＯＲ回路１２０の出力は、バッファ１２６を介して内部リセット信号ＰＲＥＳＥＴ２となる。

図２１は、第６実施形態における半導体装置の動作を説明するためのタイミング図である。内部リセット信号ＰＲＥＳＥＴ１の制御論理は、第４、第５実施形態と同じであるため、パワーオンリセット信号ＰＯＮがハイレベルに活性化すると、内部リセット信号ＰＲＥＳＥＴ１もローレベルに活性化される。内部リセット信号ＰＲＥＳＥＴ２は、内部リセット信号ＰＲＥＳＥＴ１がローレベルに活性化したときに、ハイレベルに活性化され、ラッチ回路Ｌ１をリセットする。第６実施形態において、内部リセット信号ＰＲＥＳＥＴ１の活性化期間はＴ１ｇに限定される。また、制御信号ＦＬＯＡＤ２によりラッチ回路Ｌ１をいったんリセットしてから、制御信号ＦＬＯＡＤ１に現れる設定データを制御信号ＦＬＯＡＤ３として出力している。

［第７実施形態］
図２２は、第７実施形態におけるタイミング制御回路２０ｈの回路図である。第７実施形態においては、第６実施形態のＯＲ回路１２０がＯＲ回路１２８に置換される。ＯＲ回路１２０の出力は、反転された上でＯＲ回路１２８に入力される。内部リセット信号ＰＲＥＳＥＴ２を生成する制御論理は第１、第５実施形態と同様である。

図２３は、第７実施形態における半導体装置の動作を説明するためのタイミング図である。パワーオンリセット信号ＰＯＮがハイレベルに活性化すると、内部リセット信号ＰＲＥＳＥＴ１もローレベルに活性化される。また、内部リセット信号ＰＲＥＳＥＴがハイレベルに不活性化するとき、内部リセット信号ＰＲＥＳＥＴ１は所定期間Ｔ１ｈだけローレベルに活性化される。内部リセット信号ＰＲＥＳＥＴ２は、内部リセット信号ＰＲＥＳＥＴがローレベルに活性化したときに、ハイレベルに活性化され、ラッチ回路Ｌ１をリセットする。

第７実施形態において、内部リセット信号ＰＲＥＳＥＴ１の活性化期間はＴ１ｈに限定されるため消費電流が抑制される。また、制御信号ＦＬＯＡＤ２によりラッチ回路Ｌ１をいったんリセットしてから、制御信号ＦＬＯＡＤ１に現れる設定データを制御信号ＦＬＯＡＤ３として出力している。

［第８実施形態］
図２４は、第８実施形態におけるタイミング制御回路２０ｉの回路図である。第８実施形態におけるタイミング制御回路２０ｉは、第２比較例におけるタイミング制御回路２０ｂにＯＲ回路１３０を追加した構成となっている。パワーオンリセット信号ＰＯＮは、ＯＲ回路１３０に入力される。ＯＲ回路１３０のもう一つの入力は、インバータ列１０６のうちの１つ目のインバータの出力である。ＯＲ回路１３０の出力が内部リセット信号ＰＲＥＳＥＴ２となる。

図２５は、第８実施形態における半導体装置の動作を説明するためのタイミング図である。パワーオンリセット信号ＰＯＮがいったんハイレベルに活性化した上でローレベルに不活性化すると、内部リセット信号ＰＲＥＳＥＴ２はローレベルに活性化される。また、内部リセット信号ＰＲＥＳＥＴがハイレベルに不活性化するとき、内部リセット信号ＰＲＥＳＥＴ１は所定期間Ｔ１ｉだけローレベルに活性化される。

第８実施形態において、内部リセット信号ＰＲＥＳＥＴ１の活性化期間はＴ１ｈに限定されるため消費電流が抑制される。また、制御信号ＦＬＯＡＤ２によりラッチ回路Ｌ１をいったんリセットしてから、制御信号ＦＬＯＡＤ１に現れる設定データを制御信号ＦＬＯＡＤ３として出力している。

［第９実施形態］
図２６は、第９実施形態におけるタイミング制御回路２０ｊの回路図である。第９実施形態におけるタイミング制御回路２０ｉは、第６実施形態におけるタイミング制御回路２０ｂのＮＯＲ回路１１８をＮＡＮＤ回路１３２に置き換えた構成となっている。

図２７は、第９実施形態における半導体装置の動作を説明するためのタイミング図である。パワーオンリセット信号ＰＯＮがハイレベルに活性化すると、内部リセット信号ＰＲＥＳＥＴ１もローレベルに活性化される。パワーオンリセット信号ＰＯＮがローレベルに不活性化すると、内部リセット信号ＰＲＥＳＥＴ２はローレベルに活性化される。内部リセット信号ＰＲＥＳＥＴがハイレベルに不活性化するとき、内部リセット信号ＰＲＥＳＥＴ１は所定期間Ｔ１ｊだけローレベルに活性化される。

第９実施形態において、内部リセット信号ＰＲＥＳＥＴ１の活性化期間はＴ１ｊに限定されるため消費電流が抑制される。また、制御信号ＦＬＯＡＤ２によりラッチ回路Ｌ１をいったんリセットしてから、制御信号ＦＬＯＡＤ１に現れる設定データを制御信号ＦＬＯＡＤ３として出力している。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態では、不揮発性記憶素子として、レーザービームの照射によって切断可能なヒューズ素子３１を用いているが、不揮発性記憶素子がレーザーヒューズに限定されるものではない。したがって、大電流による溶断が可能なヒューズ素子であっても構わないし、高電圧の印加により絶縁状態から導通状態へ不可逆的に変化させることが可能なアンチヒューズ素子であっても構わない。さらには、各種のＲＯＭ素子又はＲＯＭ回路であっても構わない。ＲＯＭ素子又はＲＯＭ回路を用いる場合であっても、情報を不可逆的に記憶する素子又は回路である必要はなく、例えば、ＥＥＰＲＯＭのように情報を可逆的に記憶する素子又は回路であっても構わない。

１０半導体装置、１２コントローラ、１６リセット端子、１８電源端子、２０タイミング制御回路、３０ヒューズ回路、３１ヒューズ素子、４０主回路、５０パワーオンリセット信号生成回路、６０モード設定回路、１００遅延回路、ＲＥＳＥＴ＃外部リセット信号、ＰＲＥＳＥＴ内部リセット信号、ＦＬＯＡＤ制御信号、ＲＤ読出回路、Ｌ１ラッチ回路、Ｌ２ラッチ回路、ＰＯＮパワーオンリセット信号。

Claims

外部リセット信号の状態遷移を契機として、第１および第２の内部リセット信号を活性化させるタイミング制御回路と、
不揮発性記憶素子と、
前記第１の内部リセット信号に応答して、前記不揮発性記憶素子の設定データを取得する読出回路と、
前記取得された設定データを一時的に保持する回路であって、前記第２の内部リセット信号によってリセットされる第１のラッチ回路と、を備え、
前記タイミング制御回路は、前記第２の内部リセット信号を活性化させることにより前記第１のラッチ回路をリセットし、前記第１の内部リセット信号を所定期間だけ活性化させることにより前記設定データを前記第１のラッチ回路に保持させることを特徴とする半導体装置。
前記第１の内部リセット信号の１回あたりの活性化期間は、前記外部リセット信号の１回あたりの活性化期間よりも短いことを特徴とする請求項１に記載の半導体装置。
前記タイミング制御回路は、前記第１の内部リセット信号を前記所定期間だけ活性化させるワンショットパルス回路を含むことを特徴とする請求項１または２に記載の半導体装置。
前記読出回路は、前記取得した設定データを一時的に保持する第２のラッチ回路を含み、
前記第１のラッチ回路は、前記第２のラッチ回路に保持されている前記データをセット入力、前記第２の内部リセット信号をリセット入力とするＳＲラッチ回路であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
前記読出回路は、
互いに並列接続されるとともにいずれも前記不揮発性記憶素子に対して直列接続される第１および第２のトランジスタと、
前記第１および第２のトランジスタと前記不揮発性記憶素子との接続点に入力端が接続され、前記第２のトランジスタの制御電極に出力端が接続されるインバータと、を含み、
前記第１のトランジスタの制御電極に前記第１の内部リセット信号が供給され、
前記第２のトランジスタおよび前記インバータを含んで前記第２のラッチ回路が構成されることを特徴とする請求項４に記載の半導体装置。
前記タイミング制御回路は、前記外部リセット信号が活性化したときに前記第２の内部リセット信号を活性化させ、前記外部リセット信号が不活性化したとき前記第２の内部リセット信号を不活性化させるとともに前記第１の内部リセット信号を活性化させ、所定期間経過後に前記第１の内部リセット信号を不活性化させることを特徴とする請求項１から５のいずれかに記載の半導体装置。
電源電圧の投入に応答してパワーオンリセット信号を生成するパワーオンリセット信号生成回路、を更に備え、
前記タイミング制御回路は、前記パワーオンリセット信号の活性化を契機として前記第２のリセット信号を活性化させることを特徴とする請求項１から５のいずれかに記載の半導体装置。
前記タイミング制御回路は、前記パワーオンリセット信号の活性化を契機として前記第２の内部リセット信号を活性化させた後、前記第１の内部リセット信号を所定期間だけ活性化させることを特徴とする請求項７に記載の半導体装置。
前記タイミング制御回路は、前記外部リセット信号の状態遷移を契機として前記第２の内部リセット信号を所定期間だけ活性化させることを特徴とする請求項７または８に記載の半導体装置。
前記タイミング制御回路は、前記パワーオンリセット信号が活性化したときに前記第２の内部リセット信号を一時的に活性化させ、前記パワーオンリセット信号と同時期に活性化される前記外部リセット信号が不活性化したことを契機として前記第１の内部リセット信号を活性化させ、所定期間経過後に前記第１の内部リセット信号を不活性化させることを特徴とする請求項７から９のいずれかに記載の半導体装置。
前記タイミング制御回路は、前記パワーオンリセット信号が活性化したとき前記第１のリセット信号も活性化させることを特徴とする請求項７から９のいずれかに記載の半導体装置。
電源電圧の投入に応答してパワーオンリセット信号を生成するパワーオンリセット信号生成回路、を更に備え、
前記タイミング制御回路は、前記パワーオンリセット信号の活性化に応答して前記第１のリセット信号を活性化させ、前記外部リセット信号の活性化に応答して前記第２のリセット信号を活性化させることを特徴とする請求項１から５のいずれかに記載の半導体装置。
前記タイミング制御回路は、前記パワーオンリセット信号が活性化したときに前記第１の内部リセット信号を一時的に活性化させ、前記パワーオンリセット信号と同時期に活性化される外部リセット信号に応答して前記第２のリセット信号を活性化させ、前記外部のリセット信号が不活性化したことを契機として前記第２の内部リセット信号を不活性化させることを特徴とする請求項１２に記載の半導体装置。
請求項１から１３のいずれかに記載の半導体装置と、前記半導体装置に対して前記外部リセット信号を発行するコントローラ、を備え、
前記コントローラは、前記半導体装置への電源投入時に前記外部リセット信号を活性化させることを特徴とするデータ処理システム。