JPH09167494A - 同期形半導体メモリ装置のアドレスデコーディング回路 - Google Patents

同期形半導体メモリ装置のアドレスデコーディング回路

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JPH09167494A
JPH09167494A JP8318287A JP31828796A JPH09167494A JP H09167494 A JPH09167494 A JP H09167494A JP 8318287 A JP8318287 A JP 8318287A JP 31828796 A JP31828796 A JP 31828796A JP H09167494 A JPH09167494 A JP H09167494A
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JP
Japan
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address
decoding
write
read
input
Prior art date
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Abandoned
Application number
JP8318287A
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English (en)
Inventor
Hee-Choul Park
煕哲 朴
Kook-Hwan Kweon
國煥 權
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 デコーディング速度を速められる同期形半導
体メモリ装置のアドレスデコーディング回路を提供す
る。 【解決手段】 アドレスバッファ２に入力されるアドレ
スを読出用アドレスと書込用アドレスとに区別するとき
に、読出用アドレスと書込用アドレスとを区別するため
のエネーブル信号KPASSREAD,KPASSWRITEを前記入力アド
レスのデコーディング後に印加する構成の読出アドレス
デコーダ１００及び書込みアドレスデコーダ１２０を有
する。読出アドレスと書込アドレスを判別するエネーブ
ル信号をアドレスのデコーディング後に印加する構成と
したことにより、デコーディングにかかる遅延時間を短
縮させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装
置、特に同期形メモリのアドレスデコーディング回路に
関する。
【０００２】
【従来の技術】同期形半導体メモリ装置は、クロックに
同期させて制御信号とアドレスを受信して動作するメモ
リである。このようなメモリ装置では、印加されるアド
レスのデコーディング速度をより速くするために、クロ
ックサイクルタイムを縮める技術、読出サイクルと書込
サイクルとの間のダミーサイクルを減らす技術が一般化
されている。
【０００３】図１に示すのは、従来における同期形半導
体メモリ装置のアドレスデコーディング回路である。こ
のアドレスデコーディング回路は、アドレスバッファ
２、読出アドレスバッファ及びラッチ８、書込アドレス
バッファ及びラッチ１０、クロックバッファ４、書込エ
ネーブルバッファ６、マルチプレクサ１４、デコーダ１
６から構成されている。このような回路構成では、アド
レスバッファ２へ印加されるアドレスの種類は予め区別
されて読出アドレスバッファ及びラッチ８と書込アドレ
スバッファ及びラッチ１０へ提供され、そしてマルチプ
レクサ１４の後にデコーディングされる。そのため、デ
コーディング速度が遅いという短所がある。
【０００４】
【発明が解決しようとする課題】上記従来技術に着目し
て本発明の目的は、デコーディング速度をより速くする
ことのできるアドレスデコーディング回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】このような目的のために
本発明では、同期形半導体メモリ装置のアドレスデコー
ディング回路において、外部からアドレスバッファに入
力されるアドレスを読出用アドレスと書込用アドレスと
に区別するときに、読出用アドレスと書込用アドレスと
を区別するためのエネーブル信号を前記入力アドレスの
デコーディング後に印加する構成の読出アドレスデコー
ダ及び書込みアドレスデコーダを有することを特徴とす
る。また、同期形半導体メモリ装置のアドレスデコーデ
ィング方法において、外部からアドレスバッファに入力
されるアドレスを読出用アドレスと書込用アドレスとに
区別するときに、読出用アドレスと書込用アドレスとを
区別するためのエネーブル信号を前記入力アドレスのデ
コーディング後に提供することにより、動作速度を高め
ることを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明のアドレスデコーデ
ィング回路の実施形態につき添付図面を参照して詳細に
説明する。
【０００７】図２は、同期形半導体メモリ装置のアドレ
スデコーディング回路の回路図である。このアドレスデ
コーディング回路は、アドレスバッファ２、読出アドレ
スデコーダ及びラッチ１００、書込アドレスデコーダ及
びラッチ１２０、クロックバッファ４、書込エネーブル
バッファ６、マルチプレクサ１４を備えている。
【０００８】アドレスバッファ２は、図３に示すクロッ
ク信号ＫＩＮＡＤＤのハイ上昇エッジに応答して外部ア
ドレスＸＡｉを受信し、そして読出アドレスデコーダ及
びラッチ１００が、アドレスバッファ２の出力アドレス
を読出用としてデコーディングし貯蔵する。また、書込
アドレスデコーダ及びラッチ１２０は、読出アドレスデ
コーダ及びラッチ１００の出力を書込アドレスとしてデ
コーディングし貯蔵する。
【０００９】クロックバッファ４は、クロックＸＣＬＫ
を入力してこれを基にクロック信号ＫＩＮＡＤＤ，ＫＩ
ＮＷＥを出力する。書込エネーブルバッファ６は、クロ
ック信号ＫＩＮＷＥを基に書込エネーブル信号ＸＷＥＢ
に従いクロック信号ＫＰＡＳＳＲＥＡＤ，ＫＰＡＳＳＷ
ＲＩＴＥのいずれか一つを生成する。これら信号ＫＰＡ
ＳＳＲＥＡＤ，ＫＰＡＳＳＷＲＩＴＥは、読出アドレス
／書込アドレスを区別するエネーブル信号である。
【００１０】現在のサイクルが図３に示すクロックＸＣ
ＬＫの読出サイクル(READ CYCLE)に該当すれば、このと
きにはクロック信号ＫＰＡＳＳＲＥＡＤが生成され、こ
れに従って現在のサイクルでのアドレスが直接通過し、
一方、現在のサイクルが書込サイクル(WRITE CYCLE) で
あればクロック信号ＫＰＡＳＳＷＲＩＴＥが生成され、
このときには前のサイクルで貯蔵されたアドレスがマル
チプレクサ１４へ提供される。マルチプレクサ１４は、
クロック信号ＫＰＡＳＳＲＥＡＤ，ＫＰＡＳＳＷＲＩＴ
Ｅに応答して、デコーディングして入力されるラッチ１
００，１２０の貯蔵信号をそれぞれ受信し、マルチプレ
キシングする。
【００１１】
【発明の効果】本発明によれば、読出アドレスと書込ア
ドレスを判別するエネーブル信号をアドレスのデコーデ
ィング後に印加する構成としたことにより、デコーディ
ングにかかる遅延時間を短縮させることができ、速度を
向上させられる。
【図面の簡単な説明】
【図１】従来のアドレスデコーディング回路の回路図。
【図２】本発明によるアドレスデコーディング回路の回
路図。
【図３】図２のアドレスデコーディング回路の読出及び
書込動作のタイミングを示した信号波形図。
【符号の説明】
２ アドレスバッファ ４ クロックバッファ ６ 書込エネーブルバッファ １４ マルチプレクサ １００ 読出アドレスデコーダ及びラッチ １２０ 書込アドレスデコーダ及びラッチ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 同期形半導体メモリ装置のアドレスデコ
    ーディング回路において、外部からアドレスバッファに
    入力されるアドレスを読出用アドレスと書込用アドレス
    とに区別するときに、読出用アドレスと書込用アドレス
    とを区別するためのエネーブル信号を前記入力アドレス
    のデコーディング後に印加する構成の読出アドレスデコ
    ーダ及び書込アドレスデコーダを有することを特徴とす
    るアドレスデコーディング回路。
  2. 【請求項２】 同期形半導体メモリ装置のアドレスデコ
    ーディング方法において、外部からアドレスバッファに
    入力されるアドレスを読出用アドレスと書込用アドレス
    とに区別するときに、読出用アドレスと書込用アドレス
    とを区別するためのエネーブル信号を前記入力アドレス
    のデコーディング後に提供することにより、動作速度を
    高めることを特徴とするアドレスデコーディング方法。
JP8318287A 1995-11-28 1996-11-28 同期形半導体メモリ装置のアドレスデコーディング回路 Abandoned JPH09167494A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1995P44241 1995-11-28
KR1019950044241A KR0184464B1 (ko) 1995-11-28 1995-11-28 동기형 반도체 메모리장치의 디코딩 회로

Publications (1)

Publication Number Publication Date
JPH09167494A true JPH09167494A (ja) 1997-06-24

Family

ID=19436046

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8318287A Abandoned JPH09167494A (ja) 1995-11-28 1996-11-28 同期形半導体メモリ装置のアドレスデコーディング回路

Country Status (4)

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US (1) US5815459A (ja)
JP (1) JPH09167494A (ja)
KR (1) KR0184464B1 (ja)
TW (1) TW353175B (ja)

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Publication number Publication date
KR970029064A (ko) 1997-06-26
TW353175B (en) 1999-02-21
US5815459A (en) 1998-09-29
KR0184464B1 (ko) 1999-05-15

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