KR100633336B1 - 디디알 동기식메모리 장치의 데이터 얼라인 장치 - Google Patents
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Abstract
본 발명은 반도체메모리 장치의 데이터 얼라인에 관한 것으로 라이트 동작에 있어 데이터를 클록(Clock)에 얼라인(Align)하는 시점을 빠르게하므로서 라이트 접근 시간(Write Access Time)을 빠르게하는 것이다. 이를 위하여 본 발명은 DDR SDRAM에 있어서, 상위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 상위 데이터 스트로브 버퍼; 하위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 하위 데이터 스트로브 버퍼; 상위 데이터 스트로브 버퍼로부터 출력된 신호와 하위 데이터 스트로브 버퍼로부터 출력된 신호 에 응답하여 입력 신호 중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 신호 검출부; 데이터 스트로브 신호 검출부에서 상기 데이터 스트로브 신호 검출부의 출력 신호와 지연고정루프로부터 딜레이된 클록 신호에 응답하여 상위 및 하위 데이터 입출력 패드로부터 먼저 들어온 데이터와 나중에 들어온 데이터를 동시에 얼라인하는 신호를 출력하기 위한 데이터 얼라인 신호 출력부를 포함하여 이루어진다.
상위 데이터 스트로브 버퍼, 하위 데이터 스트로브 버퍼, 데이터 스트로브 신호 검출부, 데이터 얼라인 신호 출력부.
Description
도1은 종래 기술의 데이터 얼라인 방식을 도시한 신호 흐름도,
도2a는 본 발명의 데이터 얼라인 장치의 개념적인 블록도,
도2b는 본 발명의 데이터 스트로브 신호 검출부의 회로도,
도2c는 본 발명의 데이터 얼라인 신호 출력부의 회로도,
도3는 본 발명의 데이터 얼라인 방식을 도시한 신호 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 상위 데이터 스트로브 버퍼 220 : 하위 데이터 스트로브 버퍼
230 : 데이터 스트로브 신호 검출부 240 : 데이터 얼라인 신호 출력부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트(Write) 동작에서 빠른 라이트 시점을 구현하기 위한 데이터 얼라인(Align) 장치에 관한 것이다.
일반적으로 DDR(Double Data Rate) SDRAM에서는 종래의 SDR(Single Data Rate) SDRAM에서보다 두 배의 데이터를 동시에 리드(Read) 혹은 라이트(Write)할 수 있는 2-비트 프리페치(Prefetch) 방식을 사용하므로, 상위 데이터 입출력 패드(UDQ)로부터 입력된 데이터와 하위 데이터 입출력 패드(LDQ)로부터 입력된 데이터를 동시에 입력받을 수 있다. 데이터 스트로브 신호(DS)도 상기 상위 및 하위 데이터 스트로브 패드(UDQ, LDQ)에 따라서 상위 데이터 스트로브 신호(UDS)와 하위 데이터 스트로브 신호(LDS)로 나뉘어져 있으며, 칩의 내부로 입력되는 외부의 데이터와 같은 시간에 동작하여 데이터가 들어왔음을 알려준다.
데이터를 입력받는 시점은 상위 및 하위 데이터 스트로브 신호 중에서 먼저 들어오는 데이터를 입력받는 시점이 클록(CLK)의 3/4의 클록 사이클(tCLK) 내지 5/4의 클록 사이클(tCLK)이며, 상위 및 하위 데이터 스트로브 신호 중에서 나중에 들어오는 데이터를 입력받는 시점이 먼저 들어오는 데이터를 입력받은 시점에서 1/2의 클록 사이클(tCLK) 후이다.
상위 및 하위 데이터 스트로브 신호(UDS, LDS)가 활성화되는 시점도 상기의 데이터를 입력받는 시점과 동일하다.
도1은 종래 기술의 데이터 얼라인 방식을 도시한 신호 흐름도이다.
상기 도1을 참조하면, 상기 상위 및 하위 스트로브 신호 중에서 먼저 입력되는 신호 Fast_ds가 클록(Clock)의 0.75 × tCLK(한 클록 사이클)에서 들어오고 상기 상위 및 하위 스트로브 신호 중에서 나중에 입력되는 신호 Slow_ds가 클록(Clock)의 1.25 × tCLK(한 클록 사이클)에서 들어오는 것을 도시하였다. 상기 신호 Fast_ds의 상승 에지에서 발생된 펄스 신호 Fast_dsrp4와 상기 신호 Fast_ds의 하강 에지에서 발생된 펄스 신호 Fast_dsfp4가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 상승 및 하강 에지에 얼라인시킨다. 또한, 상기 신호 Slow_ds의 상승 에지에서 발생된 펄스 신호 Slow_dsrp4와 상기 신호 Sloew_ds의 하강 에지에서 발생된 펄스 신호 Slow_dsfp4가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 상승 및 하강 에지에 얼라인시킨다. 그런다음에 지연고정루프에서 외부 클록(Clock)과 동기되어져 출력된 펄스에서 지연된 클록 신호 Delayed clkp4_din이 상기 신호 Fast dsfp4에 의해서 얼라인된 데이터와 상기 신호 Slow_dsfp4에 의해서 얼라인된 데이터의 최대한 중첩되는 지점에서 활성화되도록 하여, 상기 신호 Fast_dsfp4에 얼라인된 데이터 Fast_dsf_align_data와 상기 신호 Slow_dsfp4에 얼라인된 데이터 Slow_dsf_align_data를 동시에 셀(Cell) 블록으로 전송하도록 하였다.
그런데, 이러한 방식의 종래의 데이터 얼라인 방법은, 상기 신호 Fast_dsfp4와 상기 신호 Slow_dsfp4에 얼라인된 두 개의 데이터가 서로 최대한 중첩되는 구간 중에서 가능하면 가운데에서 데이터를 얼라인시키기 때문에, 데이터가 중첩되기 시작하는 시점보다 약 0.25 × tCLK(한 클록 사이클)정도 늦게 데이터를 셀로 전송하게 된다. 따라서 고주파에서 동작하는 동기식메모리의 라이트 동작에서 라이트 접근 시간(Write Access Time)이 늦어지는 문제점이 발생하게 되는 것이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 빠른 라이트 접근 시간(Write Access Time)과 라이트 회복 시간(Write Recovery Time)을 가지는 데이터 얼라인 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 데이터 얼라인 장치는 DDR SDRAM에 있어서, 상위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 상위 데이터 스트로브 버퍼; 하위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 하위 데이터 스트로브 버퍼; 상위 데이터 스트로브 버퍼로부터 출력된 신호와 하위 데이터 스트로브 버퍼로부터 출력된 신호 에 응답하여 입력 신호 중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 신호 검출부; 데이터 스트로브 신호 검출부에서 상기 데이터 스트로브 신호 검출부의 출력 신호와 지연고정루프로부터 딜레이된 클록 신호에 응답하여 상위 및 하위 데이터 입출력 패드로부터 먼저 들어온 데이터와 나중에 들어온 데이터를 동시에 얼라인하는 신호를 출력하기 위한 데이터 얼라인 신호 출력부를 포함하여 이루어진다.
이와 같이 본 발명은 상위 데이터 스트로브 버퍼로부터 출력된 신호와 하위 데이터 스트로브 버퍼로부터 출력된 신호 에 응답하여 입력 신호 중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 신호 검출부로 입력된 데이터의 시작하는 시점에서 데이터를 얼라인함으로써 종래 기술보다 0.25 × tCLK(한 클록 사이클)이 빠른 라이트 접근 시간(Write Access Time)을 달성할 수 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도2a는 본 발명의 데이터 얼라인 장치의 개념적인 블록도이다.
도2a를 참조하면, 본 발명의 데이터 얼라인 장치는 상위 데이터 스트로브 신호(UDS)를 입력받아 버퍼링하기 위한 상위 데이터 스트로브 버퍼(210)와, 하위 데이터 스트로브 신호(LDS)를 입력받아 버퍼링하기 위한 하위 데이터 스트로브 버퍼(210)와, 상위 데이터 스트로브 버퍼로부터 출력된 신호 udsfp2와 하위 데이터 스트로브 버퍼로부터 출력된 신호 ldsfp2에 응답하여 입력 신호 중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 신호 검출부(230)와, 데이터 스트로브 신호 검출부(230)에서 출력된 신호 Late_dsfp4와 상기 지연고정루프로부터 딜레이된 클록 신호 Delayed clkp4_din에 응답하여 상위 및 하위 데이터 입출력 패드로부터 먼저 들어온 데이터와 나중에 들어온 데이터를 동시에 얼라인하는 신호 Delayed clkp6_din을 출력하기 위한 데이터 얼라인 신호 출력부(240)을 구비한다.
도2b는 본 발명의 데이터 스트로브 신호 검출부(230)의 회로도이다.
상기 도2b를 참조하면, 본 발명의 데이터 스트로브 신호 검출부(230)는 나중에 들어온 데이터가 시작되는 시점에서 데이터를 얼라인하기 위해 상기 신호 udsfp2를 시간 지연시키는 제1딜레이단(250)과, 상기 신호 udsfp2와 상기 제1딜레이단(250)에서 딜레이된 신호에 응답하여 부정논리합하는 제1노아(NOR)게이트(270)와, 나중에 들어온 데이터가 시작되는 시점에서 데이터를 얼라인하기 위해 상기 신호 ldsfp2를 시간 지연시키는 제2딜레이단(260)과, 상기 신호 ldsfp2와 상기 제2딜레이단(260)에서 딜레이된 신호에 응답하여 부정논리합하는 제2노아(NOR)게이트(280)와, 상기 제1노아(NOR)게이트의 출력과 상기 제2노아(NOR)게이트의 출력에 응답하여 부정논리합하는 제3노아(NOR)게이트(290)를 구비한다.
도2c는 본 발명의 데이터 얼라인 신호 출력부(240)의 회로도이다.
도2를 참조하면, 본 발명의 데이터 얼라인 신호 출력부는 상기 데이터 스트로브 신호 검출부(230)로부터의 출력 신호 Late_dsfp4와 상기 신호 Delayed clkp4_din를 입력받아 부정논리곱하는 난드(NAND)게이트(300)와 상기 난드(NAND)게이트(300)의 출력을 반전하기 위한 인버터(310)를 구비한다.
도3는 본 발명의 데이터 얼라인 방식을 도시한 신호 흐름도이다. 도3을 참조하여 본 발명의 데이터 얼라인 장치의 동작을 살펴보자.
상기 도3를 참조하면, 신호 Fast_ds의 하강 에지에서 발생된 펄스 신호 Fast_dsfp2 - 이 신호 Fast_dsfp2는 도3의 udsfp2와 ldsfp2 중 먼저 활성화되는 신호이다. - 가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 하강 에지에 얼라인시킨다. 또한, 신호 Slow_ds의 하강 에지에서 발생된 펄스 신호 Slow_dsfp2 - 이 신호 Slow_dsfp2는 도3의 udsfp2와 ldsfp2 중 나중에 활성화되는 신호이다. - 가 데이터 입력 버퍼를 제어하여 입력된 데이터를 데이터 스트로브 신호의 하강 에지에 얼라인시킨다. 상기 신호 Slow_dsfp2에 의해서 상기 신호 Late_dsfp4가 인에이블되고 상기 신호 Delayed clkp4_din의 클록 펄스 내에서 상기 신호 Late_dsfp4가 상기 신호 Delayed clkp6_din을 인에이블시킨다. 상기 신호 Delayed clkp6_din은 상기 신호 Slow_dsfp2에 의해서 얼라인된 데이터가 시작되는 시점에서 활성화되어 상기 신호 Fast_dsfp2에 얼라인된 데이터와 상기 신호 Slow_dsfp2에 얼라인된 데이터를 동시에 셀(Cell) 블록으로 전송하도록 한다.
종래기술에서는 먼저 입력되는 스트로브 신호 Fast_ds가 클록(Clock)의 0.75 × tCLK(한 클록 사이클)에서 들어오고 나중에 입력되는 스트로브 신호 Slow_ds가 클록(Clock)의 1.25 × tCLK(한 클록 사이클)에서 들어오는 경우, 버퍼(폴링 에지를 검출하는 버퍼)를 통과한 신호 Fast_dsfp2와 Slow_dsfp2를 딜레이시킨 신호 Fast_dsfp4와 Slow_dsfp4 가 상호 중첩되는 범위에서 신호 Delayed clkp4_din를 활성화시켜서 2개의 데이터를 얼라인시켰다.
하지만, 본 발명에서는 앞서 설명한 바와 같이 신호 Fast_dsfp2와 Slow_dsfp2에 의해 신호 Late_dsfp4를 만들고, 이 신호 Late_dsfp4를 신호 Delayed clkp4_din와 합성하여 데이터를 얼라인하기 위한 Delayed clkp6_din을 만든다.
결국, 데이터 Slow_dsf_align_data가 들어오는 시점에서 신호 Late_dsfp4가 인에이블되므로, Delayed clkp4_din를 신호 Late_dsfp4 보다 약간 더 빨리 띄워서 신호 Late_dsfp4가 뜨는 즉시 Delayed clkp6_din 신호를 띄워 라이트 데이터를 얼라인하는데 사용한다. 따라서, 종래보다 더 빠르게 라이트 동작을 구현할 수 있다.
종래기술에서는 먼저 입력되는 스트로브 신호 Fast_ds가 클록(Clock)의 0.75 × tCLK(한 클록 사이클)에서 들어오고 나중에 입력되는 스트로브 신호 Slow_ds가 클록(Clock)의 1.25 × tCLK(한 클록 사이클)에서 들어오는 경우, 버퍼(폴링 에지를 검출하는 버퍼)를 통과한 신호 Fast_dsfp2와 Slow_dsfp2를 딜레이시킨 신호 Fast_dsfp4와 Slow_dsfp4 가 상호 중첩되는 범위에서 신호 Delayed clkp4_din를 활성화시켜서 2개의 데이터를 얼라인시켰다.
하지만, 본 발명에서는 앞서 설명한 바와 같이 신호 Fast_dsfp2와 Slow_dsfp2에 의해 신호 Late_dsfp4를 만들고, 이 신호 Late_dsfp4를 신호 Delayed clkp4_din와 합성하여 데이터를 얼라인하기 위한 Delayed clkp6_din을 만든다.
결국, 데이터 Slow_dsf_align_data가 들어오는 시점에서 신호 Late_dsfp4가 인에이블되므로, Delayed clkp4_din를 신호 Late_dsfp4 보다 약간 더 빨리 띄워서 신호 Late_dsfp4가 뜨는 즉시 Delayed clkp6_din 신호를 띄워 라이트 데이터를 얼라인하는데 사용한다. 따라서, 종래보다 더 빠르게 라이트 동작을 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 나중에 들어오는 데이터가 시작하는 시점에서 먼저 들어온 데이터와 나중에 들어온 데이터를 얼라인 시키므로 종래의 기술보다 약 0.25 × tCLK(한 클록 사이클)정도 빠른 라이트 동작을 구현하여 고주파에서의 고속으로 동작할 수 있도록 하고 상기 딜레이된 클록 신호 Delayed clkp4_din과 상기 나중에 활성화되는 신호 late_dsfp4의 중첩(Overlap)에 충분한 마진이 있으므로 클록 신호의 잡음이나 공정, 온도, 전원전압의 변화에도 둔감한 라이트 동작을 구현할 수 있다.
Claims (3)
- DDR SDRAM에 있어서,상위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 상위 데이터 스트로브 버퍼;하위 데이터 스트로브 신호에 응답하여 버퍼링하기 위한 하위 데이터 스트로브 버퍼;상위 데이터 스트로브 버퍼로부터 출력된 신호와 하위 데이터 스트로브 버퍼로부터 출력된 신호를 입력받아 입력된 상기 두개의 신호중에서 나중에 들어오는 신호를 선택하기 위한 데이터 스트로브 신호 검출부; 및상기 데이터 스트로브 신호 검출부의 출력 신호와 지연고정루프로부터 딜레이된 클록 신호에 응답하여 상위 및 하위 데이터 입출력 패드로부터 먼저 들어온 데이터와 나중에 들어온 데이터를 동시에 얼라인하는 신호를 출력하기 위한 데이터 얼라인 신호 출력부를 포함하여 이루어진 데이터 얼라인 장치.
- 상기 제 1 항에서,데이터 스트로브 신호 검출부는,나중에 들어온 데이터가 시작되는 시점에서 데이터를 얼라인하기 위해 상위 데이터 스트로브 버퍼로부터의 출력 신호를 시간 지연시키는 제1딜레이단;상위 데이터 스트로브 버퍼로부터의 출력 신호와 상기 제1딜레이단에서 딜레이된 신호를 입력받는 제1노아(NOR)게이트;나중에 들어온 데이터가 시작되는 시점에서 데이터를 얼라인하기 위해 하위 데이터 스트로브 버퍼로부터의 출력 신호를 시간 지연시키는 제2딜레이단;하위 데이터 스트로브 버퍼로부터의 출력 신호와 상기 제2딜레이단에서 딜레이된 신호를 입력받는 제2노아(NOR)게이트; 및상기 제1노아(NOR)게이트의 출력과 상기 제2노아(NOR)게이트의 출력에 응답하는 제3노아(NOR)게이트를 포함하여 이루어진 데이터 얼라인 장치.
- 상기 제 1 항에서,데이터 얼라인 신호 출력부는,상기 데이터 스트로브 신호 검출부로부터의 출력 신호와 상기 지연고정루프로부터 딜레이된 클록 신호를 입력받는 난드(NAND)게이트; 및상기 난드(NAND)게이트의 출력을 반전하기 위한 인버터를 포함하여 이루어진 데이터 얼라인 장치.
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| KR1019990060592A KR100633336B1 (ko) | 1999-12-22 | 1999-12-22 | 디디알 동기식메모리 장치의 데이터 얼라인 장치 |
Publications (2)
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- 1999-12-22 KR KR1019990060592A patent/KR100633336B1/ko not_active IP Right Cessation
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