TWI449042B - 半導體記憶元件之自我更新電路及其方法 - Google Patents

Description

半導體記憶元件之自我更新電路及其方法

本發明係關於一種用於半導體記憶元件之自我更新電路及其方法。

目前半導體記憶元件，例如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)已廣泛應用在低成本數位裝置的固態儲存媒介中，例如個人電腦、手機、個人數位助理等各種應用中。一般而言，DRAM的記憶體胞元係由一電晶體和一電容器所組成，用以儲存一位元之資料。該位元之資料係以電荷的形式儲存於該電容器中。然而，一段時間後，在電容器中儲存之電荷會經由基底或其他路徑逐漸漏失，使得資料位元無法永久儲存於其中。因此，必需對記憶體胞元進行更新動作，藉以週期性地將同樣的資料位元再寫入記憶體胞元內。

在典型的DRAM中，有數種不同的更新模式，包含CBR(CAS-Before-RAS)更新模式、自動更新(auto-refresh)模式以及自我更新模式(self-refresh)。在CBR更新模式中，當一行位址選通(Column Address Strobe，CAS)信號提早於一列位址選通(Row Address Strobe，RAS)信號產生時，會實施一更新運作，此時產生的位址並不是接收從外部電路來的位址，而是由內部電路所提供。在自動更新模式中，一外部更新命令信號會被輸入DRAM中。接著，根據該外部更新命令信號所產生之一計數的內部位址來選取欲被更新的一記憶體胞元。之後，該選取之記憶體胞元執行更新的運作。此外，當計算系統進入省電模式時，一自我更新模式可能被致能。在自我更新模式中，DRAM內部的邏輯電路會產生一命令信號以執行更新運作，且一內部的計數器用以提供更新運作的自我時脈信號。接著，內部電路會自動和週期性的產生自我更新運作時的位址，以對選取的記憶體胞元進行更新的動作。

美國專利第7,369,451號揭示一DRAM元件，其胞元運作在一正常模式和一自我更新模式。在自我更新模式下，該DRAM元件使用一模式偵測器以提供一自我更新模式信號。此外，一自由運作(free running)振盪器用以提供一自由振盪信號。該自由振盪信號和該自我更新模式信號為非同步，且該自由振盪信號提供至一位址電路以選擇更新記憶體胞元的位元線。美國專利第6,404,687號揭示一具有自我更新功能的積體電路。該電路包含一振盪器、一計數器、一SELF產生電路和一BBUE產生電路。該BBUE產生電路根據計數器的輸出信號而輸出一BBUE信號。當該BBUE信號轉態時，該SELF產生電路產生信號SELF0，使DRAM元件進入自我更新模式。

如前所述，半導體記憶元件內的記憶體胞元需要週期性地更新以保存位元之資料。因此，有必要提出一種更新電路及其方法，使得半導體記憶元件在自我更新模式下能有效率地實現自我更新。

本發明之目的係提供一種用於半導體記憶元件之自我更新電路及其方法。藉由本發明所揭示之自我更新電路及其方法，該半導體記憶元件由正常模式進入自我更新模式時，或是由自我更新模式進入正常模式時，所選取的記憶體胞元可有條件地進行自我更新運作。

為達到上述之目的，本發明之自我更新電路之一實施例包含一狀態控制單元、一自我更新時脈電路和一自我更新運算單元。該狀態控制單元用以接收來自一命令匯流排上的信號以產生一狀態信號，藉以使該半導體記憶元件選擇性的運作於一正常模式或是一自我更新模式。該自我更新時脈電路用以接收一自我更新致能信號以產生一具有高位準和低位準的自我更新時脈信號，而該自我更新運算單元用以接收該狀態信號和該自我更新時脈信號以產生一自我更新請求信號，藉以對該半導體記憶元件中所選取的記憶體胞元進行自我更新。該命令匯流排上的信號包含一行位址選通信號、一列位址選通信號和該時脈致能信號，當該半導體記憶元件從該自我更新模式進入該正常模式，且該自我更新時脈信號位於低位準時，該自我更新請求信號被轉換。

本發明另提出一種用於一半導體記憶元件的自我更新方法。根據本發明之一實施例，該自我更新方法包含以下步驟：首先，根據一自我更新致能信號提供一具有高位準和低位準的自我更新時脈信號。接著，轉換該自我更新致能信號以致能該半導體記憶元件從一自我更新模式進入一正常模式。若當該自我更新時脈信號位於低位準時，上拉該自我更新時脈信號至一高位準以轉換一請求信號，藉以對該半導體記憶元件中所選取的記憶體胞元進行自我更新。

圖1顯示結合本發明一實施例之用於半導體記憶元件的自我更新電路10的架構示意圖。該半導體記憶元件係選擇性的運作於一正常模式或是一自我更新模式。參照圖1，該自我更新電路10包含一狀態控制單元12、一自我更新時脈電路14和一自我更新運算單元16。該狀態控制單元12根據來自一命令匯流排11上的信號以控制該半導體記憶元件的工作模式。該命令匯流排11上的信號包含來自外部電路(未繪出)的一時脈致能信號CKE、一時脈信號CLK、一晶片選擇信號CS、一寫入致能信號WE、一行位址選通信號CAS和一列位址選通信號RAS。該狀態控制單元12根據該些信號產生一狀態信號SC以控制該半導體記憶元件的運作狀態，例如儲存、讀取或者是更新狀態。該自我更新時脈電路14係建構用以接收一自我更新致能信號SR以產生一自我更新時脈信號SRCK。該自我更新運算單元16接收該狀態信號SC和該自我更新時脈信號SRCK後產生一自我更新請求信號ARS。該信號ARS提供至該半導體記憶元件內部的列位址計數器和列位址解碼器(未繪出)以產生自我更新操作時的位址，藉以對選取的記憶體胞元進行更新的動作。

圖2顯示結合本發明一實施例之狀態控制單元12的電路示意圖。該狀態控制單元12包含一自我更新偵測單元22和一脈波產生器24。該自我更新偵測單元22根據該命令匯流排上11的信號以產生一序列信號CMD，而該脈波產生器24根據該序列信號CMD產生該狀態信號SC。

圖3顯示結合本發明一實施例之自我更新運算單元16的電路示意圖。參照圖3，該自我更新運算單元16包含一開關元件30、一上拉元件32、脈波產生器34和38以及一邏輯電路36。以下配合圖1至圖3和圖4之時序圖以闡述本發明之自我更新電路及方法之細節。

圖4顯示結合本發明一實施例之半導體記憶元件運作於不同模式下的時序圖。參照圖1至圖4，當該自我更新偵測單元22偵測到命令匯流排11上的信號組合為更新模式時，該自我更新偵測單元22輸出一CBR信號，表示該半導體記憶元件準備進入更新模式。藉由該脈波產生器24，該狀態信號SC被轉換。當狀態信號SC被轉換時，透過該自我更新運算單元16中的該脈波產生器38和該邏輯電路36，該自我更新請求信號ARS被轉換，使得該半導體記憶元件中所選取的記憶體胞元開始進行更新。

接著，當匯流排11上的信號組合為進入自我更新模式，且時脈致能信號CKE由邏輯1轉態到邏輯0時，該自我更新偵測單元22輸出一信號SR_ENT，表示此時該半導體記憶元件由正常模式進入自我更新模式。因此，藉由該脈波產生器24，該狀態信號SC再次被轉換。當狀態信號SC被轉換時，該自我更新請求信號ARS亦被轉換，使得該半導體記憶元件中所選取的記憶體胞元進行更新之動作。

參照圖3，當該半導體記憶元件進入自我更新模式後，該自我更新致能信號SR由邏輯0轉態到邏輯1，因此該自我更新時脈電路14被致能以輸出該週期性的自我更新時脈信號SRCK。藉由該脈波產生器34，在每一自我更新時脈信號SRCK的正緣會產生一脈波信號CBRX。透過該自我更新運算單元16中的該脈波產生器38和該邏輯電路36，該自我更新請求信號ARS被週期性地轉換，使得該半導體記憶元件中所選取的記憶體胞元持續進行更新之動作。

參照圖5A，在該半導體記憶元件進入自我更新模式後，當該自我更新偵測單元22偵測到匯流排11上的信號組合為離開自我更新模式，且該時脈致能信號CKE由邏輯0轉態到邏輯1時，該自我更新偵測單元22輸出一信號SR_EXT，表示此時該半導體記憶元件將離開自我更新模式而進入到正常模式。同時，該自我更新致能信號SR由邏輯1轉態到邏輯0，使得該自我更新時脈電路14停止輸出週期性的時脈信號。據此，該自我更新請求信號ARS不再被轉換而結束該半導體記憶元件之更新運作。

此外，參照圖3和圖5B，當該自我更新致能信號SR由邏輯1轉態到邏輯0時，若此時該自我更新時脈信號SRCK位於低位準，則藉由該自我更新運算單元16的該上拉元件32，該開關元件30的輸出信號可以上拉至一高位準。在本實施例中，該上拉元件32為一電晶體元件。接著，藉由該脈波產生器38和該邏輯電路36，該自我更新請求信號可被轉換以對該半導體記憶元件中所選取的記憶體胞元多進行一次更新運作。藉由上述運作機制，該半導體記憶元件由正常模式進入自我更新模式時，或是由自我更新模式進入正常模式時，所選取的記憶體胞元可有條件地進行更新運作。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

10．．．自我更新電路

11．．．命令匯流排

12．．．狀態控制單元

14．．．自我更新時脈電路

16．．．自我更新運算單元

22．．．自我更新偵測單元

24．．．脈波產生器

30．．．開關元件

32．．．上拉元件

34．．．脈波產生器

36．．．邏輯電路

38．．．脈波產生器

圖1顯示結合本發明一實施例之用於半導體記憶元件之自我更新電路的架構示意圖；

圖2顯示結合本發明一實施例之狀態控制單元的電路示意圖；

圖3顯示結合本發明一實施例之自我更新運算單元的電路示意圖；

圖4顯示結合本發明一實施例之半導體記憶元件運作於不同模式下的時序圖；

圖5A顯示結合本發明一實施例之半導體記憶元件由自我更新模式進入正常模式時的時序圖；及

圖5B顯示結合本發明另一實施例之半導體記憶元件由自我更新模式進入正常模式時的時序圖。

10．．．自我更新電路

11．．．命令匯流排

12．．．狀態控制單元

14．．．自我更新時脈電路

16．．．自我更新運算單元

Claims (11)

1. 一種半導體記憶元件之自我更新電路，其包含：一狀態控制單元，用以接收來自一命令匯流排上的信號以產生一狀態信號，藉以使該半導體記憶元件選擇性的運作於一正常模式或是一自我更新模式；一自我更新時脈電路，用以接收一自我更新致能信號以產生一具有高位準和低位準的自我更新時脈信號；以及一自我更新運算單元，用以接收該狀態信號和該自我更新時脈信號以產生一自我更新請求信號，藉以對該半導體記憶元件中所選取的記憶體胞元進行自我更新；其中，當該半導體記憶元件從該自我更新模式進入該正常模式，且該自我更新時脈信號位於低位準時，該自我更新請求信號被轉換。
2. 根據請求項1之自我更新電路，其中該狀態控制單元包含：一自我更新偵測單元，其根據該命令匯流排上的信號以產生一序列信號；以及一脈波產生器，耦接於該自我更新偵測單元並建構以根據該序列信號產生該狀態信號。
3. 根據請求項1之自我更新電路，其中該自我更新時脈電路根據該自我更新致能信號而被轉換，並輸出該週期性的自我更新時脈信號。
4. 根據請求項1之自我更新電路，其中該自我更新運算單元包含：一開關元件，其根據該自我更新致能信號選擇性地傳送該自我更新時脈信號；以及 一上拉元件，用以在該自我更新致能信號位於低位準時將該開關元件的輸出信號上拉至一高位準。
5. 根據請求項4之自我更新電路，其中該自我更新運算單元更包含：一第一脈波產生器，耦接於該開關元件和該上拉元件並建構以輸出一脈波信號；一邏輯電路，用以邏輯性地結合該脈波信號和來自該狀態控制單元的狀態信號；以及一第二脈波產生器，用以接收該邏輯電路的輸出信號以產生該自我更新請求信號。
6. 根據請求項1之自我更新電路，其中該命令匯流排上的信號包含一行位址選通信號、一列位址選通信號和一時脈致能信號，當該命令匯流排上的信號組合為更新模式時，該狀態信號被轉換使得該自我更新請求信號被轉換，當該命令匯流排上的信號組合為進入自我更新模式時，該狀態信號被轉換使得該自我更新請求信號被轉換。
7. 一種半導體記憶元件之自我更新方法，包含以下步驟：根據一自我更新致能信號提供一具有高位準和低位準的自我更新時脈信號；轉換該自我更新致能信號以致能該半導體記憶元件從一自我更新模式進入一正常模式；以及當該自我更新時脈信號位於低位準時，上拉該自我更新時脈信號至一高位準以轉換一請求信號，藉以對該半導體記憶元件中所選取的記憶體胞元進行自我更新。
8. 根據請求項7之自我更新方法，其中該上拉步驟係藉由一 開關元件和一電晶體所完成。
9. 根據請求項7之自我更新方法，其中該轉換自我更新致能信號之步驟係根據一時脈致能信號所完成。
10. 根據請求項7之自我更新方法，其中更包含當一輸入命令組合為更新模式時，對該半導體記憶元件中所選取的記憶體胞元進行自我更新之步驟。
11. 根據請求項7之自我更新方法，其中更包含當一輸入命令組合為進入自我更新模式時，對該半導體記憶元件中所選取的記憶體胞元進行自我更新之步驟。