JP4919587B2 - オートリフレッシュ動作時に安定した高電圧を提供する半導体メモリ素子及びその方法 - Google Patents

Description

本発明は、半導体メモリ素子の設計技術に関し、特に、電圧のポンピングに関する。さらに詳細には、オートリフレッシュ動作時に安定した高電圧を提供する半導体素子及びその方法に関する。

一般に、ＤＲＡＭは読み出し、書き込み及びオートリフレッシュ動作によってメモリセルのデータをアクセスするために、ワードラインにチップ外部より印加された供給電源ＶＤＤより高い高電圧ＶＰＰを印加しなければならないが、そのために高電圧Ｖｐｐ発生装置を備えていた。

そしてオートリフレッシュ動作時には、さらに多くの電流が必要であるが、これは瞬間的に数千個のメモリセルを駆動するためである。

図１は、従来技術に係る高電圧発生装置のブロック構成図である。

図１を参照すれば、従来技術に係る高電圧発生装置はアクティブ信号ｒｏｗ_ａｃｔによってアクティブされ、フィードバック高電圧ｖｐｐ_ｆｄのレベルを感知するためのＶＰＰ電圧レベル感知部１０と、レベル感知信号ｏｓｃ_ｅｎ_ｄｅｔに応答してＶＰＰポンピング部３０を制御するポンピング制御信号ｐｕｍｐ_ｃｔｒを生成するためのＶＰＰポンピング制御信号の生成部２０と、ポンピング制御信号ｐｕｍｐ_ｃｔｒとに制御され高電圧をポンピングし電圧レベルを上昇させるためのＶＰＰポンピング部３０と、ＶＰＰポンピング部３０の出力電圧を消耗するＶＰＰローディング部４０とから構成される。

ＶＰＰポンピング部３０の出力高電圧はＶＰＰレベル感知部１０にフィードバックされる。

参考に、ＶＰＰローディング部４０はメモリ素子内の高電圧を消耗する全ての回路素子を含む。

図２は、図１のブロックのオートリフレッシュ時の動作タイミングチャートであり、これを参照に半導体素子の動作を説明する。

図２を参照すれば、アクティブ信号ｒｏｗ_ａｃｔのアクティブに応答してオートリフレッシュ信号ａｕｔｏ_ｒｅｆがアクティブされる。次いで、アクティブ信号ｒｏｗ_ａｃｔにより生成される一定信号ＷＬ、ＢＩＳＨ及びＢＩＳＬをＶＰＰローディング部４０で行うことによって、高電圧を使用するため高電圧のレベルが降下する。アクティブ信号ｒｏｗ_ａｃｔに応答してアクティブされたＶＰＰ電圧レベル感知部１０は、高電圧のレベルが平均レベル以下に降下すれば、これを感知しレベル感知信号ｏｓｃ_ｅｎ_ｄｅｔを生成する。ＶＰＰポンピング制御信号の生成部２０は、レベル感知信号ｏｓｃ_ｅｎ_ｄｅｔに応答してポンピング制御信号ｐｕｍｐ_ｃｔｒをアクティブさせて、一定区間の間を保持させる。ＶＰＰポンピング部３０は、ポンピング制御信号ｐｕｍｐ_ｃｔｒのアクティブに応答して高電圧をポンピングさせて、レベルが平均レベル以上に保持されるようにする。次いで、ロープリチャージ信号ｒｏｗ_ｐｒｅがアクティブされ、これによってレベル感知信号ｏｓｃ_ｅｎ_ｄｅｔ及びポンピング制御信号ｐｕｍｐ_ｃｔｒが非アクティブされる。

参考に、上述ではオートリフレッシュを例に動作を説明したが、アクティブ信号ｒｏｗ_ａｃｔによるノーマル動作(読み出し動作、及び書き込み動作)が伴う場合にも同じように採用される。

図３は、図１のＶＰＰポンピング制御信号の生成部２０の内部回路図である。

図３を参照すれば、ＶＰＰポンピング制御信号の生成部２０はレベル感知信号ｏｓｃ_ｅｎ_ｄｅｔと自分の出力信号とを遅延させてフィードバック入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を遅延させるためのインバータチェーン２２と、ＮＡＮＤゲートＮＤ１の出力信号を反転させ、ポンピング制御信号ｐｕｍｐ_ｃｔｒとして出力させるためのインバータI１とから構成される。

ＶＰＰポンピング制御信号の生成部２０は、レベル感知信号ｏｓｃ_ｅｎ_ｄｅｔのアクティブに応答してポンピング制御信号ｐｕｍｐ_ｃｔｒをアクティブさせ、これをインバータチェーン２２が有する遅延と同じくらい保持させる。

一方、このような従来技術を使用する場合には、アクティブ信号ｒｏｗ_ａｃｔがアクティブされた後、高電圧のレベルが平均レベル以下に降下することが感知されれば、これを反映して高電圧をポンピングすることによって、平均レベルが保持されるようにする。このように感知及びこれを反映する所定の過程の間にも高電圧のレベルが持続的に降下するという問題点が発生する。前記問題点は、オートリフレッシュ動作に伴う際に発生するが、ノーマル動作のような場合にはアクティブ信号ｒｏｗ_ａｃｔによって順次信号が生成される反面、オートリフレッシュ動作時にはバンクが同時に動作するため、さらに多くの電流が消耗され、これによって発生する電圧降下の速度が大きい反面、これを補償するポンピングドライバーはノーマル動作に比べ相対的に小さいため、以上の問題点がより一層際立って現れる。

本発明は上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、オートリフレッシュ動作時に安定した高電圧を供給するための半導体メモリ素子及びその駆動方法を提供することにある。

上記目的を達成するために、本発明に係る半導体メモリ素子は、ノーマル動作モードの間に電圧をポンピングして高電圧を供給し、供給された高電圧がローディング部の消耗によって所望のレベル以下に降下すれば前記高電圧の下降を感知し、再ポンピングされた電圧を高電圧として供給する高電圧発生手段と、オートリフレッシュモードの間にオートリフレッシュ信号が入力されれば前記高電圧発生手段で感知された感知結果に関係なく、所定時間の間前記高電圧発生手段をイネーブルさせる手段とを備えることを特徴とする。

本発明では高電圧の消耗が相対的に大きいオートリフレッシュ動作の場合は、電流消耗が起こる前に高電圧のレベルをポンピングし、後続する電流消耗を小さくする。

上述した本発明は、オートリフレッシュ信号のアクティブの際、高電圧が実際に使用される前に、高電圧のレベルを上昇させておくことによって、高電圧のレベルを感知しこれを反映するが、過程によって高電圧レベルの降下がさらに発生しないため、高電圧のレベルを安定的に供給できる。

以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。

図４は、本発明の実施の形態に係る半導体メモリ素子の構成図である。

図４を参照すれば、半導体メモリ素子はアクティブ信号ｒｏｗ_ａｃｔによってアクティブされてフィードバック高電圧ｖｐｐ_ｆｄのレベルを感知するためのＶＰＰ電圧レベル感知部１００と、オートリフレッシュ信号ａｕｔｏ_ｒｅｆのアクティブを感知するためのオートリフレッシュ感知部５００と、レベル感知信号ｏｓｃ_ｅｎ_ｄｅｔ及びオートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏに応答してＶＰＰポンピング部３００を制御するポンピング制御信号ｐｕｍｐ_ｃｔｒを生成するためのＶＰＰポンピング制御信号の生成部２００と、ポンピング制御信号ｐｕｍｐ_ｃｔｒに制御されて高電圧をポンピングしてレベルを上昇させるためのＶＰＰポンピング部３００と、ＶＰＰポンピング部３００の出力電圧を消耗するＶＰＰローディング部４００とから構成される。

本発明では、オートリフレッシュ感知部５００が追加されたが、これはオートリフレッシュ信号ａｕｔｏ_ｒｅｆのアクティブを感知し、電流消耗が発生する前に高電圧のレベルをポンピングし、平均レベル以下に降下することを防止するためである。

また、ＶＰＰポンピング制御信号の生成部２００はオートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏ、またはレベル感知信号ｏｓｃ_ｅｎ_ｄｅｔのうちアクティブされた信号の方に応答し、ＶＰＰポンピング部３００を制御するための同じポンピング制御信号ｐｕｍｐ_ｃｔｒを生成する。

参考に、ＶＰＰローディング部４００はメモリ素子内の高電圧を消耗する全ての回路素子を含む。

図５は、図４のオートリフレッシュ感知部５００の内部回路図である。

図５を参照すれば、オートリフレッシュ感知部５００は、オートリフレッシュ信号ａｕｔｏ_ｒｅｆを反転させるためのインバータI２と、インバータI２の出力信号を遅延させるためのインバータチェーン５０２と、インバータI２、及びインバータチェーン５０２の出力信号を入力としてオートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏを出力するためのＮＡＮＤゲートＮＤ２とから構成される。

オートリフレッシュ感知部５００は、オートリフレッシュ信号ａｕｔｏ_ｒｅｆのアクティブに応答してオートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏをアクティブさせ、これをインバータチェーン５０２が有する遅延と同じくらい保持させて出力する。

図６は、図４のＶＰＰポンピング制御信号の生成部２００の内部回路図である。

図６を参照すれば、ＶＰＰポンピング制御信号の生成部２００は、レベル感知信号ｏｓｃ_ｅｎ_ｄｅｔとオートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏと入力とするＮＯＲゲートＮＲ１と、ＮＯＲゲートＮＲ１の出力信号を反転させるためのインバータI３と、インバータI３の出力信号及びインバータチェーン２０２の出力信号を入力とするＮＡＮＤゲートＮＤ３と、ＮＡＮＤゲートＮＤ３の出力信号を所定時間遅延させるためのインバータチェーン２０２と、ＮＡＮＤゲートＮＤ３の出力信号を入力として、ポンピング制御信号ｐｕｍｐ_ｃｔｒを出力するためのインバータI４とから構成される。

ＶＰＰポンピング制御信号の生成部２００は、オートリフレッシュ信号ａｕｔｏ_ｒｅｆによって、オートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏがアクティブされるか、または高電圧のレベルの降下によってレベル感知信号ｏｓｃ_ｅｎ_ｄｅｔがアクティブされればポンピング制御信号ｐｕｍｐ_ｃｔｒを生成し、ＶＰＰポンピング部３００を通し高電圧のレベルが上昇されるようにする。

図７は、図４のブロックのノーマル動作(読み出しまたは書き込み)時の動作タイミングチャートであり、これを参照して半導体メモリ素子の動作をさらに詳細に説明する。

図７を参照すれば、アクティブ信号ｒｏｗ_ａｃｔによって生成される一定信号の遂行により、ＶＰＰローディング部４００で高電圧を使用することによって、レベルが平均レベル以下に降下する。次いで、アクティブ信号ｒｏｗ_ａｃｔによって、アクティブされたＶＰＰ電圧レベル感知部１００がこれを感知してレベル感知信号ｏｓｃ_ｅｎ_ｄｅｔをアクティブさせ、これを所定時間Ｔ１の間保持させる。ＶＰＰポンピング制御信号の生成部２００は、レベル感知信号ｏｓｃ_ｅｎ_ｄｅｔに応答してポンピング制御信号ｐｕｍｐ_ｃｔｒを生成し、ＶＰＰポンピング部３００は、これに応答して高電圧レベルを上昇させる。次いで、ロープリチャージ信号ｒｏｗ_ｐｒｅがアクティブされる。

すなわち、入力されたアクティブ信号ｒｏｗ_ａｃｔによってオートリフレッシュ信号ａｕｔｏ_ｒｅｆがアクティブされなかったため、オートリフレッシュ感知部５００はアクティブされない。

上述したように、本発明の実施の形態に係る半導体メモリ素子はノーマル動作時においても、従来と同じように動作されることを確認できる。

図８は、図４のブロックのオートリフレッシュ時の動作タイミングチャートであり、これを参照して半導体メモリ素子の動作をさらに詳細に説明する。

図８を参照すれば、アクティブ信号ｒｏｗ_ａｃｔによってオートリフレッシュ信号ａｕｔｏ_ｒｅｆがアクティブされる。次いで、オートリフレッシュ信号ａｕｔｏ_ｒｅｆによってアクティブされたオートリフレッシュ感知部５００は、所定時間Ｔ１をアクティブ区間で有するオートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏを生成し、これに応答してＶＰＰポンピング制御信号の生成部２００はポンピング制御信号ｐｕｍｐ_ｃｔｒをアクティブにする。ポンピング制御信号ｐｕｍｐ_ｃｔｒに制御されるＶＰＰポンピング部３００は、高電圧をポンピングしてレベルを上昇させる。次いで、アクティブ信号ｒｏｗ_ａｃｔによって生成された一定信号ＷＬ、ＢＩＳＨ及びＢＩＳＬの遂行により、ＶＰＰローディング部４００が高電圧を使用することによってレベルが降下するが、平均レベル以下までは降下しない。ここで、所定時間Ｔ１はインバータチェーン５０２内部のインバータの個数によって決定される。すなわち、インバータの個数が多いほど所定時間Ｔ１は長くなる。

図９は、図４のブロックのオートリフレッシュ時の動作タイミングチャートであり図８と比較すると、インバータチェーン５０２内部のインバータの個数が少ないため、オートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏがアクティブされる時間が相対的に短い場合である。

また、図８と比較すると、オートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏのアクティブによって高電圧のレベルが平均レベル以上ａｖｇ_ｌｅｖｅｌに上昇するという同じ過程を有する反面、後続するアクティブ信号ｒｏｗ_ａｃｔによって生成された一定信号ＷＬ、ＢＩＳＨ及びＢＩＳＬの遂行により、高電圧のレベルが平均レベルａｖｇ_ｌｅｖｅｌ以下に降下する。これは、オートリフレッシュ感知信号ｏｓｃ_ｅｎ_ａｕｔｏがアクティブされる時間Ｔ２がＴ１に比べ相対的に短いためである。

しかし、アクティブ信号ｒｏｗ_ａｃｔにアクティブされたＶＰＰ電圧レベル感知部１００が、高電圧のレベルの降下を感知してレベル感知信号ｏｓｃ_ｅｎ_ｄｅｔをアクティブさせ、これを入力とするＶＰＰポンピング制御信号の生成部２００はポンピング制御信号ｐｕｍｐ_ｃｔｒを生成してＶＰＰポンピング部３００を駆動させる。つまり、ＶＰＰポンピング部３００の駆動によって高電圧のレベルが平均レベルａｖｇ_ｌｅｖｅｌ以上で従来技術よりも早く上昇する。

上述のように、本発明はオートリフレッシュ動作時にも高電圧のレベルが安定的に保持される。これはオートリフレッシュ感知部５００を通しオートリフレッシュ信号ａｕｔｏ_ｒｅｆのアクティブを感知して高電圧が実際に使用される前に高電圧のレベルを上昇させることによって、高電圧のレベルを感知し、これを反映する過程において高電圧レベルの降下がさらに発生しないためである。

尚、本発明は、本実施の形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。

従来技術に係る高電圧レベル補償部のブロック構成図である。 図１のブロックのオートリフレッシュ時の動作タイミングチャートである。 図１のＶＰＰポンピング部の内部回路図である。 本発明の実施の形態に係る高電圧発生に関する回路図である。 図４のオートリフレッシュ感知部の内部回路図である。 図４のＶＰＰポンピング制御信号の生成部の内部回路図である。 図４のブロックのノーマル動作時のタイミング図である。 図４のブロックのオートリフレッシュ時の動作タイミングチャートである。 図４のブロックのオートリフレッシュ時の動作タイミングチャートである。

符号の説明

２００ ＶＰＰポンピング制御信号の生成部
５００ オートリフレッシュ感知部

Claims (4)

1. 高電圧ローディング部と、
   ノーマル動作モードの間、ローアクティブ信号に応答して前記ローディング部に供給される高電圧のレベルを感知するための電圧レベル感知部と、
   オートリフレッシュモードの間、オートリフレッシュ信号に応答してオートリフレッシュ感知信号を生成するためのオートリフレッシュ感知部と、
   前記電圧レベル感知部の出力信号と前記オートリフレッシュ感知信号とに応答してポンピング部を制御するポンピング制御信号を生成し、前記オートリフレッシュモードでの前記オートリフレッシュ感知信号、または前記ノーマル動作モードでの前記電圧レベル感知部の出力信号がアクティブになれば、前記ポンピング制御信号をアクティブにさせるポンピング制御信号の生成部と、
   前記ポンピング制御信号に応答して、ノーマル動作モードでは、前記高電圧が平均レベル以下に降下した場合に前記高電圧のレベルをポンピングして上昇させ、オートリフレッシュモードでは、電流消費が発生する前に前記高電圧のレベルをポンピングし、前記高電圧が平均レベル以下に降下することを防止し、前記両モードにおいてポンピングされた高電圧を前記ローディング部に供給するポンピング部と
   を備えることを特徴とする半導体メモリ素子。
2. 前記オートリフレッシュ感知部は、
   前記オートリフレッシュ信号を反転させるためのインバータと、インバータの出力信号を遅延させて出力させるためのインバータチェーンと、
   前記インバータチェーン及びインバータの出力信号を入力として、オートリフレッシュ感知信号を出力するためのＮＡＮＤゲートと
   を備えることを特徴とする請求項１に記載の半導体メモリ素子。
3. 前記ポンピング制御信号の生成部は、
   前記レベル感知信号とオートリフレッシュ感知信号とを入力とするＮＯＲゲートと、
   ＮＯＲゲートの出力信号を反転させるための第１インバータと、
   前記第１インバータの出力信号とインバータチェーンの出力信号とを入力とするＮＡＮＤゲートと、
   前記ＮＡＮＤゲートの出力信号を遅延させるためのインバータチェーンと、
   前記ＮＡＮＤゲートの出力信号を反転させて前記ポンピング制御信号として出力するための第２インバータと
   を備えることを特徴とする請求項１に記載の半導体メモリ素子。
4. ローアクティブ信号が入力されてオートリフレッシュ信号をアクティブにするステップと、
   前記オートリフレッシュ信号に応答してオートリフレッシュ感知信号をアクティブにし、所定時間の間これを保持するステップと、
   オートリフレッシュモードの間、ポンピング制御信号生成部を介して前記オートリフレッシュ感知信号に応答してポンピング制御信号をアクティブにし、前記所定時間の間これを保持するステップと、
   前記ポンピング制御信号のアクティブの間、高電圧のレベルが上昇するステップと、
   前記ローアクティブ信号によって生成された一定信号によって、高電圧のレベルが降下するステップと、
   前記ローアクティブ信号のアクティブを感知した後、前記高電圧のレベルが平均レベル以下に降下する際、レベル感知信号をアクティブにするステップと、
   ノーマル動作モードの間、ポンピング制御信号生成部を介して前記レベル感知信号に応答してポンピング制御信号をアクティブにするステップと、
   オートリフレッシュモードの間、前記ポンピング制御信号に応答して電流消費が発生する前に前記高電圧のレベルをポンピングし、前記高電圧が平均レベル以下に降下することを防止し、高電圧のレベルを上昇させるステップと
   を備えることを特徴とする高電圧供給方法。

Images