KR20020042408A - 복수의 저소비 전력 모드를 구비한 반도체 기억 장치 - Google Patents

복수의 저소비 전력 모드를 구비한 반도체 기억 장치 Download PDF

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KR20020042408A
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Abstract

본 발명은 휴대 시스템의 소비 전력과 성능의 향상에 용이하게 대응할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
DRAM(10)은 파워다운 모드에 메모리 셀을 포함하는 메모리 코어에 전원을 공급하는 내부 회로의 제어와, 메모리 코어에 대한 리프레시의 제어를 조합시킨 「슬립 모드」, 「리프레시 정지 모드(Nap 모드)」, 「부분 셀프 리프레시 모드(S-Ref 모드)」를 구비하고, 이들 모드를 프로그램 모드(Pro, PE)에서 선택한다.

Description

복수의 저소비 전력 모드를 구비한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING A PLURALITY OF LOW POWER CONSUMPTION MODES}
본 발명은 반도체 기억 장치 및 반도체 장치에 관한 것으로, 자세하게는 주로 모빌(mobile) 기기에 탑재되는 비동기형 메모리 시스템에서의 SRAM(리프레시 동작이 불필요한 메모리)과 호환성이 있는 DRAM(리프레시 동작이 필요한 메모리)과, 불휘발성 메모리와의 혼용 메모리 시스템에 관한 것이다.
최근, 휴대 전화, PHS(Personal Handyphone System)나, 통신 기능을 갖는 PDA(Personal Digital Assistant) 등의 휴대 단말은 소형화가 진행되는 동시에, 취급하는 데이터량이 증가하는 경향에 있다. 예컨대, 휴대 전화는 음성에 의해 대화를 나누는 기능뿐만 아니라, 텍스트 데이터나 화상 데이터를 전송하는 기능을 갖추어 가고 있다. 또한, 휴대 전화는 앞으로 인터넷 서비스가 다양하게 됨으로써 일종의 정보 단말(휴대형 퍼스널 컴퓨터)이 될 것으로 예상되고 있다. 이들 기능에 의해서, 휴대 전화에서 다루는 데이터의 정보량이 대폭 증가하는 경향에 있다.
또, 휴대 기기의 통신 속도는 향상되는 경향에 있다. 더욱이, 휴대 기기는 크기가 작아짐으로써, 내장되는 배터리도 작아지는 경향에 있다. 따라서, 휴대 전화 등의 휴대 기기에 탑재되는 메모리는 고속, 대용량, 저소비 전력이 아니면 안 된다. 게다가, 가격 경쟁이 심한 휴대 전화에서는 부품 비용을 최대한 절감시킬 필요가 있다. 이 때문에, 워크 메모리는 대용량이고 또한 저렴한 가격이 아니면 안 된다.
종래, 휴대 단말, 예컨대 휴대 전화에는 동작중의 필요한 데이터를 유지하기 위해서 워크 메모리가 탑재되며, 그 워크 메모리로서 소정(예컨대 4M 비트 정도)의 기억 용량을 갖는 SRAM이 이용되어 왔다. 그러나, 전송하는 데이터량의 증대와 통신 속도의 고속화에 따라, SRAM 대신에 플래시 메모리와 DRAM을 휴대 전화에 탑재할 것이 검토되고 있다.
DRAM은 비트 단가가 싸고, 판독 기록이 고속이라고 하는 이점을 갖는다. 그러나, 대기시에 데이터를 유지하기 위해서 전력을 소비한다. 그 대기시의 소비 전류는 메모리 전체의 데이터를 DRAM 자신이 자동으로 계속해서 유지하는 셀프 리프레시 모드시에 수 100 μA, 기록된 데이터의 유지가 불필요한 대기 모드시에 수 10 μA이다.
플래시 메모리는 리프레시가 불필요하고 대기시의 소비 전류가 수 μA로 적다고 하는 이점을 갖는다. 한편, 플래시 메모리는 데이터의 기록 동작에 수 μs에서 수십 μs가 필요하므로 기록에 시간이 걸린다.
따라서, 휴대 전화는 통화 상태(통화나 데이터 전송)에는 대용량이고 고속인 DRAM을 워크 메모리로서 사용한다. 그리고, 통화 상태에서 대기 상태가 되면, DRAM의 데이터 중 유지가 필요한 데이터를 플래시 메모리로 옮겨 저장시킨다. 그리고,DRAM 자신을 정지시킨다. 이러한 동작에 의해서, 휴대 전화의 저소비 전력화를 도모하고 있다.
그런데, 휴대 전화를 대기 상태에서 통화 상태로 전환할 때에, DRAM을 재활성시킨 후, 플래시 메모리의 데이터를 DRAM에 재기록해야 하다. 이 동작에 의해서 대기 시간(시스템 비지)이 발생하여 시스템 전체(휴대 전화)의 성능이 저하된다고 하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것이다. 이 문제에 대하여 부분 리프레시 기능을 갖는 DRAM을 이용하는 것을 생각할 수 있다. 이 부분 리프레시 기능은 미리 설정된 영역만을 리프레시하는 기능이다. 휴대 전화에 있어서, 전원을 온으로 한 상태에 있어서의 일부의 데이터만을 유지해 두면 다른 모든 정보를 유지해 두지 않아도 되는 것이 있다. 따라서, 유지하는 데이터의 영역을 지정하거나 혹은 리프레시하는 영역에 데이터를 기록한다. 이러한 DRAM을 이용한 휴대 전화는 메모리 전체를 리프레시하는 DRAM을 이용한 것에 비해서 소비 전력이 적고, 플래시 메모리로부터의 재기록에 의한 대기 시간을 적게 하여 성능의 저하를 억제한다.
그러나, 시스템에 따라서는 전술한 저소비 전력화를 가장 중요시한 휴대 기기의 설계를 선택하는 경우도 있다. 또, 하나의 시스템으로 부분 리프레시와 DRAM 자신의 정지의 양자를 시스템의 상태에 따라서 구별지어 쓰는 식의 시스템 설계도 생각할 수 있다. 이와 같이, 각각 다른 저소비 전력 모드를 갖는 디바이스를 제공할 필요가 있다.
따라서, 그 목적은 휴대 시스템의 소비 전력과 성능의 향상에 대응할 수 있는 반도체 기억 장치 및 반도체 장치를 제공하는 데에 있다.
도 1은 일 실시예의 반도체 기억 장치의 블록 회로도이다.
도 2는 반도체 기억 장치의 상태 천이도이다.
도 3은 모드에 대한 내부 전원과 리프레시 동작의 상태를 나타내는 설명도이다.
도 4는 일 실시예의 반도체 기억 장치를 휴대 전화에 사용한 예를 나타내는 블록도이다.
도 5는 휴대 전화의 사용 상태를 도시하는 설명도이다.
도 6은 모드의 전환을 설명하는 파형도이다.
도 7은 모드 설정 사이클을 설명하는 파형도이다.
도 8은 명령의 설명도이다.
도 9는 모드 설정 사이클을 설명하는 파형도이다.
도 10은 모드를 설정하는 어드레스 코드의 설명도이다.
도 11은 엔트리 컨트롤 회로의 회로도이다.
도 12는 모드 래치 회로의 회로도이다.
도 13은 파워다운 모드 판정 회로의 회로도이다.
도 14는 리프레시 컨트롤 회로의 회로도이다.
도 15는 프로그램 모드 설정 회로의 동작 파형도이다.
도 16은 프로그램 모드 설정 회로의 동작 파형도이다.
도 17은 합성 엔트리 신호 생성 회로의 동작 파형도이다.
도 18은 모드 설정용 어드레스 버퍼의 동작 파형도이다.
도 19는 모드 설정용 어드레스 래치의 동작 파형도이다.
도 20은 모드 설정용 디코더의 동작 파형도이다.
도 21은 파워다운 모드 판정 회로의 동작 파형도이다.
도 22는 리프레시 컨트롤 회로의 동작 파형도이다.
도 23은 리프레시 컨트롤 회로의 동작 파형도이다.
도 24는 어드레스 스크램블을 설명하는 회로도이다.
도 25는 어드레스 스크램블의 설명도이다.
도 26은 어드레스 스크램블의 설명도이다.
<도면의 주요부분에 대한 부호의 설명>
11 : 명령 디코더
12 : 외부 신호 엔트리 회로
13 : 엔트리 컨트롤 회로
14 : 모드 설정 어드레스 버퍼
15 : 모드 래치 회로
17 : 파워다운 모드 판정 회로
18 : 리프레시 동작 판정 회로
20 : 리프레시 컨트롤 회로
22 : 내부 전원 회로
23 : DRAM 코어
상기 목적을 달성하기 위해서, 제1항에 기재한 발명에 따르면, 메모리 셀에 대하여 통상 동작을 하는 제1 모드와, 소비 전력을 삭감하는 제2 모드를 구비하고, 상기 제2 모드는 디바이스의 내부 전원의 제어와 상기 리프레시의 제어를 조합시킨 복수의 동작 모드를 갖는다. 이에 따라, 저소비 전력화와 성능의 향상에 용이하게 대응할 수 있다.
제2항에 기재한 발명과 같이, 상기 복수의 동작 모드는 모든 메모리 셀에 대한 리프레시와, 상기 메모리 셀을 포함하는 메모리 코어에 동작 전압을 공급하는 내부 전원 회로를 정지하는 제1 동작 모드와, 모든 메모리 셀에 대한 리프레시를 정지하고, 상기 내부 전원 회로를 정지하지 않는 제2 동작 모드와, 상기 메모리 셀의 일부의 영역을 리프레시하는 제3 동작 모드를 구비한다. 이에 따라, 각 동작 모드에 따른 동작과 소비 전류의 저감이 가능해진다.
제3항에 기재한 발명과 같이, 상기 반도체 기억 장치는 상기 제1 모드에서 정기적으로 모든 메모리 셀을 셀프 리프레시하는 기능을 갖는다. 이 때문에, 리프레시를 필요로 하지 않는 반도체 기억 장치와의 치환이 용이하게 된다.
제4항에 기재한 발명과 같이, 상기 제1 모드와 상기 제2 모드의 전환을 내부에서 생성한 신호를 기준으로 하여 외부 단자에 공급되는 신호의 상태에 기초하여행한다. 비동기의 내부에서 생성한 신호와 외부 단자에 공급되는 신호에 기초한 동작 불량을 막는다.
제5항에 기재한 발명과 같이, 상기 내부에서 생성한 신호에 기초하여 상기 외부 단자에 공급되는 신호를 래치하여 파워다운 모드 신호를 출력하는 파워다운 모드 판정 회로와, 상기 파워다운 모드 신호에 기초하여 상기 복수의 동작 모드에 대응하는 리프레시 신호를 생성하는 리프레시 컨트롤 회로를 구비했다.
제6항에 기재한 발명과 같이, 상기 외부 단자는 모드 제어를 위한 외부 전용 단자이다.
제7항에 기재한 발명과 같이, 상기 제3 동작 모드에서 리프레시하는 영역의 설정을 상기 제1 모드에서의 대기 모드로부터 이행하는 프로그램 모드에서 실시한다.
제8항에 기재한 발명과 같이, 상기 제1∼제3 동작 모드의 선택을 상기 제1 모드에서의 대기 모드로부터 이행하는 프로그램 모드에서 실시한다.
제9항에 기재한 발명과 같이, 상기 프로그램 모드는 명령에 기초하여 이행하는 제1 프로그램 모드와, 외부 단자에 공급되는 신호에 기초하여 이행하는 제2 프로그램 모드의 적어도 한쪽을 구비한다.
제10항에 기재한 발명과 같이, 상기 제1 프로그램 모드로의 이행은 상기 제1 모드로 실행되지 않는 불법 명령에 기초하여 행해진다.
제11항에 기재한 발명과 같이, 상기 불법 명령을 복수회 입력한 경우에 상기 제1 프로그램 모드로 이행한다. 이 때문에, 잘못하여 제1 프로그램 모드로 이행하는 것을 방지한다.
제12항에 기재한 발명과 같이, 상기 불법 명령을 복수회 입력하고 있는 동안에 상기 불법 명령과 다른 명령을 입력한 경우에 상기 불법 명령의 카운트를 리셋한다.
제13항에 기재한 발명과 같이, 상기 불법 명령과 함께 상기 제3 동작 모드의 설정을 위한 정보를 입력한다.
제14항에 기재한 발명과 같이, 상기 제2 프로그램 모드로의 이행은 외부 단자에 공급되는 신호에 기초하여 행한다.
제15항에 기재한 발명과 같이, 상기 제2 프로그램 모드로의 이행은 상기 외부 단자에 공급되는 신호의 레벨이 복수회 변경된 경우에 실시한다.
제16항에 기재한 발명과 같이, 상기 제3 동작 모드에서 리프레시하는 영역을 임의로 설정 가능하게 했다.
제17항, 제18항에 기재한 발명과 같이, 상기 메모리 셀의 일부의 영역을 리프레시하는 리프레시 모드에서, 상기 전체 메모리 셀의 영역 중, 리프레시 특성이 좋은 영역을 상기 리프레시하는 영역으로 했다. 그 때문에, 리프레시 시간을 길게 하여 소비 전류가 적어진다.
제19항에 기재한 발명과 같이, 상기 리프레시하는 상기 메모리 셀의 일부의 영역은 고정된 영역이며, 상기 고정된 영역을 나타내는 제1 어드레스 정보를 상기 리프레시 특성이 좋은 영역을 지정하는 제2 어드레스 정보로 변환하는 어드레스 스크램블 회로를 갖추었다. 그 때문에, 리프레시 시간을 길게 하여 소비 전류가 적어진다.
제20항에 기재한 발명과 같이, 반도체 장치는 제1항 내지 제19항 중 어느 한 항에 기재한 데이터 유지 동작을 필요로 하는 제1 반도체 기억 장치와, 데이터 유지 동작을 필요로 하지 않는 제2 반도체 기억 장치를 구비함으로써, 시스템의 성능과 저소비 전력이 실현된다.
이하, 본 발명을 반도체 기억 장치로 구체화한 일 실시예를 도 1 내지 도 23에 따라서 설명한다.
본 실시예의 반도체 기억 장치는 SRAM 인터페이스를 갖는 DRAM, 즉 정보의 기억에 다이나믹형의 메모리 셀을 포함하는 메모리 코어(메모리 셀, 로우 디코더, 컬럼 디코더, 센스 앰프를 포함함)를 지니고, 외부와의 인터페이스에 메모리 셀에 대한 리프레시를 위한 신호 또는 명령의 입력이 불필요한 비동기형 메모리이다. 이 DRAM은 통상 동작에 있어서 메모리 셀의 정보를 유지하는 셀프 리프레시 기능을 갖고 있다. 따라서, 이 DRAM은 외부에 리프레시를 위한 회로 구성을 부가하는 일없이 SRAM과 치환이 가능하다.
도 2는 본 실시예의 반도체 기억 장치(DRAM)의 상태 천이도이다.
또, 이 DRAM은 통상의 판독/기록 등에 관한 동작을 실행하는 통상 모드와, 저소비 전력화를 위한 파워다운 모드를 지니고, 그 파워다운 모드는 복수의 저소비 전력 모드를 구비한다. 각 저소비 전력 모드는 「슬립 모드(sleep 모드)」, 「리프레시 정지 모드(Nap 모드)」, 「부분 셀프 리프레시 모드(S-Ref 모드)」이며, 디바이스의 내부 전원의 제어와 메모리 코어의 리프레시의 제어의 조합이 상이하다.
우선, DRAM은 파워온에 의해 콜드 스타트(CST)에서 파워다운 모드의 어느 한 모드(본 실시예에서는 「슬립 모드」)를 거쳐 통상 모드인 대기 모드(STB)로 변환한다. 또한, 경유하는 파워다운 모드에서의 모드를 「Nap 모드」 또는 「S-Ref 모드」로 설정하더라도 좋다. 또한, 통상 모드에서는 자동으로 전체 메모리 셀 영역의 데이터를 유지하는 셀프 리프레시 기능이 작동하고 있다.
대기 모드에서 판독 명령 또는 기록 명령을 접수하면, 그 명령에 따라서 판독 모드(RD) 또는 기록 모드(WR)로 이행하여 판독 동작 또는 기록 동작이 실행된다. 판독 동작 또는 기록 동작의 실행후에는 명령에 따라서 대기 모드로 이행하거나, 또는 각 모드에서 아웃풋 디스에이블(OD)로 이행, 또는 아웃풋 디스에이블을 거쳐 대기 모드로 이행한다. 또한, 명령에 의해서 판독 모드에서 기록 모드로 이행하는(판독 이후에 기록 명령) 경우도 있다.
대기 모드 중에 프로그램 명령을 접수하면, 제1 프로그램 모드(PRO)로 이행한다. 또, 대기 모드 중에 후술하는 프로그램 모드 신호(/PE)의 상태를 검출하여 제2 프로그램 모드(PE)로 이행한다. 또한, 그 제1 또는 제2 프로그램 모드에서, DRAM은 외부로부터 입력되는 설정 코드에 기초하여 파워다운 모드가 갖는 복수 모드 중의 하나를 선택하고, 그 선택한 모드에 대한 설정을 상세 설정 코드에 기초하여 행한다. 그 설정을 종료하면, DRAM은 자동적으로 대기 모드로 이행한다.
대기 모드 중에 소정의 신호 상태를 검출하여 즉시 파워다운 모드로 이행한다. 또한, 본 실시예에서는 후술하는 칩 인에이블 신호(CE2)를 받아 파워다운 모드(선택한 저소비 전력 모드)로 이행한다. 각 저소비 전력 모드는 각각 소비 전력량, 파워다운 모드에서 통상 모드로 이행했을 때의 대기 시간이 다르다. 따라서, 복수의 저소비 전력 모드에서 하나를 선택함으로써, 용이하게 복수의 저소비 전력화의 요망에 대응할 수 있다. 또, 통상 모드에서 이행하는 저소비 전력 모드는 미리 통상 모드(프로그램 모드)에 있어서 설정되어 있기 때문에, 칩 인에이블 신호(CE2)가 변경되고 나서 단시간에 저소비 전력 모드로 이행할 수 있다.
도 3은 모드에 대한 내부 전원과 리프레시 동작의 상태를 나타내는 설명도이다.
DRAM은 각 저소비 전력 모드에 대응하여 내부 전원 회로, 리프레시 동작의 상태를 변경한다.
모드 단자에 하이 레벨(H 레벨)의 칩 인에이블 신호(CE2)가 공급될 때, DRAM은 통상 모드로 동작한다. 이 통상 모드에서, DRAM은 모든 저소비 전력 모드에서 내부 전원 회로를 활성화하여 메모리 코어의 전체 영역을 셀프 리프레시한다.
DRAM 내에는 복수의 내부 전원 회로가 존재한다. 제1 내부 전원 회로는 메모리 셀을 포함하는 메모리 코어에 전원을 공급한다. 제2 내부 전원 회로는 메모리 코어를 구동하는 주변 회로에 전원을 공급한다. 제3 내부 전원 회로는 외부와의 인터페이스에 전원을 공급한다. 제4 내부 전원 회로는 파워다운 모드 등을 판단하는 회로에 전원을 공급한다. 제5 내부 전원 회로는 기판에 부전위나 승압 전위를 공급한다. 또한, 이들 이외의 내부 전원 회로가 존재하더라도 좋다.
한편, 모드 단자에 로우 레벨(L 레벨)의 칩 인에이블 신호(CE2)가 공급될 때, DRAM은 각 저소비 전력 모드로써 동작한다. DRAM은 상기 제3 및 제4 내부 전원회로 이외의 회로를 「슬립 모드」일 때에 정지시키고, 「Nap 모드」 또는 「S-Ref 모드」일 때에 활성화시킨다. 또, DRAM은 메모리 코어의 리프레시를 「슬립 모드」 또는 「Nap 모드」일 때에 정지하고, 「S-Ref 모드」일 때에 미리 프로그램한 상태에 기초하여 선택 리프레시를 실행한다.
이들 동작에 의해, DRAM은 「슬립 모드」일 때에 일부의 내부 전원 회로 및 리프레시 동작을 정지함으로써, 소비 전력을 크게 절감한다. 그러나, 이 모드에서 통상 모드로 이행시킨 경우, 메모리 코어에 대하여 판독/기록이 가능하게 될 때까지의 시간(내부 전원 회로를 활성화하여 소정 전압의 내부 전원을 메모리 코어 등에 공급할 때까지의 제1 대기 시간)이 필요하다. 또, DRAM에 필요한 데이터를 기록하는 시간(제2 대기 시간)이 필요하다.
또, DRAM은 「Nap 모드」일 때에 리프레시 동작을 정지함으로써, 소비 전력을 절감한다. 이 경우, 내부 전원 회로가 활성화하고 있기 때문에, 상기 제1 대기 시간은 필요가 없다. 따라서, 제2 대기 시간만으로 DRAM을 다시 사용할 수 있게 된다.
한편, DRAM은 「S-Ref 모드」일 때에 설정된 영역만 셀프 리프레시킴으로써, 전체 영역을 리프레시하는 경우에 비해서 소비 전력을 절감한다. 이 경우, 시스템은 미리 프로그램 설정한 파워다운시에 셀프 리프레시되는 영역에 필요한 데이터를 저장해 둠으로써, 즉시 DRAM의 액세스가 가능해진다.
이어서, 본 실시예의 DRAM의 파워다운 모드에 관한 구성의 개략을 도 1에 따라서 설명한다.
또한, 도 1에는 본 실시예에서 설명하는 DRAM(10)의 파워다운 모드에 관한 회로 및 신호가 나타내어져 있다.
DRAM(10)은 명령 디코더(11), 외부 신호 엔트리 회로(12), 엔트리 컨트롤 회로(13), 모드 설정 어드레스 버퍼(14), 모드 래치 회로(15), 버퍼(16), 파워다운 모드 판정 회로(17), 리프레시 동작 판정 회로(18), 셀프 리프레시용 발진기(19), 리프레시 컨트롤 회로(20), 로우계 제어 회로(21), 내부 전원 회로(22), DRAM 코어(23)를 갖추고 있다.
DRAM 코어(23)는 복수의 워드선과 복수의 비트선과의 교점에 메모리 셀이 매트릭스형으로 접속된 메모리 셀 어레이와, 비트선을 선택하기 위한 컬럼계 제어 회로 및 메모리 셀에 대한 데이터의 입출력(I/O) 회로를 포함한다.
명령 디코더(11)에는 외부에서 제1 칩 인에이블 신호(/CE1), 기록 인에이블 신호(/WE), 아웃풋 인에이블 신호(/OE), 상위 비트 신호(/UB), 하위 비트 신호(/LB)가 공급된다. 또한, 부호 앞머리의 "/"는 그 신호가 부논리의 신호임을 나타낸다.
제1 칩 인에이블 신호(/CE1)는 판독 동작 및 기록 동작 등을 실행할 때에 L 레벨이 되어 DRAM(10)을 활성화하는 신호이다. 기록 인에이블 신호(/WE)는 기록 동작을 실행할 때에 L 레벨이 되어 데이터의 기록을 가능하게 하는 신호이다. 아웃풋 인에이블 신호(/OE)는 판독 동작을 실행할 때에 L 레벨이 되어 데이터 출력을 가능하게 하는 신호이다. 상위 및 하위 비트 신호(/UB, /LB)는 입출력 데이터를 마스크하는 신호이다.
명령 디코더(11)는 이들 신호를 디코딩하여 명령을 생성한다. 그리고, 명령 디코더(11)는 그 명령이 통상 동작을 위한 명령인 경우, 그 명령에 대응하여 생성한 신호를 로우계 제어 회로(21)로 출력한다. 이 신호에는 판독/기록을 위한 명령에 대응하여 생성된 판독/기록 신호(RD/WR)를 포함하며, 명령 디코더(11)는 그 판독/기록 신호(RD/WR)를 엔트리 컨트롤 회로(13)에도 출력한다.
또한, 명령 디코더(11)는 명령이 파워다운 모드 설정을 위한 명령인 경우, 그 명령에 대응하여 제1 프로그램 모드 신호(Pro)를 엔트리 컨트롤 회로(13)에 출력한다. 그리고 판독/기록 신호(RD/WR)를 엔트리 컨트롤 회로(13)에 출력한다. 이 제1 프로그램 모드 신호(Pro)는 외부 명령에 의해서 DRAM(10)이 엔트리하는 모드를 설정하기 위한 신호이다.
또한, 파워다운 모드 설정을 위한 명령은 동작 불능 또는 통상의 동작에 있어서 의미를 이루지 않는 각 신호(/CE1, /WE, /OE, /UB, /LB)의 조합[일리걸(illegal) 패턴]이 사용된다. 이 조합의 명령을 불법 명령라고 부른다.
외부 신호 엔트리 회로(12)는 제1 칩 인에이블 신호(/CE1)에 기초하여 통상 동작을 하지 않을 때에, 외부로부터 입력되는 제2 프로그램 모드 신호(/PE)를 증폭하여 엔트리 제어 회로(13)에 출력한다. 자세히 말하면, 외부 신호 엔트리 회로(12)는 제1 칩 인에이블 신호(/CE1)가 H 레벨일 때에, 제2 프로그램 모드 신호(/PE)를 출력한다. 이 제2 프로그램 모드 신호(/PE)는 외부 신호에 의해서 DRAM(10)이 엔트리하는 모드를 설정하기 위한 신호이다.
따라서, 본 실시예의 DRAM(10)은 통상 모드에서 파워다운 모드로 이행할 때에, 그 파워다운 모드가 갖는 복수의 저소비 전력 모드의 어느 것으로 이행할지가 외부 명령에 의한 모드 설정 사이클, 또는 외부 신호에 의해서 설정된다.
엔트리 컨트롤 회로(13)는 제1 프로그램 모드 신호(Pro)와 판독/기록 신호(RD/WR)에 응답하여 생성한 제1 어드레스 인에이블 신호(proaddz) 및 제1 엔트리 신호(proentz)를 모드 설정 어드레스 버퍼(14)와 모드 래치 회로(15)에 출력한다. 자세히 설명하면, 엔트리 컨트롤 회로(13)는 제1 프로그램 모드 신호(Pro)의 입력 횟수를 카운트한 카운트치가 규정 횟수에 도달하면 제1 어드레스 인에이블 신호(proaddz) 및 제1 엔트리 신호(proentz)를 생성한다. 한편, 그 카운트치가 규정 횟수에 도달하기 전에 판독/기록 신호(RD/WR)를 입력하면, 엔트리 컨트롤 회로(13)는 카운트치를 클리어한다.
따라서, 엔트리 컨트롤 회로(13)는 제1 프로그램 모드 신호(Pro)를 규정 횟수 연속해서 입력하는, 즉 명령 디코더(11)가 불법 명령을 규정 횟수 연속해서 접수했을 때만, 제1 어드레스 인에이블 신호(proaddz) 및 제1 엔트리 신호(proentz)를 출력한다. 이 동작에 의해서, 노이즈 등의 영향에 의해 잘못해서 프로그램 모드로 엔트리하는(이행하는) 것을 막고 있다.
또한, 명령 디코더(11)가 불법 명령을 규정 횟수 연속해서 접수했을 때에 제1 프로그램 모드 신호(Pro)를 출력하는 구성으로 하고, 엔트리 컨트롤 회로(13)는 그 프로그램 모드 신호(Pro)에 응답하여 제1 어드레스 인에이블 신호(proaddz) 및 제1 엔트리 신호(proentz)를 출력하도록 하더라도 좋다.
또, 엔트리 컨트롤 회로(13)는 제2 프로그램 모드 신호(/PE)에 응답하여 생성한 제2 어드레스 인에이블 신호(peaddz) 및 제2 엔트리 신호(peentz)를 모드 설정 어드레스 버퍼(14)와 모드 래치 회로(15)에 출력한다. 자세히 설명하면, 엔트리 컨트롤 회로(13)는 제2 프로그램 모드 신호(/PE)가 소정의 패턴으로 변화한 것을 검지하여 제2 프로그램 모드 신호(/PE)를 출력한다. 본 실시예에서는, 제2 프로그램 모드 신호(/PE)는 통상 H 레벨이며, 이 신호(/PE)가 H→L→H로 변화되었을 때에 제2 어드레스 인에이블 신호(peaddz) 및 제2 엔트리 신호(peentz)를 출력한다. 이 동작에 의해 외부 입력 신호에 의한 프로그램 모드로의 엔트리를 가능하게 하고 있다.
따라서, 본 실시예의 DRAM(10)은 외부 명령 또는 전용 단자로부터의 외부 신호에 의해 프로그램 모드(PRO, PE)에 엔트리하도록 구성되어 있다. 이 구성에 의해 다른 사용자의 요망에 대응하고 있다.
모드 설정 어드레스 버퍼(14)는 외부로부터 입력되는 어드레스 신호(ADD) 중 모드 설정에 필요한 비트를 제1 또는 제2 어드레스 인에이블 신호(proaddz, peaddz)에 응답하여 모드 래치 회로(15)에 출력한다. 본 실시예의 어드레스 버퍼(16)는 모드의 설정을 위해 복수 비트(본 실시예에서는 4비트)의 어드레스 신호(A<0:3>)를 출력한다. 또한, 부호 A<0:3>는 A0∼A3을 나타내고 있다.
모드 래치 회로(15)는 제1 및 제2 어드레스 인에이블 신호(proaddz, peaddz)와 제1 및 제2 엔트리 신호(proentz, peentz)에 기초하여 어드레스 신호(A<0:3>)를 래치하여 리프레시 어드레스 신호(paz<0:3>)를 리프레시 컨트롤 회로(20)에 출력한다. 리프레시 어드레스 신호(paz<0:3>)는 「S-Ref 모드」에 있어서, 선택 리프레시를 실행하는 영역의 정보를 포함한다.
더욱이, 모드 래치 회로(15)는 리프레시 어드레스 정보(paz<0:3>)를 디코딩하여 리프레시 정지 모드 신호(Nap 모드 신호)(napz), 선택 리프레시 모드 신호(S-Ref 모드 신호)(srefz), 슬립 모드 신호(sleepz)를 생성한다.
상세하게는, 모드 래치 회로(15)는 제1 또는 제2 어드레스 인에이블 신호(proaddz, peaddz)에 응답하여 어드레스 신호(A<0:3>)를 코드(Code)로서 래치한다. 이 코드에는 엔트리하는 모드의 정보와, 그 엔트리한 모드에서의 동작을 설정하는 정보(선택 리프레시 모드에서의 영역 선택 정보)를 포함한다.
본 실시예에서는 어드레스 신호(A0, A1)는 모드 선택 정보이며, 어드레스 신호(A2, A3)는 영역 선택 정보이다. 따라서, 본 실시예의 DRAM(10)은 「S-Ref 모드」에서 DRAM 코어(23)를 4개의 영역으로 분할하여 어드레스 신호(A2, A3)에 기초한 하나의 영역을 선택적으로 리프레시한다.
모드 래치 회로(15)는 코드의 정보(모드 선택 정보)에 기초하여 상기한 Nap 모드 신호(napz), S-Ref 모드 신호(srefz) 또는 슬립 모드 신호(sleepz) 중의 어느 것을 어서팅(본 실시예에서는 H 레벨로)한다.
그리고, 모드 래치 회로(15)는 Nap 모드 신호(napz)와 S-Ref 모드 신호(srefz)를 리프레시 컨트롤 회로(20)에 출력하고, 슬립 모드 신호(sleepz)를 내부 전원 회로(22)에 출력한다.
버퍼(16)는 외부로부터 입력되는 제2 칩 인에이블 신호(CE2)를 증폭하여 파워다운 모드 판정 회로(17)에 출력한다. 제2 칩 인에이블 신호(CE2)는 통상 모드와파워다운 모드를 전환하기 위한 신호이다.
파워다운 모드 판정 회로(17)에는 리프레시 동작 판정 회로(18)로부터 리프레시 요구 신호(psrtz)가 입력된다. 리프레시 동작 판정 회로(18)는 셀프 리프레시용 발진기(19)로부터의 클록 신호(CLK)에 기초하여 리프레시 요구 신호(psrtz)를 생성한다.
셀프 리프레시용 발진기(19)는 소정의 주파수를 갖는 클록 신호(CLK)를 생성하여 그것을 리프레시 동작 판정 회로(18)에 출력한다. 리프레시 동작 판정 회로(18)는 클록 신호(CLK)를 분주 또는 카운트하여 소정의 주기를 갖는 리프레시(REF) 요구 신호(psrtz)를 발생시키다. 이 리프레시 요구 신호(psrtz)의 주기는 DRAM 코어(23)가 갖는 모든 메모리 셀의 정보를 정확하게 리프레시하는 데에 필요한 시간에 따라 설정되어 있다. 그리고, 리프레시 동작 판정 회로(18)는 발생한 리프레시 요구 신호(psrtz)를 파워다운 모드 판정 회로(17)와 리프레시 컨트롤 회로(20)에 출력한다.
또한, 후술하는 S-Ref 모드시에는 선택 리프레시를 행하는 메모리 셀 영역의 정보 유지 특성에 맞춰 리프레시 요구 신호를 변화시키더라도 좋다. 더욱이, 후술하는 바와 같이 어드레스 스크램블한 경우에도 마찬가지이다.
파워다운 모드 판정 회로(17)는 제2 칩 인에이블 신호(CE2)에 응답하여 그 때마다의 모드를 판정하고, 리프레시 요구 신호(psrtz)에 동기하여 파워다운(PD) 모드 신호(pdmodez)의 레벨을 그 때마다의 모드에 대응하는 레벨로 변경한다. 예컨대, 통상 모드[제2 칩 인에이블 신호(CE2)가 H 레벨]에서 파워다운 모드[신호(CE2)가 L 레벨]로 전환되면, 파워다운 모드 판정 회로(17)는 리프레시 요구 신호(psrtz)의 하강 엣지에 응답하여 H 레벨의 PD 모드 신호(pdmodez)를 출력한다. 마찬가지로, 파워다운 모드에서 통상 모드로 전환되면, 파워다운 모드 판정 회로(17)는 리프레시 요구 신호(psrtz)의 하강 엣지에 응답하여 L 레벨의 PD 모드 신호(pdmodez)를 출력한다.
이 동작은 내부적으로 생성되는(외부와는 비동기의) 리프레시 요구 신호(psrtz)에 대하여, 비동기로 입력되는 제2 칩 인에이블 신호(CE2)에 의해 실행중인 셀프 리프레시 동작이 정지되어 메모리 셀의 정보가 파괴되는 것을 막는다.
리프레시 컨트롤 회로(20)는 파워다운 모드 신호(pdmodez)에 응답하여 통상 모드일 때에는 리프레시 요구 신호(psrtz)와 실질적으로 동일한 펄스를 갖는 리프레시 신호(srtz)를 로우계 제어 회로(21)에 출력한다.
로우계 제어 회로(21)는 리프레시 컨트롤 회로로부터 펄스를 갖는 리프레시 신호(srtz)에 응답하여 도시하지 않은 리프레시 어드레스 카운터의 출력에 의해 선택된 DRAM 코어(23)의 워드선을 활성화한다. 이 동작에 의해 활성화한 워드선에 접속된 메모리 셀의 정보가 리프레시된다.
한편, 리프레시 컨트롤 회로(20)는 파워다운 모드 신호(pdmodez)에 응답하여 파워다운 모드일 때에는 Nap 모드 신호(napz), S-Ref 모드 신호(srefz) 및 리프레시 어드레스 신호(paz<0:3>)에 기초하여 리프레시 요구 신호(psrtz)로부터 생성한 리프레시 신호(srtz)를 출력한다.
자세하게 설명하면, 리프레시 컨트롤 회로(20)는 Nap 모드 신호(napz)가 H레벨인 경우, 그 Nap 모드 신호(napz)가 H 레벨인 기간 동안 L 레벨의 리프레시 신호(srtz)를 출력한다. 로우계 제어 회로(21)는 L 레벨의 리프레시 신호(srtz)에 응답하여 워드선을 활성화하지 않는다. 따라서, Nap 모드 신호(napz)가 H 레벨, 즉 「Nap 모드」인 경우, DRAM 코어(23)의 리프레시가 정지된다.
리프레시 컨트롤 회로(20)는 S-Ref 모드 신호(srefz)가 H 레벨인 경우, 리프레시 어드레스 신호(paz<0:3>)의 영역 정보에 기초하여 부분적으로 펄스를 갖는 리프레시 신호(srtz)를 생성한다. 자세하게 말하면, 리프레시 어드레스 카운터의 출력, 즉 리프레시하고자 하는 DRAM 코어(23)의 어드레스가 리프레시 어드레스 신호(PAZ<0:3>)의 영역 정보(어드레스 신호(A2, A3))와 일치할 때에 리프레시 요구 신호(psrtz)와 실질적으로 동일한 펄스를 갖는 리프레시 신호(srtz)를 출력하고, 로우계 제어 회로(21)는 그 리프레시 신호(srtz)에 응답하여 워드선을 활성화한다. 이 동작에 의해서 영역 정보[어드레스 신호(A2, A3)]에 의해 표시되는 영역의 메모리 셀이 리프레시된다.
내부 전원 회로(22)는 DRAM 코어(23)를 포함하는 회로에 대한 전원의 공급을 제어하기 위한 회로이다. 내부 전원 회로(22)는 입력되는 슬립 모드 신호(sleepz)에 응답하여 활성화/비활성화한다. 활성화한 내부 전원 회로(22)는 DRAM 코어(23)를 포함하는 회로에 공급하는 내부 전압을 생성한다. 비활성화된 내부 전원 회로(22)는 내부 전압의 발생을 정지한다.
또한, 도면에서는 슬립 모드 신호(sleepz)로 제어되는 내부 전원 회로(22)를 나타냈지만, 슬립 모드 신호(sleepz)로 제어되지 않는 내부 전원 회로 또한DRAM(10)에 탑재되어 있다.
도 4는 상기한 바와 같이 구성된 DRAM(10)을 휴대 전화에 사용한 예를 도시하는 블럭도이다.
이 휴대 전화(30)는 회로 기판 상에 CPU(31)와 MCP(32)를 탑재하고 있다. MCP(32)는 본 실시예의 DRAM(10)와 플래시 메모리(33)를 구비하고 있다. MCP란, DRAM과 플래시 메모리와 같이 다른 기능의 칩을 적층하여 하나의 패키지로 한 멀티 칩 패키지이다. 종래에는 회로 기판 상에 CPU와 SRAM 또는 플래시 메모리만이 탑재되어 있었다.
CPU(31)는 DRAM(10) 및 플래시 메모리(33)에 대한 데이터의 기록 및 판독을 제어한다. DRAM(10)은 워크 메모리로서 사용되며, 플래시 메모리(33)는 휴대 전화의 오프시 및 대기 상태일 때의 백업 메모리로서 사용되고 있다.
도 5는 도 4의 휴대 전화(30)의 사용 상태를 도시하는 설명도이다.
이 예에서는 CPU(31)는 휴대 전화(30)의 전원 오프시에 DRAM(10)으로부터 필요한 데이터를 플래시 메모리(33)로 전송한다.
휴대 전화(30)는 전원이 온으로 되면 대기 상태가 된다. 이때, DRAM(10)은 CPU(31)의 제어에 의해 설정된 복수의 저소비 전력 모드 중의 어느 하나로 되어 있다. DRAM(10)이 「슬립 모드」일 때, DRAM(10)의 소비 전력은 플래시 메모리(33)의 대기일 때의 소비 전력과 같은 정도이다. 필요한 데이터는 플래시 메모리(33)에 유지되어 있다.
이 후, 휴대 전화(30)가 대기 상태에서 통화 상태가 되면, CPU(31)는 도 4에도시한 칩 인에이블 신호(CE2)를 H 레벨로 한다. CPU(31), DRAM(10)이 대기 모드(도 2)가 된 후, 플래시 메모리(33)에 유지되어 있는 데이터를 DRAM(10)에 전송한다. 여기서, 통화 상태란 데이터의 전송을 포함하고 있다.
통화 상태에서 대기 상태가 되면, CPU(31)는 DRAM(10)의 데이터 중 유지가 필요한 데이터를 플래시 메모리(33)로 옮겨 저장시킨다. 이 후, CPU(31)는 칩 인에이블 신호(CE2)를 L 레벨로 하고, DRAM(10)을 파워다운 모드로 이행시킨다. DRAM(10)은 파워다운 모드에서 「슬립 모드」 또는 「Nap 모드」로 설정되고 있는 경우는 리프레시 동작을 하지 않기 때문에, 모든 데이터가 소실된다. 한편, DRAM(10)은 「S-Ref 모드」로 설정되어 있는 경우는 일부의 영역(선택 메모리)에 대해서만 리프레시 동작하기 위해서 필요한 데이터가 유지되고 불필요한 데이터는 소실한다.
이러한 동작에 의해서, 휴대 전화의 대기 상태에 있어서의 소비 전력이 파워다운 모드에서의 복수의 저소비 전력 모드에 따라 저감된다.
이 후, 휴대 전화(30)가 대기 상태에서 통화 상태로 되면, CPU(31)는 도 4에 도시한 칩 인에이블 신호(CE2)를 H 레벨로 한다. 그 신호(CE2)에 응답한 DRAM(10)은 대기 모드(도 2)가 된다. 이 때, 「슬립 모드」에서 「통상 모드」로 이행한 경우, DRAM(10)은 우선 내부 전원 회로(22)를 활성화시켜 DRAM 코어에 전원의 공급을 재개한다. 그리고, t1 시간 경과후, CPU(31)는 플래시 메모리(33)에 유지되어 있는 데이터를 DRAM(10)에 전송한다(도 5, 상단). 이 데이터 전송에 상기와 마찬가지로 t2 시간 걸린다. 따라서, 「슬립 모드」로 설정되고 있는 경우, 대기 상태에서 통화 가능한 상태가 될 때까지 t1+t2 시간이 필요하다. 그러나, 내부 전원 회로(22)가 정지되어 있기 때문에, 매우 높은 레벨로 소비 전력이 저감된다.
「Nap 모드」에서 「통상 모드」로 이행한 경우, 내부 전원 회로(22)는 활성화되어 있기 때문에, CPU(31)는 즉시 플래시 메모리(33)에 유지되어 있는 데이터를 DRAM(10)에 전송한다(도 5, 중단). 이 데이터 전송에 상기와 같이 t2 시간 걸린다. 따라서, 「Nap 모드」로 설정되어 있는 경우, DRAM(10)의 전체 데이터를 유지하는 경우에 비해서 소비 전력이 저감되어 「슬립 모드」에 비해서 시간 t1만큼 휴대 전화의 성능이 향상된다.
「S-Ref 모드」에서 「통상 모드」로 이행한 경우, DRAM(10)에는 필요한 데이터만이 유지되어 있기 때문에, 즉시 통화 가능하게 된다(도 5, 하단). 따라서, 「S-Ref 모드」로 설정되어 있는 경우, 대기 상태에서 통화 가능한 상태가 될 때까지의 대기 시간이 없기(또는 거의 제로) 때문에, 휴대 전화(30)의 성능은 거의 저하되지 않는다. 시스템은 복수의 저소비 전력 모드를 경우에 따라서 구별지어 쓴다.
또, DRAM(10) 및 플래시 메모리(33)의 제어는 CPU(31)가 아니라, 전용의 메모리 컨트롤러 등을 사용하여 행하더라도 좋다. 또, 데이터의 전송은 대기 상태와 통화 상태의 전환시에 한하지 않고, 통화중에 필요에 따라서 행하더라도 좋다. 더욱이, 데이터의 백업용의 메모리는 플래시 메모리(33)에 한하지 않고 SRAM라도 좋다. 데이터를 휴대 전화의 기지국 등의 서버로 옮겨 저장하더라도 좋다.
도 6은 모드의 전환을 설명하는 파형도이다.
DRAM(10)은 모드 단자[제2 칩 인에이블 신호(CE2)]에 의해서 통상 동작과 파워다운 모드의 전환을 제어한다. 통상 동작시에 미리 다음 파워다운 모드시의 모드를 설정해 둠으로써, 통상 동작에서 파워다운 모드로 이행할 때에 드는 시간(이행 시간)을 단축한다.
DRAM(10)은 리프레시 요구 신호(psrtz)의 하강을 트리거로 하여 모드를 판정한다. 이것은 제2 칩 인에이블 신호(CE2)와 리프레시 요구 신호(psrtz)가 서로 비동기임에 기인하는 리프레시 불량을 막기 위해서이다. 즉, 통상 동작에 있어서 리프레시 요구 신호(psrtz)에 기초하여 DRAM 코어의 리프레시를 행하고 있을 때에 파워다운 모드로 전환하면, 그 전환된 모드가 리프레시를 실행하지 않는 모드(또는, 리프레시하지 않는 영역)인 경우에는 도중에 리프레시가 중단되어 정보가 파괴되는 경우가 있기 때문이다.
DRAM(10)은 모드 설정 정보를 파워다운 모드를 탈출(파워다운 모드로부터 탈출)할 때에 유지한다. 이 유지에 의해서, 통상 동작에 있어서의 모드 설정을 1번만 하여도 되므로, 재설정에 드는 수고를 생략할 수 있다. 또한, 모드 설정을 탈출시에 디폴트 값으로 자동 설정하거나, 또는 디폴트 값을 변경 가능하게 하도록 하더라도 좋다. 이와 같이 함으로써, 시스템이 일시적으로 저소비 전력 모드를 변경한 경우에, 원래 모드로 다시 설정하는 시간을 생략할 수 있다.
도 7은 모드 설정 사이클을 설명하는 파형도이다.
DRAM(10)은 모드 설정용의 전용 단자를 갖추고, 그 전용 단자로부터 파워다운시에 필요한 정보를 받아들임으로써, 통상 동작의 안전 동작을 보증한다.
즉, DRAM(10)은 제1 칩 인에이블 신호(/CE1)가 H 레벨일 때에 통상 동작을 하지 않는다. 이 기간에, 전용 단자로부터 입력되는 제2 프로그램 모드 신호(/PE)에 응답하여 어드레스 신호(ADD)에 기초한 어드레스 코드(Code)를 받아들인다. 자세히 말하면, DRAM(10)은 제2 프로그램 모드 신호(/PE)의 하강으로 어드레스 코드의 입력을 활성화하고, 동 신호(/PE)의 상승으로 어드레스 코드 정보를 래치한다.
한편, DRAM(10)은 제1 칩 인에이블 신호(/CE1)가 L 레벨일 때, 판독 명령에 응답하여 어드레스 신호(ADD)를 받아들인다.
한편, 도면 중 t1∼t5는 외부 사양 타이밍 조건이다.
또한, 도면의 타이밍에 있어서, 제2 프로그램 모드 신호(/PE)의 하강으로 외부 전용 단자의 입력 회로를 활성화하여 어드레스 신호에 대한 디코딩 동작을 시작한다. 그리고, 제2 프로그램 모드 신호(/PE)의 수직 상승으로 디코딩 결과를 확정하여 상기 입력 회로를 비활성화한다. 이 동작에 의해서, 소비 전력의 저감을 도모할 수 있다.
상기한 모드 설정 사이클에 있어서, 제2 프로그램 모드 신호(/PE)의 논리를 반전하더라도 좋다. 또한, 어드레스 코드는 데이터 단자(DQ)로부터 입력하더라도 좋다.
도 8은 명령의 설명도이다.
명령 1 내지 6 및 8 내지 10은 통상 동작에서 이용되는 명령이며, 명령 7, 11은 통상 동작에서는 의미 없는 명령이다. 명령 7은 기록(WR) 동작이지만 신호(/LB, /UB)가 H 레벨이기 때문에 데이터를 입력하지 않는다(마스크되어 있다).명령 11은 판독(RD) 동작이지만, 마찬가지로 신호(/LB, /IB)에 의해 마스크되어 있기 때문에 데이터를 출력하지 않는다.
이와 같이, 통상 동작에 이용하지 않는 명령(불법 명령)를 파워다운 모드시에 필요한 정보를 받아들임으로써, 전용 단자를 설치하는 일없이 정보를 설정할 수 있다.
도 9는 모드 설정 사이클을 설명하는 파형도이며, 도 8의 명령 11을 복수 계속해서 입력함으로써 모드 설정에 필요한 정보를 어드레스 코드로서 받아들이는 경우를 나타낸다.
DRAM(10)은 명령(11)에 응답하여 어드레스 신호(ADD)를 어드레스 코드(Code)로서 받아들인다. 이 동작을 N회 반복한다. 1번째에서 N번째까지 명령 11에 대응하여 받아들인 N개의 어드레스 코드(Code)가 전부 일치하는 경우에, 그 어드레스 코드(Code)를 유효하게 하여 모드를 설정한다.
또한, 명령 11이 N-1번 일치한 경우에, N번째의 명령 11에 대응하여 받아들인 어드레스 코드(Code)에 기초하여 모드 설정을 하도록 하더라도 좋다. 또한, 어드레스 코드(Code)의 취득을 임의의 사이클(예컨대 1번째)로 변경하여 실시하더라도 좋다. 그 외에도 여러 가지 응용을 전개할 수 있다.
도 10은 모드를 설정하는 어드레스 코드의 설명도이다.
이 예는 어드레스 신호(A0∼A3)를 어드레스 코드(Code)로서 받아들여 그 코드에 기초하여 모드 설정을 한다.
DRAM(10)은 어드레스 코드(Code)로서 받아들인 어드레스 신호(A0, A1)에 기초하여 저소비 전력 모드를 선택하고, 어드레스 신호(A2, A3)에 기초하여 그 모드에서의 동작(S-Ref 모드에서 리프레시하는 블록 영역)을 설정한다.
자세하게는 어드레스 신호(A0, A1)가 함께 L 레벨("0")인 경우에 Nap 모드, 어드레스 신호(A0)가 L 레벨 또 어드레스 신호(A1)가 H 레벨("1")인 경우에 S-Ref 모드, 어드레스 신호(A0, A1)가 함께 H 레벨인 경우에 슬립 모드로 설정한다. 더욱이, S-Ref 모드로 설정하는 경우, 어드레스 신호(A2, A3)가 함께 L 레벨인 경우에는 블록 영역(#00), 어드레스 신호(A2)가 L 레벨 또 어드레스 신호(A3)가 H 레벨인 경우에는 블록 영역(#10), 어드레스 신호(A2)가 H 레벨 또 어드레스 신호(A3)가 L 레벨인 경우에는 블록 영역(#01), 어드레스 신호(A2, A3)가 함께 H 레벨인 경우에는 블록 영역(#11)을 설정한다.
또한, 블록 영역은 1/4에 한정되는 것이 아니라, 1/2, 1/8의 영역 등 적절하게 영역의 크기를 변경할 수 있게 구성하더라도 좋다. 더욱이 복수의 영역을 지정할 수 있게 구성하더라도 좋다. 예컨대 1/2의 영역을 리프레시하는 설정과 함께, 1/4의 영역을 2곳(영역을 1/4씩 2회로 나눠) 설정한다. 이와 같이 구성함으로써, 여러 가지 요구에 대응하여 시스템의 성능을 향상시킬 수 있다.
이어서, 도 1의 엔트리 컨트롤 회로(13), 모드 래치 회로(15), 파워다운 모드 판정 회로(17), 리프레시 컨트롤 회로(20)의 구성의 일실시예와 동작을 도 11 내지 도 23에 따라서 설명한다.
도 11은 엔트리 컨트롤 회로의 일실시예를 도시하는 회로도이다.
엔트리 컨트롤 회로(13)는 제1 및 제2 엔트리 회로(13a, 13b)를 포함한다.제1 엔트리 회로(13a)는 제1 프로그램 모드 신호(PRO) 및 판독/기록 신호(RD/WR)에 응답하여 제1 어드레스 인에이블 신호(proaddz) 및 제1 엔트리 신호(proentz)를 생성하는 회로이다. 제2 엔트리 회로(13b)는 제2 프로그램 모드 신호(/PE)에 응답하여 제2 어드레스 인에이블 신호(peaddz) 및 제2 엔트리 신호(peentz)를 생성하는 회로이다.
제1 엔트리 회로(13a)는 카운터 회로(41), 펄스 생성 회로(42), 인버터 회로(43, 44, 45) 및 NOR 회로(46)로 구성되어 있다.
제1 프로그램 모드 신호(PRO)는 카운터 회로(41)와 펄스 생성 회로(42)에 입력된다.
펄스 생성 회로(42)는 인버터 회로(47)와 NAND 회로(48)로 구성되어 있다. 제1 프로그램 모드 신호(PRO)는 인버터 회로(47)와 NAND 회로(48)의 한쪽의 입력 단자에 입력되고 인버터 회로(47)의 출력 신호는 NAND 회로(48)의 다른 쪽의 입력 단자에 입력된다. 또한, 인버터 회로의 단수는 홀수단이면 된다.
이와 같이 구성된 펄스 생성 회로(42)는 제1 프로그램 모드 신호(PRO)의 상승 엣지에 응답하여 소정의 펄스폭을 갖는 L 레벨의 1쇼트 펄스 신호를 출력한다. 인버터 회로(43)는 그 펄스 신호를 논리 반전한 신호를 카운터 회로(41)로 출력한다.
카운터 회로(41)는 본 실시예에서 4개의 플립플롭 회로(41a, 41b, 41c, 41d)로 구성되어 있다. 각 단의 플립플롭 회로(41a∼41c)의 출력 단자는 후단의 플립플롭 회로(41b∼41d)의 데이터 입력 단자에 접속되어 있다. 초단의 플립플롭회로(41a)의 데이터 입력 단자에는 제1 프로그램 모드 신호(PRO)가 입력된다. 각 단의 플립플롭 회로(41a∼41d)의 클록 단자에는 인버터 회로(43)의 출력 단자가 공급된다. 그리고, 3단째의 플립플롭 회로(41c)의 출력 단자로부터 제1 어드레스 인에이블 신호(proaddz)가 출력되고, 최종단(4단째)의 플립플롭 회로(41d)의 출력 단자로부터 제1 엔트리 신호(proentz)가 출력된다.
그 제1 엔트리 신호(proentz)는 인버터 회로(44, 45)를 통해 NOR 회로(46)의 한 쪽의 입력 단자에 입력되고, NOR 회로(46)의 다른 쪽의 입력 단자에는 판독/기록 신호(RD/WR)가 입력된다. 그리고, NOR 회로(46)의 출력 신호는 각 단의 플립플롭 회로(41a∼41d)의 클리어 단자로 출력된다.
제2 엔트리 회로(13b)는 인버터 회로(51, 52)와 펄스 생성 회로(53)로 구성되어 있다. 외부 단자(54)에 공급되는 제2 프로그램 모드 신호(/PE)는 인버터 회로(51)와 펄스 생성 회로(53)에 공급된다. 또한, 이 도면에서는 도 1의 외부 신호 엔트리 회로(12)를 생략하고 있다.
인버터 회로(51)는 제2 프로그램 모드 신호(/PE)를 논리 반전하여 제2 어드레스 인에이블 신호(peaddz)를 출력한다. 펄스 생성 회로(53)는 상기한 펄스 생성 회로(42)와 같은 식으로 구성되어 제2 프로그램 모드 신호(/PE)의 상승 엣지에 응답하여 소정의 펄스폭을 갖는 1쇼트 펄스 신호를 인버터 회로(52)에 출력하고, 인버터 회로(52)는 그 펄스 신호를 논리 반전하여 제2 엔트리 신호(peentz)를 출력한다.
도 15는 프로그램 모드 설정 회로인 엔트리 제어 회로(13)[제1 엔트리회로(13a)]의 동작 파형도이다.
도 15(a)에 도시한 바와 같이, 제1 엔트리 회로(13a)는 3회째의 사이클로 H 레벨의 제1 어드레스 인에이블 신호(proaddz)를 출력하고, 4번째의 사이클로 제1 엔트리 신호(proentz)를 출력한다. 그리고, 제1 엔트리 회로(13a)는 제1 어드레스 인에이블 신호(proaddz) 및 제1 엔트리 신호(proentz)를 동시에 리셋한다.
도 15(b)에 도시한 바와 같이, 제1 엔트리 회로(13a)는 카운트 도중에 판독 명령(RD)[판독/기록 신호(RD/WR)]를 접수하면 카운트를 리셋하기 때문에, 제1 어드레스 인에이블 신호(proaddz) 및 인에이블 신호(proaddz)를 L 레벨로 유지한다.
도 16은 프로그램 모드 설정 회로인 엔트리 컨트롤 회로(13)[제2 엔트리 회로(13b)]의 동작 파형도이다.
제2 엔트리 회로(13b)는 L 레벨의 제2 프로그램 모드 신호(/PE)에 응답하여 H 레벨의 제2 어드레스 인에이블 신호(peaddz)를 출력한 후, H 레벨의 제2 프로그램 모드 신호(/PE)에 응답하여 H 레벨의 제2 인에이블 신호(peaddz)를 출력한다.
도 12는 모드 래치 회로의 일실시예를 도시하는 회로도이다.
모드 래치 회로(15)는 합성 엔트리 신호 생성 회로(15a), 모드 설정용 어드레스 버퍼(15b), 모드 설정용 어드레스 래치(15c) 및 모드 설정용 디코더(15d)를 포함한다.
합성 엔트리 신호 생성 회로(15a)는 NOR 회로(61)와 인버터 회로(62)로 구성되어 있다. NOR 회로(61)에는 제1 엔트리 신호(proentz)와 제2 엔트리 신호(peentz)가 입력되고, 출력 단자는 인버터 회로(62)의 입력 단자에 접속되어그 인버터 회로(62)로부터 합성 신호(entz)를 출력한다.
도 17은 합성 엔트리 신호 생성 회로의 동작 파형도이다.
도 17(a)에 도시한 바와 같이, 신호 생성 회로(15a)는 제1 엔트리 신호(proentz)에 응답하여 합성 신호(entz)를 출력한다. 또, 도 17(b)에 도시한 바와 같이, 신호 생성 회로(15a)는 제2 엔트리 신호(peentz)에 응답하여 합성 신호(entz)를 출력한다.
도 12의 모드 설정용 어드레스 버퍼(15b)는 NAND 회로(63, 64, 65)로 구성되어 있다. 제1 NAND 회로(63)에는 제1 어드레스 인에이블 신호(proaddz)와 외부 단자(66)에 공급되는 어드레스 신호(A<0:3>)가 입력된다. 제2 NAND회로(64)에는 어드레스 신호(A<0:3>)와 제2 어드레스 인에이블 신호(peaddz)가 입력된다. 제1 및 제2 NAND 회로(63, 64)의 출력 신호는 제3 NAND 회로(65)에 입력되고, 그 제3 NAND 회로(65)로부터 어드레스 신호(az<0:3>)가 출력된다. 또한, 이 모드 설정용 어드레스 버퍼(15b)는 도 1의 모드 설정 어드레스 버퍼(14)에 대응한다.
도 18은 모드 설정용 어드레스 버퍼의 동작 파형도이다.
어드레스 버퍼(15b)는 H 레벨의 제2 어드레스 인에이블 신호(peaddz)에 응답하여 입력 회로를 활성화하여 어드레스 신호(az<0:3>)를 출력한다. 또한, 제1 어드레스 인에이블 신호(proaddz)에 응답하여 같은 식으로 동작한다.
도 12의 모드 설정용 어드레스 래치(15c)는 어드레스 신호(az<0:3>)의 비트수에 대응하는 수의 플립플롭 회로(67)(도면에서는 하나의 플립플롭 회로로서 도시함)로 구성되어 있다. 플립플롭 회로(67)의 데이터 단자에는 어드레스신호(az<0:3>)가 입력되고, 클록 단자에는 합성 신호(entz)가 입력되고, 클리어 단자에는 클리어 신호(pcrz)가 입력된다. 따라서, 플립플롭 회로(67)는 합성 신호(entz)에 응답하여 어드레스 신호(az<0:3>)를 래치하여 리프레시 어드레스 신호(paz<0:3>)를 출력한다.
도 19는 모드 설정용 어드레스 래치의 동작 파형도이다.
어드레스 래치(15c)는 H 레벨의 제2 어드레스 인에이블 신호(peaddz)에 응답하여 출력된 어드레스 신호(az<0:3>)를 합성 신호(entz)에 응답하여 코드(Code)로 래치하고 상기 래치된 코드를 리프레시 어드레스 신호(paz<0:3>)로서 출력한다. 또한, 제1 어드레스 인에이블 신호(proaddz)에 응답하여 같은 방식으로 동작한다.
도 12의 모드 설정용 디코더(15d)는 리프레시 어드레스 신호(paz<0:3>)를 디코딩하여 Nap 모드 신호(napz), S-Ref 모드 신호(srefz), 슬립 모드 신호(sleepz)를 출력한다.
도 20은 모드 설정용 디코더의 동작 파형도이다.
디코더(15d)는 리프레시 어드레스 신호(paz<0:3>)를 디코딩하여 복수의 모드 신호(sleepz, napz, srefz) 중의 하나[도면에서는 슬립 모드 신호(sleepz)]를 선택하여 그것을 H 레벨로 한다.
도 13은 파워다운 모드 판정 회로의 일례를 도시하는 회로도이다.
파워다운 모드 판정 회로(17)는 펄스 생성 회로(71)와 플립플롭 회로(72)를 포함한다. 펄스 생성 회로(71)는 도 11의 펄스 생성 회로(42)와 같은 식으로 구성되고, 리프레시 요구 신호(psrtz)의 하강 엣지에 응답하여 소정의 펄스폭을 갖는 H레벨의 1쇼트 펄스 신호를 출력한다.
플립플롭 회로(72)는 데이터 입력 단자에 외부 단자(73)에 공급되는 제2 칩 인에이블 신호(CE2)가 입력된다. 또한, 이 도면에서는 도 1의 버퍼 회로(16)를 생략하고 있다.
플립플롭 회로(72)는 펄스 생성 회로(71)로부터의 신호에 응답하여 제2 칩 인에이블 신호(CE2)를 래치하여 출력 단자로부터 파워다운 모드 신호(pdmodez)를 출력한다.
도 21은 파워다운 모드 판정 회로의 동작 파형도이다.
파워다운 모드 판정 회로(17)는 리프레시 요구 신호(psrtz)의 하강에서 제2 칩 인에이블 신호(CE2)의 상태를 래치하여 파워다운 모드 신호(pdmodez)를 출력한다.
도 14는 리프레시 컨트롤 회로의 일실시예를 도시하는 회로도이다.
리프레시 컨트롤 회로(20)는 EOR 회로(81, 82), NOR 회로(83), NAND 회로(84), 인버터 회로(85, 86) 및 셀렉터(87)를 포함한다. EOR 회로(81)에는 리프레시 어드레스 신호(paz<1>)와 리프레시 어드레스 카운터 신호(rfaz<1>)가 입력되고, EOR 회로(82)에는 리프레시 어드레스 신호(paz<0>)와 리프레시 어드레스 카운터 신호(rfaz<0>)가 입력된다. 양 EOR 회로(81, 82)의 출력 단자는 NOR 회로(83)의 2개의 입력 단자에 접속되어 있다. 따라서, EOR 회로(81, 82)는 각각 리프레시 어드레스 신호(paz<1>)와 리프레시 어드레스 카운터 신호(rfaz<1>), 리프레시 어드레스 신호(paz<0>)와 리프레시 어드레스 카운터 신호(rfaz<0>)가 일치하는 경우에 H레벨의 신호를 출력한다.
NOR 회로(83)의 출력 단자는 NAND 회로(84)의 입력 단자에 접속되어 있다. NAND 회로(84)는 3입력 소자이며, 리프레시 요구 신호(psrtz)와 S-Ref 신호(srefz)가 입력된다. NAND 회로(84)의 출력 단자는 인버터 회로(85)의 입력 단자에 접속되고, 인버터 회로(85)의 출력 단자는 셀렉터(87)의 입력 단자(B)에 접속되어 있다. 셀렉터(87)의 입력 단자(A)에는 리프레시 요구 신호(psrtz)가 입력된다. 셀렉터(87)는 선택 단자에 입력되는 파워다운 모드 신호(pdmodez)에 응답하여 리프레시 요구 신호(psrtz) 또는 인버터 회로(85)의 출력 신호를 반전하여 인버터 회로(86)에 출력한다. 인버터 회로(86)는 입력 신호를 논리 반전하여 리프레시 신호(srtz)를 출력한다.
도 22는 리프레시 컨트롤 회로의 동작 파형도이다.
H 레벨의 제2 칩 인에이블 신호(CE2)가 입력되면 파워다운 모드 신호(pdmodez)가 L 레벨이 된다. 리프레시 컨트롤 회로(20)는 리프레시 요구 신호(psrtz)와 동일한 파형을 갖는 리프레시 신호(srtz)를 출력한다. 이 동작에 의해서 DRAM 코어(23)의 전체 메모리가 리프레시된다.
L 레벨의 제2 칩 인에이블 신호(CE2)가 입력되면 파워다운 모드 신호(pdmodez)가 H 레벨이 된다.
슬립 모드를 선택한 상태에서는, 리프레시 컨트롤 회로(20)는 L 레벨의 리프레시 신호(srtz)(Sleep)를 출력한다. 이 동작에 의해서 DRAM 코어(23)의 모든 메모리가 리프레시되지 않는다. 이 슬립 모드에서 도 1의 내부 전원 회로(22)는 비활성화되고 있다. 따라서, 통상 동작으로 이행했을 때, 내부 전원 회로(22)의 동작에 의해서 소정의 동작 전압이 공급된 후, 메모리의 리프레시가 재개된다.
Nap 모드를 선택한 상태에서는 리프레시 컨트롤 회로(20)는 L 레벨의 리프레시 신호(srtz)(Nap)를 출력한다. 이 동작에 의해서 DRAM 코어(23)의 모든 메모리가 리프레시되지 않는다. 이 Nap 모드에서 도 1의 내부 전원 회로(22)는 활성화한 상태로 있다. 따라서, 통상 동작으로 이행했을 때, 즉시 메모리의 리프레시가 재개된다.
S-Ref 모드를 선택한 상태에서는 리프레시 제어 회로(20)는 리프레시 어드레스 카운트 신호(rfaz<0:1>)와 리프레시 어드레스 신호(paz<0:1>)를 비교 판정한다. 그리고, 도 23에 도시한 바와 같이, 이들이 일치한 경우에만 리프레시 요구 신호(psrtz)와 동일한 파형을 갖는 리프레시 신호(srtz)(S-Ref)를 출력한다. 이 동작에 의해서, DRAM 코어(23)의 소정 영역의 메모리가 리프레시된다.
이상 설명한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) DRAM(10)은 파워다운 모드에 메모리 셀을 포함하는 메모리 코어에 공급하는 동작 전압의 제어와 메모리 코어에 대한 리프레시의 제어를 조합시킨 「슬립 모드」, 「리프레시 정지 모드(Nap 모드)」, 「부분 셀프 리프레시 모드(S-Ref 모드)」를 구비했다. 이들 모드를 적절하게 선택 가능하게 함으로써, 저소비 전력화와 성능의 향상에 용이하게 대응할 수 있다.
(2) 「슬립 모드」, 「Nap 모드」, 「S-Ref 모드」에의 이행의 선택은 통상 모드로 행하여 제2 칩 인에이블 신호(CE2)의 변화에 따라서 즉시 선택된 모드로 이행하도록 했다. 그 결과, 이행할 때에 그 이행하는 모드를 판별할 필요가 없기 때문에, 이행에 드는 시간을 짧게 할 수 있다.
(3) 「슬립 모드」, 「Nap 모드」, 「S-Ref 모드」에의 이행의 선택은 외부 명령 또는 제2 프로그램 모드 신호(/PE)에 기초하여 행하도록 했다. 그 결과, 사용자의 요구(명령, 신호 변화)에 용이하게 대응할 수 있다.
(4) 「슬립 모드」, 「Nap 모드」, 「S-Ref 모드」의 선택을 행하는 프로그램 모드(Pro)에의 이행은 불법 명령을 복수 연속해서 입력함으로써 행하도록 했다. 그 결과, 잘못하여 프로그램 모드로 이행하는 것을 방지할 수 있다.
(5) DRAM(10)은 통상 모드에서 셀프 리프레시를 행하는 기능을 갖고 있다. 따라서, DRAM(10)은 외부에 리프레시를 위한 회로 구성을 추가하는 일없이 SRAM과 치환이 가능하기 때문에, 회로(CPU(31)와의 접속)를 대폭 변경할 필요가 없어 설계 변경의 시간과 비용을 절감할 수 있다.
한편, 상기 실시예는 이하의 형태로 변경하더라도 좋다.
· S-Ref 모드시에 리프레시하는 영역을 임의로 설정했지만, 외부 사용에서 영역을 고정하여 실시하더라도 좋다. 그 때, 내부에서 리프레시 특성이 좋은(일반적으로는 메모리 셀로부터의 전하의 누설이 적음) 메모리 블록을 리프레시하는 영역으로 한다. 이에 따라, 리프레시 간격을 길게 하여 S-Ref 모드에서의 소비 전력을 더욱 저감할 수 있다.
리프레시 특성이 좋은 영역을 리프레시 영역에 설정하기 위해서는 어드레스 스크램블을 이용한다. 도 24는 어드레스 스크램블 회로(90)의 일실시예를 도시하는블록 회로도이다. 이 어드레스 스크램블 회로(90)는 어드레스 버퍼(91)와 어드레스 디코더(92)와의 사이에 설치된다.
어드레스 스크램블 회로(90)는 인버터 회로(93, 94), ENOR 회로(95∼98), 퓨즈 회로(99)를 포함한다. 어드레스 신호(A0)를 증폭하는 어드레스 버퍼(91a)의 출력 신호는 인버터 회로(93)와 ENOR 회로(95)에 입력되고, 인버터 회로(93)의 출력 신호는 ENOR 회로(96)에 입력된다. 어드레스 신호(A1)를 증폭하는 어드레스 버퍼(91b)의 출력 신호는 인버터 회로(94)와 ENOR 회로(97)에 입력되고, 인버터 회로(94)의 출력 신호는 ENOR 회로(98)에 입력된다.
ENOR 회로(95, 96)에는 퓨즈 회로(99)로부터 퓨즈 신호(f<0>)가 입력되고, ENOR 회로(97, 98)에는 퓨즈 회로(99)로부터 퓨즈 신호(f<1>)가 입력된다. 각 ENOR 회로(95∼98)의 출력 신호는 디코더(92)에 입력되고, 그 디코더(92)로부터 DRAM 코어의 블록을 선택하기 위한 신호(#00∼#11)가 출력된다.
퓨즈 회로(99)는 불휘발성 소자, 예컨대 레이저 등에 의해 절단 가능한 퓨즈소자로 구성되어 있다. 또한, 퓨즈 회로(99)를 PROM 등의 불휘발성 소자에 의해 구성하더라도 좋다.
퓨즈 회로(99)에는 미리 시험 회로(100)에 의한 메모리의 특성 시험에 의해서 얻어진 퓨즈 정보가 저장되고, 그 정보에 기초하여 퓨즈 신호(f<0:1>)가 출력된다.
이와 같이 구성된 어드레스 스크램블 회로(90)는 퓨즈 신호(f<0:1>)와 어드레스 신호(A0, A1)의 EOR 논리(배타적 논리합)를 취하고, 어드레스 신호(A0, A1)에기초한 블록을 퓨즈 신호(f<0:1>)에 기초한 블록 번호로 내부적으로 치환한다. 도 25는 퓨즈 신호(f<0:1>)와 어드레스 신호(A0, A1)의 대응을 도시한 도면이다.
퓨즈 신호(f<0:1>)가 L 레벨일 때에는 어드레스 신호(A0, A1)에 기초하여 블록이 선택된다. 예컨대, 어드레스 신호(A0, A1)가 함께 L 레벨인 경우에는 블록(#00)이 선택된다.
한편, 퓨즈 신호(f<0:1>)의 적어도 한쪽이 H 레벨인 경우, 그 퓨즈 신호(f<0:1>)와 어드레스 신호(A0, A1)에 기초하여 블록이 선택된다. 예컨대, 퓨즈 신호(f<0:1>)가 (L, H) 레벨인 경우, 함께 L 레벨의 어드레스 신호(A0, A1)에 기초하여 블록(#01)이 선택된다.
또한, 퓨즈 회로(99)에 기억한 퓨즈 정보를 판독한 신호(S1), 혹은 스크램블후의 어드레스 정보(신호 S2)를 외부로 출력하는[예컨대, 시험 회로(100)에 의해 판독하여 출력하는] 구성으로 하여도 좋다. 이 구성에 의해, 메모리 에리어의 치환을 외부에서 확인할 수 있다.
도 26은 어드레스 스크램블의 설명도이다.
메모리 어레이(110)는 4개의 서브 어레이(111, 112, 113, 114)로 구성되고, 각 서브 어레이는 외부 어드레스로써 블록(#00, #01, #10, #11)에 정의되어 있다. 특성 시험의 결과, 각 블록(#00∼#11)의 리프레시 특성(tREF)은 각각 400 ms, 800 ms, 1.2 s, 600 ms 이다. 이들 특성으로부터 일반적으로 통상 모드에서의 메모리 어레이(110)의 셀프 리프레시 주기는 블록(#00)의 리프레시 특성에 의해 400 ms로 설정된다.
지금, DRAM의 S-Ref 모드에서의 리프레시 영역은 블록(#00)으로 설정되어 있다. 그러나, 상기한 메모리 어레이(110)를 갖는 DRAM에서는 블록(#10) 쪽이 리프레시 특성이 좋다. 따라서, 어드레스 스크램블에 의해, 외부 사양에 기초한 논리적인 S-Ref 영역을 물리적인 S-Ref 영역으로 치환한다. 이러한 어드레스 스크램블에 의해, S-Ref 모드에서의 리프레시 간격은 물리적으로 블록(#00)을 선택하는 경우에 비해서 3배의 간격이 된다.
이와 같이, 어드레스 스크램블을 행하는 S-Ref 모드에서의 소비 전력은 어드레스 스크램블을 행하지 않는 경우에 비해서 적어진다. 그리고, 그 소비 전력은 메모리 어레이(110) 전체를 리프레시하는 경우에 비해서 1/4 이하가 된다.
·상기 실시예에서는 「S-Ref 모드」에서 DRAM 코어(23)를 4개의 영역으로 분할했지만, 분할수를 적절하게 변경하여 실시하더라도 좋다. 또, 코드로서 수취하는 어드레스 신호에, 분할수를 변경하는 정보를 부가하여 실시하더라도 좋다.
·상기 실시예에서는 프로그램 사이클에 의한 엔트리와 외부 전용 단자에 의한 엔트리를 행하도록 했지만, 어느 한쪽에 의해 파워다운 모드로 엔트리하는 반도체 기억 장치로 구체화하더라도 좋다.
·상기 실시예는 DRAM(10)에 적용한 예를 설명했지만, FCRAM(Fast Cycle RAM) 등에 적용하여 실시하더라도 좋다.
·상기 실시예의 DRAM(10)의 제조 프로세스는 CMOS 프로세스에 한정되지 않고, Bi-CMOS 프로세스라도 좋다.
이상의 여러 가지 실시예를 정리하면, 다음과 같이 된다.
(부기 1) 기억 유지를 위해 메모리 셀의 리프레시를 정기적으로 실시하는 반도체 기억 장치로서,
메모리 셀에 대하여 통상 동작을 하는 제1 모드와,
소비 전력을 삭감하는 제2 모드를 구비하고,
상기 제2 모드는 디바이스의 내부 전원의 제어와 상기 리프레시의 제어를 조합시킨 복수의 동작 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 상기 복수의 동작 모드는,
모든 메모리 셀에 대한 리프레시와, 상기 메모리 셀을 포함하는 메모리 코어에 동작 전압을 공급하는 내부 전원 회로를 정지하는 제1 동작 모드와,
모든 메모리 셀에 대한 리프레시를 정지하고, 상기 내부 전원 회로를 정지하지 않는 제2 동작 모드와,
상기 메모리 셀의 일부의 영역을 리프레시하는 제3 동작 모드를 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 3) 상기 반도체 기억 장치는 상기 제1 모드에서 정기적으로 모든 메모리 셀을 셀프 리프레시하는 기능을 갖는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 4) 상기 제1 모드와 상기 제2 모드의 전환을 내부에서 생성한 신호를 기준으로 하여 외부 단자에 공급되는 신호의 상태에 기초하여 행하는 것을 특징으로 하는 부기 1∼3 중 어느 하나에 기재한 반도체 기억 장치.
(부기 5) 상기 내부에서 생성한 신호에 기초하여 상기 외부 단자에 공급되는신호를 래치하여 파워다운 모드 신호를 출력하는 파워다운 모드 판정 회로와,
상기 파워다운 모드 신호에 기초하여 상기 복수의 동작 모드에 대응하는 리프레시 신호를 생성하는 리프레시 컨트롤 회로를 구비한 것을 특징으로 하는 부기 4에 기재한 반도체 기억 장치.
(부기 6) 상기 외부 단자는 모드 제어를 위한 외부 전용 단자인 것을 특징으로 하는 부기 4 또는 5에 기재한 반도체 기억 장치.
(부기 7) 상기 제3 동작 모드에서 리프레시하는 영역의 설정을 상기 제1 모드에서의 대기 모드로부터 이행하는 프로그램 모드에서 실시하는 것을 특징으로 하는 부기 2∼6 중 어느 하나에 기재한 반도체 기억 장치.
(부기 8) 상기 제1∼제3 동작 모드의 선택을 상기 제1 모드에서의 대기 모드로부터 이행하는 프로그램 모드에서 실시하는 것을 특징으로 하는 부기 2∼6 중 어느 하나에 기재한 반도체 기억 장치.
(부기 9) 상기 프로그램 모드는 명령에 기초하여 이행하는 제1 프로그램 모드와, 외부 단자에 공급되는 신호에 기초하여 이행하는 제2 프로그램 모드의 적어도 한쪽을 구비하는 것을 특징으로 하는 부기 7 또는 8에 기재한 반도체 기억 장치.
(부기 10) 상기 제1 프로그램 모드로의 이행은 상기 제1 모드에서 실행되지 않는 불법 명령에 기초하여 행해지는 것을 특징으로 하는 부기 9에 기재한 반도체 기억 장치.
(부기 11) 상기 불법 명령을 복수회 입력한 경우에 상기 제1 프로그램 모드로 이행하는 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치.
(부기 12) 상기 불법 명령을 복수회 입력하고 있는 동안에 상기 불법 명령과 다른 명령을 입력한 경우에 상기 불법 명령의 카운트를 리셋하는 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치.
(부기 13) 상기 불법 명령과 함께 상기 제3 동작 모드의 설정을 위한 정보를 입력하는 것을 특징으로 하는 부기 10∼12 중 어느 하나에 기재한 반도체 기억 장치.
(부기 14) 상기 제2 프로그램 모드로의 이행은 외부 단자에 공급되는 신호에 기초하여 행하는 것을 특징으로 하는 부기 9에 기재한 반도체 기억 장치.
(부기 15) 상기 제2 프로그램 모드로의 이행은 상기 외부 단자에 공급되는 신호의 레벨이 복수회 변경된 경우에 실시하는 것을 특징으로 하는 부기 14에 기재한 반도체 기억 장치.
(부기 16) 상기 제3 동작 모드에서 리프레시하는 영역을 임의로 설정 가능하게 한 것을 특징으로 하는 부기 2∼15 중 어느 하나에 기재한 반도체 기억 장치.
(부기 17) 상기 제3 동작 모드에서 리프레시하는 영역의 용량을 임의로 설정 가능하게 한 것을 특징으로 하는 부기 2∼16 중 어느 하나에 기재한 반도체 기억 장치.
(부기 18) 상기 제3 동작 모드에서 리프레시하는 영역은 상기 전체 메모리 셀의 영역 중, 리프레시 특성이 좋은 영역인 것을 특징으로 하는 부기 2∼17 중 어느 하나에 기재한 반도체 기억 장치.
(부기 19) 메모리 셀의 기억 유지를 위해 정기적으로 리프레시를 필요로 하는 반도체 기억 장치로서,
상기 메모리 셀의 일부의 영역을 리프레시하는 리프레시 모드를 갖추고,
상기 전체 메모리 셀 영역 중, 리프레시 특성이 좋은 영역을 상기 리프레시하는 영역으로 한 것을 특징으로 하는 반도체 기억 장치.
(부기 20) 상기 리프레시하는 상기 메모리 셀의 일부의 영역은 고정된 영역 이며,
상기 고정된 영역을 나타내는 제1 어드레스 정보를 상기 리프레시 특성이 좋은 영역을 지정하는 제2 어드레스 정보로 변환하는 어드레스 스크램블 회로를 갖춘 것을 특징으로 하는 부기 18 또는 19에 기재한 반도체 기억 장치.
(부기 21) 상기 제1 어드레스 정보를 상기 제2 어드레스 정보로 변환하기 위한 변환 정보는 불휘발성 소자에 기억되어 있는 것을 특징으로 하는 부기 20에 기재한 반도체 기억 장치.
(부기 22) 상기 변환 정보를 외부로 출력하기 위한 수단을 갖는 것을 특징으로 하는 부기 21에 기재한 반도체 기억 장치.
(부기 23) 부기 1∼22 중 어느 하나에 기재한 반도체 기억 장치와,
데이터 유지 동작을 필요로 하지 않는 반도체 기억 장치를 구비한 것을 특징으로 하는 반도체 장치.
(부기 24) 기억 유지를 위해 메모리 셀의 리프레시를 정기적으로 실시하여 메모리 셀에 대하여 통상 동작을 하는 제1 모드와,
소비 전력을 삭감하는 제2 모드를 구비하는 반도체 기억 장치에 있어서,
복수의 외부 제어 핀의 상태를 입력하여 적어도 제1 정보와 제2 정보를 출력하는 명령 디코더와,
상기 명령 디코더의 제1 정보를 카운터에 입력하는 엔트리 컨트롤 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 25) 상기 카운터의 리셋을 상기 제2 정보에 기초하여 행하는 것을 특징으로 하는 부기 24에 기재한 반도체 기억 장치.
(부기 26) 기억 유지를 위해 메모리 셀의 리프레시를 정기적으로 실시하여 메모리 셀에 대하여 통상 동작을 하는 제1 모드와,
소비 전력을 삭감하는 복수의 동작 모드를 갖는 제2 모드를 구비하는 반도체 기억 장치에 있어서,
외부와는 비동기로 발생되는 리프레시 요구 신호와,
상기 복수의 동작 모드 중 하나에 대응하는 리프레시 동작 모드 신호와,
상기 제2 모드일 때에 또 상기 리프레시 동작 모드 신호가 인에이블일 때에, 리프레시 영역의 설정 어드레스와 리프레시 카운터 어드레스가 일치하면, 상기 리프레시 요구 신호를 메모리 제어 회로에 전하는 리프레시 컨트롤 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
이상 상술한 바와 같이, 본 발명에 따르면, 휴대 시스템의 소비 전력과 성능의 향상에 대응할 수 있는 반도체 기억 장치 및 반도체 장치를 제공할 수 있다.

Claims (20)

  1. 기억 유지를 위해 메모리 셀의 리프레시를 정기적으로 실시하는 반도체 기억 장치에 있어서,
    메모리 셀에 대하여 통상 동작을 행하는 제1 모드와,
    소비 전력을 삭감하는 제2 모드를 구비하고,
    상기 제2 모드는 디바이스의 내부 전원의 제어와 상기 리프레시의 제어를 조합시킨 복수의 동작 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 동작 모드는,
    모든 메모리 셀에 대한 리프레시와, 상기 메모리 셀을 포함하는 메모리 코어에 동작 전압을 공급하는 내부 전원 회로를 정지하는 제1 동작 모드와,
    모든 메모리 셀에 대한 리프레시를 정지하고, 상기 내부 전원 회로를 정지하지 않는 제2 동작 모드와,
    상기 메모리 셀의 일부의 영역을 리프레시하는 제3 동작 모드를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 반도체 기억 장치는 상기 제1 모드에서 정기적으로 모든 메모리 셀을 셀프 리프레시하는 기능을 갖는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 모드와 상기 제2 모드의 전환을 내부에서 생성한 신호를 기준으로 하여 외부 단자에 공급되는 신호의 상태에 기초하여 행하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 내부에서 생성한 신호에 기초하여 상기 외부 단자에 공급되는 신호를 래치하여 파워다운 모드 신호를 출력하는 파워다운 모드 판정 회로와,
    상기 파워다운 모드 신호에 기초하여 상기 복수의 동작 모드에 대응하는 리프레시 신호를 생성하는 리프레시 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항 또는 제5항에 있어서, 상기 외부 단자는 모드 제어를 위한 외부 전용 단자인 것을 특징으로 하는 반도체 기억 장치.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서, 상기 제3 동작 모드에서 리프레시하는 영역 설정을 상기 제1 모드의 대기 모드로부터 이행하는 프로그램 모드에서 실시하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제2항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 내지 제3 동작 모드의선택을 상기 제1 모드의 대기 모드로부터 이행하는 프로그램 모드에서 실시하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제7항 또는 제8항에 있어서, 상기 프로그램 모드는 명령에 기초하여 이행하는 제1 프로그램 모드와, 외부 단자에 공급되는 신호에 기초하여 이행하는 제2 프로그램 모드 중 적어도 한쪽을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 제1 프로그램 모드로의 이행은 상기 제1 모드로 실행되지 않는 불법 명령에 기초하여 행해지는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 불법 명령을 여러번 입력한 경우에 상기 제1 프로그램 모드로 이행하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 불법 명령을 여러번 입력하고 있는 동안에 상기 불법 명령과 다른 명령을 입력한 경우에 상기 불법 명령의 카운트를 리셋하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 불법 명령과 함께 상기 제3 동작 모드의 설정을 위한 정보를 입력하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제9항에 있어서, 상기 제2 프로그램 모드로 이행은 외부 단자에 공급되는 신호에 기초하여 행하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서, 상기 제2 프로그램 모드로 이행은 상기 외부 단자에 공급되는 신호의 레벨이 복수회 변경된 경우에 실시하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제2항 내지 제15항 중 어느 한 항에 있어서, 상기 제3 동작 모드에서 리프레시하는 영역을 임의로 설정할 수 있게 한 것을 특징으로 하는 반도체 기억 장치.
  17. 제2항 내지 제16항 중 어느 한 항에 있어서, 상기 제3 동작 모드에서 리프레시하는 영역은 상기 전체 메모리 셀의 영역 중 리프레시 특성이 좋은 영역인 것을 특징으로 하는 반도체 기억 장치.
  18. 메모리 셀의 기억 유지를 위해 정기적으로 리프레시를 필요로 하는 반도체 기억 장치에 있어서,
    상기 메모리 셀의 일부의 영역을 리프레시하는 리프레시 모드를 갖추고,
    상기 전체 메모리 셀의 영역 중 리프레시 특성이 좋은 영역을 상기 리프레시하는 영역으로 한 것을 특징으로 하는 반도체 기억 장치.
  19. 제17항 또는 제18항에 있어서, 상기 리프레시하는 상기 메모리 셀의 일부의 영역은 고정된 영역이며,
    상기 고정된 영역을 나타내는 제1 어드레스 정보를 상기 리프레시 특성이 좋은 영역을 지정하는 제2 어드레스 정보로 변환하는 어드레스 스크램블 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  20. 제1항 내지 제19항 중 어느 한 항에 기재한 반도체 기억 장치와,
    데이터 유지 동작을 필요로 하지 않는 반도체 기억 장치를 구비한 것을 특징으로 하는 반도체 장치.
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