JP2003131935A - シンクロナスｄｒａｍコントローラおよびその制御方法 - Google Patents
シンクロナスｄｒａｍコントローラおよびその制御方法Info
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- G11C2211/406—Refreshing of dynamic cells
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Abstract
(57)【要約】
【課題】スタンバイ状態におけるデータ保持の必要のな
いＳＤＲＡＭの電源をオフさせることで低消費電力化を
図るＳＤＲＡＭコントローラを提供する。 【解決手段】シンクロナスＤＲＡＭが低消費電力状態時
の電源のオン／オフを指定するための電源状態指定回路
と、電源状態指定回路とマイクロプロセッサからの指示
によりシンクロナスＤＲＡＭコントローラに内蔵する各
回路の動作を制御する制御回路と、制御回路によってシ
ンクロナスＤＲＡＭの電源をオン／オフ制御する電源制
御回路とを備え、低消費電力状態へ移行する旨のマイク
ロプロセッサからの指示により、シンクロナスＤＲＡＭ
の電源をオフにする制御を行い、シンクロナスＤＲＡＭ
が通常状態へ移行する時は、マイクロプロセッサからの
指示によりシンクロナスＤＲＡＭの電源をオンにする制
御を行う。
いＳＤＲＡＭの電源をオフさせることで低消費電力化を
図るＳＤＲＡＭコントローラを提供する。 【解決手段】シンクロナスＤＲＡＭが低消費電力状態時
の電源のオン／オフを指定するための電源状態指定回路
と、電源状態指定回路とマイクロプロセッサからの指示
によりシンクロナスＤＲＡＭコントローラに内蔵する各
回路の動作を制御する制御回路と、制御回路によってシ
ンクロナスＤＲＡＭの電源をオン／オフ制御する電源制
御回路とを備え、低消費電力状態へ移行する旨のマイク
ロプロセッサからの指示により、シンクロナスＤＲＡＭ
の電源をオフにする制御を行い、シンクロナスＤＲＡＭ
が通常状態へ移行する時は、マイクロプロセッサからの
指示によりシンクロナスＤＲＡＭの電源をオンにする制
御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、シンクロナスＤＲ
ＡＭ（以下ＳＤＲＡＭと称する）をアクセス制御するシ
ンクロナスＤＲＡＭコントローラおよびその制御方法に
関し、特に、ＳＤＲＡＭの低消費電力化を実現するため
に低消費電力モード（以下スタンバイと称する）状態か
ら通常状態に移行する時の動作を指定する手段を有する
シンクロナスＤＲＡＭコントローラおよびその制御方法
メモリ制御装置に関する。
ＡＭ（以下ＳＤＲＡＭと称する）をアクセス制御するシ
ンクロナスＤＲＡＭコントローラおよびその制御方法に
関し、特に、ＳＤＲＡＭの低消費電力化を実現するため
に低消費電力モード（以下スタンバイと称する）状態か
ら通常状態に移行する時の動作を指定する手段を有する
シンクロナスＤＲＡＭコントローラおよびその制御方法
メモリ制御装置に関する。
【０００２】
【従来の技術】近年、半導体微細加工技術の進歩によ
り、高速・高集積の半導体記憶装置のチップが製造可能
になり、情報処理装置、パソコン、通信装置、携帯情報
端末装置のそれぞれの高速化、高機能化に寄与している
ことは、周知である。
り、高速・高集積の半導体記憶装置のチップが製造可能
になり、情報処理装置、パソコン、通信装置、携帯情報
端末装置のそれぞれの高速化、高機能化に寄与している
ことは、周知である。
【０００３】上述の装置のシステム全体を制御するマイ
クロプロセッサ（以下ＭＰＵと称する）と、外部記憶装
置としてＳＤＲＡＭを用いたシステムは、一般にＭＰＵ
がスタンバイ状態にある場合は、システム全体もスタン
バイ状態にある。
クロプロセッサ（以下ＭＰＵと称する）と、外部記憶装
置としてＳＤＲＡＭを用いたシステムは、一般にＭＰＵ
がスタンバイ状態にある場合は、システム全体もスタン
バイ状態にある。
【０００４】システムがスタンバイ状態にあるときに、
ＳＤＲＡＭに格納されたデータ保持の必要性は各々のシ
ステムの用途、あるいはシステムで用いるアプリケーシ
ョンプログラムによって異なるが、ＳＤＲＡＭのデータ
保持が必要か不要かによってＳＤＲＡＭの制御方法も異
なってくる。
ＳＤＲＡＭに格納されたデータ保持の必要性は各々のシ
ステムの用途、あるいはシステムで用いるアプリケーシ
ョンプログラムによって異なるが、ＳＤＲＡＭのデータ
保持が必要か不要かによってＳＤＲＡＭの制御方法も異
なってくる。
【０００５】例えば、システムがスタンバイ状態にある
ときにＳＤＲＡＭのデータが必要である場合のＳＤＲＡ
Ｍの制御の技術として、ＳＤＲＡＭをセルフリフレッシ
ュ状態にするものがある。図８は、一般的に良く知られ
たシステム８００の構成を示す図である。
ときにＳＤＲＡＭのデータが必要である場合のＳＤＲＡ
Ｍの制御の技術として、ＳＤＲＡＭをセルフリフレッシ
ュ状態にするものがある。図８は、一般的に良く知られ
たシステム８００の構成を示す図である。
【０００６】システム８００は、ＭＰＵ１０１と、ＳＤ
ＲＡＭコントローラ８０２と、ＳＤＲＡＭ１０８と、図
示されていないがその他の周辺回路とを含み、上述の装
置（例えば、携帯情報端末装置）などに搭載されて、し
かるべき処理を行うものである。
ＲＡＭコントローラ８０２と、ＳＤＲＡＭ１０８と、図
示されていないがその他の周辺回路とを含み、上述の装
置（例えば、携帯情報端末装置）などに搭載されて、し
かるべき処理を行うものである。
【０００７】ＳＤＲＡＭコントローラ８０２には、制御
回路１０４、セルフリフレッシュ回路１０５、オートリ
フレッシュ回路１０６、初期化回路１０７およびＳＤＲ
ＡＭ１０８のそれぞれに対してデータの読み書き等のア
クセスやリフレッシュ動作の制御を行う。
回路１０４、セルフリフレッシュ回路１０５、オートリ
フレッシュ回路１０６、初期化回路１０７およびＳＤＲ
ＡＭ１０８のそれぞれに対してデータの読み書き等のア
クセスやリフレッシュ動作の制御を行う。
【０００８】ＭＰＵ１０１はシステム８００の全体を制
御する。ＳＤＲＡＭ１０８に格納されたデータの読み出
しやＳＤＲＡＭ１０８へデータを書き込む場合はＳＤＲ
ＡＭコントローラ８０２に要求を出力する。
御する。ＳＤＲＡＭ１０８に格納されたデータの読み出
しやＳＤＲＡＭ１０８へデータを書き込む場合はＳＤＲ
ＡＭコントローラ８０２に要求を出力する。
【０００９】ＳＤＲＡＭコントローラ８０２は、ＭＰＵ
１０１からの要求を制御回路１０２で判断し、ＳＤＲＡ
Ｍ１０８に対してアクセスを行う。これは、その他の要
求に対しても同様で、ＳＤＲＡＭコントローラ８０２は
ＳＤＲＡＭ１０８に対しての直接の制御を行う。
１０１からの要求を制御回路１０２で判断し、ＳＤＲＡ
Ｍ１０８に対してアクセスを行う。これは、その他の要
求に対しても同様で、ＳＤＲＡＭコントローラ８０２は
ＳＤＲＡＭ１０８に対しての直接の制御を行う。
【００１０】制御回路８０４は、ＳＤＲＡＭコントロー
ラ８０２内部でＳＤＲＡＭの制御に必要な各々の回路の
動作を制御する回路である。セルフリフレッシュ回路１
０５はＳＤＲＡＭ１０８をセルフリフレッシュモードに
設定し、セルフリフレッシュ動作をさせる回路である。
ラ８０２内部でＳＤＲＡＭの制御に必要な各々の回路の
動作を制御する回路である。セルフリフレッシュ回路１
０５はＳＤＲＡＭ１０８をセルフリフレッシュモードに
設定し、セルフリフレッシュ動作をさせる回路である。
【００１１】オートリフレッシュ回路１０６はＳＤＲＡ
Ｍ１０８が通常状態にあるときにＳＤＲＡＭ１０８をリ
フレッシュさせる回路である。初期化回路１０７はＳＤ
ＲＡＭ１０８に格納されたデータを消去する動作を行
う。
Ｍ１０８が通常状態にあるときにＳＤＲＡＭ１０８をリ
フレッシュさせる回路である。初期化回路１０７はＳＤ
ＲＡＭ１０８に格納されたデータを消去する動作を行
う。
【００１２】一般にＳＤＲＡＭを初めとする揮発性メモ
リは電源投入直後に格納されているデータは不定であ
る。そのため電源投入直後にＳＤＲＡＭに格納されたデ
ータを初期化する必要がある。
リは電源投入直後に格納されているデータは不定であ
る。そのため電源投入直後にＳＤＲＡＭに格納されたデ
ータを初期化する必要がある。
【００１３】このような構成のシステムにおいて、シス
テム８００の通常状態からスタンバイ状態へ、そしてス
タンバイ状態から通常状態への移行する動作を図９のフ
ローチャートに示す。
テム８００の通常状態からスタンバイ状態へ、そしてス
タンバイ状態から通常状態への移行する動作を図９のフ
ローチャートに示す。
【００１４】ステップＳ９１は、ＭＰＵ１０１からの指
示によりＳＤＲＡＭコントローラ８０２がＳＤＲＡＭ１
０８にセルフリフレッシュモードを設定するステップで
ある。ＳＤＲＡＭ１０８がセルフリフレッシュモードに
設定されると、ＳＤＲＡＭ１０８はＳＤＲＡＭコントロ
ーラ８０２からの指示がなくても自身に内蔵されたリフ
レッシュ回路により最低限のリフレッシュ動作を行い、
格納されたデータの保持に努める。
示によりＳＤＲＡＭコントローラ８０２がＳＤＲＡＭ１
０８にセルフリフレッシュモードを設定するステップで
ある。ＳＤＲＡＭ１０８がセルフリフレッシュモードに
設定されると、ＳＤＲＡＭ１０８はＳＤＲＡＭコントロ
ーラ８０２からの指示がなくても自身に内蔵されたリフ
レッシュ回路により最低限のリフレッシュ動作を行い、
格納されたデータの保持に努める。
【００１５】ステップＳ９２はＭＰＵ１０１が自身をス
タンバイ状態に設定するステップである。このステップ
を実行後、システム８００はスタンバイ状態となり消費
電力を低減させる。
タンバイ状態に設定するステップである。このステップ
を実行後、システム８００はスタンバイ状態となり消費
電力を低減させる。
【００１６】ステップＳ９３は、スタンバイ状態を解除
する要因の発生を待つステップである。消費電力を抑え
るスタンバイ状態ではシステム８００は、ほとんど稼動
していないため、例えばキー入力や外部からの割り込み
などによるスタンバイ状態の解除要因が発生することに
よりシステム８００は通常状態へと移行する。
する要因の発生を待つステップである。消費電力を抑え
るスタンバイ状態ではシステム８００は、ほとんど稼動
していないため、例えばキー入力や外部からの割り込み
などによるスタンバイ状態の解除要因が発生することに
よりシステム８００は通常状態へと移行する。
【００１７】ステップＳ９４は、ＭＰＵ１０１のスタン
バイ状態を解除するステップである。
バイ状態を解除するステップである。
【００１８】ステップＳ９５は、ＭＰＵ１０１からの指
示によりＳＤＲＡＭコントローラ８０２がＳＤＲＡＭ１
０８に対してオートリフレッシュモードを設定するステ
ップである。ＳＤＲＡＭ１０８がオートリフレッシュモ
ードに設定されると一定間隔でＳＤＲＡＭコントローラ
８０２からリフレッシュ動作が実行される。このステッ
プ終了後にシステム８００は通常状態へ移行が完了す
る。
示によりＳＤＲＡＭコントローラ８０２がＳＤＲＡＭ１
０８に対してオートリフレッシュモードを設定するステ
ップである。ＳＤＲＡＭ１０８がオートリフレッシュモ
ードに設定されると一定間隔でＳＤＲＡＭコントローラ
８０２からリフレッシュ動作が実行される。このステッ
プ終了後にシステム８００は通常状態へ移行が完了す
る。
【００１９】図１０に、図９で示した状態の移行をタイ
ミングチャートで示し説明する。
ミングチャートで示し説明する。
【００２０】システム８００が通常状態にあり、スタン
バイ状態への移行が決定されると、時刻ＴＳ９１で、Ｍ
ＰＵ１０１はＳＤＲＡＭ１０８をセルフリフレッシュモ
ードに設定する。
バイ状態への移行が決定されると、時刻ＴＳ９１で、Ｍ
ＰＵ１０１はＳＤＲＡＭ１０８をセルフリフレッシュモ
ードに設定する。
【００２１】すると、オートリフレッシュ回路１０６が
動作を停止し、セルフリフレッシュ回路１０５が動作を
開始する。このときＳＤＲＡＭ動作クロックイネーブル
信号（以下ＣＫＥと称する）がロウレベルになり、ＳＤ
ＲＡＭ動作クロック（以下ＣＬＫと称する）が発振を停
止する。
動作を停止し、セルフリフレッシュ回路１０５が動作を
開始する。このときＳＤＲＡＭ動作クロックイネーブル
信号（以下ＣＫＥと称する）がロウレベルになり、ＳＤ
ＲＡＭ動作クロック（以下ＣＬＫと称する）が発振を停
止する。
【００２２】以上の過程を経てＳＤＲＡＭ１０８はセル
フリフレッシュモードに移行する。その後、時刻ＴＳ９
２で、ＭＰＵ１０１は自身をスタンバイ状態に移行さ
せ、システム８００全体はスタンバイ状態となる（時刻
ＴＳ９３の期間）。
フリフレッシュモードに移行する。その後、時刻ＴＳ９
２で、ＭＰＵ１０１は自身をスタンバイ状態に移行さ
せ、システム８００全体はスタンバイ状態となる（時刻
ＴＳ９３の期間）。
【００２３】システムがスタンバイ状態にあるときに、
キー入力などスタンバイ状態を解除する要因が時刻ＴＳ
９４で発生すると、ＭＰＵ１０１は自身のスタンバイ状
態を解除し通常状態に移行する。
キー入力などスタンバイ状態を解除する要因が時刻ＴＳ
９４で発生すると、ＭＰＵ１０１は自身のスタンバイ状
態を解除し通常状態に移行する。
【００２４】次に、時刻ＴＳ９５で、ＳＤＲＡＭ１０８
をオートリフレッシュモードに設定する。すると、オー
トリフレッシュ回路１０６が動作を開始し、ＣＫＥがハ
イレベルになりＣＬＫが発振を開始し、ＳＤＲＡＭ１０
８は通常状態へ移行する。以上の動作によりシステム８
００全体は通常状態となる。
をオートリフレッシュモードに設定する。すると、オー
トリフレッシュ回路１０６が動作を開始し、ＣＫＥがハ
イレベルになりＣＬＫが発振を開始し、ＳＤＲＡＭ１０
８は通常状態へ移行する。以上の動作によりシステム８
００全体は通常状態となる。
【００２５】一方、スタンバイ状態時にＳＤＲＡＭに格
納されたデータの保持を必要とする場合で、さらなる消
費電力の削減を行う技術として、特開平７−０６１０５
９号公報に開示されている。
納されたデータの保持を必要とする場合で、さらなる消
費電力の削減を行う技術として、特開平７−０６１０５
９号公報に開示されている。
【００２６】図１１は印字装置のコントローラ部のブロ
ック図である。この印字装置のコントローラ１０００
は、スタンバイ状態にする際にあらかじめＳＤＲＡＭ１
００３に格納されたデータをＥＥＰＲＯＭ等の不揮発性
メモリ１００４に写し、スタンバイ状態にした後でＳＤ
ＲＡＭ１００３の電源を切る。
ック図である。この印字装置のコントローラ１０００
は、スタンバイ状態にする際にあらかじめＳＤＲＡＭ１
００３に格納されたデータをＥＥＰＲＯＭ等の不揮発性
メモリ１００４に写し、スタンバイ状態にした後でＳＤ
ＲＡＭ１００３の電源を切る。
【００２７】すなわち、コントローラ１０００は、ＳＤ
ＲＡＭ１００３がセルフリフレッシュに必要な電力の分
を低減させることができる。スタンバイ状態から通常状
態へ移行する時は、不揮発性メモリ１００４からＳＤＲ
ＡＭ１００３にデータを書き戻す処理を行い、完了した
後にシステムが通常状態に移行が完了する。
ＲＡＭ１００３がセルフリフレッシュに必要な電力の分
を低減させることができる。スタンバイ状態から通常状
態へ移行する時は、不揮発性メモリ１００４からＳＤＲ
ＡＭ１００３にデータを書き戻す処理を行い、完了した
後にシステムが通常状態に移行が完了する。
【００２８】
【発明が解決しようとする課題】しかしながら、上述し
たようなシステムにおいては、スタンバイ状態から通常
状態に移行したときにＳＤＲＡＭに格納したデータが必
要な場合についての技術であり、スタンバイ状態から通
常状態へ移行したときに、ＳＤＲＡＭに格納されたデー
タが必要ないシステムにおいては低電力化に寄与しな
い。
たようなシステムにおいては、スタンバイ状態から通常
状態に移行したときにＳＤＲＡＭに格納したデータが必
要な場合についての技術であり、スタンバイ状態から通
常状態へ移行したときに、ＳＤＲＡＭに格納されたデー
タが必要ないシステムにおいては低電力化に寄与しな
い。
【００２９】バッテリ駆動を前提としてシステム全体の
消費電力を下げる必要のある、例えば、携帯情報端末や
携帯電話などには、データの保持をしなくても消費電力
を下げたい課題がある。
消費電力を下げる必要のある、例えば、携帯情報端末や
携帯電話などには、データの保持をしなくても消費電力
を下げたい課題がある。
【００３０】また、特開平７−０６１０５９号公報に開
示されたもののように、スタンバイ状態に移行する前
に、不揮発性メモリにＳＤＲＡＭに格納されたデータを
写す場合、転送にかかる時間を要するために、スタンバ
イ状態への移行または通常状態への移行に時間がかかっ
てしまい、システム自体の処理速度を遅くしてしまう問
題があった。
示されたもののように、スタンバイ状態に移行する前
に、不揮発性メモリにＳＤＲＡＭに格納されたデータを
写す場合、転送にかかる時間を要するために、スタンバ
イ状態への移行または通常状態への移行に時間がかかっ
てしまい、システム自体の処理速度を遅くしてしまう問
題があった。
【００３１】さらに、不揮発性メモリに書き込む場合は
１２Ｖほどの電圧が必要となる。外部に別電源として用
意するか、あるいは内部に昇圧回路を設けなければなら
ない。バッテリ駆動の携帯端末だと別電源を用意するの
は困難であり、内部で昇圧する場合は、リングオシレー
タやチャージポンプなどなど消費電力の大きい回路を使
用するために低消費電力化に寄与しないという問題点が
ある。
１２Ｖほどの電圧が必要となる。外部に別電源として用
意するか、あるいは内部に昇圧回路を設けなければなら
ない。バッテリ駆動の携帯端末だと別電源を用意するの
は困難であり、内部で昇圧する場合は、リングオシレー
タやチャージポンプなどなど消費電力の大きい回路を使
用するために低消費電力化に寄与しないという問題点が
ある。
【００３２】したがって、本発明はこのような点に鑑み
てなされたものであり、ＭＰＵがスタンバイ状態の時に
ＳＤＲＡＭに格納されたデータの保持が必要か不要かを
システムのアプリケーションが自由に選択し、スタンバ
イ状態時に格納されたデータが不要なＳＤＲＡＭの電源
をオフさせることが可能となるＳＤＲＡＭコントローラ
を提供することを目的とする。
てなされたものであり、ＭＰＵがスタンバイ状態の時に
ＳＤＲＡＭに格納されたデータの保持が必要か不要かを
システムのアプリケーションが自由に選択し、スタンバ
イ状態時に格納されたデータが不要なＳＤＲＡＭの電源
をオフさせることが可能となるＳＤＲＡＭコントローラ
を提供することを目的とする。
【００３３】
【課題を解決するための手段】本発明のＳＤＲＡＭ制御
回路は、マイクロプロセッサからの指示によりシンクロ
ナスＤＲＡＭに対して、リードライトを含む各動作の制
御を行うシンクロナスＤＲＡＭコントローラであって、
前記シンクロナスＤＲＡＭが低消費電力状態時の電源の
オン／オフを指定するための電源状態指定回路と、前記
電源状態指定回路と前記マイクロプロセッサからの指示
により前記シンクロナスＤＲＡＭコントローラに内蔵す
る各回路の動作を制御する制御回路と、前記制御回路に
よって前記シンクロナスＤＲＡＭの電源をオン／オフ制
御する電源制御回路とを備え、前記マイクロプロセッサ
がスタンバイ状態の時に前記シンクロナスＤＲＡＭに格
納されたデータの保持が必要か不要かを、システムのア
プリケーションが自由に選択し、スタンバイ状態時に格
納されたデータが不要な前記シンクロナスＤＲＡＭの電
源をオフさせる構成である。
回路は、マイクロプロセッサからの指示によりシンクロ
ナスＤＲＡＭに対して、リードライトを含む各動作の制
御を行うシンクロナスＤＲＡＭコントローラであって、
前記シンクロナスＤＲＡＭが低消費電力状態時の電源の
オン／オフを指定するための電源状態指定回路と、前記
電源状態指定回路と前記マイクロプロセッサからの指示
により前記シンクロナスＤＲＡＭコントローラに内蔵す
る各回路の動作を制御する制御回路と、前記制御回路に
よって前記シンクロナスＤＲＡＭの電源をオン／オフ制
御する電源制御回路とを備え、前記マイクロプロセッサ
がスタンバイ状態の時に前記シンクロナスＤＲＡＭに格
納されたデータの保持が必要か不要かを、システムのア
プリケーションが自由に選択し、スタンバイ状態時に格
納されたデータが不要な前記シンクロナスＤＲＡＭの電
源をオフさせる構成である。
【００３４】また、本発明のＳＤＲＡＭ制御回路は、前
記電源状態指定回路による指示と、低消費電力状態へ移
行する旨のマイクロプロセッサからの指示により、前記
シンクロナスＤＲＡＭの電源をオフにする制御を行い、
前記シンクロナスＤＲＡＭが通常状態へ移行する時はマ
イクロプロセッサからの指示によりシンクロナスＤＲＡ
Ｍの電源をオンにする制御を行う構成である。
記電源状態指定回路による指示と、低消費電力状態へ移
行する旨のマイクロプロセッサからの指示により、前記
シンクロナスＤＲＡＭの電源をオフにする制御を行い、
前記シンクロナスＤＲＡＭが通常状態へ移行する時はマ
イクロプロセッサからの指示によりシンクロナスＤＲＡ
Ｍの電源をオンにする制御を行う構成である。
【００３５】すなわち、本発明のＳＤＲＡＭ制御回路で
は、ＳＤＲＡＭをアクセス制御するＳＤＲＡＭコントロ
ーラにおいて、ＳＤＲＡＭのスタンバイ状態時において
ＳＤＲＡＭの電源の状態を指定する電源状態指定手段
と、接続されたＳＤＲＡＭの電源のオン／オフを制御す
る電源制御回路を設けたこと特徴としている。
は、ＳＤＲＡＭをアクセス制御するＳＤＲＡＭコントロ
ーラにおいて、ＳＤＲＡＭのスタンバイ状態時において
ＳＤＲＡＭの電源の状態を指定する電源状態指定手段
と、接続されたＳＤＲＡＭの電源のオン／オフを制御す
る電源制御回路を設けたこと特徴としている。
【００３６】このＳＤＲＡＭコントローラにおいては、
システムが通常状態からスタンバイ状態に移行するとき
にシステムが不要とするデータが格納されているＳＤＲ
ＡＭの電源をオフにすることで低消費電力を図ることが
できる。またそのときにシステムが必要とするデータが
格納されているＳＤＲＡＭだけはセルフリフレッシュ状
態に保持させておくことでスタンバイ状態から通常状態
へすみやかに移行することが可能となる。
システムが通常状態からスタンバイ状態に移行するとき
にシステムが不要とするデータが格納されているＳＤＲ
ＡＭの電源をオフにすることで低消費電力を図ることが
できる。またそのときにシステムが必要とするデータが
格納されているＳＤＲＡＭだけはセルフリフレッシュ状
態に保持させておくことでスタンバイ状態から通常状態
へすみやかに移行することが可能となる。
【００３７】
【発明の実施の形態】次に、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の第１の実施
形態に係るＳＤＲＡＭコントローラを含むシステムの構
成が示されている。
実施形態を説明する。図１には、この発明の第１の実施
形態に係るＳＤＲＡＭコントローラを含むシステムの構
成が示されている。
【００３８】システム１００は、ＭＰＵ１０１と、ＳＤ
ＲＡＭコントローラ１０２と、ＳＤＲＡＭ１０８と、図
示されていないがその他の周辺回路とを含み、携帯情報
端末などに搭載されて、処理を行うものである。
ＲＡＭコントローラ１０２と、ＳＤＲＡＭ１０８と、図
示されていないがその他の周辺回路とを含み、携帯情報
端末などに搭載されて、処理を行うものである。
【００３９】ＳＤＲＡＭコントローラ１０２は、電源制
御レジスタ１０３と、制御回路１０４と、セルフリフレ
ッシュ回路１０５と、オートリフレッシュ回路１０６
と、初期化回路１０７と、電源制御回路１０９とを備
え、ＳＤＲＡＭ１０８に対してデータの読み書き等のア
クセスやリフレッシュ動作の制御を行う。
御レジスタ１０３と、制御回路１０４と、セルフリフレ
ッシュ回路１０５と、オートリフレッシュ回路１０６
と、初期化回路１０７と、電源制御回路１０９とを備
え、ＳＤＲＡＭ１０８に対してデータの読み書き等のア
クセスやリフレッシュ動作の制御を行う。
【００４０】また、ＭＰＵ１０１はシステム１００全体
の制御を行う構成である。ＭＰＵ１０１は、ＳＤＲＡＭ
１０８に格納されたデータの読み出す場合、または、Ｓ
ＤＲＡＭ１０８へデータを書き込む場合は、ＳＤＲＡＭ
コントローラ１０２に要求を出力する。
の制御を行う構成である。ＭＰＵ１０１は、ＳＤＲＡＭ
１０８に格納されたデータの読み出す場合、または、Ｓ
ＤＲＡＭ１０８へデータを書き込む場合は、ＳＤＲＡＭ
コントローラ１０２に要求を出力する。
【００４１】ＳＤＲＡＭコントローラ１０２は、ＭＰＵ
１０１からの要求を制御回路１０２で判断し、ＳＤＲＡ
Ｍ１０８に対してアクセスを行う。これはその他の要求
に対しても同様で、ＳＤＲＡＭコントローラ１０２はＳ
ＤＲＡＭ１０８に対しての直接の制御を行う。
１０１からの要求を制御回路１０２で判断し、ＳＤＲＡ
Ｍ１０８に対してアクセスを行う。これはその他の要求
に対しても同様で、ＳＤＲＡＭコントローラ１０２はＳ
ＤＲＡＭ１０８に対しての直接の制御を行う。
【００４２】電源制御レジスタ１０３は、ＳＤＲＡＭを
セルフリフレッシュモードにしたときに、ＳＤＲＡＭの
電源をオフする指示を保持する回路である。ここではハ
イレベルを保持しているときにＳＤＲＡＭ１０８の電源
をオフし、ロウレベルを保持しているときにはＳＤＲＡ
Ｍ１０８の電源をオフしないと設定する。
セルフリフレッシュモードにしたときに、ＳＤＲＡＭの
電源をオフする指示を保持する回路である。ここではハ
イレベルを保持しているときにＳＤＲＡＭ１０８の電源
をオフし、ロウレベルを保持しているときにはＳＤＲＡ
Ｍ１０８の電源をオフしないと設定する。
【００４３】次に、システム１００が通常状態からスタ
ンバイ状態に移行し、再び通常状態に移行するまでに、
本発明のＳＤＲＡＭコントローラがどのように動作する
かを図２のフローチャート、図３（ａ）、図３（ｂ）に
記載のタイミングチャートを参照して説明する。
ンバイ状態に移行し、再び通常状態に移行するまでに、
本発明のＳＤＲＡＭコントローラがどのように動作する
かを図２のフローチャート、図３（ａ）、図３（ｂ）に
記載のタイミングチャートを参照して説明する。
【００４４】図３（ａ）は、ＳＤＲＡＭに格納されたデ
ータが不要である場合の処理によるタイミングチャート
で、図３（ｂ）はＳＤＲＡＭに格納されたデータが必要
である場合の処理によるタイミングチャートである。
ータが不要である場合の処理によるタイミングチャート
で、図３（ｂ）はＳＤＲＡＭに格納されたデータが必要
である場合の処理によるタイミングチャートである。
【００４５】まず、システム１００が通常状態にあり、
スタンバイ状態に移行する要求が出されたとする。
スタンバイ状態に移行する要求が出されたとする。
【００４６】ステップＳ２０における判断がＳＤＲＡＭ
に格納されたデータが不要である場合、ＭＰＵ１０１は
ＳＤＲＡＭコントローラ１０２に対して電源制御レジス
タ１０３にハイレベルを格納させる（ステップＳ２
７）。
に格納されたデータが不要である場合、ＭＰＵ１０１は
ＳＤＲＡＭコントローラ１０２に対して電源制御レジス
タ１０３にハイレベルを格納させる（ステップＳ２
７）。
【００４７】次に、時刻ＴＳ２８で、ＭＰＵ１０１はＳ
ＤＲＡＭをセルフリフレッシュモードにするための要求
を出し、ＳＤＲＡＭコントローラ１０２はＣＫＥをロウ
レベルにするとともにＣＬＫの発振を停止させてＳＤＲ
ＡＭ１０８をセルフリフレッシュモードに移行させる
（ステップＳ２８）。
ＤＲＡＭをセルフリフレッシュモードにするための要求
を出し、ＳＤＲＡＭコントローラ１０２はＣＫＥをロウ
レベルにするとともにＣＬＫの発振を停止させてＳＤＲ
ＡＭ１０８をセルフリフレッシュモードに移行させる
（ステップＳ２８）。
【００４８】そして時刻ＴＳ２９で、ＭＰＵ１０１は自
身をスタンバイ状態にし、システムはスタンバイ状態と
なる（ステップＳ２９）。このとき（時刻ＴＳ２Ａ）、
ＳＤＲＡＭ１０８がセルフリフレッシュ状態になったの
ち、ＳＤＲＡＭコントローラ１０２の電源制御回路１０
９はＳＤＲＡＭ１０８の電源をオフにする（ステップＳ
２Ａ）。ここでシステム１００はスタンバイ状態に移行
し、全体の消費電力は最低となる。
身をスタンバイ状態にし、システムはスタンバイ状態と
なる（ステップＳ２９）。このとき（時刻ＴＳ２Ａ）、
ＳＤＲＡＭ１０８がセルフリフレッシュ状態になったの
ち、ＳＤＲＡＭコントローラ１０２の電源制御回路１０
９はＳＤＲＡＭ１０８の電源をオフにする（ステップＳ
２Ａ）。ここでシステム１００はスタンバイ状態に移行
し、全体の消費電力は最低となる。
【００４９】キー入力や外部割込みなどのスタンバイ状
態を解除する要因が発生するまでシステム１００はスタ
ンバイ状態に保持される（ステップＳ２Ｂおよび時刻Ｔ
Ｓ２Ｂ）。
態を解除する要因が発生するまでシステム１００はスタ
ンバイ状態に保持される（ステップＳ２Ｂおよび時刻Ｔ
Ｓ２Ｂ）。
【００５０】次に、時刻ＴＳ２Ｃで、スタンバイ状態を
解除する要因が発生すると、ＭＰＵ１０１はスタンバイ
状態から通常状態に移行し（ステップＳ２Ｃ）、最初に
ＳＤＲＡＭコントローラ１０２に対して電源をオンさせ
る要求を出す。
解除する要因が発生すると、ＭＰＵ１０１はスタンバイ
状態から通常状態に移行し（ステップＳ２Ｃ）、最初に
ＳＤＲＡＭコントローラ１０２に対して電源をオンさせ
る要求を出す。
【００５１】そして、時刻ＴＳ２Ｄで、ＳＤＲＡＭコン
トローラ１０２は要求を受け、電源制御回路１０９がＳ
ＤＲＡＭ１０８の電源をオンにする（ステップＳ２
Ｄ）。ＳＤＲＡＭ１０８が動作可能な状態になったの
ち、ＳＤＲＡＭコントローラ１０２はＣＫＥをハイレベ
ルにし、ＣＬＫの発振を開始させる。次に、ＳＤＲＡＭ
コントローラ１０２は初期化回路１０７を動作させ、Ｓ
ＤＲＡＭ１０８を初期化させる（ステップＳ２Ｅ）。
トローラ１０２は要求を受け、電源制御回路１０９がＳ
ＤＲＡＭ１０８の電源をオンにする（ステップＳ２
Ｄ）。ＳＤＲＡＭ１０８が動作可能な状態になったの
ち、ＳＤＲＡＭコントローラ１０２はＣＫＥをハイレベ
ルにし、ＣＬＫの発振を開始させる。次に、ＳＤＲＡＭ
コントローラ１０２は初期化回路１０７を動作させ、Ｓ
ＤＲＡＭ１０８を初期化させる（ステップＳ２Ｅ）。
【００５２】初期化が終わるとＳＤＲＡＭコントローラ
１０２は、オートリフレッシュ回路を動作させ、ＳＤＲ
ＡＭ１０８は通常状態へ移行する（ステップＳ２Ｆ）。
ここでシステム１００は完全に通常状態に移行する。
１０２は、オートリフレッシュ回路を動作させ、ＳＤＲ
ＡＭ１０８は通常状態へ移行する（ステップＳ２Ｆ）。
ここでシステム１００は完全に通常状態に移行する。
【００５３】次に、ＳＤＲＡＭに格納されたデータが必
要である場合（ステップＳ２０の判断）、ＭＰＵ１０１
はＳＤＲＡＭコントローラ１０２に対して電源制御レジ
スタ１０３にロウレベルを格納させる（ステップＳ２
１）。
要である場合（ステップＳ２０の判断）、ＭＰＵ１０１
はＳＤＲＡＭコントローラ１０２に対して電源制御レジ
スタ１０３にロウレベルを格納させる（ステップＳ２
１）。
【００５４】次に、時刻ＴＳ２２で、ＭＰＵ１０１はＳ
ＤＲＡＭをセルフリフレッシュモードにするための要求
を出し、ＳＤＲＡＭコントローラ１０２はＳＤＲＡＭ１
０８をセルフリフレッシュモードに移行させる（ステッ
プＳ２２）。
ＤＲＡＭをセルフリフレッシュモードにするための要求
を出し、ＳＤＲＡＭコントローラ１０２はＳＤＲＡＭ１
０８をセルフリフレッシュモードに移行させる（ステッ
プＳ２２）。
【００５５】そして、時刻ＴＳ２３で、ＭＰＵ１０１は
自身をスタンバイ状態にし、システムはスタンバイ状態
となる（ステップＳ２３）。ここでシステム１００はス
タンバイ状態へ移行し、かつＳＤＲＡＭ１０８に格納さ
れたデータは保持された状態となる。
自身をスタンバイ状態にし、システムはスタンバイ状態
となる（ステップＳ２３）。ここでシステム１００はス
タンバイ状態へ移行し、かつＳＤＲＡＭ１０８に格納さ
れたデータは保持された状態となる。
【００５６】キー入力や外部割込みなどのスタンバイ状
態を解除する要因が発生するまでシステム１００はスタ
ンバイ状態に保持される（ステップＳ２４および時刻Ｔ
Ｓ２４）。
態を解除する要因が発生するまでシステム１００はスタ
ンバイ状態に保持される（ステップＳ２４および時刻Ｔ
Ｓ２４）。
【００５７】次に、時刻ＴＳ２５で、スタンバイ状態を
解除する要因が発生すると、ＭＰＵ１０１はスタンバイ
状態から通常状態に移行し（ステップＳ２５）、ＳＤＲ
ＡＭコントローラ１０２はオートリフレッシュ回路を動
作させ、ＳＤＲＡＭ１０８は通常状態へ移行する（ステ
ップＳ２６）。ここでシステム１００は完全に通常状態
に移行する。
解除する要因が発生すると、ＭＰＵ１０１はスタンバイ
状態から通常状態に移行し（ステップＳ２５）、ＳＤＲ
ＡＭコントローラ１０２はオートリフレッシュ回路を動
作させ、ＳＤＲＡＭ１０８は通常状態へ移行する（ステ
ップＳ２６）。ここでシステム１００は完全に通常状態
に移行する。
【００５８】本発明の第１の実施の形態では、電源制御
回路１０９はＳＤＲＡＭコントローラ１０２内部にある
と説明しているが、電源制御回路はＳＤＲＡＭに供給す
る電源に直接関係するため、ＳＤＲＡＭコントローラの
外部に設けた方が良い場合もある。
回路１０９はＳＤＲＡＭコントローラ１０２内部にある
と説明しているが、電源制御回路はＳＤＲＡＭに供給す
る電源に直接関係するため、ＳＤＲＡＭコントローラの
外部に設けた方が良い場合もある。
【００５９】次に、図１２（ａ）および図１２（ｂ）を
参照して、電源制御レジスタ１０３について説明する。
参照して、電源制御レジスタ１０３について説明する。
【００６０】この電源制御レジスタ１０３は、１ビット
の保持ができるラッチ回路１２０４で、ＭＰＵから書き
込み／読み出しすることができる。書き込むときのタイ
ミングチャートを図１２（ｂ）に示す。
の保持ができるラッチ回路１２０４で、ＭＰＵから書き
込み／読み出しすることができる。書き込むときのタイ
ミングチャートを図１２（ｂ）に示す。
【００６１】この電源制御レジスタ１０３は、レジスタ
のアドレスをアドレスデコーダ１２０１で解読し、該当
するアドレスであれば、書き込み信号ＷＲ１２０７の立
ち上がりでデータバス１２０９上のデータを保持する。
また読み出し信号ＲＤ１２０８がＨレベルである期間
は、データバス上１２０９に保持してある値を出力す
る。
のアドレスをアドレスデコーダ１２０１で解読し、該当
するアドレスであれば、書き込み信号ＷＲ１２０７の立
ち上がりでデータバス１２０９上のデータを保持する。
また読み出し信号ＲＤ１２０８がＨレベルである期間
は、データバス上１２０９に保持してある値を出力す
る。
【００６２】次に、ＳＤＲＡＭコントローラ内部１０２
の制御回路１０４について、図１３を参照して説明す
る。図１３を参照すると、制御回路１０４のアドレス生
成回路１３０１は、アドレスデコーダの機能を有し、Ｓ
ＤＲＡＭ１０８のアドレスと、ＳＤＲＡＭコントローラ
用１０２のアドレスを区別する。
の制御回路１０４について、図１３を参照して説明す
る。図１３を参照すると、制御回路１０４のアドレス生
成回路１３０１は、アドレスデコーダの機能を有し、Ｓ
ＤＲＡＭ１０８のアドレスと、ＳＤＲＡＭコントローラ
用１０２のアドレスを区別する。
【００６３】制御回路１０４の制御レジスタ１３０４
は、ＳＤＲＡＭコントローラ１０２の動作を設定するた
めのレジスタ群である。アドレスとデータ両方のバスか
らデータを読み書きできる。
は、ＳＤＲＡＭコントローラ１０２の動作を設定するた
めのレジスタ群である。アドレスとデータ両方のバスか
らデータを読み書きできる。
【００６４】データラッチ１３０５とラッチ１３１０
は、ＳＤＲＡＭ１０８へ書き込むとき、または読み出す
ときに、一時的にデータや信号を保持しておくバッファ
である。ＭＰＵ１０１とＳＤＲＡＭ１０８の双方のタイ
ミングを合わせるためのハンドシェイクをする。
は、ＳＤＲＡＭ１０８へ書き込むとき、または読み出す
ときに、一時的にデータや信号を保持しておくバッファ
である。ＭＰＵ１０１とＳＤＲＡＭ１０８の双方のタイ
ミングを合わせるためのハンドシェイクをする。
【００６５】コマンド生成回路１３０３は、ＳＤＲＡＭ
コントローラ１０２の心臓部分で、ＭＰＵ１０１からの
指示を判断し、各部の動作の制御を行う回路である。コ
マンド生成回路１３０３は、例えば、タイミングを生成
するタイマや、指示を判断し動作させるための巨大なデ
コーダやシーケンサを内蔵している。ＳＤＲＡＭの制御
信号であるＲＡＳ１３２７およびＣＡＳ１３２８なども
ここで生成する。
コントローラ１０２の心臓部分で、ＭＰＵ１０１からの
指示を判断し、各部の動作の制御を行う回路である。コ
マンド生成回路１３０３は、例えば、タイミングを生成
するタイマや、指示を判断し動作させるための巨大なデ
コーダやシーケンサを内蔵している。ＳＤＲＡＭの制御
信号であるＲＡＳ１３２７およびＣＡＳ１３２８なども
ここで生成する。
【００６６】次に、この発明の第２の実施形態を説明す
る。図４は、この発明の第２の実施形態に係るＳＤＲＡ
Ｍコントローラを含むシステムの構成が示されている。
る。図４は、この発明の第２の実施形態に係るＳＤＲＡ
Ｍコントローラを含むシステムの構成が示されている。
【００６７】図４を参照すると、システム４００はＭＰ
Ｕ１０１と、ＳＤＲＡＭコントローラ４０２と、複数の
ＳＤＲＡＭ１０８Ａ，Ｂ，Ｃと、図示されていないがそ
の他の周辺回路とを含み、携帯情報端末などに搭載され
て、処理を行う。
Ｕ１０１と、ＳＤＲＡＭコントローラ４０２と、複数の
ＳＤＲＡＭ１０８Ａ，Ｂ，Ｃと、図示されていないがそ
の他の周辺回路とを含み、携帯情報端末などに搭載され
て、処理を行う。
【００６８】ＳＤＲＡＭコントローラ４０２には電源制
御レジスタ４０３、制御回路４０４、セルフリフレッシ
ュ回路１０５、オートリフレッシュ回路１０６、初期化
回路１０７、電源制御回路４０９を含み、ＳＤＲＡＭ１
０８Ａ，Ｂ，Ｃに対してデータの読み書き等のアクセス
やリフレッシュ動作の制御を行う。
御レジスタ４０３、制御回路４０４、セルフリフレッシ
ュ回路１０５、オートリフレッシュ回路１０６、初期化
回路１０７、電源制御回路４０９を含み、ＳＤＲＡＭ１
０８Ａ，Ｂ，Ｃに対してデータの読み書き等のアクセス
やリフレッシュ動作の制御を行う。
【００６９】本発明の第２の実施形態と、先に説明した
第１の実施の形態との違いは、電源制御レジスタ４０３
と電源制御回路４０９が複数のＳＤＲＡＭ１０８に対応
している部分である。
第１の実施の形態との違いは、電源制御レジスタ４０３
と電源制御回路４０９が複数のＳＤＲＡＭ１０８に対応
している部分である。
【００７０】電源制御レジスタ４０３Ａと電源制御回路
４０９ＡはＳＤＲＡＭ１０８Ａに対応し、電源制御レジ
スタ４０３Ｂと電源制御回路４０９ＢはＳＤＲＡＭ１０
８Ｂに対応し、電源制御レジスタ４０３Ｃと電源制御回
路４０９ＣはＳＤＲＡＭ１０８Ｃに対応している。
４０９ＡはＳＤＲＡＭ１０８Ａに対応し、電源制御レジ
スタ４０３Ｂと電源制御回路４０９ＢはＳＤＲＡＭ１０
８Ｂに対応し、電源制御レジスタ４０３Ｃと電源制御回
路４０９ＣはＳＤＲＡＭ１０８Ｃに対応している。
【００７１】システム４００が、通常状態からスタンバ
イ状態に移行し、再び通常状態に移行するまでに、本発
明のＳＤＲＡＭコントローラがどのように動作するか
を、図５のフローチャートおよび図６のタイミングチャ
ートのそれぞれを参照して説明する。
イ状態に移行し、再び通常状態に移行するまでに、本発
明のＳＤＲＡＭコントローラがどのように動作するか
を、図５のフローチャートおよび図６のタイミングチャ
ートのそれぞれを参照して説明する。
【００７２】まず、システム４００が通常状態にあり、
スタンバイ状態に移行する要求が出されたとする。ここ
でシステム４００は複数あるＳＤＲＡＭのうち、格納し
ているデータが不要であるものと格納しているデータの
保持が必要なものを判断する（ステップＳ５１）。ここ
ではＳＤＲＡＭ１０８Ａに格納してあるデータは保持す
る必要があり、ＳＤＲＡＭ１０８Ｂおよび１０８Ｃに格
納してあるデータは不要であるものとする。
スタンバイ状態に移行する要求が出されたとする。ここ
でシステム４００は複数あるＳＤＲＡＭのうち、格納し
ているデータが不要であるものと格納しているデータの
保持が必要なものを判断する（ステップＳ５１）。ここ
ではＳＤＲＡＭ１０８Ａに格納してあるデータは保持す
る必要があり、ＳＤＲＡＭ１０８Ｂおよび１０８Ｃに格
納してあるデータは不要であるものとする。
【００７３】ＭＰＵ１０１はＳＤＲＡＭコントローラ４
０２に対してデータ保持が不要であるＳＤＲＡＭに対応
した電源制御レジスタ４０３Ｂおよび４０３Ｃにハイレ
ベルを格納させ、データ保持が必要であるＳＤＲＡＭに
対応した電源制御レジスタ４０３Ａにはロウレベルを格
納させる（ステップＳ５２）。
０２に対してデータ保持が不要であるＳＤＲＡＭに対応
した電源制御レジスタ４０３Ｂおよび４０３Ｃにハイレ
ベルを格納させ、データ保持が必要であるＳＤＲＡＭに
対応した電源制御レジスタ４０３Ａにはロウレベルを格
納させる（ステップＳ５２）。
【００７４】次に、時刻ＴＳ５３で、ＭＰＵ１０１はＳ
ＤＲＡＭをセルフリフレッシュモードにするための要求
を出し、ＳＤＲＡＭコントローラ４０２は、クロックエ
ネーブルＣＫＥをロウレベルにし、クロックＣＬＫの発
振を停止させてＳＤＲＡＭ１０８Ａ，Ｂ，Ｃをセルフリ
フレッシュモードに移行させる（ステップＳ５３）。次
に、時刻ＴＳ５４で、ＭＰＵ１０１は自身をスタンバイ
状態にし、システムはスタンバイ状態となる（ステップ
Ｓ５４）。そして、時刻ＴＳ５５で、ＳＤＲＡＭ１０８
Ａ，Ｂ，Ｃがセルフリフレッシュ状態になったのち、Ｓ
ＤＲＡＭコントローラ４０２の電源制御回路４０９Ｂお
よび４０９ＣはＳＤＲＡＭ１０８Ｂと１０８Ｃの電源を
オフにする（ステップＳ５５）。
ＤＲＡＭをセルフリフレッシュモードにするための要求
を出し、ＳＤＲＡＭコントローラ４０２は、クロックエ
ネーブルＣＫＥをロウレベルにし、クロックＣＬＫの発
振を停止させてＳＤＲＡＭ１０８Ａ，Ｂ，Ｃをセルフリ
フレッシュモードに移行させる（ステップＳ５３）。次
に、時刻ＴＳ５４で、ＭＰＵ１０１は自身をスタンバイ
状態にし、システムはスタンバイ状態となる（ステップ
Ｓ５４）。そして、時刻ＴＳ５５で、ＳＤＲＡＭ１０８
Ａ，Ｂ，Ｃがセルフリフレッシュ状態になったのち、Ｓ
ＤＲＡＭコントローラ４０２の電源制御回路４０９Ｂお
よび４０９ＣはＳＤＲＡＭ１０８Ｂと１０８Ｃの電源を
オフにする（ステップＳ５５）。
【００７５】ここでシステム４００はスタンバイ状態に
移行し、全体の消費電力は低くなる。ＳＤＲＡＭ１０８
Ａは電源がオフされないので、セルフリフレッシュモー
ドで格納されたデータを保持したままとなる。
移行し、全体の消費電力は低くなる。ＳＤＲＡＭ１０８
Ａは電源がオフされないので、セルフリフレッシュモー
ドで格納されたデータを保持したままとなる。
【００７６】キー入力や外部割込みなどのスタンバイ状
態を解除する要因が発生するまでシステム４００はスタ
ンバイ状態に保持される（ステップＳ５６および時刻Ｔ
Ｓ５６）。
態を解除する要因が発生するまでシステム４００はスタ
ンバイ状態に保持される（ステップＳ５６および時刻Ｔ
Ｓ５６）。
【００７７】時刻ＴＳ５７でスタンバイ状態を解除する
要因が発生すると、ＭＰＵ１０１はスタンバイ状態から
通常状態に移行し（ステップＳ５７）、最初にＳＤＲＡ
Ｍコントローラ４０２に対してオフしているＳＤＲＡＭ
の電源をオンさせる要求を出す。ＳＤＲＡＭコントロー
ラ４０２は要求を受け、電源制御回路４０９Ｂ、４０９
ＣがＳＤＲＡＭ１０８Ｂ、１０８Ｃの電源をオンにする
（ステップＳ５８）。ＳＤＲＡＭ１０８Ｂ、１０８Ｃが
動作可能な状態になったのち、ＳＤＲＡＭコントローラ
４０２はＣＫＥをハイレベルにし、ＣＬＫの発振を開始
させる。次に、ＳＤＲＡＭコントローラ４０２は初期化
回路１０７を動作させ、ＳＤＲＡＭ１０８Ｂ，１０８Ｃ
を初期化させる（ステップＳ５９）。
要因が発生すると、ＭＰＵ１０１はスタンバイ状態から
通常状態に移行し（ステップＳ５７）、最初にＳＤＲＡ
Ｍコントローラ４０２に対してオフしているＳＤＲＡＭ
の電源をオンさせる要求を出す。ＳＤＲＡＭコントロー
ラ４０２は要求を受け、電源制御回路４０９Ｂ、４０９
ＣがＳＤＲＡＭ１０８Ｂ、１０８Ｃの電源をオンにする
（ステップＳ５８）。ＳＤＲＡＭ１０８Ｂ、１０８Ｃが
動作可能な状態になったのち、ＳＤＲＡＭコントローラ
４０２はＣＫＥをハイレベルにし、ＣＬＫの発振を開始
させる。次に、ＳＤＲＡＭコントローラ４０２は初期化
回路１０７を動作させ、ＳＤＲＡＭ１０８Ｂ，１０８Ｃ
を初期化させる（ステップＳ５９）。
【００７８】初期化が終わるとＳＤＲＡＭコントローラ
１０２は、オートリフレッシュ回路を動作させ、ＳＤＲ
ＡＭ１０８Ａ、１０８Ｂ、１０８Ｃは通常状態へ移行す
る（Ｓ５Ａ）。ここでシステム４００は完全に通常状態
に移行する。
１０２は、オートリフレッシュ回路を動作させ、ＳＤＲ
ＡＭ１０８Ａ、１０８Ｂ、１０８Ｃは通常状態へ移行す
る（Ｓ５Ａ）。ここでシステム４００は完全に通常状態
に移行する。
【００７９】第２の実施の形態では、スタンバイ状態に
おいてＳＤＲＡＭごとに電源のオン／オフが切り替えら
れるため、フレキシブルに消費電力の低減を行うことが
可能である。
おいてＳＤＲＡＭごとに電源のオン／オフが切り替えら
れるため、フレキシブルに消費電力の低減を行うことが
可能である。
【００８０】第２の実施の形態では、ＳＤＲＡＭの個数
が３個である場合について説明したが、Ｎ（Ｎは１以上
の任意の整数）個の場合でも同様である。
が３個である場合について説明したが、Ｎ（Ｎは１以上
の任意の整数）個の場合でも同様である。
【００８１】次に、図面を参照して、この発明の第３の
実施形態を説明する。図７は、この発明の第３の実施形
態に係るＳＤＲＡＭコントローラを含むシステムの構成
を示す。
実施形態を説明する。図７は、この発明の第３の実施形
態に係るＳＤＲＡＭコントローラを含むシステムの構成
を示す。
【００８２】システム７００は、ＭＰＵ１０１と、ＳＤ
ＲＡＭコントローラ７０２と、ＳＤＲＡＭ１０８と、図
示されていないがその他の周辺回路とを含み、携帯情報
端末などに搭載されて処理を行うものである。
ＲＡＭコントローラ７０２と、ＳＤＲＡＭ１０８と、図
示されていないがその他の周辺回路とを含み、携帯情報
端末などに搭載されて処理を行うものである。
【００８３】ＳＤＲＡＭコントローラ７０２は、電源制
御信号７０３と、制御回路１０４と、セルフリフレッシ
ュ回路１０５と、オートリフレッシュ回路１０６と、初
期化回路１０７と、電源制御回路１０９とを具備し、Ｓ
ＤＲＡＭ１０８に対してデータの読み書き等のアクセス
やリフレッシュ動作の制御を行う。
御信号７０３と、制御回路１０４と、セルフリフレッシ
ュ回路１０５と、オートリフレッシュ回路１０６と、初
期化回路１０７と、電源制御回路１０９とを具備し、Ｓ
ＤＲＡＭ１０８に対してデータの読み書き等のアクセス
やリフレッシュ動作の制御を行う。
【００８４】第３の実施形態では第１の実施形態におけ
る電源制御レジスタ１０３に相当するものとして、電源
制御信号７０３が用意されている。第１の実施形態で
は、ＭＰＵ１０１が電源制御レジスタ１０３へのハイレ
ベル／ロウレベルの設定を指示したが、第３の実施形態
では、代わりに外部からの指示によってＳＤＲＡＭに格
納されたデータの保持が必要または不要であると切り替
えることができる。
る電源制御レジスタ１０３に相当するものとして、電源
制御信号７０３が用意されている。第１の実施形態で
は、ＭＰＵ１０１が電源制御レジスタ１０３へのハイレ
ベル／ロウレベルの設定を指示したが、第３の実施形態
では、代わりに外部からの指示によってＳＤＲＡＭに格
納されたデータの保持が必要または不要であると切り替
えることができる。
【００８５】したがって、第１の実施形態における電源
制御レジスタ１０３を電源制御信号７０３と読み替え、
かつＭＰＵ１０１による設定が外部から入力される信号
により行われると読み替えることで、動作の説明は同様
である。
制御レジスタ１０３を電源制御信号７０３と読み替え、
かつＭＰＵ１０１による設定が外部から入力される信号
により行われると読み替えることで、動作の説明は同様
である。
【００８６】第３の実施形態ではＳＤＲＡＭの個数が１
つである場合に付いて説明したが、この発明の第２の実
施の形態のように、複数のＳＤＲＡＭに対応する複数の
電源制御信号と複数の電源制御回路を設けることで個別
にスタンバイ状態時の電源制御を行うことが可能であ
る。
つである場合に付いて説明したが、この発明の第２の実
施の形態のように、複数のＳＤＲＡＭに対応する複数の
電源制御信号と複数の電源制御回路を設けることで個別
にスタンバイ状態時の電源制御を行うことが可能であ
る。
【００８７】次に、この発明の第４の実施形態を説明す
る。図２のフローチャートにおいて、ステップＳ２Ｄで
ＳＤＲＡＭの電源をオンにする旨が書かれている。ここ
でＳＤＲＡＭの電源をオンにする要求をＭＰＵ１０１が
出すと第１の実施形態では、説明した。
る。図２のフローチャートにおいて、ステップＳ２Ｄで
ＳＤＲＡＭの電源をオンにする旨が書かれている。ここ
でＳＤＲＡＭの電源をオンにする要求をＭＰＵ１０１が
出すと第１の実施形態では、説明した。
【００８８】しかし、従来のＳＤＲＡＭコントローラと
の整合性を取るために、ＭＰＵ１０１からＳＤＲＡＭの
電源をオンにする要求を出さず、通常モードへの移行あ
るいは初期化回路１０７が動作するという条件によりＳ
ＤＲＡＭコントローラ１０２がＳＤＲＡＭ１０８の電源
をオンにするという制御をしてもよい。
の整合性を取るために、ＭＰＵ１０１からＳＤＲＡＭの
電源をオンにする要求を出さず、通常モードへの移行あ
るいは初期化回路１０７が動作するという条件によりＳ
ＤＲＡＭコントローラ１０２がＳＤＲＡＭ１０８の電源
をオンにするという制御をしてもよい。
【００８９】第４の実施形態では、ＭＰＵ１０１はＳＤ
ＲＡＭの電源をオンする、またはオフするという制御を
しなくとも、ＳＤＲＡＭコントローラが判断してＳＤＲ
ＡＭの電源を制御するので、余分な処理をしなくても消
費電力を低減できる効果がある。
ＲＡＭの電源をオンする、またはオフするという制御を
しなくとも、ＳＤＲＡＭコントローラが判断してＳＤＲ
ＡＭの電源を制御するので、余分な処理をしなくても消
費電力を低減できる効果がある。
【００９０】
【発明の効果】以上説明したように、この発明のＳＤＲ
ＡＭコントローラによれば、システムがスタンバイ状態
にあるときにシステムで用いるＳＤＲＡＭの電源を任意
にオン／オフすることができ、低消費電力化を図ること
が可能となる効果がある。
ＡＭコントローラによれば、システムがスタンバイ状態
にあるときにシステムで用いるＳＤＲＡＭの電源を任意
にオン／オフすることができ、低消費電力化を図ること
が可能となる効果がある。
【００９１】またシステムに必要なデータを格納してい
るＳＤＲＡＭについては電源をオフしないことで、スタ
ンバイ状態から通常状態への移行時にかかる時間が長く
ならない効果もある。
るＳＤＲＡＭについては電源をオフしないことで、スタ
ンバイ状態から通常状態への移行時にかかる時間が長く
ならない効果もある。
【図１】本発明の第１の実施の形態に係るシステムの構
成を示す図である。
成を示す図である。
【図２】本発明の第１の実施の形態に係るスタンバイ状
態と通常状態への移行時の動作内容を示すフローチャー
トである。
態と通常状態への移行時の動作内容を示すフローチャー
トである。
【図３】本発明の第１の実施の形態に係るスタンバイ状
態と通常状態への移行時の動作を示すタイミングチャー
トである。
態と通常状態への移行時の動作を示すタイミングチャー
トである。
【図４】本発明の第２の実施の形態に係るシステムの構
成を示す図である。
成を示す図である。
【図５】本発明の第２の実施の形態に係るスタンバイ状
態と通常状態への移行時の動作内容を示すフローチャー
トである。
態と通常状態への移行時の動作内容を示すフローチャー
トである。
【図６】本発明の第２の実施の形態に係るスタンバイ状
態と通常状態への移行時の動作を示すタイミングチャー
トである。
態と通常状態への移行時の動作を示すタイミングチャー
トである。
【図７】本発明の第３の実施の形態に係るシステムの構
成を示す図である。
成を示す図である。
【図８】従来例のシステムの構成を示す図である。
【図９】従来例のスタンバイ状態と通常状態への移行時
の動作内容を示すフローチャートである。
の動作内容を示すフローチャートである。
【図１０】従来例のスタンバイ状態と通常状態への移行
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【図１１】従来例（特開平７−０６１０５９号公報記
載）の印字装置のコントロール部の構成を示す図であ
る。
載）の印字装置のコントロール部の構成を示す図であ
る。
【図１２】本発明の実施の形態に係る電源制御レジスタ
の構成を示す図である。
の構成を示す図である。
【図１３】本発明の実施の形態に係る制御回路の構成を
示す図である。
示す図である。
１００ 本発明の第１の実施の形態に係るシステム全
体の構成 １０１ ＭＰＵ １０２ ＳＤＲＡＭコントローラ １０３ 電源制御レジスタ １０４ 制御回路 １０５ セルフリフレッシュ回路 １０６ オートリフレッシュ回路 １０７ 初期化回路 １０８ ＳＤＲＡＭ １０９ 電源制御回路 ４００ 本発明の第２の実施の形態に係るシステム全
体の構成 ４０２ ＳＤＲＡＭコントローラ ４０３Ａ，４０３Ｂ，４０３Ｃ 電源制御レジスタ ４０４ 制御回路 ４０９Ａ，４０９Ｂ，４０９Ｃ 電源制御回路 ７００ 本発明の第３の実施の形態に係るシステム全
体の構成 ７０２ ＳＤＲＡＭコントローラ ８００ 従来の技術のＳＤＲＡＭコントローラに係る
システム全体の構成 ８０２ ＳＤＲＡＭコントローラ ８０４ 制御回路
体の構成 １０１ ＭＰＵ １０２ ＳＤＲＡＭコントローラ １０３ 電源制御レジスタ １０４ 制御回路 １０５ セルフリフレッシュ回路 １０６ オートリフレッシュ回路 １０７ 初期化回路 １０８ ＳＤＲＡＭ １０９ 電源制御回路 ４００ 本発明の第２の実施の形態に係るシステム全
体の構成 ４０２ ＳＤＲＡＭコントローラ ４０３Ａ，４０３Ｂ，４０３Ｃ 電源制御レジスタ ４０４ 制御回路 ４０９Ａ，４０９Ｂ，４０９Ｃ 電源制御回路 ７００ 本発明の第３の実施の形態に係るシステム全
体の構成 ７０２ ＳＤＲＡＭコントローラ ８００ 従来の技術のＳＤＲＡＭコントローラに係る
システム全体の構成 ８０２ ＳＤＲＡＭコントローラ ８０４ 制御回路
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フロントページの続き
Ｆターム(参考） 5B060 MM01
5M024 AA18 AA20 AA50 BB22 BB29
BB37 BB39 EE05 FF20 JJ02
JJ32 KK18 PP01 PP02 PP07
PP10
Claims (11)
- 【請求項１】 マイクロプロセッサからの指示によりシ
ンクロナスＤＲＡＭに対して、リードライトを含む各動
作の制御を行うシンクロナスＤＲＡＭコントローラであ
って、前記シンクロナスＤＲＡＭが低消費電力状態時の
電源のオン／オフを指定するための電源状態指定回路
と、 前記電源状態指定回路と前記マイクロプロセッサからの
指示により前記シンクロナスＤＲＡＭコントローラに内
蔵する各回路の動作を制御する制御回路と、 前記制御回路によって前記シンクロナスＤＲＡＭの電源
をオン／オフ制御する電源制御回路とを備え、 前記マイクロプロセッサがスタンバイ状態の時に前記シ
ンクロナスＤＲＡＭに格納されたデータの保持が必要か
不要かを、システムのアプリケーションが自由に選択
し、スタンバイ状態時に格納されたデータが不要な前記
シンクロナスＤＲＡＭの電源をオフさせることを特徴と
するシンクロナスＤＲＡＭコントローラ。 - 【請求項２】 前記電源状態指定回路による指示と、低
消費電力状態へ移行する旨のマイクロプロセッサからの
指示により、前記シンクロナスＤＲＡＭの電源をオフに
する制御を行い、前記シンクロナスＤＲＡＭが通常状態
へ移行する時はマイクロプロセッサからの指示によりシ
ンクロナスＤＲＡＭの電源をオンにする制御を行うこと
を特徴とする請求項１記載のシンクロナスＤＲＡＭコン
トローラ。 - 【請求項３】 前記電源状態指定回路は、前記シンクロ
ナスＤＲＡＭコントローラ外部から書き込むことができ
る保持回路を具備することを特徴とする請求項１または
２記載のシンクロナスＤＲＡＭコントローラ。 - 【請求項４】 前記電源状態指定回路は、前記シンクロ
ナスＤＲＡＭコントローラ外部から入力される信号で制
御されることを特徴とする請求項１または２記載のシン
クロナスＤＲＡＭコントローラ。 - 【請求項５】 前記電源制御回路は、前記ＳＤＲＡＭを
セルフリフレッシュモードにしたときに、前記ＳＤＲＡ
Ｍの電源をオフする指示情報を保持する請求項１、２、
３または４記載のシンクロナスＤＲＡＭコントローラ。 - 【請求項６】 前記電源制御回路は、レジスタのアドレ
スをアドレスデコーダで解読し、該当するアドレスであ
れば、書き込み信号の立ち上がりでデータバス上のデー
タを保持する請求項５記載のシンクロナスＤＲＡＭコン
トローラ。 - 【請求項７】 前記制御回路は、アドレスデコーダの機
能を有し、前記ＳＤＲＡＭのアドレスと、前記ＳＤＲＡ
Ｍコントローラ用のアドレスを区別するアドレス生成回
路と、 前記ＭＰＵ１０１からの指示を判断し、各部の動作の制
御を行うコマンド生成回路と、 アドレスとデータ両方のバスからデータを読み書きし、
前記ＳＤＲＡＭコントローラの動作を設定する制御レジ
スタとを具備する請求項１、２、３、４、５または６記
載のシンクロナスＤＲＡＭコントローラ。 - 【請求項８】 前記制御回路は、前記ＳＤＲＡＭへ書き
込むとき、または読み出すときに、前記ＭＰＵと前記Ｓ
ＤＲＡＭの双方のタイミングを合わせるためのハンドシ
ェイクをするデータラッチおよびとラッチのそれぞれを
具備する請求項７記載のシンクロナスＤＲＡＭコントロ
ーラ。 - 【請求項９】 前記コマンド生成回路は、タイミングを
生成するタイマ、指示を判断し動作させるデコーダおよ
びシーケンサから構成される請求項７または８載のシン
クロナスＤＲＡＭコントローラ。 - 【請求項１０】 請求項１、２、３、４、５、６、７、
８または９記載のシンクロナスＤＲＡＭコントローラに
適用される制御方法であって、前記マイクロプロセッサ
がスタンバイ状態の時にＳＤＲＡＭに格納されたデータ
の保持が必要か不要かをシステムのアプリケーションが
自由に選択できるステップと、前記スタンバイ状態時に
格納されたデータが不要な場合、前記ＳＤＲＡＭの電源
をオフさせるステップとを有することを特徴とするシン
クロナスＤＲＡＭコントローラの制御方法。 - 【請求項１１】 前記電源状態指定回路による指示と、
低消費電力状態へ移行する旨のマイクロプロセッサから
の指示により、前記シンクロナスＤＲＡＭの電源をオフ
にする制御を行うステップと、前記シンクロナスＤＲＡ
Ｍが通常状態へ移行する時はマイクロプロセッサからの
指示によりシンクロナスＤＲＡＭの電源をオンにする制
御を行うステップとを有する請求項１０記載のシンクロ
ナスＤＲＡＭコントローラの制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327957A JP2003131935A (ja) | 2001-10-25 | 2001-10-25 | シンクロナスｄｒａｍコントローラおよびその制御方法 |
| US10/278,567 US20030084235A1 (en) | 2001-10-25 | 2002-10-23 | Synchronous DRAM controller and control method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001327957A JP2003131935A (ja) | 2001-10-25 | 2001-10-25 | シンクロナスｄｒａｍコントローラおよびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003131935A true JP2003131935A (ja) | 2003-05-09 |
Family
ID=19144108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001327957A Pending JP2003131935A (ja) | 2001-10-25 | 2001-10-25 | シンクロナスｄｒａｍコントローラおよびその制御方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2003131935A (ja) |
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| JP2011059937A (ja) * | 2009-09-09 | 2011-03-24 | Seiko Epson Corp | 電子機器 |
| JP2014016696A (ja) * | 2012-07-06 | 2014-01-30 | Toshiba Corp | メモリ制御装置、半導体装置、およびシステムボード |
| JP2015092372A (ja) * | 2014-12-15 | 2015-05-14 | 株式会社東芝 | メモリ制御装置、半導体装置、システムボード、および情報処理装置 |
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| US9384818B2 (en) | 2005-04-21 | 2016-07-05 | Violin Memory | Memory power management |
| WO2007046481A1 (ja) * | 2005-10-20 | 2007-04-26 | Matsushita Electric Industrial Co., Ltd. | メモリ制御装置 |
| US20120030420A1 (en) | 2009-04-22 | 2012-02-02 | Rambus Inc. | Protocol for refresh between a memory controller and a memory device |
| JP6072661B2 (ja) * | 2013-09-30 | 2017-02-01 | ルネサスエレクトロニクス株式会社 | データ処理装置、マイクロコントローラ、及び半導体装置 |
| US9298602B2 (en) | 2013-11-27 | 2016-03-29 | Lenovo (Singapore) Pte. Ltd. | Nonvolatile random access memory use |
| US10055236B2 (en) * | 2015-07-02 | 2018-08-21 | Sandisk Technologies Llc | Runtime data storage and/or retrieval |
| KR102373544B1 (ko) | 2015-11-06 | 2022-03-11 | 삼성전자주식회사 | 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-10-25 JP JP2001327957A patent/JP2003131935A/ja active Pending
-
2002
- 2002-10-23 US US10/278,567 patent/US20030084235A1/en not_active Abandoned
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| US9405350B2 (en) | 2012-07-06 | 2016-08-02 | Kabushiki Kaisha Toshiba | Memory control device, semiconductor device, and system board |
| JP2015092372A (ja) * | 2014-12-15 | 2015-05-14 | 株式会社東芝 | メモリ制御装置、半導体装置、システムボード、および情報処理装置 |
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