JP2005339659A - 半導体記憶装置及びその動作方法 - Google Patents
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Abstract
【解決手段】 複数のライトレジスタ22と,一のバーストサイクルにおいて書込データをライトレジスタ22に順次に書き込むデータ入力バッファ21と,複数のライトレジスタ22それぞれに対応する複数のライトリリースフラグWRkを保持するライトリリースレジスタ25と,データの書込が行われたとき書込が行われたライトレジスタ22に対応するライトリリースフラグWRkをセットするライトスイッチ信号発生回路24と,ライトアンプ23とを含む。ライトアンプ23は,制御信号/CEによってバーストサイクルの中止が指示されたとき,セットされているライトリリースフラグWRkに対応するライトレジスタ22kに保持されている書込データを,選択的に,且つ,同時にメモリアレイ11に書き込む。
【選択図】 図1
Description
一のバーストサイクルにおいて,書き込みデータを複数のライトレジスタ(22)に順次に書き込むステップと,
複数のライトレジスタ(22)への書き込みデータの書き込みが行われたとき,書き込みが行われたライトレジスタ(22)に対応するライトリリースフラグ(WRk)をセットするステップと,
バーストサイクルの中止を指示する制御信号(/CE)を入力するステップと,
制御信号(/CE)に応答して,セットされているライトリリースフラグ(WRk)二対応するライトレジスタ(22)に保持されている前記書き込みデータを,選択的に,且つ,同時にメモリアレイ(11)に書き込むステップ
とを含む。
書き込みデータの上位バイトと下位バイトとの少なくとも一方のバイトをイネーブルにするステップと,
一のバーストサイクルにおいて,書き込みデータの該少なくとも一方のバイトを複数のライトレジスタ(22)に順次に書き込むステップと,
複数のライトレジスタ(22)に上位バイトの書き込みが行われたとき,書き込みが行われたライトレジスタ(22)に対応する上位ライトリリースフラグ(WRU k)をセットするステップと,
複数のライトレジスタ(22)への書き込みデータの下位バイトの書き込みが行われたとき,書き込みが行われたライトレジスタ(22)に対応する下位ライトリリースフラグ(WRL k)をセットするステップと,
バーストサイクルの中止を指示する制御信号(/CE)を入力するステップと,
制御信号(/CE)に応答して,セットされている上位ライトリリースフラグ(WRU k)に対応するライトレジスタ(22)に保持されている書き込みデータの上位バイトと,セットされている下位ライトリリースフラグ(WRL k)に対応するライトレジスタ(22)に保持されている書き込みデータの下位バイトとを選択的に,且つ,同時にメモリアレイ(11)に書き込むステップ
とを含む。
1.全体構成
図1を参照して,本発明による半導体記憶装置の実施の第1形態では,擬似SRAM10に,メモリ部1と,データ入出力部2と,制御回路部3とが設けられている。
データ入出力部2は,書き込み回路系2aと,読み出し回路系2bとを備えている。書き込み回路系2aは,データピンDQに入力される書き込みデータをメモリアレイ11に書き込む回路群であり,読み出し回路系2bは,メモリアレイ11から読み出される読み出しデータをデータピンDQを介して外部に出力する回路群である。以下では,書き込み回路系2aと読み出し回路系2bの構成が詳細に説明される。
書き込み回路系2aは,データ入力バッファ21と,16個のライトレジスタ22と,ライトアンプ23と,ライトスイッチ信号発生回路24と,ライトリリースレジスタ25とを備えている。ただし図を簡略化するために,図1には,ライトレジスタ22は,一つのブロックとして図示されている。ライトレジスタ22の数は,最大バースト長と同じであることに留意されたい。
図3は,ライトレジスタ22を構成するライトレジスタ22kの詳細な構成を示す回路図である。各ライトレジスタ22kは,書き込みデータDI0−DI15をそれぞれに受け取る入力端子410−4115と,入力端子410−4115にそれぞれに接続された16個のラッチ回路420−4215を備えている。各ラッチ回路42は,NMOSトランジスタ43と,マスターラッチ44と,NMOSトランジスタ45と,スレーブラッチ46とを含む。マスターラッチ44は,一の出力が他の入力に接続されたインバータ44a,44bから構成され,スレーブラッチ46は,一の出力が他の入力に接続されたインバータ46a,46bから構成されている。スレーブラッチ46の出力は,出力端子470−4715に接続され,出力端子470−4715から書き込みデータWB0(k)−WB15(k)が出力される。
読み出し回路系2bは,図1に示されているように,データアンプ26と,リードレジスタ27と,リードスイッチ信号発生回路28と,データ出力バッファ29とを備えている。
図6は,制御回路部3の構成を示すブロック図である。制御回路部3は,内部クロック発生回路31と,アドレス入力バッファ32と,チップイネーブル信号バッファ33と,リードライトコマンド信号発生回路34と,バーストカウンタ回路35と,バーストアドレス発生回路36と,メモリアレイ/アンプ制御回路37と,ライトリリースレジスタ制御信号発生回路38とを備えている。概略的には,制御回路部3の構成及び動作は,ライトリリースレジスタ制御信号発生回路38を備えていることを除いて,一般的な擬似SRAMの制御回路の構成と同一である。
(1)書き込み動作
本実施の形態における擬似SRAM10は,書き込みデータの選択的な書き込みを実現するために,バーストサイクルの途中で書き込み動作が中止可能に構成される。書き込み動作がされると,当該擬似SRAM10は,中止されるまでにライトレジスタ22に書き込まれた書き込みデータを選択的にメモリアレイ11に書き込む。これにより,ユーザは,バーストサイクルで送られる一連の書き込みデータのうちの一部を,選択的に擬似SRAM10に書き込むことができる。本実施の形態では,チップイネーブル信号/CEがバーストサイクルの途中で非活性化されることにより,バーストサイクルの途中で書き込み動作が中止される。
図9は,本実施の形態における擬似SRAM10の読み出し動作を示すタイミングチャートである。
以上に説明されているように,本実施の形態の擬似SRAM10は,バーストサイクルの途中で書き込み動作が中止であるように可能に構成される。書き込み動作が中止されると,ライトアンプ23は,ライトリリースフラグWR0−WR15を参照して,当該バーストサイクルが中止されるまでに書き込みが行われたライトレジスタ22を認識し,書き込みが行われたライトレジスタ22に保持されている書き込みデータのみを選択的にメモリアレイ11に書き込む。このような動作により,本実施の形態の擬似SRAM10は,ライトレジスタに保存される書き込みデータの選択的な書き込みを,データマスク信号を使用せずに実現することができる。
1.全体構成
図10は,実施の第2形態における擬似SRAM20の構成を示すブロック図である。実施の第2形態の擬似SRAM20は,概略的には,実施の第1形態の擬似SRAM10と類似した構成を有している;実施の第2形態の擬似SRAM20と実施の第1形態の擬似SRAM10との違いは,擬似SRAM20は,メモリアレイ11へのデータのアクセスを,上位バイトと下位バイトとで独立して行うことができるように構成されることにある。ここで上位バイトとは,データピンDQ8−DQ15を介してアクセスされるバイトであり,下位バイトとは,データピンDQ0−DQ15を介してアクセスされるバイトである。上位バイトと下位バイトとの独立的なアクセスを実現するために,当該擬似SRAM20にはバイトセレクト信号/UB,/LBが供給される。上位バイトセレクト信号/UBは,上位バイトのアクセスをイネーブルにする信号であり,下位バイトセレクト信号/LBは,下位バイトのアクセスをイネーブルにする信号である。具体的には,実施の第2形態の擬似SRAM20の構成は,以下に述べられるように変更される。
図14は,本実施の形態における擬似SRAM20の書き込み動作を示すタイミングチャートである。
以上に説明されているように,本実施の形態の擬似SRAM20は,バーストサイクルが途中で中止された場合には,それまでにライトレジスタ22に書き込まれた書き込みデータを,選択的にメモリアレイ11に書き込むことができる。このような動作により,本実施の形態の擬似SRAM10は,ライトレジスタ22に保持されている書き込みデータの選択的な書き込みを,データマスク信号DQMを使用せずに実現することができる。
実施の第1形態及び第2形態では,本発明が適用された擬似SRAMが開示されており,そして,本発明は,DRAMセルを搭載した擬似SRAMに最も好適に適用される;しかしながら,本発明が他の半導体記憶装置に適用可能であり,特に,メモリアレイのアクセスが高速でない半導体記憶装置に好適であることは,当業者にとって自明的である。従って,本発明の技術的範囲は,擬似SRAMにのみ向けられていると解釈されてはならない。
2:データ入出力部
2a:書き込み回路系
2b:読み出し回路系
3:制御回路部
11:メモリアレイ
12:カラムデコーダ
13:ローデコーダ
14:センスアンプ
21:データ入力バッファ
22:ライトレジスタ
23:ライトアンプ
24:ライトスイッチ信号発生回路
25,25U,25L:ライトリリースレジスタ
26:データアンプ
27:リードレジスタ
28:リードスイッチ信号発生回路
29:データ出力バッファ
31:内部クロック発生回路
32:アドレス入力バッファ
33:チップイネーブル信号バッファ
34:リードライトコマンド信号発生回路
35:バーストカウンタ回路
36:バーストアドレス発生回路
37:メモリアレイ/アンプ制御回路
38:ライトリリースレジスタ制御信号発生回路
41:入力端子
42:ラッチ回路
43:NMOSトランジスタ
44:マスターラッチ
44a,44b:インバータ
45:NMOSトランジスタ
46:スレーブラッチ
46a,46b:インバータ
47:出力端子
51:接地端子
51U,51L:入力端子
52:ラッチ回路
53:NMOSトランジスタ
54:マスターラッチ
54a,54b:インバータ
55:NMOSトランジスタ
56:スレーブラッチ
56a,56b:インバータ
57:PMOSトランジスタ
58:出力端子
Claims (9)
- メモリアレイと,
複数のライトレジスタと,
一のバーストサイクルにおいて書き込みデータを順次に受け取り,前記書き込みデータを前記複数のライトレジスタに順次に書き込む入力バッファ回路と,
複数のライトレジスタにそれぞれに対応する複数のライトリリースフラグを保持するライトリリースレジスタと,
前記複数のライトレジスタへの前記書き込みデータの書き込みが行われたとき,書き込みが行われた前記ライトレジスタに対応する前記ライトリリースフラグをセットするライトリリースレジスタ制御部と,
ライトアンプ
とを含み,
前記ライトアンプは,制御信号によって前記バーストサイクルの中止が指示されたとき,セットされている前記ライトリリースフラグに対応する前記ライトレジスタに保持されている前記書き込みデータを,選択的に,且つ,同時に前記メモリアレイに書き込む
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって,
前記ライトアンプは,前記バーストサイクルが中止されなかった場合,前記複数のライトレジスタに書き込まれている前記書き込みデータの全てを,同時に前記メモリアレイに書き込む
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって,
更に,
前記複数のライトリリースフラグは,前記バーストサイクルの開始時にはリセットされている
半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって,
レジスタイニシャライズ信号を前記ライトリリースレジスタに供給するレジスタイニシャライズ信号発生回路を備え,
前記レジスタイニシャライズ信号は,前記バーストサイクルが開始される前に,活性化され,
前記ライトリリースレジスタは,前記レジスタイニシャライズ信号が活性化されたことに応答して,前記複数のライトリリースフラグの全てをリセットする
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって,
更に,
バーストアドレスを発生するバーストアドレス発生回路
を備え,
前記ライトリリースレジスタ制御部は,前記バーストアドレスに応答して,前記複数のライトレジスタのうちから前記書き込みデータが書き込まれる選択ライトレジスタを選択し,且つ,前記選択ライトレジスタをイネーブルにするライトスイッチアドレス信号を生成し,
とを備え,
前記ライトリリースレジスタは,前記ライトスイッチアドレス信号に応答して,前記複数のライトリリースフラグのうちの前記選択ライトレジスタに対応するフラグをセットする
半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって,
前記制御信号は,当該半導体記憶装置をイネーブルにするチップイネーブル信号である
半導体記憶装置。 - メモリアレイと,
複数のライトレジスタと,
一のバーストサイクルにおいて書き込みデータを順次に受け取り,前記書き込みデータを前記複数のライトレジスタに順次に書き込む入力バッファ回路と,
前記複数のライトレジスタにそれぞれに対応する複数の上位ライトリリースフラグを保持する上位ライトリリースレジスタと,
前記複数のライトレジスタにそれぞれに対応する複数の下位ライトリリースフラグを保持する下位ライトリリースレジスタと,
前記複数のライトレジスタへの前記書き込みデータの上位バイトの書き込みが行われたとき,書き込みが行われた前記ライトレジスタに対応する前記上位ライトリリースフラグをセットし,且つ,前記複数のライトレジスタへの前記書き込みデータの下位バイトの書き込みが行われたとき,書き込みが行われた前記ライトレジスタに対応する前記下位ライトリリースフラグをセットするライトリリースレジスタ制御部と,
ライトアンプ
とを含み,
前記ライトアンプは,制御信号によって前記バーストサイクルの中止が指示されたとき,セットされている前記上位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの上位バイトと,セットされている前記下位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの下位バイトとを,選択的に,且つ,同時に前記メモリアレイに書き込む
半導体記憶装置。 - 複数のライトレジスタと,
前記複数のライトレジスタにそれぞれに対応する複数のライトリリースフラグを保持するライトリリースレジスタ
とを備えた半導体記憶装置の動作方法であって,
一のバーストサイクルにおいて,書き込みデータを前記複数のライトレジスタに順次に書き込むステップと,
前記複数のライトレジスタへの前記書き込みデータの書き込みが行われたとき,書き込みが行われた前記ライトレジスタに対応する前記ライトリリースフラグをセットするステップと,
前記バーストサイクルの中止を指示する制御信号を入力するステップと,
前記制御信号に応答して,セットされている前記ライトリリースフラグに対応する前記ライトレジスタに保持されている前記書き込みデータを,選択的に,且つ,同時にメモリアレイに書き込むステップ
とを含む
半導体記憶装置の動作方法。 - 複数のライトレジスタと,
前記複数のライトレジスタにそれぞれに対応する複数の上位ライトリリースフラグを保持する上位ライトリリースレジスタと,
前記複数のライトレジスタにそれぞれに対応する複数の下位ライトリリースフラグを保持する下位ライトリリースレジスタと,
とを備えた半導体記憶装置の動作方法であって,
書き込みデータの上位バイトと下位バイトとの少なくとも一方のバイトをイネーブルにするステップと,
一のバーストサイクルにおいて,前記書き込みデータの前記少なくとも一方のバイトを複数のライトレジスタに順次に書き込むステップと,
前記複数のライトレジスタに前記上位バイトの書き込みが行われたとき,書き込みが行われた前記ライトレジスタに対応する前記上位ライトリリースフラグをセットするステップと,
前記複数のライトレジスタへの前記書き込みデータの下位バイトの書き込みが行われたとき,書き込みが行われた前記ライトレジスタに対応する前記下位ライトリリースフラグをセットするステップと,
前記バーストサイクルの中止を指示する制御信号を入力するステップと,
前記制御信号に応答して,セットされている前記上位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの上位バイトと,セットされている前記下位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの下位バイトとを選択的に,且つ,同時に前記メモリアレイに書き込むステップ
とを含む
半導体記憶装置の動作方法。
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JP2003233989A (ja) * | 2002-02-07 | 2003-08-22 | Fujitsu Ltd | 半導体記憶装置及びプリチャージ方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008071477A (ja) * | 2006-09-13 | 2008-03-27 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのデータマスキング方法 |
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