JP2008226423A - ライトトレーニング機能を持つ半導体メモリ装置 - Google Patents

ライトトレーニング機能を持つ半導体メモリ装置 Download PDF

Info

Publication number
JP2008226423A
JP2008226423A JP2007226808A JP2007226808A JP2008226423A JP 2008226423 A JP2008226423 A JP 2008226423A JP 2007226808 A JP2007226808 A JP 2007226808A JP 2007226808 A JP2007226808 A JP 2007226808A JP 2008226423 A JP2008226423 A JP 2008226423A
Authority
JP
Japan
Prior art keywords
write
data
signal
semiconductor memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2007226808A
Other languages
English (en)
Other versions
JP2008226423A5 (ja
Inventor
Sang-Sic Yoon
相 植 尹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2008226423A publication Critical patent/JP2008226423A/ja
Publication of JP2008226423A5 publication Critical patent/JP2008226423A5/ja
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】本発明は、ライトトレーニング機能を安定して支援できる半導体メモリ装置を提供する。
【解決手段】本発明は、ライトデータ又はメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段とを備えることを特徴とする。
【選択図】図３

Description

本発明は、半導体回路技術に関し、特に、ライトトレーニング(Write Training)機能を持つ半導体メモリ装置に関する。
高速データ処理が要求されるチップセット(Chip-Set)のグラフィックスプロセッシングユニット(Graphics Processing Unit：ＧＰＵ)は、一般のデータ処理に先立ち、ライトトレーニング動作によりデータ処理の安全性を確保する。
図１ａ〜図１ｄを参照してライトトレーニング動作について説明する。
ノーマルライト動作では、図１ａに示すように、基準クロック(ＲＥＦＣＬＫ)の中央に整列されるようにデータが入力される。
ライトトレーニング動作では、図１ｂに示すように、基準クロック(ＲＥＦＣＬＫ)をシフトさせ、データが基準クロック(ＲＥＦＣＬＫ)のエッジに整列されるようにする。
しかしながら、ライトトレーニング動作の際、ストロボ(Strobe)タイミングにより、データが基準クロック(ＲＥＦＣＬＫ)のエッジに整列されない場合が発生し得る。
データが、図１ｃに示すように基準クロック(ＲＥＦＣＬＫ)よりも速い場合、図１ｄに示すように基準クロック(ＲＥＦＣＬＫ)よりも遅い場合、それぞれ基準クロック(ＲＥＦＣＬＫ)に対しプッシュ／プルを行うことで、図１ｂに示すようにエッジに整列させた後、元の状態に再シフトして正常動作時の最適のセットアップ／ホールド特性を持つようにすることが、前述のライトトレーニング動作の核心である。
ライトトレーニング動作は、半導体メモリ装置を使用するチップセットの制御により行われ、半導体メモリ装置は、チップセットから出力されたデータを保存し、さらにチップセットに出力する機能を支援すべきである。
しかしながら、従来の技術による半導体メモリ装置は、ライトトレーニング機能を支援するためのハードウェア及びソフトウェアを持っていない。ライトトレーニング機能を支援するためのソフトウェアが具備されても、半導体メモリ装置に基本的に具備されたメモリセルにライトトレーニング動作のための仮データを記録する場合、元のデータが変更されるという問題点がある。いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ公開特許US-2005-240744-A1（特許文献１）に開示されている。
米国公開特許US-2005/240744-A1号公報
よって、上記問題を解決すべくなされたものであり、本発明の目的は、ライトトレーニング機能を安定して支援できる半導体メモリ装置を提供することにある。
本発明のライトトレーニング機能を持つ半導体メモリ装置は、ライトデータ又はメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段とを備えることを特徴とする。
また、本発明のライトトレーニング機能を持つ半導体メモリ装置は、データのライト及びリード共用として使用されるデータラインと、前記データラインを介して外部から入力されるライトデータ又は前記データラインを介してメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段とを備えることを特徴とする。
また、本発明のライトトレーニング機能を持つ半導体メモリ装置は、ライトトレーニング信号に応じて、第１のデータラインを介して外部から入力されるライトデータ、及びメモリセルブロックから第２のデータラインを介して出力されるリードデータの一つを選択して出力するスイッチング手段と、前記スイッチング手段から出力されるデータを保存した後、出力制御信号によって出力する保存手段と、前記ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段とを備えることを特徴とする。
本発明によれば、既に半導体メモリ装置内に具備されたリード動作用レジスタを活用できるため、レジスタ及び面積の追加が不要になり、効率よく、優れた且つ安定したライトトレーニング機能を支援できる。さらに、安定したライトトレーニングが可能であるため、半導体メモリ装置及びこれを使用するシステム間のデータ処理性能を向上できる。
以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。
本発明によるライトトレーニング機能を持つ半導体メモリ装置２０は、図２に示すように、メモリセルブロック１００、パッド１１０、直列／並列変換部(以下、ＳＰＣ)１２０、ライトドライバー１３０、第１のデータバス反転部(以下、ＤＢＩ＿１)１４０、第２のデータバス反転部(ＤＢＩ＿２)１５０、多重化部(以下、ＭＵＸ)１６０、レジスタ１７０、並列／直列変換部(以下、ＰＳＣ)１８０及びトレーニングレジスタ１９０を備える。
メモリセルブロック１００は、ライトストロボ信号(ＷＴＳＴＢＰ)により外部からデータを受信してメモリセルに書込み、リードストロボ信号(ＩＯＳＡＳＴＢＰ)によりメモリセルに書き込まれたデータを外部に出力する。
パッド１１０は、メモリ容量やモデルによってデータ入出力ピンの数が異なるように構成でき、８つのデータ入出力ピン(ＤＱ＜０：７＞)及びＤＢＩピン(ＤＢＩ)を含む場合を示した。
ＳＰＣ(１２０)は、半導体メモリ装置２０が内蔵されたチップセットのＧＰＵ(１０)からパッド１１０の各ピンを介して入力される直列データを、各々並列データに変換してライトドライバー１３０に出力する。
ライトドライバー１３０は、ＳＰＣ(１２０)から出力された並列データをラッチ(Latch)し、入力ストロボ信号(ＤＩＮＳＴＢＰ)に応じて、ライト用広域データライン(ＷＧＩＯ)を介して第１のＤＢＩ(１４０)に出力する。
トレーニングレジスタ１９０は、ライトトレーニング動作のためにＧＰＵ(１０)から出力したライトトレーニングデータを保存して置く、遅延ストロボ信号(ＲＥＧＳＴＢＰ)に応じて出力する。遅延ストロボ信号(ＲＥＧＳＴＢＰ)は、入力ストロボ信号(ＤＩＮＳＴＢＰ)を所定の時間だけ遅延させて生成される。トレーニングレジスタ１９０は、ＧＰＵ(１０)から出力されたデータを元の状態に保存し、さらにＧＰＵ(１０)に伝送しなければならない。また、トレーニングレジスタ１９０は、ＤＢＩ＿１(１４０)前のデータライン、すなわち、ライト用広域データライン(ＷＧＩＯ)から分岐されたデータラインを介してデータが受信されるように構成される。
ＤＢＩ＿１(１４０)は、ライトドライバー１３０から出力された７２ビットのデータに含まれた８ビットのＤＢＩ信号により、残りの６４ビットを反転させたり、元の状態としてメモリセルブロック１００に伝送する。
ＤＢＩ＿２(１５０)は、メモリセルブロック１００から出力された６４ビットのデータを以前のデータと比較して反転させ、比較結果に応じて生成した８ビットのＤＢＩ信号を加算して、計７２ビットのデータをリード用広域データライン(ＲＧＩＯ)を介して出力する。
ＭＵＸ(１６０)は、ライトトレーニング信号(ＴＦ)によりトレーニングレジスタ１９０から出力されたデータ、或いは、ＤＢＩ＿２(１５０)から出力されたデータを選択的に出力するスイッチング手段として動作する。
レジスタ１７０は、 ＭＵＸ(１６０)から出力されたデータを、出力ストロボ信号(ＰＩＮＺ)に応じて、ＦＩＦＯ(First In First Out)方式によりＰＳＣ(１８０)に出力する。レジスタ１７０は、メモリセルブロック１００から出力されたデータを半導体メモリ装置の外部に出力するとき、既定の待ち時間(Latency)を合わせるための構成である。例えば、メモリセルブロック１００からレジスタ１７０まで８ｎｓに到着したが、１５ｎｓに出力されるように定めている場合、７ｎｓの間データをさらに保存しなければならず、このような役割をレジスタ１７０が遂行する。よって、出力ストロボ信号(ＰＩＮＺ)は、入力ストロボ信号(ＤＩＮＳＴＢＰ)を７ｎｓの間遅延させて生成される。
ＰＳＣ(１８０)は、レジスタ１７０から出力された並列データを直列データに変換し、パッド１１０を介してＧＰＵ(１０)に出力する。
このように構成された本発明によるライトトレーニング機能を持つ半導体メモリ装置の動作を、以下に説明する。
まず、ノーマルライト動作の場合、ＧＰＵ(１０)から出力されたデータが、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０及びＤＢＩ＿１(１４０)を経てメモリセルブロック１００に伝送される。メモリセルブロック１００に伝送されたデータは、ライト命令により生成されたライトストロボ信号(ＷＴＳＴＢＰ)に応じて、メモリセルブロック１００に書き込まれる。ライトドライバー１３０から出力されたデータは、トレーニングレジスタ１９０にも保存される。
ノーマルリード動作の場合、リード命令により生成されたリードストロボ信号(ＩＯＳＡＳＴＢＰ)に応じて、メモリセルブロック１００からデータが出力される。メモリセルブロック１００から出力されたデータは、ＤＢＩ＿２(１５０)、ＭＵＸ(１６０)、レジスタ１７０、ＰＳＣ(１８０)及びパッド１１０を介してＧＰＵ(１０)に出力される。
一方、ライトトレーニング動作の場合、ＧＰＵ(１０)から出力されたライトトレーニング用データが、パッド１１０、ＳＰＣ(１２０)及びライトドライバー１３０を介してライト用広域データライン(ＷＧＩＯ)に載せられる。ライト用広域データライン(ＷＧＩＯ)に載せられたデータは、トレーニングレジスタ１９０に保存された後、遅延ストロボ信号(ＲＥＧＳＴＢＰ)に応じて出力され、ＭＵＸ(１６０)、レジスタ１７０、ＰＳＣ(１８０)及びパッド１１０を介してＧＰＵ(１０)に出力される。ライト用広域データライン(ＷＧＩＯ)に載せられたデータは、ＤＢＩ＿１(１４０)を経てメモリセルブロック１００にも伝送されるが、ライトストロボ信号(ＷＴＳＴＢＰ)が発生しないため、メモリセルには書き込まれない。ＭＵＸ(１６０)は、ライトトレーニング信号(ＴＦ)が活性化状態であるため、トレーニングレジスタ１９０の出力を選択して通過させる。ＭＵＸ(１６０)は、ノーマル動作の場合、ライトトレーニング信号(ＴＦ)が非活性化状態であるため、ＤＢＩ＿２(１５０)の出力を選択して通過させる。
ＧＰＵ(１０)は、半導体メモリ装置２０から出力されたデータを用いて基準クロック(ＲＥＦＣＬＫ)の位相を調整する方式により、ライトトレーニング動作を遂行する。前述したように、本発明は、別途のレジスタを用いてライトトレーニング機能を支援できる。
以下、添付図面に基づき、本発明の他の実施形態を詳細に説明する。
図３に示す本発明によるライトトレーニング機能を持つ半導体メモリ装置の他の実施形態は、図２に示す実施形態とは異なり、別途のレジスタを使用することなく、基本的に具備されたレジスタをノーマル動作及びライトトレーニング動作兼用として使用できるように構成したものである。
本発明によるライトトレーニング機能を持つ半導体メモリ装置２０の他の実施形態は、図３に示すように、メモリセルブロック１００、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０、ＤＢＩ＿１(１４０)、ＤＢＩ＿２(１５０)、第１の多重化部(以下、ＭＵＸ)１６０、第２の多重化部(以下、ＭＵＸ２)２１０、レジスタ２２０及びＰＳＣ(１８０)を備える。
メモリセルブロック１００、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０、ＤＢＩ＿１(１４０)、ＤＢＩ＿２(１５０)、ＭＵＸ(１６０)及びＰＳＣ(１８０)は、図２の構成と同様なので、同じ符号を付け、その説明は省略する。
レジスタ２２０は、メモリセルブロック１００から出力されたデータを半導体メモリ装置の外部に出力するとき、既定の待ち時間を合わせるための構成である。レジスタ２２０は、ノーマル動作時にはメモリセルブロック１００から出力されたデータの保存及び出力をＦＩＦＯ方式により行い、ライトトレーニング動作時にはＧＰＵ(１０)から出力されたデータの保存及び出力を行う。レジスタ２２０は、多重ＦＩＦＯ構造として、ＦＩＦＯの深さは、アドレスアクセスタイム(Address Access Time：ｔＡＡ)及びリードレイテンシ(Read Latency:ＲＬ)により決定される。例えば、ＦＩＦＯの深さが５であり、バースト長(Burst Length：ＢＬ)が８である場合、ライトトレーニングデータを最大４０ビットまで処理できる。
ＭＵＸ２(２１０)は、ライトトレーニング信号(ＴＦ)により入力ストロボ信号(ＤＩＮＳＴＢＰ)又はリードストロボ信号(ＩＯＳＡＳＴＢＰ)の一つを選択し、選択された信号を所定の時間だけ遅延させて生成した出力ストロボ信号(ＰＩＮＺＳ)を出力する制御手段として動作する。ＭＵＸ２(２１０)は、選択された信号を所定の時間だけ遅延させるために少なくとも一つの遅延素子を備える。
レジスタ２２０は、ノーマル動作時及びライトトレーニング動作時に受信されるデータ経路が異なるため、データ出力タイミングも異なる。よって、ＭＵＸ２(２１０)がライトトレーニング信号(ＴＦ)を用いてレジスタ２２０の出力タイミングを合わせる。
このように構成された本発明によるライトトレーニング機能を持つ半導体メモリ装置の動作を、図４を参照して説明する。
まず、ノーマルライト動作の場合、ＧＰＵ(１０)から出力されたデータが、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０及びＤＢＩ＿１(１４０)を経てメモリセルブロック１００に伝達される。メモリセルブロック１００に伝達されたデータは、ライト命令により生成されたライトストロボ信号(ＷＴＳＴＢＰ)により、メモリセルブロック１００に書き込まれる。ライトトレーニング信号(ＴＦ)は非活性化状態であるため、ライトドライバー１３０から出力されたデータがＭＵＸ(１６０)を介してレジスタ２２０に直接的に伝送されない。
ノーマルリード動作の場合、リード命令により生成されたリードストロボ信号(ＩＯＳＡＳＴＢＰ)に応じて、メモリセルブロック１００からデータが出力される。メモリセルブロック１００から出力されたデータは、ＤＢＩ＿２(１５０)及びＭＵＸ(１６０)を介してレジスタ２２０に保存される。
ＭＵＸ２(２１０)は、ライトトレーニング信号(ＴＦ)が非活性化状態であるため、リードストロボ信号(ＩＯＳＡＳＴＢＰ)を選択し、所定の時間だけ遅延させて出力ストロボ信号(ＰＩＮＺＳ)を出力する。
レジスタ２２０は、保存されたデータを出力ストロボ信号(ＰＩＮＺＳ)に応じてＦＩＦＯ方式により出力する。
レジスタ２２０から出力されたデータは、ＰＳＣ(１８０)及びパッド１１０を介してＧＰＵ(１０)に出力される。
ライトトレーニング動作の場合、ライトトレーニング命令(ＴＲＮ)が発生すれば、所定のライト待ち時間が経過した後、パッド１１０の各ピンを介してライトトレーニング用データが入力され、ＳＰＣ(１２０)を介して並列データに変換される。
データが入力されてからライト命令(ＷＴ)が発生すれば、内部遅延時間(Ｗ)が経過した後、入力ストロボ信号(ＤＩＮＳＴＢＰ)が生成される。
ライトドライバー１３０が入力ストロボ信号(ＤＩＮＳＴＢＰ)に応じて、データをライト用広域データライン(ＷＧＩＯ)に出力する。
ライト用広域データライン(ＷＧＩＯ)に載せられたデータは、ＤＢＩ＿１(１４０)を経てメモリセルブロック１００に伝達されるが、ライトストロボ信号(ＷＴＳＴＢＰ)が発生しないため、メモリセルブロック１００に書き込まれない。
一方、ライト用広域データライン(ＷＧＩＯ)に載せられたデータは、ＭＵＸ(１６０)を介してレジスタ２２０に保存される。ライトトレーニング動作時、リードストロボ信号(ＩＯＳＡＳＴＢＰ)が発生しないため、メモリセルブロック１００でデータの出力が行われない。ライトトレーニング信号(ＴＦ)が活性化状態であるため、ＭＵＸ(１６０)とＤＢＩ＿２(１５０)との連結経路は遮断される。
ＭＵＸ２(２１０)は、ライトトレーニング信号(ＴＦ)が活性化状態であるため、入力ストロボ信号(ＤＩＮＳＴＢＰ)を選択し、所定の時間だけ遅延させて出力ストロボ信号(ＰＩＮＺＳ)を出力する。
レジスタ２２０は、保存されたデータを出力ストロボ信号(ＰＩＮＺＳ)に応じてＦＩＦＯ方式により出力する。
レジスタ２２０から出力されたデータは、ＰＳＣ(１８０)及びパッド１１０を介してＧＰＵ(１０)に出力される。
ＧＰＵ(１０)は、半導体メモリ装置２０から出力されたデータを用いて基準クロック(ＲＥＦＣＬＫ)の位相を調整する方式により、ライトトレーニング動作を遂行する。
以下、添付図面に基づき、本発明によるライトトレーニング機能を持つ半導体メモリ装置のさらに他の実施形態を説明する。
本発明によるライトトレーニング機能を持つ半導体メモリ装置のさらに他の実施形態は、ライト用広域データライン(ＷＧＩＯ)と、リード用広域データライン(ＲＧＩＯ)とを、別途に使用することなく共有する場合に適合するように構成されたものである。別途のレジスタを使用することなく、基本的に具備されたレジスタをノーマル動作及びライトトレーニング動作兼用として使用できるように構成するという点が、図３の実施形態と同様である。
本発明によるライトトレーニング機能を持つ半導体メモリ装置２０のさらに他の実施形態は、図５に示すように、メモリセルブロック１００、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０、ＤＢＩ(３１０)、ＭＵＸ(３２０)、レジスタ３３０及びＰＳＣ(１８０)を備える。
メモリセルブロック１００、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０及びＰＳＣ(１８０)は、図２の構成と同様なので、同じ符号を付け、その説明は省略する。
図５に示す本発明のさらに他の実施形態は、広域データラインがリード及びライトに対して共有状態であるため、すなわち、リード及びライトの動作時、データの経路が同一であるため、ＤＢＩ(３１０)は一つだけで良く、図３のＭＵＸ(１６０)は不要になる。
レジスタ３３０は、メモリセルブロック１００から出力されたデータを半導体メモリ装置の外部に出力するとき、所定の待ち時間を合わせるための構成である。レジスタ３３０は、ノーマル動作時におけるメモリセルブロック１００から出力されたデータをＦＩＦＯ方式により保存及び出力する役割と、ライトトレーニング動作時におけるＧＰＵ(１０)から出力されたデータを保存及び出力する役割とを遂行する。
ＭＵＸ(３２０)は、ライトトレーニング信号(ＴＦ)により、入力ストロボ信号(ＤＩＮＳＴＢＰ)又はリードストロボ信号(ＩＯＳＡＳＴＢＰ)の一つを選択し、所定の時間だけ遅延させて生成した出力ストロボ信号(ＰＩＮＺＳ)を出力する制御手段として動作する。ＭＵＸ(３２０)は、選択された信号を遅延させるために遅延素子を備える。
レジスタ３３０は、ノーマル動作時及びライトトレーニング動作時に入力されるデータ経路が異なるため、データ出力タイミングも異なる。よって、ＭＵＸ(３２０)が、ライトトレーニング信号(ＴＦ)を用いてレジスタ３３０の出力タイミングを合わせる。
このように構成された本発明によるライトトレーニング機能を持つ半導体メモリ装置の動作を説明する。
まず、ノーマルライト動作の場合、ＧＰＵ(１０)から出力されたデータが、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０及びＤＢＩ(３１０)を経てメモリセルブロック１００に伝達される。メモリセルブロック１００に伝達されたデータは、ライト命令により生成されたライトストロボ信号(ＷＴＳＴＢＰ)に応じて、メモリセルブロック１００に書き込まれる。
ノーマルリード動作の場合、リード命令により生成されたリードストロボ信号(ＩＯＳＡＳＴＢＰ)に応じて、メモリセルブロック１００から出力されたデータは、ＤＢＩ(３１０)を介してレジスタ３３０に保存される。
ＭＵＸ(３２０)は、ライトトレーニング信号(ＴＦ)が非活性化状態であるため、リードストロボ信号(ＩＯＳＡＳＴＢＰ)を選択し、所定の時間だけ遅延させて出力ストロボ信号(ＰＩＮＺＳ)を出力する。
レジスタ３３０は、保存されたデータを出力ストロボ信号(ＰＩＮＺＳ)に応じてＦＩＦＯ方式により出力する。
レジスタ３３０から出力されたデータは、ＰＳＣ(１８０)及びパッド１１０を介してＧＰＵ(１０)に出力される。
ライトトレーニング動作の場合、ＧＰＵ(１０)から出力されたライトトレーニング用パターンデータが、パッド１１０、ＳＰＣ(１２０)、ライトドライバー１３０を介して広域データライン(ＧＩＯ)に載せられる。広域データライン(ＧＩＯ)に載せられたデータは、ＤＢＩ(３１０)を経てメモリセルブロック１００に伝達されるが、ライトストロボ信号(ＷＴＳＴＢＰ)が発生しないため、メモリセルブロック１００に書き込まれない。
一方、広域データライン(ＧＩＯ)に載せられたデータは、レジスタ３３０に保存される。ライトトレーニング動作時、リードストロボ信号(ＩＯＳＡＳＴＢＰ)が発生しないため、メモリセルブロック１００からデータの出力が行われない。
ＭＵＸ(３２０)は、ライトトレーニング信号(ＴＦ)が活性化状態であるため、入力ストロボ信号(ＤＩＮＳＴＢＰ)を選択し、所定の時間だけ遅延させて出力ストロボ信号(ＰＩＮＺＳ)を出力する。
レジスタ３３０は、保存されたデータを出力ストロボ信号(ＰＩＮＺＳ)に応じてＦＩＦＯ方式により出力する。
レジスタ３３０から出力されたデータは、ＰＳＣ(１８０)及びパッド１１０を介してＧＰＵ(１０)に出力される。
ＧＰＵ(１０)は、半導体メモリ装置２０から出力されたデータを用いて基準クロック(ＲＥＦＣＬＫ)の位相を調整する方式によりライトトレーニング動作を遂行する。
なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
半導体メモリ装置のライトトレーニング方法を説明するためのタイミング図である。 本発明の実施形態によるライトトレーニング機能を持つ半導体メモリ装置のブロック図である。 本発明の他の実施形態によるライトトレーニング機能を持つ半導体メモリ装置のブロック図である。 本発明によるライトトレーニング動作に対するタイミング図である。 本発明のさらに他の実施形態によるライトトレーニング機能を持つ半導体メモリ装置のブロック図である。
符号の説明
１０…グラフィックスプロセシングユニット(ＧＰＵ)
２０…半導体メモリ装置
１００…メモリセルブロック
１１０…パッド
１２０…直列／並列変換部(ＳＰＣ)
１４０、１５０、３１０…データバス反転部(ＤＢＩ)
１６０、２１０、３２０…多重化部(ＭＵＸ)
１７０、２２０、３３０…レジスタ
１８０…並列／直列変換部(ＰＳＣ)
１９０…トレーニングレジスタ

Claims (18)

  1. ライトデータ又はメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、
    ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段と
    を備えることを特徴とするライトトレーニング機能を持つ半導体メモリ装置。
  2. データのライト及びリード共用として使用されるデータラインと、
    前記データラインを介して外部から入力されるライトデータ又は前記データラインを介してメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、
    ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段と
    を備えることを特徴とするライトトレーニング機能を持つ半導体メモリ装置。
  3. 前記保存手段は、ＦＩＦＯ構造のレジスタであることを特徴とする請求項１又は請求項２に記載のライトトレーニング機能を持つ半導体メモリ装置。
  4. 前記ライトデータを半導体メモリ装置内に駆動するためのライトドライバーをさらに備えることを特徴とする請求項１又は請求項２に記載のライトトレーニング機能を持つ半導体メモリ装置。
  5. 前記制御手段は、ライトトレーニング信号によって前記ライトドライバーのデータ出力時点を決定する信号、及び前記メモリセルブロックのデータリード時点を決定する信号の一つを選択し、前記選択された信号を用いて前記出力制御信号を生成する多重化部を備えることを特徴とする請求項４に記載のライトトレーニング機能を持つ半導体メモリ装置。
  6. メモリセルブロックと、
    ライトトレーニング信号に応じて、半導体メモリ装置の外部から第１の経路を介して入力されるデータ、及び前記メモリセルブロックから第２の経路を介して出力されるデータの一つを選択して出力するスイッチング手段と、
    前記スイッチング手段から出力されたデータを保存した後、出力制御信号に応じて出力する保存手段と
    を備えることを特徴とするライトトレーニング機能を持つ半導体メモリ装置。
  7. 前記第１の経路は、データをドライドするライトドライバーと、前記ライトドライバー及び前記メモリセルブロック間に連結している第１のデータラインとを備えることを特徴とする請求項６に記載のライトトレーニング機能を持つ半導体メモリ装置。
  8. 前記第２の経路は、前記メモリセルブロック及び前記データスイッチング手段間に連結している第２のデータラインを備えることを特徴とする請求項６に記載のライトトレーニング機能を持つ半導体メモリ装置。
  9. 前記ライトトレーニング信号によって前記ライトドライバーのデータ出力時点を決定する入力ストロボ信号、及びリードストロボ信号の一つを選択し、前記出力制御信号を生成する制御手段をさらに備えることを特徴とする請求項７に記載のライトトレーニング機能を持つ半導体メモリ装置。
  10. 前記リードストロボ信号は、前記メモリセルブロックに記録されたデータを読み出すための信号であることを特徴とする請求項９に記載のライトトレーニング機能を持つ半導体メモリ装置。
  11. 前記制御手段は、前記入力ストロボ信号及び前記リードストロボ信号の一つを選択し、選択された信号を遅延させることで、前記出力制御信号を生成する多重化部を備えることを特徴とする請求項９に記載のライトトレーニング機能を持つ半導体メモリ装置。
  12. 前記保存手段は、ＦＩＦＯ構造のレジスタであることを特徴とする請求項６に記載のライトトレーニング機能を持つ半導体メモリ装置。
  13. ライトトレーニング信号に応じて、第１のデータラインを介して外部から入力されるライトデータ、及びメモリセルブロックから第２のデータラインを介して出力されるリードデータの一つを選択して出力するスイッチング手段と、
    前記スイッチング手段から出力されるデータを保存した後、出力制御信号によって出力する保存手段と、
    前記ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段と
    を備えることを特徴とするライトトレーニング機能を持つ半導体メモリ装置。
  14. 前記第１のデータラインは、ライト用広域データラインであることを特徴とする請求項１３に記載のライトトレーニング機能を持つ半導体メモリ装置。
  15. 前記第２のデータラインは、リード用広域データラインであることを特徴とする請求項１３に記載のライトトレーニング機能を持つ半導体メモリ装置。
  16. 外部から入力されたデータを駆動して前記第１のデータラインに伝送するためのライトドライバーをさらに備えることを特徴とする請求項１３に記載のライトトレーニング機能を持つ半導体メモリ装置。
  17. 前記保存手段は、ＦＩＦＯ構造のレジスタであることを特徴とする請求項１３に記載のライトトレーニング機能を持つ半導体メモリ装置。
  18. 前記制御手段は、ライトトレーニング信号によって前記ライトドライバーのデータ出力時点を決定する信号、及び前記メモリセルブロックのデータリード時点を決定する信号の一つを選択し、前記選択された信号を用いて前記出力制御信号を生成する多重化部を備えることを特徴とする請求項１６に記載のライトトレーニング機能を持つ半導体メモリ装置。
JP2007226808A 2007-03-09 2007-08-31 ライトトレーニング機能を持つ半導体メモリ装置 Ceased JP2008226423A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070023486A KR100821584B1 (ko) 2007-03-09 2007-03-09 라이트 트래이닝 기능을 갖는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
JP2008226423A true JP2008226423A (ja) 2008-09-25
JP2008226423A5 JP2008226423A5 (ja) 2010-09-24

Family

ID=39534633

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007226808A Ceased JP2008226423A (ja) 2007-03-09 2007-08-31 ライトトレーニング機能を持つ半導体メモリ装置

Country Status (3)

Country Link
US (1) US7692982B2 (ja)
JP (1) JP2008226423A (ja)
KR (1) KR100821584B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117025A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 半導体メモリ装置、半導体メモリ装置を備えるシステム、および、半導体メモリ装置の動作方法
KR20190004398A (ko) * 2017-07-03 2019-01-14 삼성전자주식회사 스토리지 장치의 데이터 트레이닝 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891301B1 (ko) 2007-09-03 2009-04-06 주식회사 하이닉스반도체 고속으로 데이터 송신할 수 있는 반도체 메모리 장치
KR100903368B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 고속으로 데이터 송신할 수 있는 반도체 메모리 장치
KR100942953B1 (ko) * 2008-06-30 2010-02-17 주식회사 하이닉스반도체 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치
US8578086B2 (en) * 2009-09-25 2013-11-05 Intel Corporation Memory link initialization
KR101791456B1 (ko) * 2010-10-11 2017-11-21 삼성전자주식회사 라이트 트레이닝 방법 및 이를 수행하는 반도체 장치
US9570182B1 (en) 2015-09-02 2017-02-14 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
US11604714B2 (en) 2017-08-09 2023-03-14 Samsung Electronics Co, Ltd. Memory device for efficiently determining whether to perform re-training operation and memory system including the same
KR102392055B1 (ko) 2017-08-09 2022-04-28 삼성전자주식회사 리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001337862A (ja) * 2000-05-29 2001-12-07 Fujitsu Ltd メモリシステム及びそのセットアップ方法
WO2006121874A2 (en) * 2005-05-06 2006-11-16 Micron Technology, Inc. Memory device and method having a data bypass path to allow rapid testing and calibration
JP2007012166A (ja) * 2005-06-30 2007-01-18 Alaxala Networks Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2982875B2 (ja) * 1987-12-28 1999-11-29 株式会社日立製作所 スレーブ制御装置
JP3756231B2 (ja) 1995-12-19 2006-03-15 株式会社ルネサステクノロジ 同期型半導体記憶装置
KR100543925B1 (ko) * 2003-06-27 2006-01-23 주식회사 하이닉스반도체 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법
US7370170B2 (en) 2004-04-27 2008-05-06 Nvidia Corporation Data mask as write-training feedback flag
US7783954B2 (en) * 2006-09-11 2010-08-24 Globalfoundries Inc. System for controlling high-speed bidirectional communication
US7411862B2 (en) * 2006-11-15 2008-08-12 Qimonda Ag Control signal training

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001337862A (ja) * 2000-05-29 2001-12-07 Fujitsu Ltd メモリシステム及びそのセットアップ方法
WO2006121874A2 (en) * 2005-05-06 2006-11-16 Micron Technology, Inc. Memory device and method having a data bypass path to allow rapid testing and calibration
JP2008542955A (ja) * 2005-05-06 2008-11-27 マイクロン テクノロジー， インク． 高速なテストと較正を可能にするデータバイパス経路を備えるメモリ装置と方法
JP2007012166A (ja) * 2005-06-30 2007-01-18 Alaxala Networks Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117025A (ja) * 2007-11-02 2009-05-28 Hynix Semiconductor Inc 半導体メモリ装置、半導体メモリ装置を備えるシステム、および、半導体メモリ装置の動作方法
US9058437B2 (en) 2007-11-02 2015-06-16 Hynix Semiconductor Inc. Semiconductor memory device with high-speed data transmission capability, system having the same, and method for operating the same
KR20190004398A (ko) * 2017-07-03 2019-01-14 삼성전자주식회사 스토리지 장치의 데이터 트레이닝 방법
KR102353027B1 (ko) 2017-07-03 2022-01-20 삼성전자주식회사 스토리지 장치의 데이터 트레이닝 방법

Also Published As

Publication number Publication date
KR100821584B1 (ko) 2008-04-15
US7692982B2 (en) 2010-04-06
US20080219064A1 (en) 2008-09-11

Similar Documents

Publication Publication Date Title
JP2008226423A (ja) ライトトレーニング機能を持つ半導体メモリ装置
US7609553B2 (en) NAND flash memory device with burst read latency function
US7327613B2 (en) Input circuit for a memory device
KR100827402B1 (ko) 병렬 데이터 경로 아키텍처
JP4020345B2 (ja) 同期式半導体メモリ装置及びその出力制御方法
KR100737199B1 (ko) 반도체장치
US8248873B2 (en) Semiconductor memory device with high-speed data transmission capability, system having the same, and method for operating the same
US8570818B2 (en) Address multiplexing in pseudo-dual port memory
US8472263B2 (en) Mode-register reading controller and semiconductor memory device
JP4308461B2 (ja) 半導体記憶装置
US20020034119A1 (en) Semiconductor memory device having data masking pin and memory system including the same
JP2002025255A (ja) 半導体記憶装置
JPH10340224A (ja) Ｓｄｒａｍを使用した高性能高帯域幅メモリおよびシステム
JPH1031886A (ja) ランダムアクセスメモリ
US7995403B2 (en) Semiconductor integrated circuit with data bus inversion function
JP4618758B2 (ja) クワッドデータレートシンクロナス半導体メモリ装置の駆動方法
KR20110056124A (ko) 전력 소모를 감소한 메모리 콘트롤러, 메모리 장치 및 메모리 시스템
JP4827399B2 (ja) 半導体記憶装置
US7791963B2 (en) Semiconductor memory device and operation method thereof
KR100881133B1 (ko) 컬럼 어드레스 제어 회로
KR100438779B1 (ko) 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치
JP2001189078A (ja) 半導体記憶装置
US7843761B2 (en) Semiconductor memory device
JP2008192264A (ja) 半導体記憶装置
US6504767B1 (en) Double data rate memory device having output data path with different number of latches

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100810

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100810

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101013

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121226

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130404

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20130829